嵌入式鍺硅器件的制作方法
【專利摘要】本發(fā)明提供一種嵌入式鍺硅器件的制作方法，利用柵極兩側(cè)的兩層側(cè)墻，先后進(jìn)行兩次刻蝕來形成階梯狀的第二凹槽，且第二次刻蝕使得凹槽更接近于溝道，同時(shí)無(wú)需經(jīng)歷后續(xù)的第一側(cè)墻移除制程，從而在器件源/區(qū)形成的階梯狀嵌入式鍺硅的形貌更佳，且更接近溝道區(qū)，具有更大的溝道區(qū)有效應(yīng)力。進(jìn)一步在第一凹槽形成之后、第二凹槽形成之前，對(duì)半導(dǎo)體襯底熱處理或者氧化處理來優(yōu)化第二凹槽的形狀，使得后續(xù)外延生長(zhǎng)的鍺硅更加接近于溝道。
【專利說明】嵌入式鍺硅器件的制作方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種嵌入式鍺硅器件的制作方法。

【背景技術(shù)】
[0002] 隨著集成電路技術(shù)的持續(xù)發(fā)展，芯片上將集成更多器件，芯片也將采用更快的速 度。在這些要求的推進(jìn)下，器件的幾何尺寸將不斷縮小，在芯片的制造工藝中不斷采用新材 料、新技術(shù)和新的制造工藝。目前半導(dǎo)體器件的制備已經(jīng)發(fā)展到納米級(jí)別，同時(shí)常規(guī)器件的 制備工藝逐漸成熟。
[0003] 在半導(dǎo)體器件CMOS溝道區(qū)域施加應(yīng)力可以提高CMOS載流子的遷移率。在制 備CMOS的過程中，在CMOS的源漏區(qū)進(jìn)行外延鍺硅（e-SiGe)以對(duì)襯底的溝道處施加壓應(yīng) 力（即采用嵌入式硅鍺技術(shù)來通過嵌入式的硅鍺形成源區(qū)或漏區(qū)，從而對(duì)溝道區(qū)施加應(yīng) 力），使PM0S性能提高，并且對(duì)于PMOS，e-SiGe技術(shù)是使溝道所受應(yīng)力提升的最有效的 方法。研究發(fā)現(xiàn)SiGe越接近溝道就越能施加大的應(yīng)力，使得PM0S的性能獲得更大的提 升，為此，現(xiàn)有技術(shù)中設(shè)計(jì)了多種工藝方法及流程，例如N. Yasutake等人的論文"A High Performance pMOSFET with Two-step Recessed SiGe-S/D Structure for 32nm node and Beyond，' （Solid-State Device Research Conference,2006,Proceeding of the36th European, IEEE,pp. 77?80)中公開了一種兩級(jí)凹進(jìn)式鍺娃（SiGe)的源極/漏極結(jié)構(gòu)，其 極大地改善了 PM0S器件的短溝道效應(yīng)和源極/漏極電阻問題，并且實(shí)現(xiàn)了多于80%的電流 增大。從該論文中可知，SiGe與溝道的接近程度對(duì)于增大溝道應(yīng)變和實(shí)現(xiàn)高性能PM0S器 件而言是主導(dǎo)參數(shù)，并且對(duì)于減小源漏擴(kuò)展區(qū)（SDE)電阻而言也是關(guān)鍵參數(shù)。然而，對(duì)于現(xiàn) 有的兩級(jí)凹進(jìn)式SiGe的源極/漏極結(jié)構(gòu)，如圖1所示，從柵極101的邊緣到SiGe頂端的距 離由偏移間隔件102的寬度限定，這限制了 SiGe與溝道的接近程度。
[0004] 鑒于上述問題，期望提出一種嵌入式鍺硅器件制造方法以使得作為源極/漏極結(jié) 構(gòu)的SiGe與柵極邊緣盡可能地接近，從而實(shí)現(xiàn)更高性能的半導(dǎo)體器件。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明的目的在于提供一種嵌入式鍺硅器件的制作方法，能夠使得作為源極/漏 極結(jié)構(gòu)的SiGe與柵極邊緣盡可能地接近，從而實(shí)現(xiàn)更高性能的半導(dǎo)體器件。
[0006] 為解決上述問題，本發(fā)明提出一種嵌入式鍺硅器件的制作方法，包括以下步驟：
[0007] 在一半導(dǎo)體襯底上依次形成柵極介電層、柵極；
[0008] 在所述半導(dǎo)體襯底上由內(nèi)到外依次形成圍繞在柵極和柵極介電層的兩側(cè)的第一 側(cè)墻和第二側(cè)墻；
[0009] 以所述柵極、第一側(cè)墻和第二側(cè)墻為掩膜，刻蝕所述半導(dǎo)體襯底的源/漏區(qū)以形 成第一凹槽；
[0010] 去除第二側(cè)墻，并以所述柵極和第一側(cè)墻為掩膜，刻蝕第一凹槽以及去除第二側(cè) 墻后暴露出的半導(dǎo)體襯底以形成第二凹槽，所述第二凹槽的側(cè)壁為階梯狀；
[0011] 在所述第二凹槽中嵌入鍺硅。
[0012] 進(jìn)一步的，采用干法刻蝕工藝形成第一凹槽和第二凹槽。
[0013] 進(jìn)一步的，在刻蝕第一凹槽以及去除第二側(cè)墻后暴露出的半導(dǎo)體襯底以形成第二 凹槽之前，熱處理所述半導(dǎo)體襯底，和/或，氧化處理所述半導(dǎo)體襯底并去除形成的氧化 層。
[0014] 進(jìn)一步的，所述熱處理的溫度為600°C?1000°C，采用的工藝氣體為氫氣或惰性 氣體。
[0015] 進(jìn)一步的，所述氧化處理為爐管氧化處理。
[0016] 進(jìn)一步的，所述第一凹槽的深度大于200 A (埃米）。
[0017] 進(jìn)一步的，所述第一凹槽的深度為200 A?500 A。
[0018] 進(jìn)一步的，所述第二凹槽的最大深度大于300 A。
[0019] 進(jìn)一步的，所述第二凹槽的最大深度為300 A?600 A。
[0020] 進(jìn)一步的，所述半導(dǎo)體襯底為純硅襯底或者絕緣體上硅襯底。
[0021] 與現(xiàn)有技術(shù)相比，本發(fā)明提供的嵌入式鍺硅器件的制作方法，利用柵極兩側(cè)的兩 層側(cè)墻，先后進(jìn)行兩次刻蝕來形成階梯狀的第二凹槽，且第二次刻蝕使得凹槽更接近于溝 道，同時(shí)無(wú)需經(jīng)歷后續(xù)的第一側(cè)墻（硬掩膜層）移除制程，從而在器件源/漏區(qū)形成的階梯 狀嵌入式鍺硅的形貌更佳，且更接近溝道區(qū)，具有更大的溝道區(qū)有效應(yīng)力。進(jìn)一步在第一凹 槽形成之后、第二凹槽形成之前，對(duì)半導(dǎo)體襯底熱處理或者氧化處理來優(yōu)化第二凹槽的形 狀，使得后續(xù)外延生長(zhǎng)的鍺硅更加接近于溝道。

【專利附圖】

【附圖說明】
[0022] 圖1是現(xiàn)有的一種嵌入式鍺硅器件結(jié)構(gòu)的剖面示意圖；
[0023] 圖2是本發(fā)明具體實(shí)施例的嵌入式鍺硅器件的制作方法流程圖；
[0024] 圖3A至圖3D是圖2所示制作方法流程中的器件結(jié)構(gòu)剖面示意圖。

【具體實(shí)施方式】
[0025] 為使本發(fā)明的目的、特征更明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的【具體實(shí)施方式】作 進(jìn)一步的說明，然而，本發(fā)明可以用不同的形式實(shí)現(xiàn)，不應(yīng)認(rèn)為只是局限在所述的實(shí)施例。 應(yīng)注意到：除非另外具體說明，否則在這些實(shí)施例中闡述的部件和步驟的相對(duì)布置、數(shù)字表 達(dá)式和數(shù)值不限制本發(fā)明的范圍。同時(shí)，應(yīng)當(dāng)明白，為了便于描述，附圖中所示出的各個(gè)部 分的尺寸并不是按照實(shí)際的比例關(guān)系繪制的。以下對(duì)至少一個(gè)示例性實(shí)施例的描述實(shí)際上 僅僅是說明性的，決不作為對(duì)本發(fā)明及其應(yīng)用或使用的任何限制。對(duì)于相關(guān)領(lǐng)域普通技術(shù) 人員已知的技術(shù)、方法和設(shè)備可能不作詳細(xì)討論，但在適當(dāng)情況下，所述技術(shù)、方法和設(shè)備 應(yīng)當(dāng)被視為授權(quán)說明書的一部分。在這里示出和討論的所有示例中，任何具體值應(yīng)被解釋 為僅僅是示例性的，而不是作為限制。因此，示例性實(shí)施例的其它示例可以具有不同的值。 應(yīng)注意到：相似的標(biāo)號(hào)和字母在下面的附圖中表示類似項(xiàng)，因此，一旦某一項(xiàng)在一個(gè)附圖中 被定義，則在隨后的附圖中不需要對(duì)其進(jìn)行進(jìn)一步討論。
[0026] 下面根據(jù)圖2所示出的制作方法流程圖以及圖3A至3D所示出的各個(gè)階段的剖面 結(jié)構(gòu)示意圖描述本發(fā)明的嵌入式鍺硅器件及其制作方法。半導(dǎo)體器件中往往既有NMOS器 件，也有PM0S器件。在CMOS器件中尤其如此。而使用嵌入式硅鍺形成的源區(qū)或漏區(qū)往往 用于PM0S器件。因此，在執(zhí)行下面描述的各個(gè)步驟之前，可以用掩模遮蔽要形成NM0S器件 的部分，而暴露要形成PM0S器件的部分，從而只在要形成PM0S器件的部分中形成凹槽，并 填充嵌入式硅鍺。
[0027] 請(qǐng)參考圖2,本發(fā)明提出一種嵌入式鍺硅器件的制作方法，包括以下步驟：
[0028] S1，在一半導(dǎo)體襯底上依次形成柵極介電層、柵極；
[0029] S2,在所述半導(dǎo)體襯底上由內(nèi)到外依次形成圍繞在柵極和柵極介電層的兩側(cè)的第 一側(cè)墻和第二側(cè)墻；
[0030] S3,以所述柵極、第一側(cè)墻和第二側(cè)墻為掩膜，刻蝕所述半導(dǎo)體襯底的源漏區(qū)以形 成第一凹槽；
[0031] S4,去除第二側(cè)墻，并以所述柵極和第一側(cè)墻為掩膜，刻蝕第一凹槽以及去除第二 側(cè)墻后暴露出的半導(dǎo)體襯底以形成第二凹槽，所述第二凹槽的側(cè)壁為階梯狀；
[0032] S5,在所述第二凹槽中嵌入鍺硅。
[0033] 首先，如圖3A所示，在步驟S1中，提供的半導(dǎo)體襯底200為純硅襯底或者絕緣體 上硅襯底，并通過柵極刻蝕工藝在半導(dǎo)體襯底200上形成柵極介電層201和柵極202。
[0034] 接著，請(qǐng)繼續(xù)參考圖3A，在步驟S2中，可以利用例如化學(xué)氣相沉積（CVD)的方法在 柵極202和柵極介電層201兩側(cè)沉積不同的側(cè)墻材料，并采用側(cè)墻刻蝕工藝依次刻蝕以形 成第一側(cè)墻203a和第二側(cè)墻203b，其中，第一側(cè)墻203a的寬度可以根據(jù)器件產(chǎn)品的柵極側(cè) 墻規(guī)格要求制作，第二側(cè)墻203b可以作為后續(xù)刻蝕工藝中第一側(cè)墻203a及下方覆蓋的半 導(dǎo)體襯底的保護(hù)層。第一側(cè)墻203a和第二側(cè)墻203b的材質(zhì)優(yōu)選為不相同，可以是例如硅 氮化物、硅氧化物等材料，第一側(cè)墻203a可以作為在嵌入鍺硅之后的柵極側(cè)墻而保留，因 此第一側(cè)墻203a可以是單層結(jié)構(gòu)，還可以為氮化物與氧化物的層疊結(jié)構(gòu)。可選地，在形成 柵極202之后并且在形成第一側(cè)墻203a和第二側(cè)墻203b之前，對(duì)半導(dǎo)體襯底200進(jìn)行暈 圈（halo)離子注入，這有助于控制短溝道效應(yīng)。
[0035] 接下來，如圖3B所示，在步驟S3中，以柵極202、第一側(cè)墻203a和第二側(cè)墻203b 為掩模來刻蝕半導(dǎo)體襯底200以形成第一凹槽204a。刻蝕半導(dǎo)體襯底200的方法可以包括 例如反應(yīng)離子刻蝕（RIE)等的干法刻蝕方法，刻蝕的區(qū)域?yàn)闁艠O202兩側(cè)的源/漏區(qū)；而柵 極202下方的半導(dǎo)體襯底區(qū)域?yàn)闇系绤^(qū)，后續(xù)用于形成源極和漏極之間的溝道。所述第一 凹槽的深度大于200 A (埃米），優(yōu)選為200 A?500 A。在此步驟中，第二側(cè)墻203b還可 以盡可能的降低第一凹槽刻蝕過程中對(duì)第一側(cè)墻203a的損傷，以保證第一側(cè)墻形貌變化 而對(duì)后續(xù)刻蝕造成的不良后果，拓展了側(cè)墻掩模技術(shù)的應(yīng)用范圍。
[0036] 然后，如圖3C所示，在步驟S4中，首先采用濕法腐蝕等側(cè)墻移除工藝來去除第二 側(cè)墻，以暴露出其下方覆蓋的半導(dǎo)體襯底200,其中，第二側(cè)墻由硅氮化物構(gòu)成時(shí)，可以用 熱磷酸來濕法去除，而第二側(cè)墻由硅氧化物構(gòu)成時(shí)，可以用氫氟酸來濕法去除；然后以柵極 202和第一側(cè)墻203a為掩膜，通過反應(yīng)離子刻蝕（RIE)等的干法刻蝕方法刻蝕暴露出的半 導(dǎo)體襯底200 (包括第一凹槽暴露出的半導(dǎo)體襯底），形成階梯狀的第二凹槽204b。所述第 二凹槽的最大深度大于300 A,優(yōu)選為300 A?600 A。
[0037] 本實(shí)施例中，為了使形成的第二凹槽204b盡可能地接近溝道區(qū)，后續(xù)更好的外延 生長(zhǎng)SiGe，可以將形成第二凹槽204b之后的半導(dǎo)體襯底200進(jìn)行熱處理，和/或氧化處理， 使得半導(dǎo)體襯底200發(fā)生回流（reflow)現(xiàn)象（即在遠(yuǎn)低于熔點(diǎn)的溫度下發(fā)生的硅原子表 面遷移現(xiàn)象），從而至少改變?cè)摪疾?06的接近柵極一側(cè)的側(cè)壁的形狀。對(duì)半導(dǎo)體襯底200 的熱處理工藝可以是熱退火處理工藝，并在在例如氫氣氛中進(jìn)行，在加熱過程中，半導(dǎo)體襯 底200的硅特別會(huì)在第二凹槽204b的較大曲率的區(qū)域（例如，第二凹槽204b階梯的角） 處發(fā)生回流。因此，第二凹槽204b的角變圓，第二凹槽204b接近柵極202 -側(cè)的邊緣朝向 柵極一側(cè)移動(dòng)，且由于半導(dǎo)體襯底200的硅與柵極介電層201之間的接合較強(qiáng)，而與后來形 成的第一側(cè)墻203a之間的接合相對(duì)較弱，從而使半導(dǎo)體襯底200的硅回流會(huì)最終停止在半 導(dǎo)體襯底200與柵極介電層201之間的界面處而不會(huì)再發(fā)生進(jìn)一步的回流，即使第二凹槽 204b接近柵極202 -側(cè)的開口邊緣位于第一側(cè)墻203a下方，直至與柵極202的側(cè)壁對(duì)齊。 因此，能夠有效且簡(jiǎn)單地實(shí)現(xiàn)后續(xù)生長(zhǎng)的階梯狀的SiGe與柵極202邊緣的最優(yōu)的接近，即， 能夠使嵌入SiGe結(jié)構(gòu)接近柵極202 -側(cè)的前端與柵極202邊緣對(duì)齊。
[0038] 接下來，如圖3D所示，采用鍺硅外延生長(zhǎng)工藝在第二凹槽中填充SiGe，從而形成 嵌入式鍺硅器件的源極/漏極結(jié)構(gòu)，即，源極/漏極擴(kuò)展區(qū)和源極/漏極區(qū)?？蛇x地，在外 延生長(zhǎng)SiGe的同時(shí)對(duì)SiGe進(jìn)行原位（in situ)摻雜。在不用離子注入工藝而是通過原位 摻雜SiGe形成源漏擴(kuò)展區(qū)的情況下，能夠?qū)崿F(xiàn)超淺結(jié)。可選地，在填充SiGe之后，進(jìn)行低 溫尖峰式快速熱退火，從而改善Si/SiGe界面。填充的SiGe不一定要如圖3D所示那樣與 襯底上表面齊平，而是可以高出襯底上表面以形成抬高的源極/漏極結(jié)構(gòu)。
[0039] 本實(shí)施例中先在步驟S2中形成兩層側(cè)墻，后在步驟S3中形成第一凹槽，以在步驟 S4中形成一個(gè)階梯，從而在步驟S4中形成器件所需的階梯狀的第二凹槽，由此避免在刻蝕 過程中添加其他非刻蝕工藝，由此提高了第二凹槽的形貌性能，簡(jiǎn)化了工藝流程，提高了工 藝效率。
[0040] 本實(shí)施例在源區(qū)和漏區(qū)均形成凹槽以及嵌入鍺硅。而在本發(fā)明的其他實(shí)施例中， 也可以根據(jù)本實(shí)施例的制作方法，在步驟S2中只刻蝕柵極一側(cè)的半導(dǎo)體襯底形成凹槽以 嵌入鍺硅，以在半導(dǎo)體襯底的源區(qū)或漏區(qū)形成嵌入式鍺硅。具體制作過程不再贅述。
[0041] 綜上所述，本發(fā)明提供的嵌入式鍺硅器件的制作方法，利用柵極兩側(cè)的兩層側(cè)墻， 先后進(jìn)行兩次刻蝕來形成階梯狀的第二凹槽，且第二次刻蝕使得凹槽更接近于溝道，同時(shí) 無(wú)需經(jīng)歷后續(xù)的第一側(cè)墻（硬掩膜層）移除制程，從而在器件源漏區(qū)形成的階梯狀嵌入式 鍺硅的形貌更佳，且更接近溝道區(qū)，具有更大的溝道區(qū)有效應(yīng)力。進(jìn)一步在第一凹槽形成之 后、第二凹槽形成之前，對(duì)半導(dǎo)體襯底熱處理或者氧化處理來優(yōu)化第二凹槽的形狀，使得后 續(xù)外延生長(zhǎng)的鍺硅更加接近于溝道。
[0042] 顯然，本領(lǐng)域的技術(shù)人員可以對(duì)發(fā)明進(jìn)行各種改動(dòng)和變型而不脫離本發(fā)明的精神 和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之 內(nèi)，則本發(fā)明也意圖包含這些改動(dòng)和變型在內(nèi)。
【權(quán)利要求】
1. 一種嵌入式鍺硅器件的制作方法，其特征在于，包括： 在一半導(dǎo)體襯底上依次形成柵極介電層、柵極； 在所述半導(dǎo)體襯底上由內(nèi)到外依次形成圍繞在柵極和柵極介電層的兩側(cè)的第一側(cè)墻 和第二側(cè)墻； 以所述柵極、第一側(cè)墻和第二側(cè)墻為掩膜，刻蝕所述半導(dǎo)體襯底的源/漏區(qū)以形成第 一凹槽； 去除第二側(cè)墻，并以所述柵極和第一側(cè)墻為掩膜，刻蝕第一凹槽以及去除第二側(cè)墻后 暴露出的半導(dǎo)體襯底以形成第二凹槽，所述第二凹槽的側(cè)壁為階梯狀； 在所述第二凹槽中嵌入鍺硅。
2. 如權(quán)利要求1所述的制作方法，其特征在于，采用干法刻蝕工藝形成第一凹槽和第 二凹槽。
3. 如權(quán)利要求1所述的制作方法，其特征在于，在刻蝕第一凹槽以及去除第二側(cè)墻后 暴露出的半導(dǎo)體襯底以形成第二凹槽之前，熱處理所述半導(dǎo)體襯底，和/或，氧化處理所述 半導(dǎo)體襯底并去除形成的氧化層。
4. 如權(quán)利要求3所述的制作方法，其特征在于，所述熱處理的溫度為600°C?1000°C， 采用的工藝氣體為氫氣或惰性氣體。
5. 如權(quán)利要求3所述的制作方法，其特征在于，所述氧化處理為爐管氧化處理。
6. 如權(quán)利要求1所述的制作方法，其特征在于，所述第一凹槽的深度大于200A。
7. 如權(quán)利要求1所述的制作方法，其特征在于，所述第一凹槽的深度為200 A?500A。
8. 如權(quán)利要求1所述的制作方法，其特征在于，所述第二凹槽的最大深度大于300A。
9. 如權(quán)利要求1所述的制作方法，其特征在于，所述第二凹槽的最大深度為 300A~600A。
10. 如權(quán)利要求1所述的制作方法，其特征在于，所述半導(dǎo)體襯底為純硅襯底或者絕緣 體上硅襯底。
【文檔編號(hào)】H01L21/336GK104409352SQ201410693124
【公開日】2015年3月11日 申請(qǐng)日期:2014年11月26日 優(yōu)先權(quán)日:2014年11月26日
【發(fā)明者】鮑宇, 周軍, 朱亞丹, 曾真 申請(qǐng)人:上海華力微電子有限公司