一種用于制作嵌入式鍺硅的方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種用于制作嵌入式錯(cuò)娃的方法。
【背景技術(shù)】
[0002] 隨著納米加工技術(shù)的迅速發(fā)展，晶體管的特征尺寸已進(jìn)入納米級(jí)。通過等比例縮 小的方法提高當(dāng)前主流娃CMOS器件的性能受到越來越多物理、工藝的限制。為了使集成電 路技術(shù)能延續(xù)摩爾定律所掲示的發(fā)展速度，必須開發(fā)與娃工藝兼容的新材料、新結(jié)構(gòu)和新 性質(zhì)。近年來，應(yīng)變娃（StrainedSi)技術(shù)由于在提高CMOS器件性能方面的卓越表現(xiàn)而備 受關(guān)注。例如，通過在溝道中引入適當(dāng)?shù)膲簯?yīng)力和張應(yīng)力能分別提高PMOS的空穴遷移率和 NMOS的電子遷移率。典型的PMOS應(yīng)變娃器件可通過外延SiGe源漏引入溝道壓應(yīng)力，利用 源漏和溝道的晶格常數(shù)失配控制應(yīng)變大小，進(jìn)而改善空穴遷移率；而對(duì)于NMOS應(yīng)變娃器件 則可通過淀積SiN薄膜引入溝道張應(yīng)力，利用SiN薄膜的高本征應(yīng)力控制應(yīng)變大小，進(jìn)而改 善電子遷移率。因此，通過工藝、材料、結(jié)構(gòu)參數(shù)的優(yōu)化設(shè)計(jì)，研究半導(dǎo)體納米器件中應(yīng)力、 應(yīng)變的控制有重要的科學(xué)意義和實(shí)用價(jià)值。
[0003] 對(duì)于PM0S，嵌入式SiGe技術(shù)是使溝道所受應(yīng)力提升的最有效的方法，并且已經(jīng)用 于量產(chǎn)。研究發(fā)現(xiàn)SiGe越接近溝道越能施加大的應(yīng)力，使得PMOS的性能獲得更大的提升， 并且設(shè)計(jì)了多種工藝方法及流程。
[0004] 在28皿技術(shù)節(jié)點(diǎn)，主流嵌入式SiGe的形貌為I：狀，目的是提升施加在溝道上的 應(yīng)力，形成工藝依靠濕法刻蝕對(duì)Si不同晶面的選擇性。
[0005] 圖3A示出期望在襯底中形成的"E"形凹槽的截面。在該截面圖中，襯底300的 表面330、凹槽側(cè)壁的上半部分340和下半部分350、W及凹槽底部380的延長線360 (用虛 線表示）形成"E"形。
[0006] 圖3A所示出的"E"形凹槽可W通過使用具有晶向選擇性的濕法蝕刻來形成。例 女口，可W選擇襯底300的表面的晶面方向?yàn)椋∣Ol)。如圖3B所示，首先，例如通過干法蝕刻， 在襯底中形成"U"形凹槽310。凹槽310底部的晶面方向也是（OOl)，側(cè)壁的晶面方向則可 W是（110)。
[0007] 然后，采用具有晶向選擇性的濕法蝕刻劑，例如包含四甲基氨氧化倭（TMAH)的蝕 刻劑，來通過"U"形凹槽310對(duì)襯底300進(jìn)行蝕刻。在該蝕刻過程中，在<111〉晶向上的蝕 刻速度小于在其它晶向上的蝕刻速度。由此，"U"形凹槽310被蝕刻而成為鉆石形的凹槽 315,如圖3C所示。圖3C中W虛線示出了原來的"U"形凹槽310的位置。凹槽315的側(cè)壁 具有上半部分340和下半部分350。上半部分340和下半部分350的晶面方向基本上分別 是（111)和(1西
[000引然而，由于在<100〉晶向和<110〉晶向上的蝕刻速度比在<111〉晶向上的蝕刻速 度大，所W凹槽315底部很容易被過度蝕刻，從而使得凹槽315兩側(cè)側(cè)壁的下半部分350相 交。于是，該各向異性蝕刻的結(jié)果往往導(dǎo)致凹槽315的底部是尖的，而不是平的。
[0009]而如果凹槽315的底部是尖的，郝么當(dāng)在凹槽315中外延生長SiGe時(shí)，不能得到 高質(zhì)量的SiGe。
[0010] 因此，需要一種改進(jìn)的用于制作嵌入式錯(cuò)娃的方法，從而避免上述問題。

【發(fā)明內(nèi)容】

[0011] 本發(fā)明的目的是提供一種半導(dǎo)體器件的制造方法，通過該方法，可簡化現(xiàn)有工藝， 并能夠獲得良好、可控的應(yīng)力層。
[0012] 根據(jù)本發(fā)明的一個(gè)方面，提供一種半導(dǎo)體器件的制造方法，包括：在襯底上形成隔 離結(jié)構(gòu)；刻蝕所述襯底，W去除隔離結(jié)構(gòu)之間的襯底材料；形成刻蝕停止層；在所述刻蝕停 止層上形成第一半導(dǎo)體層；在所述第一半導(dǎo)體層上形成柵極和側(cè)墻；選擇性去除所述第一 半導(dǎo)體層，僅保留所述第一半導(dǎo)體層在所述柵極和側(cè)墻下方的部分，W形成源區(qū)和漏區(qū)凹 槽；對(duì)所述第一半導(dǎo)體層的剩余部分進(jìn)行具有晶向選擇性的濕法刻蝕，W在所述第一半導(dǎo) 體層的側(cè)壁上形成2形狀。
[0013] 根據(jù)本發(fā)明的一個(gè)方面，前述方法中，襯底選自W下材料中的任一種；單晶娃、經(jīng) 滲雜的單晶娃、多晶或多層結(jié)構(gòu)、絕緣體上的半導(dǎo)體、Ge、GaAs或InP。
[0014] 根據(jù)本發(fā)明的一個(gè)方面，前述方法中，刻蝕停止層是SiGe。
[0015] 根據(jù)本發(fā)明的一個(gè)方面，前述方法中，刻蝕停止層是碳化娃。
[0016] 根據(jù)本發(fā)明的一個(gè)方面，前述方法中，刻蝕停止層的厚度在5埃至9埃的范圍內(nèi)。
[0017] 根據(jù)本發(fā)明的一個(gè)方面，前述方法中，第一半導(dǎo)體層是通過外延生長形成的外延 娃層；所述外延娃層的厚度不小于100埃。
[0018] 根據(jù)本發(fā)明的一個(gè)方面，前述方法中，外延娃層的厚度在300埃至800埃的范圍 內(nèi)。
[0019] 根據(jù)本發(fā)明的一個(gè)方面，前述方法中，外延娃層的頂面由晶面族{100}構(gòu)成，且側(cè) 壁由晶面族{110}構(gòu)成，所述具有晶向選擇性的濕法刻蝕停止在晶面族{111}。
[0020] 根據(jù)本發(fā)明的一個(gè)方面，前述方法還包括在晶向選擇性的濕法刻蝕之后，在I：形 狀的源區(qū)和漏區(qū)凹槽中形成SiGe。
[0021] 根據(jù)本發(fā)明的一個(gè)方面，前述方法還包括在晶向選擇性的濕法刻蝕之后，在2形 狀的源區(qū)和漏區(qū)凹槽中形成SiC。
[0022] 根據(jù)本發(fā)明的一個(gè)方面，前述方法還包括在所述刻蝕停止層和所述襯底之間形成 緩沖區(qū)。
[0023] 根據(jù)本發(fā)明的一個(gè)方面，前述方法中，選擇性去除所述第一半導(dǎo)體層包括W下步 驟中的至少一步；沉積掩膜層；選擇性去除源區(qū)和漏區(qū)上的掩膜層；利用掩膜層，通過干法 刻蝕，對(duì)所述第一半導(dǎo)體層進(jìn)行刻蝕，直至在所述刻蝕停止層為止。
[0024] 與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)包括：
[00巧]根據(jù)本發(fā)明的方案，通過在形成半導(dǎo)體器件有源區(qū)之前，形成刻蝕停止層巧化)， 使得器件有源區(qū)與襯底材料隔離，因此在本發(fā)明中可使用各種襯底材料，并且簡化現(xiàn)有工 藝；通過在刻蝕停止層上形成2形狀嵌入式SiGe,可獲得良好、可控的應(yīng)力層。另外，PMOS 和NMOS的有源區(qū)、溝道區(qū)通過外延生長工藝形成，與在娃襯底上直接形成有源區(qū)的工藝相 比，該工藝對(duì)厚度的控制更加精確，從而提局集成電路尺寸精度，從而提局整體性能和穩(wěn)定 性。
【附圖說明】
[0026] 為了進(jìn)一步闡明本發(fā)明的各實(shí)施例的W上和其它優(yōu)點(diǎn)和特征，將參考附圖來呈現(xiàn) 本發(fā)明的各實(shí)施例的更具體的描述。可W理解，送些附圖只描繪本發(fā)明的典型實(shí)施例，因此 將不被認(rèn)為是對(duì)其范圍的限制。在附圖中，為了清楚明了，放大了層和區(qū)域的厚度。相同或 相應(yīng)的部件將用相同或類似的標(biāo)記表示。
[0027] 圖IA至圖IG示出根據(jù)本發(fā)明的一個(gè)實(shí)施例形成2形狀嵌入式SiGe的過程的剖 面示意圖。
[0028] 圖2示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的形成2形狀嵌入式SiGe的流程圖。
[0029] 圖3A至圖3C分別示出期望在襯底中形成的"E"形凹槽的剖面示意圖W及根據(jù) 現(xiàn)有技術(shù)所形成的"E"形凹槽的剖面示意圖。
【具體實(shí)施方式】
[0030] 在W下的描述中，參考各實(shí)施例對(duì)本發(fā)明進(jìn)行描述。然而，本領(lǐng)域的技術(shù)人員將認(rèn) 識(shí)到可在沒有一個(gè)或多個(gè)特定細(xì)節(jié)的情況下或者與其它替換和/或附加方法、材料或組件 一起實(shí)施各實(shí)施例。在其它情形中，未示出或未詳細(xì)描述公知的結(jié)構(gòu)、材料或操作W免使本 發(fā)明的各實(shí)施例的諸方面晦澀。類似地，為了解釋的目的，闡述了特定數(shù)量、材料和配置，W 便提供對(duì)本發(fā)明的實(shí)施例的全面理解。然而，本發(fā)明可在沒有特定細(xì)節(jié)的情況下實(shí)施。此 夕F，應(yīng)理解附圖中示出的各實(shí)施例是說明性表示且不一定按比例繪制。
[0031] 根據(jù)本發(fā)明的一個(gè)實(shí)施例，本發(fā)明提出了一種在PMOS的源漏區(qū)形成2形狀嵌入 式SiGe的方法。圖IA至圖IG示出根據(jù)本發(fā)明的一個(gè)實(shí)施例形成2形狀嵌入式SiGe的 過程的剖面示意圖。如圖IA所示，首先，在襯底101上形成淺槽隔離溝槽（STI)結(jié)構(gòu)102， 并去除有源區(qū)硬掩模，從而隔離出用于形成PMOS的第一區(qū)域103和第二區(qū)域104。在一個(gè) 實(shí)施例中，第二區(qū)域104可W是NMOS區(qū)域，也可W是其它器件區(qū)域，諸如用于基于常規(guī)晶體 管制造方法形成的常規(guī)晶體管區(qū)域。
[0032] 在所示實(shí)施例中，該襯底101可W是能用于制造半導(dǎo)體器件的任何材料。在一些 實(shí)施例中，襯底101可W是單晶娃材料、經(jīng)滲雜的單晶娃材料、多晶或多層結(jié)構(gòu)襯底或絕緣 體上的半導(dǎo)體襯底。在一些實(shí)施例中，襯底101可W不包括娃，替代地包括諸如Ge、GaAs或 InP等不同的襯底材料。襯底101可W包括一種或多種材料、器件或?qū)?，或可W是不具有多 層的單種材料。
[0033] 接下來，對(duì)襯底101進(jìn)行刻蝕，去除第一區(qū)域103和第二區(qū)域104中的襯底材料， W形成如圖IB所示結(jié)構(gòu)?？筛鶕?jù)要形成的器件特性，確定刻蝕深度。在一個(gè)實(shí)施例中，刻 蝕深度不小于100埃。在優(yōu)選實(shí)施例中，刻蝕深度在300埃至800埃之間。
[0034] 然后，如圖IC所示，在襯底101上形成刻蝕停止層105和外延娃層106。在一個(gè) 實(shí)施例中，刻蝕停止層105可W是SiGe?？赏ㄟ^外延生長技術(shù)在第一區(qū)域103和第二區(qū)域 104中生長SiGe。
[00對(duì)例如，用于形成SiGe的工藝氣體可W包含SiH4;G細(xì)4;肥1 ;BHe擬及&，其中&的 氣體流速可W是0.Islm至50slm，其它氣體的流速可W是Isccm至lOOOsccm，反應(yīng)溫度在 500-80(TC，壓力在 5-50 巧。
[0036] 然而，刻蝕停止層105不限于SiGe?？涛g停止層105還可W是在后續(xù)對(duì)外延娃層 106進(jìn)行干法和濕法刻蝕過程中不被刻蝕或刻蝕速率很小的任意材料，例如碳化娃。
[0037] 可根據(jù)需要，確定刻蝕停止層105的厚度。例如，可根據(jù)所選用的刻蝕停止層105 的材料W及在后續(xù)的干法和濕法刻蝕過程中的刻蝕速率來確定刻蝕停止層105的厚度。在 一個(gè)實(shí)施例中，刻蝕停止層105的厚度可低至5埃。在一個(gè)優(yōu)選實(shí)施例中，刻蝕停止層105 的厚度在5-9埃的范圍內(nèi)。在其它實(shí)施例中，刻蝕停止層105的厚度可W大于9埃，例如在 9-50埃的