Cdm靜電保護電路的制作方法
【專利摘要】本發(fā)明的CDM靜電保護電路，包括輸入/輸出引腳、電源輸出端、接地端以及功能單元，所述功能單元分別與所述輸入/輸出引腳、電源輸出端和接地端連接；第一級保護單元，所述第一級保護單元分別與所述電源輸出端和所述接地端連接；第二級保護單元，所述第二級保護單元分別與所述電源輸出端和所述接地端連接，并且，所述第一級保護單元與所述第二級保護單元之間串聯(lián)有一電感線圈以及鉗位電路，所述鉗位電路與所述電源輸出端和所述接地端連接。本發(fā)明中，當產生靜電脈沖時，脈沖電壓主要加在電感線圈兩端，使得被保護單元兩端電壓不會隨著靜電脈沖的迅速上升，同時，靜電脈沖經過第一級保護單元和第二級保護單元釋放，實現(xiàn)對功能單元的保護。
【專利說明】CDM靜電保護電路
【技術領域】
[0001 ] 本發(fā)明涉及集成電路靜電保護電路設計領域，尤其涉及一種CDM靜電保護電路。
【背景技術】
[0002]集成電路在制造、裝配和測試或在最終的應用中，很容易遭受到制造或者使用過程中的破壞性靜電放電(ESD)，從而使得集成電路受到靜電的損傷。
[0003]ESD通常由高壓電勢(例如幾千伏)放電產生，并且導致短持續(xù)時間高電流的脈沖。ESD測試模型通常分為三類，第一類是由于人與IC接觸產生，通常對應該類型的ESD可以制作HBM(human body model)類型的ESD保護電路，HBM類型的ESD脈沖上升時間大約為1ns ;第二類是由于機械設備與IC的接觸而產生，通常對應該類型的ESD可以制作麗(machine model)類型的ESD保護電路；第三類是由于IC自身的帶電而產生，其放電可以通過IC的單個引腳發(fā)生,這種類型的ESD可以制作CDM(charged-device-model)類型的ESD保護電路來進行放電保護，而CDM類型的ESD脈沖上升時間為小于0.2ns。
[0004]HBM類型和MM類型的ESD保護電路通常通過和IC輸入/輸出引腳耦接的放電電路實現(xiàn)，從而將IC輸入/輸出引腳上的靜電釋放掉，減小IC靜電對內部的功能單元的損傷。而對于CDM類型ESD，電荷通常積聚在襯底內，因此CDM ESD保護電路需要將電荷從襯底內釋放掉。為了保護IC免受CDM ESD的損傷，在現(xiàn)有技術中，如圖1所示，通常將襯底(GND端)和輸入/輸出引腳13之間設置ESD保護單元11，ESD保護單元11包括兩級保護電路，兩級保護電路之間通過串聯(lián)一電阻12，ESD保護單元在襯底和輸入/輸出引腳13之間形成放電通道，該放電通道在IC正常工作期間不工作，即表現(xiàn)出低泄露，即高電阻率，在ESD放電期間工作，即表現(xiàn)出低電阻率，形成放電通路，從而將襯底內的電荷釋放。但是，由于ESD脈沖的電壓太高，時間太短，功能單元10的MOS晶體管的柵氧非常容易被擊穿。
[0005]同樣的，在圖2中所示的ESD靜電保護電路，盡管在功能單元20的襯底(接GND端)和輸入\輸出引腳23之間設置了 ESD靜電保護單元21，靜電保護單元21的兩級保護電路之間串聯(lián)一電阻22。在產生靜電脈沖時，功能單元20中的MOS晶體管的柵氧很容易被擊穿。
【發(fā)明內容】
[0006]本發(fā)明的目的在于，提供一種CDM靜電保護電路，避免電路中短時間內上升的靜電脈沖高電壓導致功能單元的MOS晶體管的柵氧被擊穿。
[0007]為解決上述技術問題，本發(fā)明提供一種CDM靜電保護電路，包括:
[0008]輸入/輸出引腳、電源輸出端、接地端以及功能單元，所述功能單元分別與所述輸入/輸出引腳、所述電源輸出端和所述接地端連接；
[0009]第一級保護單元，所述第一級保護單元分別與所述電源輸出端和所述接地端連接;
[0010]第二級保護單元，所述第二級保護單元分別與所述電源輸出端和所述接地端連接，并且，所述第一級保護單元與所述第二級保護單元之間串聯(lián)有一電感線圈；以及[0011 ] 鉗位電路，所述鉗位電路與所述電源輸出端和所述接地端連接。
[0012]可選的，所述電感線圈為環(huán)形結構。
[0013]可選的，所述電感線圈為金屬線圈或多晶硅線圈。
[0014]可選的，所述電感線圈位于所述功能單元和所述輸入\輸出引腳之間。
[0015]可選的，所述電感線圈位于所述輸入\輸出引腳下方，貼近所述輸入\輸出引腳。
[0016]可選的，所述第一級保護單元包括第一PMOS晶體管和第一NMOS晶體管，所述第一PMOS晶體管和所述第一 NMOS晶體管的漏極相連。
[0017]可選的，所述第一PMOS晶體管的柵極通過電阻接電源輸出端，所述第一NMOS晶體管的柵極通過電阻接地。
[0018]可選的，所述第二級保護單元包括第二 PMOS晶體管和第二 NMOS晶體管，所述第二PMOS晶體管和所述第二 NMOS晶體管的漏極相連。
[0019]可選的，所述第二PMOS晶體管的柵極和源極接電源輸出端，所述第二NMOS晶體管的柵極和源極接地。
[0020]可選的，所述第一級保護單元包括第一 NMOS晶體管，所述第一 NMOS晶體管的漏極接所述輸入/輸出引腳。
[0021]可選的，所述第二級保護單元包括第二 NMOS晶體管，所述第二 NMOS晶體管的漏極接所述輸入/輸出引腳。
[0022]可選的，所述鉗位電路包括電阻、電容和NMOS晶體管，所述NMOS晶體管的柵極連接所述電阻和所述電容。
[0023]可選的，所述功能單元包括PMOS晶體管和NMOS晶體管，所述PMOS晶體管和所述NMOS晶體管的柵極相連，所述柵極連接所述輸入/輸出引腳。
[0024]與現(xiàn)有技術相比，本發(fā)明的CDM靜電保護電路具有以下優(yōu)點:
[0025]本發(fā)明提供的CDM靜電保護電路，包括輸入/輸出引腳、電源輸出端、接地端以及功能單元，所述功能單元分別與所述輸入/輸出引腳、電源輸出端和接地端連接；第一級保護單元，所述第一級保護單元分別與所述電源輸出端和所述接地端連接；第二級保護單元，所述第二級保護單元分別與所述電源輸出端和所述接地端連接，并且，所述第一級保護單元與所述第二級保護單元之間串聯(lián)有一電感線圈以及鉗位電路，所述鉗位電路與所述電源輸出端和所述接地端連接。本發(fā)明的CDM靜電保護電路，在第一級保護單元和第二輯保護單元之間串聯(lián)有一電感線圈，當襯底中產生ESD靜電脈沖時，使得脈沖電壓主要加在電感線圈兩端，使得被保護單元兩端的電壓不會隨著靜電脈沖的上升而迅速上升，同時在這個過程中，靜電脈沖可以經過第一級保護單元和第二級保護單元釋放到接地端，實現(xiàn)對功能單元的保護。
【專利附圖】
【附圖說明】
[0026]圖1為現(xiàn)有技術中CDM靜電保護電路的電路圖；
[0027]圖2為現(xiàn)有技術中開源的CDM靜電保護電路的電路圖；
[0028]圖3為本發(fā)明的CDM靜電保護電路的電路圖；
[0029]圖4為本發(fā)明中第一實施例中CDM靜電保護電路的電路圖；
[0030]圖5為本發(fā)明的CDM靜電保護電路中電感線圈的結構示意圖；
[0031]圖6為本發(fā)明中第二實施例中CDM靜電保護電路的電路圖。
【具體實施方式】
[0032]下面將結合示意圖對本發(fā)明的CDM靜電保護電路進行更詳細的描述，其中表示了本發(fā)明的優(yōu)選實施例，應該理解本領域技術人員可以修改在此描述的本發(fā)明，而仍然實現(xiàn)本發(fā)明的有利效果。因此，下列描述應當被理解為對于本領域技術人員的廣泛知道，而并不作為對本發(fā)明的限制。
[0033]在下列段落中參照附圖以舉例方式更具體地描述本發(fā)明。根據下面說明和權利要求書，本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本發(fā)明實施例的目的。
[0034]本發(fā)明的核心思想在于，提供的CDM靜電保護電路，在第一級保護單元和第二輯保護單元之間串聯(lián)有一電感線圈，當襯底中產生ESD靜電脈沖時，使得脈沖電壓主要加在電感線圈兩端，使得被保護單元兩端的電壓不會隨著靜電脈沖的上升而迅速上升，同時在這個過程中，靜電脈沖可以經過第一級保護單元和第二級保護單元釋放到接地端，實現(xiàn)對功能單元的保護。并且，將所述感應線圈設置在所述輸入\輸出引腳的下方，可以不額外增加芯片的面積。
[0035]具體的結合上述核心思想，本發(fā)明的CDM靜電保護電路的電路圖參考圖3所示，具體包括:
[0036]輸入/輸出引腳33、電源輸出端VDD、接地端GND以及功能單元30，所述功能單元30分別與所述輸入/輸出引腳33、所述電源輸出端VDD和所述接地端GND連接。所述功能單元30為被保護的電路單元，是IC芯片中起主要作用的部分。所述輸入/輸出引腳33接O電位，IC芯片中的靜電荷主要來自于襯底中的電子，因此，電子會向電位高的輸入/輸出引腳33跑，形成靜電脈沖。
[0037]第一級保護單元32，所述第一級保護單元32分別與所述電源輸出端VDD和所述接地端GND連接。
[0038]第二級保護單元31，所述第二級保護單元31分別與所述電源輸出端VDD和所述接地端GND連接，并且，所述第一級保護單元32與所述第二級保護單元31之間串聯(lián)有一電感線圈35。
[0039]鉗位電路34，所述鉗位電路34分別與所述電源輸出端VDD和所述接地端GND連接。所述鉗位電路34為VDD與GND之間的ESD保護電路，當有ESD靜電脈沖發(fā)生時，將脈沖電流從VDD泄放到GND，讓VDD上的電壓被鉗位住。
[0040]第一實施例
[0041]參考圖4所示，所述功能單元30包括PMOS晶體管301和NMOS晶體管302，所述PMOS晶體管301的柵極和所述NMOS晶體管302的柵極相連，所述PMOS晶體管301漏極和所述NMOS晶體管302的漏極相連，所述PMOS晶體管301的柵極與所述輸入\輸出引腳33相連。所述PMOS晶體管301的源極連接VDD，所述NMOS晶體管302的源極連接GND。
[0042]所述第二級保護單元31為GGM0S，所述第二級保護單元31包括第二 PMOS晶體管311和第二 NMOS晶體管312，所述第二 PMOS晶體管311的漏極和第二所述NMOS晶體管312的漏極相連，所述第二 PMOS晶體管311的柵極和源極接VDD，所述第二 NMOS晶體管312的柵極和源極接GND。
[0043]所述第一級保護單元32為GCM0S，所述第一級保護單元32包括第一 PMOS晶體管321和第一 NMOS晶體管322，所述第一 PMOS晶體管321的漏極和所述第一 NMOS晶體管322的漏極相連，所述第一 PMOS晶體管321的柵極通過電阻接VDD，所述第一 NMOS晶體管322的柵極通過電阻接GND。通常所述第一級保護單元32起主要的靜電保護作用，所述第一級保護單元32的開啟電壓比所述第二級保護單元31的開啟電壓低，當有靜電脈沖時，所述第一級保護單元32便會迅速開啟，使得電流被釋放掉，而所述第二級保護單元31起輔助保護的作用，避免電流流向所述功能單元30。
[0044]所述鉗位電路34包括電阻R、電容C和NMOS晶體管，所述NMOS晶體管的柵極連接所述電阻R的一端和所述電容C的一端，所述NMOS晶體管的漏極連接所述電容C的另一端，并連接VDD，所述NMOS晶體管的源極連接所述電阻R的另一端，并連接GND。
[0045]參考圖5所示，在本實施例中，所述電感線圈35為環(huán)形結構，為了不增加芯片的面積，發(fā)明人將所述電感線圈設置在所述輸入\輸出引腳33和所述功能單元30之間，較佳的，將所述電感線圈設置在所述輸入\輸出引腳33下方，并貼近所述輸入\輸出引腳33。所述電感線圈35為金屬線圈或多晶硅線圈，電感為L= 1ηΗ-5ηΗ。在本實施例中，所述電感線圈不只限于為環(huán)形結構，例如正方環(huán)形、圓環(huán)形、多邊環(huán)形等結構，此亦在本發(fā)明保護的思想范圍之內。
[0046]當電路中產生靜電脈沖時，例如，CDM類型下的脈沖電流的峰值為6A，脈沖上升時間為0.1ns，假設電感線圈的電感為InH，由于所述電感線圈35的存在，電感兩端的電壓V=L* (di/dt)，那么電感兩端的電壓為60V，使得靜電脈沖經過所述第一級保護單元32之后主要加在電感線圈兩端，而不會流向所述第二級保護單元31，甚至所述功能單元30，使得所述功能單元30中的PMOS晶體管301和NMOS晶體管302相連的柵極上電壓較小，可以有效的保護功能單元30中MOS晶體管的柵氧。之后，靜電脈沖主要通過所述第一級保護單元32釋放掉。電流的路徑如圖4中的箭頭所示，電流的流向從輸入/輸出引腳33流經第一級保護單元32、VDD、鉗位電路34，最后釋放到GND端，或者電流也可以沿輸入/輸出引腳33流經第一級保護單元32釋放到GND端。
[0047]第二實施例
[0048]參考圖6所示，所述第二級保護單元41和所述第一級保護單元42采用開源的連接方式，所述第二級保護單元41包括第二 NMOS晶體管，所述第二 NMOS晶體管的漏極接所述輸入/輸出引腳43，所述第二 NMOS晶體管的柵極和源極連接GND。所述第一級保護單元42包括第一 NMOS晶體管，所述第一 NMOS晶體管的漏極接所述輸入/輸出引腳43，所述第一 NMOS晶體管的柵極和源極連接GND。同樣的，在所述第二級保護單元41和所述第一級保護單元42之間串聯(lián)一電感線圈45。本實施例中的,所述功能單元40、所述鉗位電路44、所述電感線圈45與第一實施例中的結構及連接關系相同，在此不再贅述。
[0049]同理，與第一實施例相同，當有靜電脈沖產生時，電感線圈45可以有效的阻礙電路中的電流迅速上升，延長靜電脈沖上升的時間，使得脈沖電壓主要加在所述電感線圈45兩端，不會經過第二級保護單元41流向所述功能單元40，從而破壞所述功能單元40。在本實施例中，電流的路徑如圖6中箭頭的，電流由輸入/輸出引腳43流經第一級保護單元42釋放到GND端。
[0050]綜上所述，本發(fā)明提供的CDM靜電保護電路，包括輸入/輸出引腳、電源輸出端、接地端以及功能單元，所述功能單元分別與所述輸入/輸出引腳、電源輸出端和接地端連接；第一級保護單元，所述第一級保護單元分別與所述電源輸出端和所述接地端連接；第二級保護單元，所述第二級保護單元分別與所述電源輸出端和所述接地端連接，并且，所述第一級保護單元與所述第二級保護單元之間串聯(lián)有一電感線圈以及鉗位電路，所述鉗位電路與所述電源輸出端和所述接地端連接。本發(fā)明的CDM靜電保護電路，在第一級保護單元和第二輯保護單元之間串聯(lián)有一電感線圈，當襯底中產生ESD靜電脈沖時，使得脈沖電壓主要加在電感線圈兩端，使得被保護單元兩端的電壓不會隨著靜電脈沖的上升而迅速上升，同時在這個過程中，靜電脈沖可以經過第一級保護單元和第二級保護單元釋放到接地端，實現(xiàn)對功能單元的保護。
[0051]顯然，本領域的技術人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權利要求及其等同技術的范圍之內，則本發(fā)明也意圖包含這些改動和變型在內。
【權利要求】
1.一種CDM靜電保護電路，其特征在于，包括: 輸入/輸出引腳、電源輸出端、接地端以及功能單元，所述功能單元分別與所述輸入/輸出引腳、所述電源輸出端和所述接地端連接； 第一級保護單元，所述第一級保護單元分別與所述電源輸出端和所述接地端連接； 第二級保護單元，所述第二級保護單元分別與所述電源輸出端和所述接地端連接，并且，所述第一級保護單元與所述第二級保護單元之間串聯(lián)有一電感線圈；以及 鉗位電路，所述鉗位電路與所述電源輸出端和所述接地端連接。
2.如權利要求1所述的CDM靜電保護電路，其特征在于，所述電感線圈為環(huán)形結構。
3.如權利要求2所述的CDM靜電保護電路，其特征在于，所述電感線圈為金屬線圈或多晶娃線圈。
4.如權利要求2所述的CDM靜電保護電路，其特征在于，所述電感線圈位于所述功能單元和所述輸入\輸出引腳之間。
5.如權利要求4所述的CDM靜電保護電路，其特征在于，所述電感線圈位于所述輸入\輸出引腳下方，貼近所述輸入\輸出引腳。
6.如權利要求1-5中任意一項所述的CDM靜電保護電路，其特征在于，所述第一級保護單元包括第一 PMOS晶體管和第一 NMOS晶體管，所述第一 PMOS晶體管和所述第一 NMOS晶體管的漏極相連。
7.如權利要求6所述的CDM靜電保護電路，其特征在于，所述第一PMOS晶體管的柵極通過電阻接電源輸出端，所述第一 NMOS晶體管的柵極通過電阻接地。
8.如權利要求6所述的CDM靜電保護電路，其特征在于，所述第二級保護單元包括第二 PMOS晶體管和第二 NMOS晶體管，所述第二 PMOS晶體管和所述第二 NMOS晶體管的漏極相連。
9.如權利要求6所述的CDM靜電保護電路，其特征在于，所述第二PMOS晶體管的柵極和源極接電源輸出端，所述第二 NMOS晶體管的柵極和源極接地。
10.如權利要求1-5中任意一項所述的CDM靜電保護電路，其特征在于，所述第一級保護單元包括第一 NMOS晶體管，所述第一 NMOS晶體管的漏極接所述輸入/輸出引腳。
11.如權利要求10所述的CDM靜電保護電路，其特征在于，所述第二級保護單元包括第二 NMOS晶體管，所述第二 NMOS晶體管的漏極接所述輸入/輸出引腳。
12.如權利要求1所述的CDM靜電保護電路，其特征在于，所述鉗位電路包括電阻、電容和NMOS晶體管，所述NMOS晶體管的柵極連接所述電阻和所述電容。
13.如權利要求1所述的CDM靜電保護電路，其特征在于，所述功能單元包括PMOS晶體管和NMOS晶體管，所述PMOS晶體管和所述NMOS晶體管的柵極相連，所述柵極連接所述輸入/輸出引腳。
【文檔編號】H01L23/60GK104319271SQ201410555109
【公開日】2015年1月28日 申請日期:2014年10月17日 優(yōu)先權日:2014年10月17日
【發(fā)明者】單毅 申請人:武漢新芯集成電路制造有限公司