雙模晶體管裝置及其操作方法
【專利摘要】本發(fā)明公開了一種雙模晶體管裝置及其操作方法，該雙模晶體管裝置包括半導(dǎo)體基材。裝置的半導(dǎo)體基材包括通道區(qū)、鄰近于通道區(qū)的第一側(cè)的P型終端區(qū)(作為源極或漏極)，以及鄰近于通道區(qū)的第二側(cè)的N型終端區(qū)(作為源極或漏極)。柵極絕緣材料設(shè)置在半導(dǎo)體基材的表面之上及通道區(qū)上。柵極設(shè)置在柵極絕緣材料之上及通道區(qū)上。第一輔助柵極位于柵極的第一側(cè)，且跨于鄰接P型終端區(qū)的一部分通道區(qū)上。第二輔助柵極位于柵極的第二側(cè)，且跨于鄰接N型終端區(qū)的一部分通道區(qū)上。背柵極可選擇性的包含在通道區(qū)之下。施加偏壓的輔助柵極可用以選擇單一裝置中的N型通道或P型通道模式。
【專利說(shuō)明】雙模晶體管裝置及其操作方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種晶體管結(jié)構(gòu)、存儲(chǔ)器結(jié)構(gòu)及其操作方法。

【背景技術(shù)】
[0002]在集成電路的設(shè)計(jì)中，需要使用能夠快速在開關(guān)狀態(tài)(on/off state)間轉(zhuǎn)換，且具有低漏電流的晶體管。在互補(bǔ)式金屬氧化物半導(dǎo)體(ComplementaryMetal-Oxide-Semiconductor, CMOS)中，已知會(huì)影響轉(zhuǎn)換時(shí)間及漏電流的一種參數(shù)為次臨界斜率(subthreshold slope),通常以漏極電流每增加10倍時(shí)對(duì)應(yīng)的柵極電壓表示(mV/decade)，其單位中的“decade”表示漏極電流增加10倍。一般相信CMOS的次臨界斜率在室溫時(shí)無(wú)法優(yōu)于60mv/decade。
[0003]在CMOS的設(shè)計(jì)中，晶體管可設(shè)計(jì)為N型通道模式(當(dāng)通道開啟時(shí)，電子為電荷載子)以及P型通道模式(當(dāng)通道開啟時(shí)，空穴為電荷載子)。N型通道模式與P型通道模式是由晶體管的結(jié)構(gòu)決定。如此限制了集成電路布局，以及利用晶體管的實(shí)施電路的彈性。
[0004]因此，有需要提供一種晶體管結(jié)構(gòu)，能夠克服現(xiàn)有技術(shù)設(shè)計(jì)的缺點(diǎn)。
[0005]在高密度存儲(chǔ)器中，漏電流及轉(zhuǎn)換時(shí)間亦為重要參數(shù)。同樣地，在基于類金屬氧化物半導(dǎo)體晶體管結(jié)構(gòu)的電荷捕捉存儲(chǔ)單元(charge trapping memory cell)中，也有需要在存儲(chǔ)單元通道中提供兩種類型的電荷載子，以完成編程或擦除操作。
[0006]現(xiàn)有技術(shù)的閃存技術(shù)的其他限制是關(guān)于區(qū)塊擦除(block erase)操作的需求。由于對(duì)區(qū)塊擦除的依賴，操作的復(fù)雜性以及在閃存隨機(jī)地址中寫入數(shù)據(jù)的需求時(shí)間皆增加。
[0007]因此，有需要提供能夠支持更高效率操作，及具低漏電流的存儲(chǔ)器結(jié)構(gòu)。


【發(fā)明內(nèi)容】

[0008]本發(fā)明的實(shí)施例敘述一種雙模晶體管結(jié)構(gòu)，能夠響應(yīng)控制訊號(hào)運(yùn)作P型通道模式及N型通道模式。此外，雙模晶體管結(jié)構(gòu)能以陡峭的次臨界斜率操作，具有快轉(zhuǎn)換時(shí)間與低漏電流。
[0009]提供一種包括半導(dǎo)體基材的裝置，其中半導(dǎo)體基材可為半導(dǎo)體層帶(strip)，藉絕緣材料與基板隔離，例如是絕緣層上娃(silicon-on-1nsulator, SOI)結(jié)構(gòu)。裝置的半導(dǎo)體基材包含通道區(qū)、鄰近于通道區(qū)的第一側(cè)的P型終端區(qū)(作為源極或漏極)，以及鄰近于通道區(qū)的第二側(cè)的N型終端區(qū)(作為源極或漏極)。柵極絕緣材料設(shè)置在半導(dǎo)體基材的表面之上及通道區(qū)上。柵極設(shè)置在柵極絕緣材料之上及通道區(qū)上。此外，輔助柵極結(jié)構(gòu)設(shè)置在柵極絕緣材料之上。輔助柵極結(jié)構(gòu)包含第一輔助柵極及第二輔助柵極。第一輔助柵極位于柵極的第一側(cè)，且跨于鄰接P型終端區(qū)的一部分通道區(qū)上。第二輔助柵極位于柵極的第二偵牝且跨于鄰接N型終端區(qū)的一部分通道區(qū)上。背柵極可選擇性的包含在通道區(qū)之下。
[0010]一實(shí)施例中，半導(dǎo)體基材在通道區(qū)中包含多個(gè)鰭片，鰭片可終止設(shè)置有P型終端區(qū)及N型終端區(qū)的接墊。
[0011]可提供控制電路，用以施加偏壓條件(bias condit1n)控制裝置的操作。偏壓條件可包括施加在輔助柵極上，用以選擇P型通道模式及N型通道模式的電壓。在P型通道模式時(shí)，負(fù)電壓施加在輔助柵極上，于輔助柵極之下感應(yīng)生成多個(gè)空穴，維持P型通道模式。在N型通道模式時(shí)，正電壓施加在輔助柵極上，于輔助柵極之下感應(yīng)生成多個(gè)電子，維持N型通道模式。
[0012]多個(gè)雙模晶體管結(jié)構(gòu)可在集成電路中作為多個(gè)電路，并選擇性的控制P型通道及N型通道模式。在一些電路中，雙模晶體管結(jié)構(gòu)可在P型通道及N型通道模式間動(dòng)態(tài)切換，維持電路的任務(wù)函數(shù)。

【專利附圖】

【附圖說(shuō)明】
[0013]圖1繪示具有雙模通道的晶體管結(jié)構(gòu)。
[0014]圖2繪示偏壓為N型通道模式時(shí)，圖1的晶體管結(jié)構(gòu)。
[0015]圖3繪示偏壓為P型通道模式時(shí)，圖1的晶體管結(jié)構(gòu)。
[0016]圖4為一實(shí)施例中，具有雙模通道的晶體管結(jié)構(gòu)的俯視圖。
[0017]圖4A為具有雙模通道的晶體管結(jié)構(gòu)沿著圖4的A-A線切開的剖面圖。
[0018]圖4B為具有雙模通道的晶體管結(jié)構(gòu)沿著圖4的B-B線切開的剖面圖。
[0019]圖5為一實(shí)施例中，包括多個(gè)鰭片且具有雙模通道的晶體管結(jié)構(gòu)的俯視圖。
[0020]圖5A為圖5的具有雙模通道的晶體管結(jié)構(gòu)沿著A-A線切開的剖面圖。
[0021]
[0022]圖6為一實(shí)施例中，用以于裝置中仿真操作，且具有雙模通道的晶體管結(jié)構(gòu)的剖面圖。
[0023]圖7為圖6的晶體管結(jié)構(gòu)以P型通道模式及N型通道模式操作時(shí)，取對(duì)數(shù)的漏極電流與柵極電壓的關(guān)系圖。
[0024]圖8為圖6的晶體管結(jié)構(gòu)以P型通道模式及N型通道模式操作時(shí)，線性的漏極電流與柵極電壓的關(guān)系圖。
[0025]圖9繪示一雙模、3D垂直柵極的NAND存儲(chǔ)器結(jié)構(gòu)。
[0026]圖10繪示一實(shí)施例中用于雙模、3D垂直柵極的NAND存儲(chǔ)器結(jié)構(gòu)的譯碼器結(jié)構(gòu)。
[0027]圖11繪示一實(shí)施例中，用于雙模操作，偏壓為N型通道模式的NAND串。
[0028]圖12繪示一實(shí)施例中，用于雙模操作，偏壓為P型通道模式的NAND串
[0029]圖13繪示偏壓施加感應(yīng)源極側(cè)，用于讀取操作的雙模、3D垂直柵極的NAND存儲(chǔ)器結(jié)構(gòu)。
[0030]圖14繪示圖13的存儲(chǔ)器結(jié)構(gòu)以源極線電壓為函數(shù)時(shí)，讀取電流與柵極電壓的關(guān)系圖。
[0031]圖15繪示圖13的存儲(chǔ)器結(jié)構(gòu)的源極電流與源極電壓的關(guān)系圖，顯示源極端PN結(jié)的特性。
[0032]圖16繪示圖13的存儲(chǔ)器結(jié)構(gòu)的NAND串以P型通道模式及N型通道模式操作時(shí)，漏極電流與柵極電壓的關(guān)系圖。
[0033]圖17繪示圖13的存儲(chǔ)器結(jié)構(gòu)的接地選擇線及串選擇線柵極以N型通道模式操作時(shí)，漏極電流與柵極電壓的關(guān)系圖。
[0034]圖18繪示圖13的存儲(chǔ)器結(jié)構(gòu)的接地選擇線及串選擇線柵極以P型通道模式操作時(shí)，漏極電流與柵極電壓的關(guān)系圖。
[0035]圖19至圖22繪示類似圖13的存儲(chǔ)器結(jié)構(gòu)中的存儲(chǔ)單元內(nèi)的第一個(gè)字線WL0，以及最后的字線WL63以N型通道模式及P型通道模式讀取時(shí)，漏極電流與柵極電壓的關(guān)系圖。
[0036]圖23繪示一雙模、3D存儲(chǔ)器結(jié)構(gòu)的電路的示意圖。
[0037]圖24繪示一能夠用于雙模存儲(chǔ)器結(jié)構(gòu)的編程操作的時(shí)間圖。
[0038]圖25為閾值電壓與時(shí)間的關(guān)系圖，比較使用正柵極電壓Fowler-Nordheim隧穿的編程操作的雙模結(jié)構(gòu)，以及依靠柵極感應(yīng)漏極漏電流的N型通道結(jié)構(gòu)。
[0039]圖26 為增量階躍脈沖編程(incremental step pulse programming, ISPP)操作下，閾值電壓與時(shí)間的關(guān)系圖，其繪示類似于圖24的操作的編程表現(xiàn)。
[0040]圖27為一能夠用于雙模存儲(chǔ)器結(jié)構(gòu)的擦除操作的時(shí)間圖。
[0041]圖28為閾值電壓與時(shí)間的關(guān)系圖，比較使用正柵極電壓Fowler-Nordheim隧穿的擦除操作的雙模結(jié)構(gòu)，以及現(xiàn)有技術(shù)的N型通道結(jié)構(gòu)。
[0042]圖29為閾值電壓與擦除時(shí)間的關(guān)系圖，繪示類似于圖27的操作的擦除表現(xiàn)。
[0043]圖30為集成電路的簡(jiǎn)單方塊圖，其包含利用雙模結(jié)構(gòu)的閃存。
[0044]圖31為集成電路的簡(jiǎn)單方塊圖，其包含具有多個(gè)雙模晶體管結(jié)構(gòu)的電路系統(tǒng)。
[0045]【符號(hào)說(shuō)明】
[0046]10:半導(dǎo)體基材
[0047]11:絕緣材料
[0048]12:柵極結(jié)構(gòu)
[0049]13:通道區(qū)
[0050]14、15:終端區(qū)
[0051]16、16A、16B:輔助柵極
[0052]17:絕緣材料
[0053]18:背柵極元件
[0054]19:柵極絕緣材料
[0055]22、24、25、26:接點(diǎn)
[0056]33-1-33-6:鰭片
[0057]41:絕緣層
[0058]42:柵極
[0059]43:鰭式通道區(qū)
[0060]44,45:摻雜區(qū)
[0061]46A、46B:輔助柵極
[0062]49:柵極絕緣材料
[0063]100-103、160-1-160-4:層帶
[0064]112-115:導(dǎo)線
[0065]112A-115A:
[0066]124、125:終端區(qū)
[0067]130:接地選擇開關(guān)
[0068]131:串選擇開關(guān)
[0069]149:介電電荷存儲(chǔ)結(jié)構(gòu)
[0070]150、151:存儲(chǔ)單元
[0071]161-1-161-4:接墊
[0072]165、165-1-165-4:垂直檢塞
[0073]166:GSL 線
[0074]167: SSL 線
[0075]170:層間連接器
[0076]171:金屬位線
[0077]180、182:栓塞
[0078]181:連接器
[0079]183:源極線
[0080]200:半導(dǎo)體片
[0081]201A、201B:介電電荷捕捉層
[0082]205,209:通道區(qū)
[0083]205N.205P:終端區(qū)
[0084]210,211:空穴
[0085]252:介電電荷捕捉結(jié)構(gòu)
[0086]253:存儲(chǔ)單元
[0087]259:接墊
[0088]260-1-260-4:層帶
[0089]262、263:栓塞
[0090]271:GSL 線
[0091]272、273:字線 274:SSL 線
[0092]301-304:PN 二極管
[0093]311:GSL 開關(guān)
[0094]312: SSL 開關(guān)
[0095]314-n:存儲(chǔ)單元
[0096]510:存儲(chǔ)器陣列
[0097]511:行譯碼器
[0098]512:接地選擇線
[0099]513:級(jí)/列譯碼器
[0100]514:源極線
[0101]515、517:總線
[0102]516:頁(yè)緩沖器
[0103]518:區(qū)塊
[0104]519:狀態(tài)機(jī)
[0105]523:數(shù)據(jù)輸入線路
[0106]524:其他電路
[0107]525、600:集成電路
[0108]601:陣列
[0109]602:輔助柵極驅(qū)動(dòng)器
[0110]603:輸入電路系統(tǒng)
[0111]604:輸出電路
[0112]608、610、611、612、613:線

【具體實(shí)施方式】
[0113]以下將以圖1至圖31對(duì)本發(fā)明的實(shí)施例做詳細(xì)說(shuō)明。
[0114]圖1繪示具有雙模通道的晶體管結(jié)構(gòu)，沿著通道長(zhǎng)度尺寸的剖面圖。晶體管結(jié)構(gòu)包括半導(dǎo)體基材10，半導(dǎo)體基材10包含通道區(qū)13、具有P型摻雜的第一終端區(qū)14，以及具有N型摻雜的第二終端區(qū)15。通道區(qū)13內(nèi)的半導(dǎo)體基材可不摻雜，或具有符合特定裝置應(yīng)用的通道摻雜狀態(tài)(doping profile)。在一些應(yīng)用中，通道區(qū)13較佳的可設(shè)置成全空乏(fully depleted)操作,例如使其寬度低于最大乏層寬(deplet1n width)。半導(dǎo)體基材10設(shè)置于絕緣材料11上。此結(jié)構(gòu)可包括絕緣層上娃(silicon-on-1nsulator, SOI)基板。
[0115]柵極結(jié)構(gòu)12跨(overlay)于半導(dǎo)體基材10的通道區(qū)13之上。第一輔助柵極16A設(shè)置在柵極12的第一側(cè)，且跨于通道區(qū)13的第一部份上，通道區(qū)13的第一部份鄰接P型的第一終端區(qū)14。第二輔助柵極16B設(shè)置在柵極12的第二側(cè)，且跨于通道區(qū)13的第二部份上，通道區(qū)13的第二部份鄰接N型的第二終端區(qū)15。
[0116]在一些實(shí)施例中，第一輔助柵極16A及第二輔助柵極16B中的一個(gè)或兩個(gè)也可跨于一部分的對(duì)應(yīng)的第一終端區(qū)14及第二終端區(qū)15之上。第一輔助柵極16A與柵極12之間的間隔，以及第二輔助柵極16B與柵極12之間的間隔需要小于通道區(qū)13的長(zhǎng)度。
[0117]在繪示的實(shí)施例中，導(dǎo)電性背柵極元件18設(shè)置在絕緣材料11內(nèi)部，且可與柵極
12、輔助柵極16A，16B組合控制通道區(qū)13的操作。舉例來(lái)說(shuō)，背柵極元件18的偏壓可控制晶體管結(jié)構(gòu)在P型通道及N型通道兩個(gè)模式中的閾值電壓(threshold voltage)。在其他實(shí)施例中，可忽略背柵極兀件18。
[0118]如同標(biāo)號(hào)VAei，Ve，VA(；2及VBe所示，可利用偏壓電路獨(dú)立施加訊號(hào)于柵極12、輔助柵極16A，16B以及背柵極元件18上。一些實(shí)施例中，輔助柵極16A，16B可為部份的單輔助柵極結(jié)構(gòu)，在所有操作模式中實(shí)質(zhì)上接收相通的偏壓。在其他實(shí)施例中，輔助柵極16A及16B可分離，且分開的耦接于偏壓電路，以管理裝置的操作特性。
[0119]圖2繪示施加偏壓于輔助柵極16A，16B以感應(yīng)N型通道模式時(shí)，圖1的晶體管結(jié)構(gòu)。為使雙模結(jié)構(gòu)呈N型通道模式，于輔助柵極16A，16B上的偏壓為正。因此能夠吸引N型的載子或電子進(jìn)入位于輔助柵極16A，16B之下的晶體管結(jié)構(gòu)的通道區(qū)13，如區(qū)域13A及13B標(biāo)記的「-」符號(hào)所示。
[0120]圖3繪示施加偏壓于輔助柵極16A，16B以感應(yīng)P型通道模式時(shí)，圖1的晶體管結(jié)構(gòu)。為使雙模結(jié)構(gòu)呈P型通道模式，于輔助柵極16A，16B上的偏壓為負(fù)。因此能夠吸引P型的載子或空穴進(jìn)入位于輔助柵極16A，16B之下的晶體管結(jié)構(gòu)的通道區(qū)13，如區(qū)域13A及13B標(biāo)記的「+」符號(hào)所示。
[0121]圖1所示的雙模晶體管結(jié)構(gòu)具有優(yōu)秀的開關(guān)特性，且在兩模式內(nèi)的結(jié)漏電流極小。此外，有可能以非常陡峭的次臨界斜率驅(qū)動(dòng)裝置，例如在室溫下可低于60mV/deCade。
[0122]通過(guò)控制輔助柵極16A，16B的偏壓，雙模晶體管結(jié)構(gòu)可在N型通道模式及P型通道模式間切換。切換可以動(dòng)態(tài)方式完成，某種意義上模式轉(zhuǎn)換可在配置裝置及操作電路時(shí)導(dǎo)入。于操作電路及配置裝置期間的N型通道及P型通道切換可被認(rèn)作動(dòng)態(tài)通道模式切換。此外，可利用易失性或非易失性的配置碼(configurat1n code)、熔絲、反熔絲(ant1-fuses)等以靜態(tài)設(shè)定模式。
[0123]多個(gè)雙模晶體管結(jié)構(gòu)可配置在電路中，執(zhí)行例如與門(AND gate)、與非門(NANDgate)、或門(OR gate)、或非門(NOR gate)、互斥或門(exclusive-OR gate)或反互斥或門(exclusive-NOR gate)邏輯功能。雙模晶體管結(jié)構(gòu)的陣列可稱接集成電路上的可編程內(nèi)連接結(jié)構(gòu)，并可配置N型通道或P型通道模式的獨(dú)立結(jié)構(gòu)或整組結(jié)構(gòu)。
[0124]圖4繪示一實(shí)施例中，具有雙模通道的晶體管結(jié)構(gòu)的俯視圖。本實(shí)施例中，半導(dǎo)體基材包括通道區(qū)(被柵極12及輔助柵極16A/16B遮蓋)、P型第一終端區(qū)14 (P+)以及N型第二終端區(qū)(N+)。接點(diǎn)24，25分別位于P型及N型終端區(qū)14，15。柵極12為T型，在較寬的部份具有接點(diǎn)22。輔助柵極結(jié)構(gòu)16，16A，16B為U型，在輔助柵即結(jié)構(gòu)的連接部份16具有接點(diǎn)26。薄型絕緣分隔件(未繪示于圖4中)設(shè)置在柵極12及輔助柵極結(jié)構(gòu)16，16A，16B之間。
[0125]圖4A為具有雙模通道的晶體管結(jié)構(gòu)沿著圖4的A-A線切開的剖面圖。圖4A中與圖1對(duì)應(yīng)的元件具有相似的標(biāo)號(hào)。本例中，位于輔助柵極16A之下的區(qū)域19A內(nèi)，以及位于輔助柵極16B之下的區(qū)域19B內(nèi)的柵極絕緣材料19的厚度較位于柵極12之下的柵極絕緣材料19厚。此外，例如是氧化硅的分隔絕緣材料17設(shè)置在輔助柵極16A與柵極12之間，以及輔助柵極16B與柵極12之間。輔助柵極可利用自我對(duì)準(zhǔn)的多晶硅分隔件圖案化，可產(chǎn)生如圖4A所繪示的圓角邊緣?；蛘撸o助柵極可利用光刻方式圖案化，或其他的圖案化技術(shù)，只要符合實(shí)施的設(shè)計(jì)。此外，柵極與輔助柵極可為多晶硅之外的導(dǎo)電材料，包含金屬、其他摻雜的半導(dǎo)體及多層結(jié)構(gòu)等，只要符合特定的實(shí)施例。
[0126]如圖4A所示，結(jié)構(gòu)中通道長(zhǎng)度的尺寸約等于柵極12的長(zhǎng)度LG及輔助柵極16A，16B的長(zhǎng)度LAei, Lag2的總和。
[0127]圖4B繪示具有雙模通道的晶體管結(jié)構(gòu)沿著圖4的B-B線切開的剖面圖。圖4B中與圖4A對(duì)應(yīng)的元件具有相似的標(biāo)號(hào)。結(jié)構(gòu)中通道寬度的尺寸大約為半導(dǎo)體基材內(nèi)通道區(qū)13的寬度We。
[0128]圖5繪示具有雙模通道的晶體管結(jié)構(gòu)的俯視圖，其半導(dǎo)體基材的通道區(qū)內(nèi)包括多個(gè)鰭片33-1-33-6。圖5中與圖4對(duì)應(yīng)的元件具有相同的標(biāo)號(hào)。如圖5的實(shí)施例所示，半導(dǎo)體基材包括P型第一終端區(qū)14及N型第二終端區(qū)15。本實(shí)施例中，半導(dǎo)體基材內(nèi)的多個(gè)鰭片33-1-33-6在第一終端區(qū)及第二終端區(qū)15之間延伸。
[0129]圖5A為沿圖5的結(jié)構(gòu)A-A線的剖面圖。如圖所示，在柵極結(jié)構(gòu)12跨于多個(gè)鰭片33-1-33-6的鰭式半導(dǎo)體基材。背柵極元件18為非必須的。
[0130]一種制造雙模晶體管裝置的方法，包括形成半導(dǎo)體基材，半導(dǎo)體基材包含通道區(qū)、鄰近于該通道區(qū)的第一側(cè)的P型終端區(qū)，以及鄰近于該通道區(qū)的第二側(cè)的N型終端區(qū)；形成柵極絕緣材料于半導(dǎo)體基材的表面之上及通道區(qū)上；形成柵極于柵極絕緣材料之上及通道區(qū)上；形成第一輔助柵極及第二輔助柵極于柵極絕緣材料之上，第一輔助柵極位于柵極的第一側(cè)，且跨于鄰接該P(yáng)型終端區(qū)的一部分通道區(qū)上；第二輔助柵極位于柵極的第二側(cè)，且跨于鄰接N型終端區(qū)的一部分通道區(qū)上。
[0131]在一些實(shí)施例中，所述方法包括形成半導(dǎo)體基材于基板上及絕緣層上，其中半導(dǎo)體基材通過(guò)絕緣層與基板隔離。此外，該方法可以包括形成背柵極下伏(underlying)于通道區(qū)且位于絕緣層內(nèi)。
[0132]該方法還可以包括形成第一輔助柵極電性連接到第二輔助柵極。
[0133]該方法可以包括于半導(dǎo)體基材的通道區(qū)內(nèi)圖案化多個(gè)鰭片。
[0134]此外，該方法可包括提供電路耦接晶體管結(jié)構(gòu)中的輔助柵極，且在N型通道模式時(shí)對(duì)一部份的晶體管結(jié)構(gòu)的第一輔助柵極及第二輔助柵極施加正電壓，在P型通道模式時(shí)對(duì)另一部分的晶體管結(jié)構(gòu)的第一輔助柵極及第二輔助柵極施加負(fù)電壓。
[0135]圖6為用于描述仿真結(jié)構(gòu)的雙模晶體管結(jié)構(gòu)。在仿真結(jié)構(gòu)中，基板包括絕緣層41，做為模擬之用約為30nm厚。半導(dǎo)體基材包括鰭式通道區(qū)43，其包含約1nm寬的硅與約20nm的鰭片高度。重?fù)诫s的P型第一終端區(qū)域44和較輕度摻雜的P型區(qū)域44A設(shè)置在通道區(qū)43的一側(cè)。重?fù)诫sN型第二終端區(qū)域45和較輕度摻雜的N型區(qū)域45A設(shè)置在通道區(qū)43的另一側(cè)。較重?fù)诫s區(qū)44，45具有用于模擬的50nm高度。較輕摻雜區(qū)44A，45A具有20nm高度。較輕摻雜區(qū)44A，45A的長(zhǎng)度各約30nm。相同的，較重?fù)诫s區(qū)44，45的長(zhǎng)度約30nm。
[0136]柵極絕緣材料49設(shè)置在柵極42和通道區(qū)43之間。此外，柵極絕緣材料49設(shè)置在輔助柵極46A，46B和通道區(qū)43之間。
[0137]在仿真中，通道區(qū)域具有l(wèi)E15/cm3的P型摻雜濃度。較輕摻雜的N-或P-區(qū)44A，45A各有約lE20/cm3的摻雜濃度。較重?fù)诫s的N+或P+區(qū)域44，45具有大約5E20/cm3的摻雜濃度。
[0138]柵極長(zhǎng)度LG設(shè)定為32nm。輔助柵極長(zhǎng)度Lmi和LAe2設(shè)定為50nm。柵極和輔助柵極之間的分隔件的長(zhǎng)度設(shè)定為5nm。做為模擬，柵極絕緣材料49的有效氧化物厚度為lnm。作為模擬，選用具有4.6eV中間能隙功函數(shù)的柵極。
[0139]圖7為漏極電流(對(duì)數(shù)刻度)與柵極電壓(線性刻度)的關(guān)系圖，繪示P型通道模式(虛線)和η型通道模式(實(shí)線)的模擬結(jié)果。圖8是漏電流(線性刻度)與柵極電壓(線性刻度)的關(guān)系圖，亦繪示了模擬結(jié)果。在仿真過(guò)程中，N型通道讀取的偏壓條件包含在P型終端上約+1.2V的漏極電壓，在N型終端上約OV的源極電壓，和+2V的輔助柵極電壓。P型通道讀取的偏壓條件包含在P型終端上約OV的漏極電壓，在N型終端上約-1.2V的源極電壓，和-2V的輔助柵極電壓。這些圖表顯示在N型和P型通道讀取操作時(shí)的超低漏電流。可以看出，在柵極電壓接近OV時(shí)的兩種模式中，次臨界斜率小于60mV/decade。因此，該結(jié)構(gòu)可以用于低功耗邏輯應(yīng)用以及其他典型的CMOS應(yīng)用。
[0140]因此，雙模晶體管結(jié)構(gòu)提供優(yōu)異的開/關(guān)特性，小的漏電流，以及超級(jí)陡峭的次臨界斜率。此外，模擬繪示每個(gè)雙模鰭式場(chǎng)效晶體管(finFET)可以提供接近20 μ A的驅(qū)動(dòng)電流。假設(shè)一個(gè)鰭片間距可以低于20nm，可以在I微米寬度的布局區(qū)域中提供超過(guò)50個(gè)鰭片。此結(jié)構(gòu)能使雙模結(jié)構(gòu)中每微米的驅(qū)動(dòng)電流大于1mA，能與最先進(jìn)的CMOS晶體管結(jié)構(gòu)比較。
[0141]另一方面，超陡峭次臨界斜率和非常小的漏電流可以提供優(yōu)越的效能特性。輔助柵極偏壓在具有相對(duì)低的載子濃度的通道區(qū)中感應(yīng)出虛擬源極/漏極端，因此，比傳統(tǒng)的N+和P+擴(kuò)散結(jié)有更小的漏電流。
[0142]因此，提供具有超陡峭次臨界斜率且能產(chǎn)生顯著驅(qū)動(dòng)電流的裝置。
[0143]可通過(guò)柵流體(thyristor)解釋雙模晶體管結(jié)構(gòu)的運(yùn)作。以N型通道讀取模式為例，在輔助柵極大于OV下，雙模晶體管結(jié)構(gòu)可包括5個(gè)關(guān)于載子濃度的區(qū)域，依序?yàn)橛傻谝唤K端區(qū)提供的P+區(qū)域、第一輔助柵極感應(yīng)的N-區(qū)域、位于柵極結(jié)構(gòu)之下，具有與柵極電壓相關(guān)的載子濃度的P-區(qū)域、第二輔助柵極感應(yīng)的N-區(qū)域，以及由第二終端區(qū)提供的N+區(qū)域。因此，構(gòu)成一個(gè)P+/N-/P-/N-/N+的動(dòng)態(tài)柵流體式結(jié)構(gòu)。在通道區(qū)域內(nèi)的P型載子濃度(P-)由柵極電壓控制。如果柵極電壓太小或?yàn)樨?fù)，P型載子濃度可相對(duì)高，使得柵流體式結(jié)構(gòu)難以開啟。然而若柵極電壓增加時(shí)，通道區(qū)的P型載子濃度降低，或幾乎變?yōu)镹型載子濃度。在這種情況下，柵流體模式可以提供一個(gè)正向回饋以放大電流。此模式對(duì)柵極電壓和漏極電壓高度敏感?；仞伩山宀ㄆ澛植嫉囊蜃覭T/q中斷，從而如模擬所證明，提供超陡次臨界斜率可能性。
[0144]如上所述，雙模晶體管結(jié)構(gòu)可利用輔助柵極到的P+/P-/N-/P-/N+動(dòng)態(tài)柵流體式結(jié)構(gòu)以動(dòng)態(tài)改變，為P型通道模式而保留這些柵流體式操作特性。
[0145]因此，揭露一種雙模晶體管結(jié)構(gòu)。該晶體管結(jié)構(gòu)包括具有一雙側(cè)輔助柵極的柵極，其通過(guò)一薄側(cè)壁分隔絕緣材料隔開。輔助柵極偏壓可于兩側(cè)共同施加，或兩側(cè)可分別施加偏壓以更彈性操作。在輔助柵極之外，提供漏極/源極端的擴(kuò)散結(jié)。一面是相對(duì)重?fù)诫s的P型終端區(qū)，而另一側(cè)是相對(duì)重?fù)诫s的N型終端區(qū)。在操作中，當(dāng)輔助柵極大于0V，所選擇的柵極控制裝置N型通道的行為。當(dāng)輔助柵極小于0V，所選擇的柵極控制裝置P型通道的行為。兩種模式都提供具小漏電流的非常好開/關(guān)特性，以及超級(jí)陡峭的次臨界斜率。
[0146]雙模晶體管結(jié)構(gòu)使具有可配置的N型通道和P型通道操作模式的新類型集成電路結(jié)構(gòu)成為可能。
[0147]圖9繪示利用類雙模晶體管結(jié)構(gòu)在三維存儲(chǔ)器裝置的實(shí)施例。在本例中，三維存儲(chǔ)器裝置包括多個(gè)脊型疊層，多個(gè)層帶100，101，102，103形式的半導(dǎo)體材料通過(guò)絕緣材料(為繪示字線之間的結(jié)構(gòu)而移除)分隔。半導(dǎo)體材料層帶100-103各包括在P型終端區(qū)
(125)的一端與N型終端區(qū)(124)的另一端之間的多柵極通道區(qū)。多個(gè)導(dǎo)線112，113，114，115排列成穿過(guò)層帶疊層。區(qū)域126中的導(dǎo)線112，113，114，115之間無(wú)結(jié)，且可以與在層帶100，101，102，103中的導(dǎo)線之下的區(qū)域具有相同或類似的摻雜分布。介電電荷存儲(chǔ)結(jié)構(gòu)149設(shè)置在疊層的側(cè)壁上，以及在層帶100-103和導(dǎo)線112-115的交叉點(diǎn)。本例中，位于字線和P型終端區(qū)的第一導(dǎo)線112配置為柵極選擇線GSL。本例中，位于字線和N型終端區(qū)的最后一個(gè)導(dǎo)線115配置為串選擇線SSL。兩者之間繪示的導(dǎo)電線113，114配置為字線。在一代表性實(shí)施例中，可有例如64個(gè)字線與單一雙模，多柵極層帶交叉。
[0148]在圖式中，硅化物或其他輔助導(dǎo)電材料的層112A，113A，114A形成在導(dǎo)線的上表面。導(dǎo)線還包括形成側(cè)柵極結(jié)構(gòu)的雙模串疊層之間的垂直延伸。
[0149]電荷存儲(chǔ)結(jié)構(gòu)149至少設(shè)置在存儲(chǔ)單元形成的交叉點(diǎn)。電荷存儲(chǔ)層結(jié)構(gòu)可以包括多層介電電荷存儲(chǔ)結(jié)構(gòu)，比如SONOS狀結(jié)構(gòu)?？墒褂玫囊环N電荷存儲(chǔ)結(jié)構(gòu)為能隙工程的SONOS或“BE-SONOS”。BE-SONOS的電荷存儲(chǔ)結(jié)構(gòu)可以包括一多層穿隧層，例如為約l_2nm厚的氧化硅層，約2-3nm厚的氮化硅層，和約2_3nm厚的氧化硅層。BE-SONOS結(jié)構(gòu)包括用以在多層穿隧層儲(chǔ)存電荷的介電層，例如約5-7nm厚的氮化硅層。另外，BE-SONOS結(jié)構(gòu)包括用于阻止電荷儲(chǔ)存層上電荷泄漏的介電阻擋層，例如約5-8nm厚的氧化硅層。其他材料可以用作很好的BE-SONOS疊層。
[0150]因此，這種結(jié)構(gòu)中，存儲(chǔ)單元(150，151)形成在導(dǎo)線113，114的垂直延伸部分和多柵極層帶100-103側(cè)表面之間，三維陣列中的交叉點(diǎn)。串選擇開關(guān)131和接地選擇開關(guān)130形成在導(dǎo)線115和112的垂直延伸之間的交叉點(diǎn)。
[0151]該結(jié)構(gòu)可以配置成每個(gè)雙模多柵極層帶的漏極側(cè)具有N+型結(jié)(終端區(qū)124)，而源極側(cè)具有P+型結(jié)(終端區(qū)125)。在陣列之內(nèi)，層帶的通道區(qū)為無(wú)摻雜或輕摻雜，且無(wú)結(jié)。
[0152]沿該結(jié)構(gòu)中各層帶100-103的存儲(chǔ)單元可為雙模，多柵極NAND串。
[0153]P型通道和N型通道模式的通道操作可以通過(guò)施加到未選擇字線(類似于圖1結(jié)構(gòu)中的輔助柵極)中通過(guò)柵極電壓的極性進(jìn)行控制，而所選擇字線(類似于在圖1結(jié)構(gòu)中的柵極)是根據(jù)所選擇的操作控制，例如讀取，編程或擦除。
[0154]一種可利用于圖9的雙模多柵極層帶的陣列架構(gòu)繪示于圖10。在圖10所示的例子具有四個(gè)疊層，每個(gè)疊層包括4個(gè)半導(dǎo)體層帶160-1，160-2，160-3，160-4。各疊層層帶終止于在層帶SSL端的垂直位線栓塞(162)。垂直位線栓塞(162)可以包括用于對(duì)應(yīng)的疊層內(nèi)雙模層帶的重?fù)诫sN型終端。在其他實(shí)例中，重?fù)诫sN型終端可以包含或延伸至SSL線167和垂直位線栓塞162之間的層帶末端。垂直位線栓塞162藉層間連接器170連接到第一金屬層MLl內(nèi)對(duì)應(yīng)的金屬位線(171)。一實(shí)施例中，在存儲(chǔ)單元給定區(qū)塊中可有128個(gè)位線BL0-BL127，耦接于對(duì)應(yīng)的128個(gè)層帶疊層。
[0155]每個(gè)層帶層，包括各疊層中的一個(gè)層帶，終止于相應(yīng)的多個(gè)水平源極線接墊161-1，161-2，161-3，161-4 中的一個(gè)。源極線接墊 161-1，161-2，161-3，161-4 可以包括重?fù)诫s的P型終端，用以在對(duì)應(yīng)層的多個(gè)雙模層帶。在其他例子中，重?fù)诫sP型終端可以包括或延伸到GSL線166和接墊(161-1)之間的層帶末端。源極線墊161-1，161-2，161-3，161-4可配置為終止對(duì)應(yīng)層內(nèi)的一組16個(gè)或32個(gè)層帶。在一些實(shí)施例中，每個(gè)源極線的接墊161-1，161-2，161-3，161-4可以終止一給定區(qū)塊中的所有層帶。
[0156]源極線接墊161-1，161-2，161-3,161-4水平地延伸到一階梯結(jié)構(gòu)，其中每個(gè)接墊 161-1，161-2，161-3，161-4 耦接到一個(gè)對(duì)應(yīng)的垂直栓塞 165-1，165-2，165-3，165-4，垂直栓塞穿過(guò)接墊上的通孔上至栓塞(180)，直至第一金屬層MLl內(nèi)的連接器(181)。源極線連接器(181)延伸至金屬內(nèi)栓塞(182)，以及第二金屬層ML2內(nèi)的源極線(183)SL(1)，SL (2)，SL ⑶，SL ⑷。
[0157]如圖9所示，多個(gè)導(dǎo)線跨于層帶疊層上，形成GSL線166，多條字線165和SSL線167。
[0158]根據(jù)該陣列結(jié)構(gòu)，通過(guò)使用位線譯碼器譯碼層帶疊層(Y維度平面)，通過(guò)使用源極線譯碼器譯碼層帶層(Z維度平面)，通過(guò)使用字線譯碼器譯碼存儲(chǔ)單元切片(X維度平面)，以及通過(guò)使用SSL及GSL譯碼器譯碼存儲(chǔ)單元區(qū)塊來(lái)選擇個(gè)別存儲(chǔ)單元。
[0159]其他可被修改以提供所述的雙模通道區(qū)的三維垂直柵極(3DVG)架構(gòu)在標(biāo)題為"Memory Architecture 0f3D Array With Alternating MemoryString Orientat1nAnd String Select Structures"的美國(guó)專利 8，503，213 (2013/8/6 領(lǐng)證)有詳細(xì)說(shuō)明，發(fā)明人為Shih-Hung Chen及Hang-Ting Lue0該文獻(xiàn)有如被充分說(shuō)明于此納入?yún)⒖肌?br> [0160]在其它實(shí)施例中，水平層帶可以在垂直通道NAND串結(jié)構(gòu)之間的垂直雙模結(jié)構(gòu)中配置為字線。參照標(biāo)題為"Memory Device,ManufacturingMethod And Operating MethodOf The Same"，共同擁有的美國(guó)專利8，363，476 (2011/1/19申請(qǐng)，2013/1/29領(lǐng)證)，發(fā)明人為Hang-Ting Lue及Sh1-Hung Chen。該文獻(xiàn)于有如被充分說(shuō)明此處納入?yún)⒖肌?br> [0161]圖11及圖12為雙模層帶的俯視圖，配置為NAND串，如同圖9及圖10中存儲(chǔ)器結(jié)構(gòu)內(nèi)的層帶。在圖11中，偏壓條件為N型通道模式的源極側(cè)讀取。在圖12中，偏壓條件為P型通道模式的源極側(cè)讀取。
[0162]參照?qǐng)D11，半導(dǎo)體片200包括通道區(qū)205，其設(shè)置在P+終端205P和一個(gè)N+端205N之間。介電電荷捕捉層201A設(shè)置在層帶200的一側(cè)上，以及介電電荷捕捉層201B設(shè)置在層帶200的另一側(cè)。GSL開關(guān)由鄰接P+終端205P的GSL雙柵極結(jié)構(gòu)形成。SSL開關(guān)是通過(guò)鄰接N+終端205N的SSL雙柵極結(jié)構(gòu)形成P+終端205P及N+終端205N可分別與GSL和SSL的雙柵極結(jié)構(gòu)重疊，或如圖所示對(duì)齊以作為特定實(shí)施例。重疊量可影響雙極性操作的特性，以及裝置的電流量。
[0163]多個(gè)字線構(gòu)成雙面柵極結(jié)構(gòu)G0-G63，包括在圖示之例中形成柵極結(jié)構(gòu)Gn的受選擇字線。對(duì)于N型通道的讀取操作如圖11所示，GSL線，未選擇的柵極結(jié)構(gòu)與SSL線施加大于OV的讀通電壓偏壓。未選擇各在線正電壓的結(jié)果，電子被吸引到被選擇的字線Gn兩側(cè)的區(qū)域207，208內(nèi)的通道區(qū)層帶，而受選擇字線Gn下方的通道區(qū)域205維持被受選擇字線的偏壓所控制，且其閾值電壓通過(guò)介電電荷儲(chǔ)存結(jié)構(gòu)內(nèi)電荷陷阱的偏壓所控制。
[0164]在讀取操作中，源極側(cè)的P+終端205P接收約+2V的正電壓，足夠?qū)+終端以及通道區(qū)中誘發(fā)電子的區(qū)域207之間的PN結(jié)造成正向偏壓。漏極側(cè)N+終端205N的偏壓約為0V，以支持電子流進(jìn)入成層帶的通道區(qū)。在一些實(shí)施例中，漏極側(cè)的N+終端205N偏壓約為0.3，V或微正壓，以協(xié)助抑制未選擇的層帶的漏電流。
[0165]圖12的結(jié)構(gòu)與圖11相同，并使用相同的標(biāo)號(hào)。然而，圖12所示的偏壓排列感應(yīng)P型通道讀取模式。源極側(cè)和位線側(cè)為P型通道讀取模式的偏壓與N型通道讀取模式相同。然而，通過(guò)電壓、GSL與SSL的電壓為負(fù)，以在受選擇字線下通道區(qū)209的兩側(cè)感應(yīng)多個(gè)空穴 210，211。
[0166]在圖12中可以看出，字線具有寬度為Wl時(shí)，GSL線具有寬度W2且SSL線具有寬度W3。有需求使GSL線的寬度W2及SSL線的寬度W3顯著大于字線的寬度Wl。例如，寬度W2和W3應(yīng)比少數(shù)載子擴(kuò)散長(zhǎng)度還長(zhǎng)，而字線的寬度不須等寬。在一實(shí)施例中，寬度W2和W3可為約0.35 μ，而字線寬度為20-50納米的量級(jí)。
[0167]圖11的結(jié)構(gòu)可在沒(méi)有存儲(chǔ)器結(jié)構(gòu)之下操作。因此，該結(jié)構(gòu)是一種電路，電路包括半導(dǎo)體層帶，半導(dǎo)體層帶包含通道區(qū)、鄰近于該通道區(qū)的第一側(cè)的P型終端區(qū)，以及鄰近于該通道區(qū)的第二側(cè)的N型終端區(qū)；多個(gè)柵極，沿著該半導(dǎo)體層帶串聯(lián)排列，并位于該通道區(qū)內(nèi)；第一參考線及第二參考線，該第一參考線耦接于該半導(dǎo)體層帶的第一端，該第二參考線耦接于該半導(dǎo)體層帶的一第二端。電路系統(tǒng)可耦接該第一參考線及該第二參考線，用以對(duì)該通道區(qū)選擇性地施加偏壓。
[0168]圖13繪示一陣列，其包括多個(gè)配置為NAND串的雙模層帶，用于描述在讀取操作期間的電流路徑。因此，該結(jié)構(gòu)包括多個(gè)雙模層帶260-1，260-2，260-3，260-4的疊層。每個(gè)疊層的層帶在對(duì)應(yīng)的N+垂直位線栓塞262，263的一端終止。每一層中的層帶在對(duì)應(yīng)的P+水平源極線接墊(259)終止。介電電荷捕捉結(jié)構(gòu)252跨于層帶疊層上。其結(jié)果是，存儲(chǔ)單元(253)形成在字線272，273的交叉點(diǎn)。GSL線271和SSL線274用于控制所述NAND串的操作。
[0169]對(duì)于如圖所示的讀取操作，未被選擇的源極線偏壓約為0V。受選擇的源極線偏壓約為正2V。受選擇位線偏壓約OV或約0.3V。未選擇位線偏壓約為正2V。因此，層帶260-1被選擇為讀取操作。目標(biāo)層帶內(nèi)的存儲(chǔ)單元253可通過(guò)字線272選取。所選擇源極線接墊的PN結(jié)藉源極線約+2V及漏極側(cè)約為OV(或0.3V)的偏置，為正向偏壓。在終止相同垂直位線栓塞262的疊層內(nèi)未選擇層帶的電流，被未選擇源極線OV或0.3V的偏壓阻擋，這樣可以防止正向偏壓或維持PN結(jié)的輕微反向偏壓。在終止受選擇源極線的層內(nèi)的未選擇層帶內(nèi)的電流，被正2V的未選擇位線阻擋，阻止了電流流過(guò)源極線端的PN結(jié)。
[0170]因此，使用源極側(cè)感應(yīng)以充分利用耦接于源極側(cè)的PN結(jié)。如果施加足夠的源極偏壓(大于1.5V)以保持PN結(jié)的正向偏壓時(shí)，由于此結(jié)相反方向上非常低的漏電流,往未選擇源極線的雜散電流路徑可通過(guò)PN結(jié)消除。略微正的位線偏壓(如0.3V)可施加在選定的位線，通過(guò)引起輕微的反向偏壓于未選擇源極線的PN結(jié)中，可減少雜散電流。
[0171]圖14表示在源極側(cè)讀取期間，源極線電壓在約0.1V到2.5V之間時(shí)，讀出電流與柵極電壓的關(guān)系圖。適合的感應(yīng)電流水平在圖中標(biāo)記為約100微安培。因此，源極線電壓大于約1.5V便足以使源極側(cè)讀取達(dá)到適合的感應(yīng)電流。
[0172]源極線接墊層帶接口上的PN結(jié)可使用多晶硅二極管實(shí)現(xiàn)。圖15繪示多晶硅二極管的特性?？梢钥闯?，對(duì)低于約-8V的負(fù)源極電壓，漏電流小于I皮安培(picoAmp)。結(jié)崩潰約在-1OV處發(fā)生。結(jié)構(gòu)的開啟電壓約在0.8V。通過(guò)NAND串的飽和電流約在1.5V正向偏壓產(chǎn)生，且具有相對(duì)線性的斜率。因而，表現(xiàn)PN結(jié)的優(yōu)異開/關(guān)特性。此外，在負(fù)8V偏壓下的反向漏電流很小，支持成功的編程和讀取操作。
[0173]圖16繪示在類似圖13的結(jié)構(gòu)的中央字線內(nèi)被選擇的存儲(chǔ)單元中，測(cè)量漏極電流與柵極電壓的實(shí)驗(yàn)數(shù)據(jù)的關(guān)系圖。
[0174]N型通道模式的讀取特性以實(shí)線顯示，使用約正6V的通道電壓感應(yīng)。P型通道模式的讀取特性以虛線顯示，使用約負(fù)6V的通道電壓感應(yīng)。兩種模式都表現(xiàn)出非常小的漏電流和合適的驅(qū)動(dòng)電流。
[0175]圖17中為正6V的N型通道模式讀取的效能曲線圖，GSL開關(guān)(靠近P+源極)以虛線所示，SSL開關(guān)(靠近N+漏極)以實(shí)線所示。此圖顯示，在N型通道讀取中，SSL開關(guān)具有非常小的漏電流，而GSL開關(guān)是完全雙極性，并且不能在該操作模式下關(guān)閉。
[0176]圖18中為負(fù)6V的P型通道模式讀取的效能曲線圖，GSL開關(guān)(靠近P+源極)以虛線所示，SSL開關(guān)(靠近N+漏極)以實(shí)線所示。對(duì)于P型通道讀取，GSL裝置具有非常小的漏電流，而SSL裝置為完全雙極性。
[0177]圖19至圖22繪示在陣列邊緣的存儲(chǔ)單元的開關(guān)行為。圖19繪示在N型通道讀取期間，字線WLO上存儲(chǔ)單元的性能。圖20繪示在N型通道讀取期間，字線WL63上存儲(chǔ)單元的性能。圖21繪示在P型通道讀取期間，字線WLO上存儲(chǔ)單元的性能，而圖22繪示在P型通道讀取期間，字線WL63上存儲(chǔ)單元的性能。這表示在實(shí)驗(yàn)結(jié)構(gòu)中，邊緣的字線正常作用。如此表明，少數(shù)載子的擴(kuò)散長(zhǎng)度比SSL及GSL開關(guān)的通道長(zhǎng)度小的多，以防止在邊緣字線的雙極性行為。
[0178]圖23為電路的示意圖，顯示圖13結(jié)構(gòu)的4個(gè)NAND串。在圖中，一水平源極線SLl和一水平源極線SL4通過(guò)PN 二極管301，302，303，304分別連接到一對(duì)NAND串中的各個(gè)層。此外，垂直位線BLl和BL2各自連接NAND串疊層。PN 二極管對(duì)應(yīng)如圖13所示的串源極側(cè)的PN結(jié)。參照耦合到源極線SL4和位線BL2的代表串，每個(gè)串包括一個(gè)GSL開關(guān)311、存儲(chǔ)單元314-0的，...314-n，...314-31的串(對(duì)32單元的串的實(shí)施例)以及SSL開關(guān)312。
[0179]圖23為編程及擦除操作的敘述，其中一個(gè)目標(biāo)單元標(biāo)記為A。為使編程及和擦除干擾的條件被理解，在此討論鄰近單元B-E。目標(biāo)單元A耦接于字線WLn，且具有垂直延伸部259A和259B。因此，與目標(biāo)單元A相同，單元B，C，D耦合到相同字線，且在編程期間接受字線的編程脈沖，以及在擦除期間接受字線擦除脈沖。單元B位在相同的字線和相同的源極在線。鄰近單元E與單元A位在相同NAND串上，但位在不同的字線。
[0180]如圖所示，在對(duì)目標(biāo)單元A的一編程脈沖中，被選擇的位線BLl接收約OV的偏壓，并且未選擇位線BL2看見一禁止電壓。同樣地，選取的源線SLl接受約OV偏壓，未選取的源極線SL4接受一禁止偏壓。選取字線WLn接收編程脈沖，同時(shí)未選取字線接收通道電壓。
[0181]圖24為根據(jù)本實(shí)施例，執(zhí)行三個(gè)相位的編程操作的時(shí)間圖。
[0182]在相位Tl，在SSL開關(guān)和未選取位線的電壓轉(zhuǎn)變到約3.3V(Vcc)。選取位線、未選取字線、選取字線、GSL開關(guān)和未選取的源極線保持在約0V。這使電流流經(jīng)耦接選取位線的串，同時(shí)阻止電流流經(jīng)耦接到未選取位線的串。短時(shí)間后，選取字線和未選取字線上的字線電壓轉(zhuǎn)變?yōu)橥ǖ离妷海缯?V，導(dǎo)致單元B，E的隔離通道的升壓(boosting)。在相位Tl結(jié)束時(shí)，SSL開關(guān)和未選取位線將返回到約0V，同時(shí)字線電壓保持在通道電壓。一例中，相位Tl可持續(xù)約5微秒。
[0183]在相位T2中，GSL信號(hào)和未選取源極線的信號(hào)被提高到大約正8V的高電壓，而字線的電壓保持在約9V的通道電壓。如此導(dǎo)致未選取源極線偏置以增加抑制，而單元B的升壓通道電位不會(huì)由于PN 二極管漏出。這些偏置電壓在T2相位結(jié)束時(shí)仍保持穩(wěn)定。一例中，T2相位可持續(xù)約5微秒。
[0184]在相位T3，選取字線的電壓被升壓到大約20V的編程電位(編程脈沖)。單元A在相位T3被編程。相位Tl期間，形成電子反通道以提供編程操作的載子源。在相位T3結(jié)束時(shí)，電壓可返回到OV水平。一例中，T3相位可持續(xù)約10微秒。
[0185]單元E未于選取位線之上，并在此配置中接收通道電壓。通道電壓水平應(yīng)低于單元編程所需。例如，在此偏壓安排中通道電壓可為9V，而編程電壓約為20V。因此，在單元A的編程操作中，單元E遭受的干擾可以忽略不計(jì)。
[0186]在圖24中所示的編程操作可用遞增階躍脈沖序列執(zhí)行，其中序列中每個(gè)步驟的編程電壓被提高，以在目標(biāo)單元的閾值電壓引起遞增位移。
[0187]圖25表不在一施加于P型通道三維NAND編程操作中，閾值電壓與時(shí)間的關(guān)系，P型通道三維NAND依賴于柵極感應(yīng)漏極泄漏(gate induced drain leakage, GIDL)以輔助+FN隧穿編程(正FN編程)，以及如圖13所示的雙模結(jié)構(gòu)?？梢钥闯觯幊塘⒖桃噪p模結(jié)構(gòu)開始，并且可以更快地完成。這可能是由于P型通道三維NAND中，柵極感應(yīng)漏極泄漏產(chǎn)生的電子需要一個(gè)相對(duì)較長(zhǎng)時(shí)間周期的結(jié)果。
[0188]圖26繪不遞增階躍脈沖編程(incremental step pulsed programming)以遞增脈沖方式施加在類似于圖24編程操作的結(jié)果。圖中顯示在N型通道模式的閾值電壓，并表明目標(biāo)單元可與適合的邊緣編程，而閾值增加成功地抑制了未選取單元。
[0189]圖27顯示-FN擦除選取單元的時(shí)間圖，其包含三個(gè)區(qū)間Tl，T2和T3。
[0190]在相位Tl的開始，GSL開關(guān)和未選取位線的電壓轉(zhuǎn)變至約-3.3V(負(fù)Vcc)。選取位線、位選取字線、選取字線、GSL開關(guān)和未選取源極線保持在約0V。這使電流流經(jīng)耦接到選取源極線的串，同時(shí)阻止電流流經(jīng)耦接到未選取源極線的串。短時(shí)間后，選取字線和未選取字線上的字線電壓轉(zhuǎn)變?yōu)橥ǖ离妷?，例?8V，導(dǎo)致單元B，D的隔離通道的升壓(boosting)。在相位Tl結(jié)束時(shí)，GSL開關(guān)和未選取源極線將返回到約0V，同時(shí)字線電壓保持在通道電壓。一例中，相位Tl可持續(xù)約5微秒。
[0191]在相位T2中，SSL信號(hào)和未選取位線的信號(hào)被轉(zhuǎn)變到約-7V，而字線的電壓保持在約-8V的通道電壓。如此導(dǎo)致未選取位線偏置以降低抑制，而單元B的升壓通道電位不會(huì)由于PN 二極管漏出。這些偏置電壓在T2相位結(jié)束時(shí)仍保持穩(wěn)定。一例中，T2相位可持續(xù)約5微秒。
[0192]在相位T3，選取字線的電壓轉(zhuǎn)變到約-18V的擦除電位(擦除脈沖)。單元A在相位T3被編程。相位Tl期間，形成空穴反通道以提供擦除操作的載子源。在相位T3結(jié)束時(shí)，電壓可返回到OV水平。一例中，T3相位可持續(xù)約10微秒。
[0193]擦除波形與編程波形概念類似。然而，極性反轉(zhuǎn)，且SSL和GSL、位線和源極線之間的角色互換。
[0194]圖28表示在一施加于P型通道三維NAND擦除操作中，閾值電壓與時(shí)間的關(guān)系，P型通道三維NAND依賴于柵極感應(yīng)漏極泄漏(gate induced drain leakage, GIDL)以輔助-FN隧穿擦除(負(fù)FN擦除)，以及如圖13所示的雙模結(jié)構(gòu)?？梢钥闯觯脸⒖桃噪p模結(jié)構(gòu)開始，并且可以更快地完成。這可能是由于N型通道三維NAND中，柵極感應(yīng)漏極泄漏產(chǎn)生的空穴需要相對(duì)較長(zhǎng)時(shí)間周期的結(jié)果。
[0195]圖29繪示閾值電壓與擦除時(shí)間的關(guān)系，表明禁止擦除的效能。如圖所示，選取單元可成功地擦除，而未選取單元的閾值壓降被成功抑制。
[0196]圖30為集成電路525的簡(jiǎn)化方塊圖，其包含一個(gè)雙模，NAND閃存陣列510，可以如本文所述進(jìn)行操作。在一些實(shí)施例中，陣列510是一個(gè)三維存儲(chǔ)器，并且包括多個(gè)水平單元。行譯碼器511耦接存儲(chǔ)器陣列510中的多個(gè)字線、串選擇線和接地選擇線(512)。區(qū)塊513的級(jí)/列譯碼器耦接至一組頁(yè)緩沖器516，在該示例中通過(guò)總線517，并經(jīng)由全局位線和源極線514。地址被供應(yīng)至總線515、級(jí)/列譯碼器(區(qū)塊513)和行譯碼器(區(qū)塊511)。數(shù)據(jù)經(jīng)由集成電路上其他電路系統(tǒng)524的數(shù)據(jù)輸入線路523 (例如包含輸入/輸出端口)供應(yīng)，例如一般用途的處理器、特殊用途的應(yīng)用電路，或結(jié)合模塊以提供陣列510所支持的系統(tǒng)單芯片(system-on-a-chip)功能。數(shù)據(jù)從集成電路525上的輸入/輸出端口供應(yīng)，或是透過(guò)其他位于集成電路525上的內(nèi)部/外部數(shù)據(jù)源來(lái)供應(yīng)。
[0197]控制器，在本實(shí)施例為狀態(tài)機(jī)519，提供信號(hào)來(lái)控制偏壓配置供應(yīng)電壓產(chǎn)生，或通過(guò)電壓供應(yīng)在區(qū)塊518，進(jìn)行本文所述的各種操作，包括雙模操作，以及讀取和寫入陣列中的數(shù)據(jù)。這些操作包括如上所述的擦除、編程和讀取。控制器可以用本領(lǐng)域已知的專用邏輯電路實(shí)現(xiàn)。在其他實(shí)施例中，控制器包括一般用途處理器，而一般用途處理器可以施行于同樣的集成電路并執(zhí)行計(jì)算機(jī)程序以控制裝置的操作。在另外的實(shí)施例中，控制器的執(zhí)行可以利用特殊用途邏輯電路以及一般用途處理器的組合。集成電路的電路系統(tǒng)被配置為在選取的半導(dǎo)體層帶內(nèi)單一選定的單元執(zhí)行擦除及編程操作。因此，無(wú)論是「位擦除」和「位編程」皆用于所描述的例子。
[0198]圖31為上述部署雙模晶體管裝置的集成電路600的簡(jiǎn)單方塊圖。在集成電路600中，具有如圖4和圖5中所示的雙模晶體管裝置陣列601。輸入信號(hào)可以在輸入電路系統(tǒng)603上傳遞到集成電路600的線610。輸入電路系統(tǒng)603可在線611上傳遞信號(hào)到陣列601中的雙模晶體管裝置。舉例來(lái)說(shuō)，線路611上的這些信號(hào)可以連接到雙模晶體管結(jié)構(gòu)的柵極。此外，該裝置可以包括輔助柵極驅(qū)動(dòng)器602，其在線608上傳輸訊號(hào)到雙模晶體管裝置的陣列601，其中單元的模式被設(shè)置為N型通道模式或P型通道模式。來(lái)自雙模晶體管裝置陣列601的輸出信號(hào)在線612上接收，并施加到輸出電路604。輸出信號(hào)可以被傳遞遠(yuǎn)離線613上的集成電路。
[0199]在雙模晶體管裝置上的輔助柵極也可被線611上的輸入信號(hào)控制，以及被其他雙模晶體管裝置的輸出控制。
[0200]一種操作類似于圖31所示電路的方法(圖31的電路包括多個(gè)晶體管結(jié)構(gòu)，包含設(shè)置在柵極相反側(cè)的第一和第二輔助柵極)，包括供應(yīng)正電壓給一部份晶體管結(jié)構(gòu)中的第一輔助柵極及第二輔助柵極，以及供應(yīng)負(fù)電壓給另一部分晶體管結(jié)構(gòu)中的第一輔助柵極及第二輔助柵極。此外，該方法可包括操作一部份的晶體管結(jié)構(gòu)作為N型通道晶體管，以及操作另一部分的晶體管結(jié)構(gòu)作為P型通道晶體管。在一些實(shí)施例中，該方法可以包括施加一背柵極偏壓給至少一個(gè)晶體管結(jié)構(gòu)。
[0201 ] 綜上所述，雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬【技術(shù)領(lǐng)域】中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動(dòng)與潤(rùn)飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求范圍所界定的為準(zhǔn)。
【權(quán)利要求】
1.一種裝置，包括: 一半導(dǎo)體基材，包含一通道區(qū)、鄰近于該通道區(qū)的第一側(cè)的一 P型終端區(qū)，以及鄰近于該通道區(qū)的第二側(cè)的一 N型終端區(qū)； 一柵極絕緣材料，位于該半導(dǎo)體基材的表面之上及該通道區(qū)上； 一柵極，位于該柵極絕緣材料之上及該通道區(qū)上； 一第一輔助柵極，位于該柵極絕緣材料之上，該第一輔助柵極位于該柵極的第一側(cè)，且跨(overlying)于鄰接該P(yáng)型終端區(qū)的一部分該通道區(qū)上；以及 一第二輔助柵極，位于該柵極絕緣材料之上，該第二輔助柵極位于該柵極的第二側(cè)，且跨(overlying)于鄰接該N型終端區(qū)的一部分該通道區(qū)上。
2.根據(jù)權(quán)利要求1所述的裝置，包括位于一基板上的一絕緣層，其中該半導(dǎo)體基材經(jīng)由該絕緣層設(shè)置在該基板上，并與該基板隔離。
3.根據(jù)權(quán)利要求2所述的裝置，包括位于該絕緣層內(nèi)的一導(dǎo)體，該絕緣層位于該半導(dǎo)體基材之下，該導(dǎo)體作為一背柵極且下伏于(underlying)該通道區(qū)。
4.根據(jù)權(quán)利要求1所述的裝置，其中該第一輔助柵極與該第二輔助柵極電性連接。
5.根據(jù)權(quán)利要求1所述的裝置，其中該半導(dǎo)體基材于該通道區(qū)內(nèi)包括多個(gè)鰭片。
6.一種裝置，包括: 多個(gè)晶體管結(jié)構(gòu)，這些晶體管結(jié)構(gòu)分別包括: 一半導(dǎo)體基材，包含一通道區(qū)、鄰近于該通道區(qū)的第一側(cè)的一 P型終端區(qū)，以及鄰近于該通道區(qū)的第二側(cè)的一 N型終端區(qū)； 一柵極絕緣材料，位于該半導(dǎo)體基材的表面之上及該通道區(qū)上； 一柵極，位于該柵極絕緣材料之上及該通道區(qū)上； 一第一輔助柵極，位于該柵極絕緣材料之上，該第一輔助柵極位于該柵極的第一側(cè)，且跨于鄰接該P(yáng)型終端區(qū)的一部分該通道區(qū)上；及 一第二輔助柵極，位于該柵極絕緣材料之上，該第二輔助柵極位于該柵極的第二側(cè)，且跨于鄰接該N型終端區(qū)的一部分該通道區(qū)上；以及 一電路系統(tǒng)，耦接這些晶體管結(jié)構(gòu)中的輔助柵極，該電路系統(tǒng)在N型通道模式時(shí)對(duì)一部份的這些晶體管結(jié)構(gòu)的該第一輔助柵極及該第二輔助柵極施加正電壓，且在P型通道模式時(shí)對(duì)另一部分的這些晶體管結(jié)構(gòu)的該第一輔助柵極及該第二輔助柵極施加負(fù)電壓。
7.根據(jù)權(quán)利要求6所述的裝置，包括位于一基板上的一絕緣層，其中這些半導(dǎo)體基材經(jīng)由該絕緣層設(shè)置在該基板上，并與該基板隔離。
8.根據(jù)權(quán)利要求7所述的裝置，包括位于該絕緣層內(nèi)的多個(gè)導(dǎo)體，該絕緣層位于這些半導(dǎo)體基材之下，這些導(dǎo)體作為背柵極且下伏于該通道區(qū)。
9.根據(jù)權(quán)利要求8所述的裝置，包括耦接于這些導(dǎo)體的一電路，該電路對(duì)這些導(dǎo)體施加電壓，以控制這些晶體管結(jié)構(gòu)的閾值電壓。
10.根據(jù)權(quán)利要求6所述的裝置，其中在至少一個(gè)這些晶體管結(jié)構(gòu)中，該第一輔助柵極與該第二輔助柵極電性連接。
11.根據(jù)權(quán)利要求6所述的裝置，其中這些晶體管結(jié)構(gòu)中的一第一晶體管結(jié)構(gòu)與一第二晶體管結(jié)構(gòu)電性連接，耦接輔助柵極的該電路對(duì)該第一晶體管結(jié)構(gòu)中的該第一輔助柵極及該第二輔助柵極施加正電壓，且對(duì)該第二晶體管結(jié)構(gòu)中的該第一輔助柵極及該第二輔助柵極施加負(fù)電壓。
12.—種操作一電路的方法，該電路包括多個(gè)晶體管結(jié)構(gòu)，這些晶體管結(jié)構(gòu)分別包括設(shè)置在一柵極相反側(cè)的一第一輔助柵極及一第二輔助柵極，該方法包括: 供應(yīng)正電壓給一部份這些晶體管結(jié)構(gòu)中的該第一輔助柵極及該第二輔助柵極；以及 供應(yīng)負(fù)電壓給另一部分這些晶體管結(jié)構(gòu)中的該第一輔助柵極及該第二輔助柵極。
13.根據(jù)權(quán)利要求12所述的方法，包括: 操作一部份的這些晶體管結(jié)構(gòu)作為N型通道晶體管；以及 操作另一部分的這些晶體管結(jié)構(gòu)作為P型通道晶體管。
14.根據(jù)權(quán)利要求12所述的方法，包括: 施加一背柵極偏壓給至少一個(gè)這些晶體管結(jié)構(gòu)。
15.一種制造雙模晶體管裝置的方法，包括: 形成一半導(dǎo)體基材，該半導(dǎo)體基材包含一通道區(qū)、鄰近于該通道區(qū)的第一側(cè)的一 P型終端區(qū)，以及鄰近于該通道區(qū)的第二側(cè)的一 N型終端區(qū)； 形成一柵極絕緣材料于該半導(dǎo)體基材的表面之上及該通道區(qū)上； 形成一柵極于該柵極絕緣材料之上及該通道區(qū)上； 形成一第一輔助柵極及一第二輔助柵極于該柵極絕緣材料之上，該第一輔助柵極位于該柵極的第一側(cè)，且跨于鄰接該P(yáng)型終端區(qū)的一部分該通道區(qū)上；該第二輔助柵極位于該柵極的第二側(cè)，且跨于鄰接該N型終端區(qū)的一部分該通道區(qū)上。
16.根據(jù)權(quán)利要求15所述的方法，包括形成該半導(dǎo)體基材于一基板上及一絕緣層上，其中該半導(dǎo)體基材通過(guò)該絕緣層與該基板隔離。
17.根據(jù)權(quán)利要求16所述的方法，包括形成一背柵極下伏于該通道區(qū)且位于該絕緣層內(nèi)。
18.根據(jù)權(quán)利要求15所述的方法，包括形成該第一輔助柵極與該第二輔助柵極電性連接。
19.根據(jù)權(quán)利要求15所述的方法，包括于該半導(dǎo)體基材的該通道區(qū)內(nèi)圖案化多個(gè)鰭片。
20.根據(jù)權(quán)利要求15所述的方法，包括提供一電路，該電路耦接輔助柵極，且在N型通道模式時(shí)對(duì)一部份的該第一輔助柵極及該第二輔助柵極施加正電壓，在P型通道模式時(shí)對(duì)另一部分的該第一輔助柵極及該第二輔助柵極施加負(fù)電壓。
21.—種電路,包括: 一半導(dǎo)體層帶，包含一通道區(qū)、鄰近于該通道區(qū)的第一側(cè)的一 P型終端區(qū)，以及鄰近于該通道區(qū)的第二側(cè)的一 N型終端區(qū)； 多個(gè)柵極，沿著該半導(dǎo)體層帶串聯(lián)排列，并位于該通道區(qū)內(nèi)； 一第一參考線及一第二參考線，該第一參考線耦接于該半導(dǎo)體層帶的一第一端，該第一參考線耦接于該半導(dǎo)體層帶的一第一端，該第二參考線耦接于該半導(dǎo)體層帶的一第二端；以及 一電路系統(tǒng)，耦接該第一參考線及該第二參考線，用以對(duì)該通道區(qū)選擇性地施加偏壓，以切換N型通道模式或P型通道模式。
【文檔編號(hào)】H01L21/8247GK104241284SQ201410246551
【公開日】2014年12月24日 申請(qǐng)日期:2014年6月5日 優(yōu)先權(quán)日:2013年6月6日
【發(fā)明者】呂函庭, 陳威臣 申請(qǐng)人:旺宏電子股份有限公司