背柵極式非易失性內(nèi)存單元的制作方法
【專利摘要】本發(fā)明涉及背柵極式非易失性內(nèi)存單元，提出內(nèi)存裝置及其制作方法。內(nèi)存裝置包括襯底及形成于襯底之上的內(nèi)存單元。內(nèi)存單元包括單晶體管。單晶體管包括位于襯底之上作用為控制柵極的第一柵極，以及內(nèi)嵌于襯底中作用為選擇柵極的第二柵極。
【專利說明】背柵極式非易失性內(nèi)存單元
[0001]相關(guān)申請案交互參照
[0002]這個申請案聲稱2013年3月15日所提出第61/786，609號美國臨時申請案的優(yōu)先權(quán)利益，其完整引用于本文中。

【技術(shù)領(lǐng)域】
[0003]本發(fā)明是有關(guān)于內(nèi)存裝置。更特別的是，本發(fā)明是有關(guān)于包括背柵極式非易失性內(nèi)存單元的內(nèi)存裝置及其制作方法。

【背景技術(shù)】
[0004]隨機存取內(nèi)存(RAM)裝置包括具有許多內(nèi)存單元互連以存儲信息的內(nèi)存數(shù)組。通過對電荷存儲材料使用硅氮化物而非多晶硅，如硅-氧化物-氮化物-氧化物-硅(“S0N0S”)類型NVM單元的非易失性內(nèi)存(“NVM”)單元得以與主流閃存區(qū)別開來。
[0005]SONOS單元基本上形成自在晶體管柵極氧化物里有一小片硅氮化物的標(biāo)準(zhǔn)多晶娃N信道MOSFET晶體管。這片氮化物不導(dǎo)電,但包含大量能夠保留靜電荷的電荷捕捉點(charge trapping site)。氮化物層與周圍晶體管電性隔離,但氮化物之上存儲的電荷直接影響下面晶體管信道的導(dǎo)電性。
[0006]當(dāng)多晶硅控制柵極正偏壓時，來自晶體管源極與漏極區(qū)的電子將穿過氧化物層并且遭補捉于硅氮化物中。這在漏極與源極之間導(dǎo)致能量障蔽，從而升高閾值電壓?？赏ㄟ^在控制柵極之上施加負(fù)偏壓而移除電子并且抹除單元。選擇柵極可用于排除過度抹除單元干擾問題，然而，由于每個單一內(nèi)存單元都需要建置2個晶體管，這將導(dǎo)致特征尺寸更大。為了容納組件，將需要較大的芯片面積，這將依次導(dǎo)致更高的成本。另外，也希望達成其它效益，例如高遷移率及低隨機摻雜擾動(“RDF”)等。
[0007]經(jīng)由前述說明，希望提供改良型且輕巧的NVM內(nèi)存單元。也希望為形成此這樣的NVM內(nèi)存單元而提供簡化方法。


【發(fā)明內(nèi)容】

[0008]具體實施例基本上關(guān)于NVM裝置。在一個具體實施例中，裝置包括襯底及位于襯底之上的內(nèi)存單元。內(nèi)存單元包括單晶體管。單晶體管包括位于襯底之上作用為控制柵極的第一柵極，以及內(nèi)嵌于襯底中作用為選擇柵極的第二柵極。
[0009]在另一個具體實施例中，用于形成內(nèi)存裝置的方法包括提供襯底。內(nèi)存模塊形成于襯底之上。本方法包括在襯底之上形成作用為控制柵極的第一柵極，以及在襯底中形成作用為選擇柵極的第二柵極。
[0010]在又一個具體實施例中，揭露用于形成裝置的方法。本方法包括提供襯底以及在襯底之上形成內(nèi)存模塊。第一柵極形成于襯底之上作用為控制柵極，以及第二柵極形成于襯底中作用為選擇柵極。
[0011]透過參照底下說明及附圖，本文所揭露具體實施例的這些及其它優(yōu)點及特征都將變得顯而易知。此外，要理解的是，本文所述各個具體實施例的特征不互斥，而是可在各個組合及排列中并存。

【專利附圖】

【附圖說明】
[0012]在圖式中，相稱的參考字符基本上在不同視圖涉及相同零件。還有，圖式未必按照比例，而是基本上著重于描述本發(fā)明的原理。本發(fā)明的各個具體實施例是引用下列圖式予以說明，其中:
[0013]圖1表示現(xiàn)有的雙晶體管(2T)NVM單元；
[0014]圖2表示單晶體管(IT)薄SOI內(nèi)存單元的一個具體實施例；
[0015]圖3表示薄SOI NVM單元的堆棧式柵極示意圖；
[0016]圖4表示現(xiàn)有SONOS單元的堆棧式柵極示意圖；
[0017]圖5表示現(xiàn)有SONOS單元的布局；
[0018]圖6表示薄SOI NVM單元布局的一個具體實施例；
[0019]圖7a至圖7g表示用于形成裝置的程序的一個具體實施例；
[0020]圖8a及圖8b表示薄SOI NVM單元背柵極形成的一個具體實施例的不同視圖；以及
[0021]圖9表示薄SOI NVM單元各個接端之上偏壓條件的表格。

【具體實施方式】
[0022]具體實施例基本上關(guān)于NVM裝置。例如，具體實施例基本上關(guān)于薄絕緣體上娃(SOI)背柵極式NVM裝置或單元。NVM裝置或單元可有各種類型，例如，包括浮動?xùn)艠O類型、金屬-氮化物-氧化物-硅(MNOS)類型、硅-氮化物-氧化物-硅(SNOS)類型、金屬-氧化物-氮化物-氧化物-硅(MONOS)類型、硅-氧化物-氮化物-氧化物-硅(SONOS)類型或TaN鋁氧化物氮化物氧化物硅(“TAN0S”)類型。其它合適的NVM或內(nèi)存裝置類型也可有作用。可將此類NVM裝置加入電子產(chǎn)品或設(shè)備內(nèi)，如電話、計算機、移動智能產(chǎn)品等。
[0023]圖1表示現(xiàn)有的2T NVM單元100。如圖所示，單元100具有作用為控制內(nèi)存單元102以供存儲內(nèi)存信息的第一或內(nèi)存晶體管、以及用于排除襯底104之上所形成過度抹除單元擾動問題的第二或選擇晶體管108。假定單元100對每個單一內(nèi)存單元都建置兩個晶體管；這將導(dǎo)致特征尺寸更大，從而需要較大的芯片面積以容納組件。
[0024]圖2表示單晶體管(IT)NVM單元200的一個具體實施例?；诿枋龅哪康?，例如，IT NVM單元是表示為SONOS單元。要理解的是，IT NVM單元200可包括各種合適類型，包括但不局限于如上所述的浮動?xùn)艠O類型、MNOS類型等。如圖所示，單元200包括具有特征尺寸符合目前已知閃存比例化限制條件的第一或前柵極202。第一柵極202的作用可例如類似控制柵極。在一個具體實施例中，柵極202是建置在非常薄絕緣體上硅(SOI)之上，其具有背柵極閾值電壓(“Vt”)控制，用以減輕過度抹除單元擾動問題，從而排除對現(xiàn)有選擇柵極結(jié)構(gòu)的需求，下文將細(xì)述。例如超陡次臨界斜率與短信道控制、高遷移率及低RDF等其它效能效益，全都可經(jīng)由NVM單元200的薄SOI構(gòu)造予以實現(xiàn)。
[0025]第一或前柵極202是布置于襯底201上方。襯底201例如為絕緣體上結(jié)晶(COI)襯底。例如，COI襯底為絕緣體上硅(SOI)襯底。其它如絕緣體上鍺(GeOI)之類合適的COI襯底類型也可有作用。在一個具體實施例中，COI襯底包括絕緣體層，如頂部襯底或本體襯底212與底部或基礎(chǔ)襯底204所合夾的埋置型氧化物(BOX)層210。至于SOI襯底，本體襯底212包括形成硅本體的硅。襯底可為P型襯底，但在其它具體實施例中，也可使用其它合適的襯底類型。圖2表示一部分襯底，其經(jīng)制備具有含裝置的內(nèi)存單元200的內(nèi)存區(qū)205。了解的是，襯底可經(jīng)制備具有其它類型區(qū)域(圖未示)。例如，襯底可包括用于支撐其它類型邏輯電路的邏輯區(qū)。襯底也可包括供其它類型電路用的區(qū)域，視裝置或IC類型而定。例如，邏輯區(qū)可包括供中間電壓(IV)裝置、低電壓(LV)裝置等用的分區(qū)。
[0026]在一個具體實施例中，單元200包括內(nèi)嵌于襯底201中的第二或背柵極208。在一個具體實施例中，第二或背柵極208是布置于基礎(chǔ)襯底204上方及內(nèi)部。供第二極性摻雜背柵極控制層208用的第一極性帶部或井部206也可予以布置在基礎(chǔ)襯底204上方及內(nèi)部以供隔離背柵極控制208。例如，第一極性可為η型而第二極性可為P型，形成供P+摻雜背柵極控制層用的N+帶部?；蛘吡硪环N選擇，第一極性可為P型而第二極性可為η型，形成供N+摻雜背柵極控制層用的P+帶部。可透過接觸部(圖未示)對背柵極控制層208施加偏壓以將數(shù)據(jù)存儲在單元200內(nèi)。第二柵極202例如可類似選擇柵極作用。
[0027]如所述，襯底201包括基礎(chǔ)襯底204、氧化物層210以及本體或頂部襯底212。在一個具體實施例中，襯底201利用非常薄本體襯底212通過柵極對信道達到較佳控制，從而降低漏電及短信道效應(yīng)。例如，薄本體襯底212為硅本體。硅本體及氧化物層的厚度分別例如約小于30納米(nm)及5納米。此形成超薄本體SOI。其它對于本體襯底及絕緣體層合適的厚度尺寸只要薄到足以通過柵極對信道提供較佳控制也可有作用。本質(zhì)或輕度摻雜硅本體212的使用也因RDF較小而降低閾值電壓變異，從而增強信道區(qū)中載子的遷移率，且因而增加導(dǎo)通電流(ON current)。另外，背柵極控制層208及氧化物層210充當(dāng)?shù)诙虮硸艠O，用以控制單元Vt，從而按照要求獨立地控制局部化NVM單元漏電。
[0028]請參閱圖2，前柵極202包括前柵極電極240及前柵極電介質(zhì)242。前柵極電介質(zhì)242可包括單一介電層或電介質(zhì)堆棧。在一個具體實施例中，前柵極電介質(zhì)包括電介質(zhì)堆棧。在一個具體實施例中，電介質(zhì)堆棧包括電荷捕捉層。在一個具體實施例中，電荷捕捉層214包括納米晶體層或氮化物層，形成SONOS單元。也可使用其它合適類型的電荷捕捉層?；蛘吡硪环N選擇，在又一個具體實施例中，可在薄SOI背柵極控制208的頂部建置浮動?xùn)艠O或其它電荷補捉類型而非SONOS類型的內(nèi)存裝置。此外，在另一個具體實施例中，當(dāng)上述說明涉及SONOS時，也可將其應(yīng)用于TAN0S。應(yīng)理解的是，所有下面關(guān)于SONOS的說明也可應(yīng)用于TANOS。
[0029]圖3表示薄SOI NVM單元的3x3堆棧式柵極示意圖的一個具體實施例。薄SOI NVM單元例如可為薄SOI SONOS單元。可將單元300輕易地嵌入例如20納米及以下先進技術(shù)節(jié)點用的平面型超薄SOI程序內(nèi)。如可看出的是，單元300的每一個個別單元都具有控制柵極302、背柵極308、源極線356及位線358?？刂茤艠O302、源極線356及位線358全部都呈垂直連接；而背柵極308則呈水平連接，其中背柵極308的每一行(row)都通過頂部及底部硅槽隔離(“STI”)予以隔開。如圓圈310所示的各單元組合件都具有控制柵極302，其具有在整個數(shù)組上方反復(fù)出現(xiàn)的背柵極308。
[0030]請參閱圖4，其表示現(xiàn)有SONOS單元400的3x3堆棧式柵極示意圖；由此可見，通過圓圈410所示的各組合件單元都具有反復(fù)出現(xiàn)于整個數(shù)組上方的控制柵極402及選擇柵極408。正因如此，僅包括具有背柵極308的控制柵極302的薄SOI NVM單元300的各組合件單元在尺寸方面是小于現(xiàn)有單元400的各組合件單元。因此，薄SOI NVM單元300的使用，對照于現(xiàn)有單元400，將導(dǎo)致數(shù)組布局的縮減。
[0031]圖5表示現(xiàn)有SONOS單元500的布局。如圖所示，布局500具有虛線框562，其邊界內(nèi)有兩個內(nèi)存單元；各內(nèi)存單元都具有選擇柵極508及控制柵極502。圖6表示薄SOINVM單元600的布局。布局600也示出虛線框662，其邊界內(nèi)也有2個內(nèi)存單元。然而，內(nèi)存單元僅包括控制柵極602，其具有STI618將個別薄SOI SONOS內(nèi)存單元的控制柵極隔開。
[0032]位于前柵極602下面的背柵極未示于圖6中。埋置型氧化物層位于前柵極602下面，而同樣未示于圖6中。接觸部620可經(jīng)形成而與背柵極控制層(圖未示)耦接以在單元內(nèi)存儲數(shù)據(jù)。通過采用55納米工藝技術(shù)節(jié)點設(shè)計并且假設(shè)選擇柵極508與控制柵極502長度分別為0.12微米(μ m)與0.1微米對布局500和600所作的比較，顯示布局600對照于布局500具有小約12.5%的單元尺寸。
[0033]圖7a至圖7g表示用于形成裝置的程序700的一個具體實施例的剖面圖。裝置例如為單晶體管(it)非易失性內(nèi)存(NVM)單元，類似于圖2所描述。共通的組件可未予以說明或詳細(xì)說明。請參閱圖7a，提供的是襯底201。襯底例如為絕緣體上結(jié)晶(COI)襯底。例如，COI襯底為絕緣體上硅(SOI)襯底。其它類型的COI襯底也可有作用。COI襯底可由晶圓制造商予以提供或由裝置制造商予以生產(chǎn)。
[0034]在一個具體實施例中，COI襯底包括絕緣體層210，如埋置型氧化物(BOX)層，其通過基礎(chǔ)或底部襯底204與頂部或本體襯底212予以合夾。至于SOI襯底，本體襯底212包括形成硅本體的硅。絕緣體層210及本體襯底212的厚度例如分別可為約小于5納米及30納米，形成超薄本體SOI襯底。其它合適的厚度尺寸對于絕緣體層及本體襯底也可有作用。襯底201包括第一及第二對置主表面201a至201b。第一主表面可稱為頂部表面并且第二表面可稱為底部表面。其它指定也可有作用。
[0035]襯底201可經(jīng)制備而具有內(nèi)存區(qū)205，內(nèi)存區(qū)205包含裝置的內(nèi)存單元200。提供經(jīng)制備具有其它類型區(qū)域(圖未示)的襯底也可有作用。例如，襯底可包括供支撐其它類型邏輯電路用的邏輯區(qū)(圖未示)。取決于裝置或IC的類型，襯底也可包括供其它類型電路用的區(qū)域。例如，邏輯區(qū)可包括供中間電壓(IV)裝置、低電壓(LV)裝置等用的分區(qū)。
[0036]襯底201包括隔離區(qū)718，用于按照要求，使主動裝置區(qū)與其它主動裝置區(qū)隔離。隔離區(qū)例如為STI區(qū)?？蛇\用各種程序以形成STI區(qū)。例如，可采用蝕刻與掩模技術(shù)蝕刻襯底以形成凹槽，接著用如硅氧化物之類的電介質(zhì)材料填充凹槽?？蛇M行化學(xué)機械研磨(CMP)以移除過剩氧化物并且提供平面型襯底頂部表面。其它程序也可用于形成STIs。其它類型隔離區(qū)也有作用。隔離區(qū)718的深度例如深于絕緣體層210的底部。
[0037]請參閱圖7b可用摻質(zhì)布植襯底以界定第二或背柵極控制層208及供第二極性摻雜背柵極控制層208用的第一極性帶部或井部206。例如，可為了形成背柵極控制層208及第一極性井部206而進行多重布植。在一個具體實施例中，用第一極性類型摻質(zhì)摻雜基礎(chǔ)襯底204以形成第二極性類型背柵極控制層208用的第一極性帶部206?？芍囟葥诫s第一極性帶部或井部206。第一極性帶部206包括例如淺于隔離區(qū)718底部的深度。
[0038]通過以第二極性類摻質(zhì)布植基礎(chǔ)襯底204的繼續(xù)程序以形成第二或背柵極控制層。背柵極控制層在一個具體實施例是予以重度摻雜。背柵極控制層208的深度是例如淺于第一極性帶部206的底部。在一個具體實施例中，第一極性類型可為η型，而第二極性可為P型，形成P+摻雜背柵極控制層用的N+帶部?；蛘吡硪环N選擇，第一極性可為P型，而第二極性則可為η型，形成N+摻雜背柵極控制層用的P+帶部。P型摻質(zhì)可包括硼(B)、銦(In)或其組合，而η型摻質(zhì)則可包括磷(P)、砷(As)、銻(Sb)或其組合。第一極性類型摻雜帶部或井部作用將背柵極控制層208與基礎(chǔ)襯底204隔離。背柵極控制層208例如可像選擇柵極一般作用。
[0039]請參閱圖7c，繼續(xù)程序以在襯底的頂部表面201a上方形成覆蓋層710以供臺面隔離(mesa isolat1n)之用，臺面隔離是用于隔離共享襯底之上形成的毗連半導(dǎo)體裝置以及用于背柵極接觸開口程序。在一個具體實施例中，覆蓋層710包括電介質(zhì)堆棧。在一個具體實施例中，電介質(zhì)堆棧包括氧化物/氮化物堆棧。例如，覆蓋層710包括硅氧化物S12層712以及S12上方的硅氮化物SiN層714，在襯底的頂部表面201a上方形成Si02/SiN堆棧。覆蓋層例如，是使用化學(xué)氣相沉積(CVD)技術(shù)形成于襯底的頂部表面上方。也可運用其它合適類型的沉積技術(shù)。
[0040]繼續(xù)程序以形成背柵極接觸開口 722。為了形成背柵極接觸開口 722，在覆蓋層之上形成掩模(圖未示)。掩模例如為軟掩模，像是阻劑(圖未示)。阻劑是通過以曝照源及具接觸開口所需型樣的分劃板來曝照阻劑而予以圖型化。對已曝照阻劑進行顯影(developed)，將分劃板的型樣轉(zhuǎn)移至阻劑。圖型化覆蓋層710以曝露襯底的一部分頂部表面201a。例如，覆蓋層進行圖型化，形成曝露本體襯底212—部分頂部表面的開口。阻劑例如可在圖型化覆蓋層后予以移除。阻劑例如可通過灰化(ashing)予以移除。用于移除阻劑掩模的其它技術(shù)也可有作用。繼續(xù)程序以移除本體襯底的曝露部位及下面的絕緣體層，用于形成開口 722以曝露背柵極控制層208待形成背柵極接觸部720 (示于圖7e)處的一部分頂部表面。圖型化本體襯底及絕緣體層例如可使用作為蝕刻掩模的圖型化覆蓋層通過蝕刻程序予以達成。蝕刻程序例如包括反應(yīng)性離子蝕刻(RIE)。其它類型合適的移除技術(shù)也可用于移除本體襯底的曝露部位及下面的絕緣體層。
[0041]電介質(zhì)間隔物是形成于襯底之上，排齊覆蓋層的表面及開口 722。電介質(zhì)間隔物例如為硅氧化物間隔物層。其它類型電介質(zhì)間隔物層也可有作用?？赏ㄟ^例如CVD形成間隔物層。用于形成間隔物層的其它技術(shù)也可有作用。圖型化間隔物層以形成如圖7d所示在開口 722側(cè)壁之上具有最佳化厚度的間隔物726。圖型化例如可為各向異性蝕刻，如RIE。蝕刻移除間隔物層的水平部位，在開口的側(cè)壁之上留下間隔物726。其它合適的技術(shù)可用于形成間隔物。間隔物726例如使背柵極臺面接觸部與本體襯底212隔離。
[0042]繼續(xù)程序以形成如圖7e所示的背柵極接觸部720。在一個具體實施例中，如多晶硅層之類的接觸層是在襯底上方形成并且填充剩余開口 722。例如，接觸層是通過CVD予以形成。其它用于沉積接觸層的技術(shù)也可有作用。進行如化學(xué)機械研磨(CMP)之類的平整化程序以移除過剩接觸材料，用以形成背柵極接觸部720并且用以提供背柵極接觸部與覆蓋層的共平面頂部表面。因此，如SiN層之類的覆蓋層充當(dāng)CMP終止層。在替代具體實施例中，經(jīng)由磊晶程序在開口 722中形成接觸層。例如，在開口內(nèi)磊晶生長多晶硅以形成背柵極接觸部720。若運用磊晶生長程序，則將不需要CMP程序?？扇芜x進行回蝕程序以最佳化背柵極接觸部高度。覆蓋層例如可予以移除，用以曝露頂部襯底表面201a。
[0043]請參閱圖7f，在頂部襯底表面201a之上形成前柵極202。前柵極202包括前柵極電極240及前柵極電介質(zhì)242。可通過在襯底上方沉積前柵極介電層并且在前柵極介電層上方沉積前柵極電極層而形成前柵極。取決于NVM單元的類型，前柵極介電層可為單一介電層或包括形成電介質(zhì)堆棧的多重介電層。在一個具體實施例中，前柵極電極例如包括多晶硅，而前柵極電介質(zhì)堆棧例如包括電荷捕捉層，如納米晶體層或氮化物層。也可使用其它合適類型的柵極電極與門極介電層?？墒褂肅V D在襯底的頂部表面上方形成前柵極電極及介電層。其它合適的技術(shù)也可有作用。接著可使用合適的掩模及蝕刻技術(shù)圖型化前柵極電極及介電層以形成前柵極202。
[0044]請參閱圖7g，可進行光暈及/或擴展布植程序以形成光暈區(qū)及/或輕度摻雜擴散區(qū)245?？稍跂艠O的側(cè)壁之上形成電介質(zhì)間隔物246，以及可在形成電介質(zhì)間隔物后形成如源極/漏極區(qū)247的擴散區(qū)。源極/漏極(S/D)區(qū)247為重度摻雜S/D區(qū)?？稍诒倔w襯底上方任選形成隆起的S/D區(qū)?？赏ㄟ^進行對準(zhǔn)金屬硅化程序在S/D區(qū)上方形成硅化物接觸部(圖未示)。如圖所示，作用像控制柵極的前柵極202是予以建置在具有背柵極控制層208的非常薄絕緣體上硅(SOI)之上，其作用像選擇柵極并且嵌入襯底中，形成IT薄SOI NVM單元。繼續(xù)程序以完成裝置。例如，程序繼續(xù)進行后段制程(BEOL)程序，以及接著分切晶圓以單獨化裝置。也可進行另外或其它程序。
[0045]圖8a至圖8b表示薄SOI NVM單元背柵極形成的不同視圖。圖8a表示經(jīng)部分處理薄SOI NVM內(nèi)存單元800的剖面圖，其如上述表示對背柵極208的接觸部720。如圖所示，接觸部720兩側(cè)為間隔物726。背柵極208上面是位于硅本體212下面的埋置型氧化物層210。硅本體212是位在介于硅212與氮化物層714之間的氧化物層712下面。必要時，也可通過回蝕多晶硅對背柵極形成接觸部，用以最佳化多晶背柵極接觸部高度。也可移除如SiN/Si02層712與714之類的覆蓋層，用以為后續(xù)程序步驟曝露活性硅。
[0046]圖Sb表示薄SOI NVM單元背柵極形成的部分俯視圖(沿著源極方向)，用于指示背柵極接觸部720的形成方式。如圖所示，背柵極可通過蝕刻穿過SOI晶圓的埋置型氧化物210而經(jīng)由接觸部720予以連接。背柵極連同第一極性帶部(兩者皆未予以圖標(biāo))是沿著主動區(qū)。
[0047]圖9表示薄SOI NVM單元各個接端之上偏壓條件的表格。如可看出的是，無論單元已選擇或未選擇，源極接端都處于零，與單元所處狀態(tài)無關(guān)。漏極接端若有受到選擇，在內(nèi)存單元處于讀取狀態(tài)時將為Vdd,但在處于編程(program)狀態(tài)時其將為Vdrain。漏極接端處于抹除狀態(tài)或未遭受選擇時將為零?？刂茤艠O(CG)接端遭受選擇時，于編程狀態(tài)將為Vprog,于抹除狀態(tài)將為負(fù)電壓-Verase,以及于讀取狀態(tài)將為Vdd。Vdd、Vdrain、Vprog以及-Verase可包括任何合適的電壓值，端視單元構(gòu)造而定。
[0048]CG接端未遭到選擇時將為零，這與單元所處狀態(tài)無關(guān)。另一方面，背柵極(BG)接端遭到選擇時在所有狀態(tài)下都將為零。BG接端遭到未選擇時于編程狀態(tài)下將為小Vinhibl，也就是，柵極在編程期間功能遭到抑制；在抹除狀態(tài)下為零；以及在讀取狀態(tài)期間為負(fù)電壓-Vdd，用以令接端免于遭受感測。通過對未選擇內(nèi)存單元的背柵極施加小電位，可消除內(nèi)存單元具有過度抹除問題相關(guān)的高漏電，從而能對選擇的內(nèi)存單元進行適當(dāng)讀取。
[0049]薄SOI NVM內(nèi)存單元因其為真實單一特征尺寸NOR型NVM單元構(gòu)造而有利，其利用目前的內(nèi)嵌式先進邏輯技術(shù)具有最小間隔比例。此外，裝置構(gòu)造對照于其分離柵極NVM對應(yīng)體需要簡單很多的程序。正因如此，可大幅降低對分離柵極蝕刻及微影程序挑戰(zhàn)的考量因素。此外，利用其背柵極式薄SOI基線，其完全信道空乏導(dǎo)致完美的次臨界斜率、最低的RDF以及低漏電層，這導(dǎo)致較低的讀取干擾及更快的速度。
[0050]另外，由于各種Vt可隨所施加的不同背柵極偏壓予以設(shè)計，內(nèi)存單元設(shè)計非常有彈性。也適用于高k及非高k兩種程序，并且可視需要予以加入柵極先制與柵極后制兩種程序、電荷補捉SiN或納米晶體或浮動NVM程序內(nèi)，因為所提出的基本單元結(jié)構(gòu)簡單從而有彈性。最后，正如背柵極控制的概念，所提出的具體實施例也有移除NVM高電壓模塊的潛在優(yōu)點，可降低編程偏壓或富爾諾罕(Fowler-Nordheim)抹除用所施加的CG電壓。還有，隨著對所提出單元跨布穿隧氧化物分布較低的循環(huán)電壓應(yīng)力，有可能得到更好的NVM單元耐久性及保存性。
[0051]可用其它特定形式體現(xiàn)本發(fā)明而不脫離其精神或?qū)嵸|(zhì)特性。因此，前述具體實施例在所有方面都要視為描述性而非限制本文所述的發(fā)明。本發(fā)明的范疇因而通過權(quán)利要求書予以指示，而非通過前述說明，以及權(quán)利要求書均等范圍及意義內(nèi)的所有挑戰(zhàn)都打算予以包含于其中。
【權(quán)利要求】
1.一種內(nèi)存裝置，其包含: 襯底；以及 布置于該襯底之上的內(nèi)存單元，其中該內(nèi)存單元包含單晶體管，該單晶體管包括布置于該襯底之上作用為控制柵極的第一柵極、以及嵌入于該襯底中作用為選擇柵極的第二柵極。
2.根據(jù)權(quán)利要求1所述的內(nèi)存裝置，其中該第二柵極對該第一柵極為背柵極。
3.根據(jù)權(quán)利要求1所述的內(nèi)存裝置，其中該襯底為包括絕緣體層的絕緣體上結(jié)晶(COI)襯底，其中該絕緣體層包含由頂部或本體襯底與底部或基礎(chǔ)襯底合夾的埋置型氧化物(BOX)層。
4.根據(jù)權(quán)利要求3所述的內(nèi)存裝置，其中該本體襯底包含硅，從而形成硅本體。
5.根據(jù)權(quán)利要求4所述的內(nèi)存裝置，其中嵌入于該襯底中的該第二柵極是布置于該底部/基礎(chǔ)襯底上方及內(nèi)部。
6.根據(jù)權(quán)利要求5所述的內(nèi)存裝置，其中第一極性帶部/井部是布置于該底部/基礎(chǔ)襯底上方及內(nèi)部，用以隔離第二極性摻雜背柵極控制層。
7.根據(jù)權(quán)利要求3所述的內(nèi)存裝置，其中該本體襯底的厚度小于約30納米，以及該埋置型氧化物層的厚度 小于約5納米。
8.根據(jù)權(quán)利要求7所述的內(nèi)存裝置，其中該埋置型氧化物層及背柵極控制層充當(dāng)該第二柵極以控制該內(nèi)存裝置閾值電壓。
9.根據(jù)權(quán)利要求8所述的內(nèi)存裝置，其中該第一柵極包括第一柵極電極及第一柵極電介質(zhì)，其中該第一柵極電介質(zhì)包含電介質(zhì)堆棧，該電介質(zhì)堆棧包括電荷捕捉層。
10.一種用于形成內(nèi)存裝置的方法，其包含: 提供襯底；以及 在該襯底之上形成內(nèi)存模塊，其中形成該內(nèi)存模塊包含在該襯底之上形成作用為控制柵極的第一柵極，以及在該襯底中形成作用為選擇柵極的第二柵極。
11.根據(jù)權(quán)利要求10所述的方法，其中該第二柵極對該第一柵極為背柵極。
12.根據(jù)權(quán)利要求10所述的方法，其中該襯底包含在頂部或本體襯底與底部或基礎(chǔ)襯底之間具有埋置型氧化物(BOX)層的絕緣體上結(jié)晶(COI)襯底。
13.根據(jù)權(quán)利要求12所述的方法，其中該本體襯底包含硅，從而形成硅本體。
14.根據(jù)權(quán)利要求12所述的方法，其包含在該底部/基礎(chǔ)襯底上方及內(nèi)部形成背柵極控制層。
15.根據(jù)權(quán)利要求14所述的方法，其更包含在該底部/基礎(chǔ)襯底上方及內(nèi)部形成第一極性帶部/井部以隔離第二極性摻雜背柵極控制層。
16.根據(jù)權(quán)利要求14所述的方法，其中該本體襯底的厚度小于約30納米，以及該埋置型氧化物層的厚度小于約5納米。
17.根據(jù)權(quán)利要求16所述的方法，其中該埋置型氧化物層及背柵極控制層充當(dāng)該第二柵極以控制該內(nèi)存裝置閾值電壓。
18.根據(jù)權(quán)利要求17所述的方法，其中形成該第一柵極進一步包含形成第一柵極電極及第一柵極電介質(zhì)，其中該第一柵極電介質(zhì)包含電介質(zhì)堆棧，該電介質(zhì)堆棧包括電荷捕捉層。
19.根據(jù)權(quán)利要求18所述的方法，其更包含對該背柵極控制層施加偏壓以將資料存儲在該內(nèi)存裝置中。
20.一種用于形成裝置的方法，其包含: 提供襯底；以及 在該襯底之上形成內(nèi)存模塊，其中形成該內(nèi)存模塊包含在該襯底之上形成作用為控制柵極的第一柵極， 以及在該襯底中形成作用為選擇柵極的第二柵極。
【文檔編號】H01L27/115GK104051468SQ201410097860
【公開日】2014年9月17日 申請日期:2014年3月17日 優(yōu)先權(quán)日:2013年3月15日
【發(fā)明者】林啟榮, 陳健民, 郭克文 申請人:新加坡商格羅方德半導(dǎo)體私人有限公司