集成電路裝置及制造半導(dǎo)體與存儲器裝置的方法
【專利摘要】本發(fā)明公開了一種集成電路裝置及制造半導(dǎo)體與存儲器裝置的方法，該制造方法包括在襯底上形成多個交錯的有源層與絕緣層，其中有源層包括有源材料；刻蝕交錯的有源層與絕緣層，以定義多個有源層帶疊層；刻蝕完成后，引發(fā)有源層帶內(nèi)晶體成長。襯底可包括具結(jié)晶結(jié)構(gòu)位向的單晶質(zhì)表面，且有源層帶內(nèi)的晶體成長可在有源層帶接近側(cè)表面處，形成具有襯底的結(jié)晶位向的結(jié)晶材料。引發(fā)晶體成長的步驟包括在襯底及多個疊層之上沉積種子層，種子層接觸襯底以及多個疊層中有源層帶的側(cè)表面。方法更可包括引發(fā)有源層帶內(nèi)晶體成長后，移除種子層。
【專利說明】集成電路裝置及制造半導(dǎo)體與存儲器裝置的方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種集成電路裝置及制造半導(dǎo)體與存儲器裝置的方法，特別是關(guān)于一種三維(three-dimens1nal, 3D)存儲器裝置以及此些存儲器裝置中作為存儲單元(memory cell)的通道線(channel line)。

【背景技術(shù)】
[0002]高密度存儲器裝置被設(shè)計成包括快閃存儲單元(flash memory cell)陣列或其他種類的存儲單元。于一些范例中，包括薄膜晶體管(thin film transistors,TFT)的存儲單元可排列成3D架構(gòu)。
[0003]一例中，3D存儲器裝置包括被絕緣材料分隔的多個多晶質(zhì)(poly crystalline)有源層帶(active strip)疊層。有源層帶可作為位線(bit line)或字線(word line)。3D存儲器裝置可包括多個字線結(jié)構(gòu)正交排列于作為位線的多個有源層帶疊層之上。或者，3D存儲器裝置可包括多個位線結(jié)構(gòu)正交排列于作為字線的多個有源層帶疊層之上。包括電荷儲存結(jié)構(gòu)的存儲單元形成于多個疊層中的有源層帶的側(cè)表面與字線或位線的交叉處。存儲單元的通道區(qū)形成在有源材料層帶內(nèi)，有源材料層帶可包括多晶硅層帶。存儲單元內(nèi)的此些多晶質(zhì)通道區(qū)結(jié)構(gòu)可影響3D存儲器裝置的效能。
[0004]3D存儲器組態(tài)以及其他使用小維度存儲單元的組態(tài)引起對存儲器中獨立單元的效能的挑戰(zhàn)。有需求提升3D存儲器裝置的效能。


【發(fā)明內(nèi)容】

[0005]一種用以制造存儲器裝置的方法，包括形成有源層帶的多個疊層，有源層帶包括有源材料，具有側(cè)表面且于襯底上與絕緣層交錯；在有源層帶的疊層間形成多個有源材料的垂直層帶，并在交叉處設(shè)置存儲元件。位于有源層帶及其中一個垂直層帶內(nèi)的有源材料包括裝置的存儲單元的通道區(qū)。此處描述的方法包括于通道區(qū)引發(fā)原位晶體成長。
[0006]通道區(qū)由有源層帶組成，此處描述的工藝包括形成多個有源層，有源層包括有源材料，且于襯底上與絕緣層交錯；以及刻蝕與絕緣層交錯的有源層，以定義有源層帶的多個疊層，有源層帶具有側(cè)表面且于襯底上與絕緣層帶交錯。方法更包括在刻蝕后(因此為原位in situ)于有源層帶內(nèi)引發(fā)晶體成長。有源材料包括多晶硅，且在晶體成長步驟前具有平均晶粒尺寸。娃晶體中的晶粒被晶界(grain boundaries)分隔,易于降低材料的導(dǎo)電性。此外，具有較小平均晶粒尺寸的多晶質(zhì)硅比具有較大平均晶粒尺寸的多晶質(zhì)硅更易于降低材料的導(dǎo)電性。晶體成長可增大有源層帶內(nèi)的平均晶粒尺寸，增進存儲元件中形成于有源層帶之上通道區(qū)的導(dǎo)電性，進而增進存儲元件的效能。提升導(dǎo)電性可用于在單元內(nèi)儲存多個位。
[0007]根據(jù)本技術(shù)的一方面，襯底可包括具有結(jié)晶結(jié)構(gòu)位向的單晶表面，晶體成長步驟可至少在有源層帶接近側(cè)表面處形成具有襯底的晶體位向的結(jié)晶材料。晶體成長步驟包括在襯底上及疊層上沉積種子層，其中種子層與疊層內(nèi)有源層帶的側(cè)表面接觸，以及接觸襯底。種子層包括有源層的有源材料。方法更包括在晶體成長步驟之后，移除種子層。
[0008]另提供根據(jù)上述方法制作的一集成電路裝置。
[0009]為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉實施例，并配合所附圖式，作詳細(xì)說明如下:

【專利附圖】

【附圖說明】
[0010]圖1A繪示一種三維與非門(NAND)閃存裝置的透視圖。
[0011]圖1B繪示另一種三維與非門閃存裝置的透視圖。
[0012]圖2A至圖SB繪示在存儲單元的通道區(qū)中包含結(jié)晶材料的存儲器裝置，其工藝序列中次元件(sub-assembiles)的俯視圖與剖面圖。
[0013]圖9繪示一種存儲單元中包括結(jié)晶材料的有源層帶的透視圖。
[0014]圖1OA至圖1OB繪示包括電荷儲存結(jié)構(gòu)的存儲單元的剖面圖。
[0015]圖11繪示一種制造存儲器裝置的方法實施例的簡化流程圖。
[0016]圖12繪示依照一實施例的集成電路存儲器裝置的簡化方塊圖。
[0017]【符號說明】
[0018]102、103、104、105、112、113、114、115:有源層帶
[0019]1080a:介電電荷陷阱結(jié)構(gòu)
[0020]1081:遂穿氧化物層
[0021]1083a:介電電荷陷阱層
[0022]1085: 勢壘氧化層
[0023]102B、103B、104B、105B、112A、113A、114A、115A:位線結(jié)構(gòu) 109、119:串選擇線柵極結(jié)構(gòu)
[0024]1110-1150:步驟
[0025]1200:集成電路
[0026]1205:數(shù)據(jù)輸入線
[0027]1210:控制器
[0028]1220:偏壓安排供應(yīng)電壓電路
[0029]1230:總線
[0030]1240: 列譯碼器
[0031]1245:字線
[0032]1250:存儲譯碼器
[0033]1260:具有結(jié)晶通道的3D存儲器陣列
[0034]1265:位線
[0035]1270:行譯碼器
[0036]1275:數(shù)據(jù)總線
[0037]1280:感應(yīng)放大器/數(shù)據(jù)輸入結(jié)構(gòu)
[0038]1285:數(shù)據(jù)輸出線
[0039]1290: 輸出電路
[0040]125-1-125-N:字線
[0041]126、127:柵極選擇線
[0042]128:源極線
[0043]1501,210:襯底
[0044]1510:疊層
[0045]1520:半導(dǎo)體元件
[0046]1530、1561、1562、1563、1571、1572、1573:連接元件
[0047]1540:半導(dǎo)體元件
[0048]1560: 基準(zhǔn)導(dǎo)體
[0049]1570、1590:選擇開關(guān)
[0050]172、173、174、1573:層間連接器
[0051]230,250,270:有源層
[0052]220、240、260、280:絕緣層
[0053]330、350、370、530、550、570、630、650、670、900、1070:有源層帶
[0054]320、340、360、380:絕緣層帶
[0055]371、373、571、573、671、673:側(cè)表面
[0056]410、510、610:種子層
[0057]590:烘箱
[0058]880:存儲層
[0059]890、1090:有源材料層
[0060]GB:晶界
[0061]GSL:柵極掃瞄線
[0062]LA:激光
[0063]ML1、ML2、ML3:金屬層
[0064]SSL:串選擇線
[0065]WL0-WLn^1:字線

【具體實施方式】
[0066]以下參照圖1至圖12提供本發(fā)明的實施例的詳細(xì)敘述。本發(fā)明可以應(yīng)用在非易失性存儲器(non-volatile memory)以及嵌入式存儲器(embedded memory)上，包括浮動?xùn)艠O式存儲器(floating gate memory)以及電荷陷講式存儲器(charge trapping memory) 0
[0067]圖1A繪示一種三維與非門(NAND)閃存裝置的透視圖。圖1A的裝置包括與絕緣層帶交錯的有源層帶疊層。圖式中是去除絕緣材料以顯示額外結(jié)構(gòu)。舉例來說，位于疊層中有源層帶之間，以及位于有源層帶疊層之間的絕緣材料皆被去除。作為一結(jié)合襯底上外圍電路(未繪示)，且可在半導(dǎo)體襯底上制造的三維存儲器陣列的范例，以下將對此結(jié)構(gòu)更加詳細(xì)敘述。其他多層電路結(jié)構(gòu)也可用以下敘述的技術(shù)形成。
[0068]在圖1A所示的例子中，多層陣列形成在絕緣層上，多層陣列包括多個字線125-1至125-N，多個字線與多個疊層共形。多個疊層包括位于多個平面的有源層帶112、113、114及115。位于相同平面的有源層帶通過位線結(jié)構(gòu)電性耦接(例如102B)。
[0069]位線結(jié)構(gòu)1124、1134、1144及115么終止有源層帶，例如終止多個疊層內(nèi)的有源層帶112、113、114及115。如圖所示，此些位線結(jié)構(gòu)112A、113A、114A及115A電性連接于不同的位線，用以連接譯碼電路，以在陣列中選擇平面。此些位線結(jié)構(gòu)112A、113A、114A&115A可在同時間被圖案化以定義多個疊層。
[0070]位線結(jié)構(gòu)102B、103B、104B及105B終止有源層帶，例如終止多個疊層內(nèi)的有源層帶102、103、104及105。如圖所示，層間連接器172、173、175、175將位線結(jié)構(gòu)102B、103B、104B及105B與金屬層內(nèi)不同的位線電性連接，例如連接金屬層ML3，用以連接譯碼電路，以在陣列中選擇平面。此些位線結(jié)構(gòu)102B、103B、104B及105B可在同時間被圖案化以定義多個疊層。
[0071]任何有源層帶疊層系耦接于位線結(jié)構(gòu)112A、113A、114A、115A或位線結(jié)構(gòu)102B、103B、104B、105B其中之一，并非耦接兩者。半導(dǎo)體位線疊層具有二相反位向其中之一，二相反位向為位線端至源極線端位向，或源極線端到位線端位向。舉例來說，有源層帶112、113、114U15的疊層具有位線端至源極線端位向，且有源層帶102、103、104、105的疊層具有源極線端至位線端位向。
[0072]有源層帶112、113、114、115的疊層是通過位線結(jié)構(gòu)112A、113A、114A、115A終止于一端，并通過串選擇線(sting select line, SSL)柵極結(jié)構(gòu)119、柵極選擇線126、字線125-1至125-N、柵極選擇線127以及通過源極線128終止于另一端。有源層帶112、113、114、115的疊層未抵達(dá)位線結(jié)構(gòu)102B、103B、104B、105B。
[0073]有源層帶102、103、104、105的疊層是通過位線結(jié)構(gòu)102B、103B、104B、105B終止于一端，并通過串選擇線柵極結(jié)構(gòu)109、柵極選擇線127、字線125-N至125-1、柵極選擇線126以及通過源極線終止于另一端(被圖式中其他部分遮蓋)。有源層帶102、103、104、105的疊層未抵達(dá)位線結(jié)構(gòu)112A、113A、114A、115A。
[0074]存儲材料層設(shè)置于有源層帶112-115及102-105的表面與多個字線125_1至125-N交叉處的接口區(qū)域。接地選擇線126與127共形于多個疊層，相似于字線。
[0075]各有源層帶的疊層通過位線結(jié)構(gòu)終止于一端，且通過源極線終止于另一端。舉例來說，有源層帶112、113、114、115的疊層通過位線結(jié)構(gòu)112A、113A、114A、115A終止，且通過源極線128終止另一端。在圖式的近端，每隔一有源層帶的疊層是通過位線結(jié)構(gòu)102B、103B、104B、105B終止，且每隔一半導(dǎo)體結(jié)構(gòu)通過分離源極線終止。在圖式的遠(yuǎn)程，每隔一有源層帶的疊層是通過位線結(jié)構(gòu)112A、113A、114A、115A終止，且每隔一半導(dǎo)體結(jié)構(gòu)通過分離源極線終止。
[0076]位線與串選擇線形成于金屬層ML1、ML2與ML3。位線耦接于平面譯碼器(未繪示)。串選擇線耦接于串選擇線譯碼器(未繪示)。
[0077]接地選擇線126、127可在定義字線125_1至125-N的相同步驟中圖案化。接地選擇裝置形成在多個疊層的表面與接地選擇線126、127的交叉處。串選擇線柵極結(jié)構(gòu)119、109可在定義字線125-1至125-N的相同步驟中圖案化。串選擇裝置形成在多個疊層的表面與串選擇柵極結(jié)構(gòu)119、109的交叉處。此些裝置耦接于譯碼電路用以在陣列中特定疊層內(nèi)選擇串。
[0078]在圖1A的例子中，存儲元件形成于有源層帶112-115及102-105的表面與多個字線125-1至125-N交叉處的接口區(qū)域。操作中，當(dāng)電壓經(jīng)由字線之一施加于存儲元件的柵極結(jié)構(gòu)時，將開啟存儲單元內(nèi)的通道區(qū)，存儲單元對應(yīng)于柵極結(jié)構(gòu)之下的存儲元件。此處敘述的技術(shù)可直接改善存儲單元中通道區(qū)的效能，進而改善薄膜存儲器單元的效能，例如圖1A中的3D陣列。相比于非晶硅或小晶粒多晶硅，大晶粒多晶硅可提供較高的流動性、較大的電流開關(guān)比以及較小的功耗。由于具較高的流動性，單元電流可更大，以被感應(yīng)放大器較佳的感應(yīng)。此外，通過較高單元電流，能夠加快讀、寫與抹除的操作速度。較大的電流開關(guān)比可提供較小的功耗。此處描述的技術(shù)可用于多層式單元(mult1-level cell，MLC)操作。
[0079]圖1B繪示另一種三維與非門(NAND)閃存裝置的透視圖，其描述于共同待審的美國專利申請案N0.13/772，058，此申請案于此納入?yún)⒖疾⑷缤驯怀浞终f明。存儲器裝置包括存儲單元的與非門串的陣列，可以是雙柵極垂直通道存儲器陣列(double-gatevertical channel，DGVC)。存儲器裝置包括集成電路襯底1501，以及與絕緣材料交錯的多個有源層帶疊層。疊層至少包括有源層帶的底面(GSL)、多個有源層帶的中間平面(WLs)，以及有源層帶的頂面(SSLs)。舉例來說，疊層1510包括有源層帶的底面(GSL)、多個有源層帶的中間平面，范圍自WLtl至WLim，以及有源層帶的頂面(SSLS)，其中N可以是8、16、32、64依此類推。圖式中是去除絕緣材料以顯示額外結(jié)構(gòu)。舉例來說，位于疊層中有源層帶之間，以及位于有源層帶疊層之間的絕緣材料皆被去除。
[0080]在圖1B所示的例子中，多個位線結(jié)構(gòu)正交排列于多個疊層之上，并具有與多個疊層共形的表面。多個位線結(jié)構(gòu)包括疊層內(nèi)的內(nèi)疊層半導(dǎo)體元件，以及位于疊層之上且連接半導(dǎo)體元件1520的連接元件1530。
[0081]存儲器裝置包括位于疊層中多個中間接口(WLs)內(nèi)的有源層帶側(cè)表面，與多個位線結(jié)構(gòu)中內(nèi)疊層元件1520的交叉處1580的接口區(qū)域的存儲元件。
[0082]基準(zhǔn)導(dǎo)體1560設(shè)置在有源層帶的底面(GSL)與集成電路襯底1501之間。至少一基線結(jié)構(gòu)正交排列在多個疊層之上?；€結(jié)構(gòu)包括以基準(zhǔn)導(dǎo)體1560通訊的疊層中的內(nèi)疊層半導(dǎo)體元件1540，以及位于疊層1510之上且連接半導(dǎo)體元件1540的連接元件1510。半導(dǎo)體元件1540具有比半導(dǎo)體元件1520更高的導(dǎo)電性。
[0083]存儲器裝置包括位于有源層帶頂面的接口區(qū)域的串選擇開關(guān)1590，以及位于有源層帶底面(GSL)的接口區(qū)域的基準(zhǔn)選擇開關(guān)1570。
[0084]在圖1B所示的例子中，存儲器裝置更可包括耦接于多個疊層內(nèi)有源層帶的譯碼電路。譯碼電路可包括字線譯碼電路，以及耦接于多個疊層內(nèi)有源層帶頂面(SSL)的串選擇線譯碼電路。有源層帶頂面中的串選擇線是被串選擇線譯碼電路獨立耦接與控制。
[0085]中間平面(WLs)內(nèi)的有源層帶及底面(GSL)內(nèi)的有源層帶相互連接，以減少譯碼區(qū)域，因此降低存儲器裝置整體的尺寸。底面(SSL)內(nèi)的有源層帶系被獨立譯碼，以使正確的位線譯碼。
[0086]存儲器裝置可包括連接元件，例如連接元件1561、1562，其連接中間平面(WL)的字線組；也可包括層間連接器，例如是層間連接器1571、1572，其耦接于連接元件1561、1562的降落區(qū)域與字線譯碼電路(未繪示)。降落區(qū)域(landing area)位于層間連接器的下表面與連接元件的上表面之間的接口區(qū)域。
[0087]在圖1B所示的例子中，用以連接多個中間平面中多個層內(nèi)的字線組的層間連接器(例如1571、1572)排列成階梯結(jié)構(gòu)，并連接于多個中間平面中兩個不同層的降落區(qū)域。
[0088]存儲器裝置可包括接地連接線譯碼電路，其耦接于多個疊層中內(nèi)有源層帶的至少一底面(GSL)。存儲器裝置可包括連接元件，例如連接元件1563，其連接有源層帶底面(GSL)的接地連接線組；也可包括層間連接器，例如層間連接器1573，其耦接于連接元件內(nèi)的降落區(qū)域與接地選擇線譯碼電路(未繪示)。降落區(qū)域位于層間連接器的下表面與連接元件的上表面之間的接口區(qū)域，例如是層間連接器1573與連接元件1563。
[0089]在圖1B所示的例子中，存儲器裝置包括第一重疊導(dǎo)電層(未繪示)，其連接于多個位線結(jié)構(gòu)，第一重疊導(dǎo)電層包括稱接于感應(yīng)電路的多個總體位線(global bit line)。存儲器裝置更包括第一重疊導(dǎo)電層(未繪示)，其連接于至少一個基準(zhǔn)導(dǎo)體結(jié)構(gòu)并耦接于基準(zhǔn)電壓源。
[0090]圖2A至圖8B繪示一存儲器裝置的范例工藝序列中，其次元件的X-Y平面俯視圖與X-Z平面剖面圖，此存儲器裝置的存儲單元的通道區(qū)中包含結(jié)晶材料。作為參照，圖2A至圖8B中的X、Y、Z維度是對應(yīng)圖1A及圖1B中的X、Y、Z軸，其中Y軸位于水平方向，平行結(jié)構(gòu)中的有源層帶；Z軸位于垂直方向，與結(jié)構(gòu)中的有源層帶正交；X軸位于水平方向，與Y軸正交。在圖2A至圖8B中，有源層帶可作為位線(例如圖1A的位線102-105、112-115)或字線(例如圖1B m WL0-WV1) °
[0091]圖2A繪示半成品存儲器裝置，其形成在襯底210上的多個有源層(例如230、250、270)與絕緣層(例如220、240、260、280)交錯的剖面圖。雖然圖式中僅繪示3個有源層，但在實施例中，有源層的數(shù)量可以為8、16、32、64…等。多個有源層中的有源層包括有源材料。有源材料可包括多晶質(zhì)娃(polycrystalline silicon)或多晶娃(polysilicon)。絕緣層可包括氧化物材料。襯底210具有晶體結(jié)構(gòu)方向。圖2B為半成品存儲器裝置的上視圖，繪示頂部的絕緣層280。
[0092]圖3A繪示襯底210上多個有源層帶疊層(例如330、350、370)與絕緣層帶(例如320、340、360、380)交錯的剖面圖。通過刻蝕工藝切開有源層及絕緣層，自多個有源層(圖2A的230、250、270)及絕緣層(圖2A的220、240、260、280)刻蝕疊層，并于襯底210處停止。有源層帶包括有源材料，且具有側(cè)表面(371、373)。有源層帶(330、350、370)可作為位線(圖1A的位線102-105、112-115)或字線(圖1B的WLq-WLim)。圖3B為疊層的上視圖，繪示頂部的絕緣層帶380以及疊層間襯底210的上表面。
[0093]圖4A繪示種子層410 (seeding layer)沉積在多個疊層及襯底上方，其中種子層410接觸多個疊層中有源層帶(330、350、370)的側(cè)表面(371、373)，且接觸襯底210。如上所述，有源層帶(330、350、370)可作為位線(圖1A的位線102-105、112-115)或字線(圖1B的WLc1-WLnJ。種子層410可包括有源層帶的有源材料，例如是多晶質(zhì)硅，或包括兼容于有源層的有源材料結(jié)晶行為(crystallizat1n behav1r)的材料。種子層410可具有約介于I納米(nm)至100納米的厚度。圖4B繪示位于多個疊層及襯底上的種子層410的上視圖。在一些工藝范例中，可不需要或不使用種子層410。不過，如同襯底可提供晶體位向(crystal orientat1n) 一樣,種子層可以在單晶襯底與多晶質(zhì)有源區(qū)域間形成晶體成長連接。
[0094]多晶質(zhì)硅用以制造薄膜晶體管。多晶質(zhì)硅是一種包括相對較小的硅晶體平均晶粒尺寸的材料。舉例來說，在最初沉積有源層時，多晶硅的平均晶粒尺寸范圍可介于I納米至100納米。如上所述在刻蝕工藝后形成有源層帶的多晶質(zhì)硅的硅晶體的較小晶粒，可通過利用熱能量或激光能量的退火工藝轉(zhuǎn)變成較大的單晶硅，使多晶硅的晶體成長，產(chǎn)生較大的平均晶粒尺寸。舉例來說，有源層帶可具有小于10納米的寬度，而在晶體成長后，增加的平均晶粒尺寸可具有至少20納米的寬度。
[0095]娃晶體中的晶粒被薄晶界(grain boundaries)分隔。于晶界中不同位向的晶粒碰撞，產(chǎn)生電子勢壘與接口陷阱。接近晶界的區(qū)域可包含硅晶體結(jié)構(gòu)中被取代的原子，以及轉(zhuǎn)移至晶界的雜質(zhì)。因此，晶界易于降低材料的導(dǎo)電性。對于較小或較大的晶粒，晶界通常只有幾納米寬。故在較大的晶粒內(nèi)，單位體積中僅有少數(shù)的晶界，解釋了材料中較小的碎片；而在較小的晶粒中，單位體積內(nèi)有較多的經(jīng)解，解釋了材料中較大的碎片。據(jù)此，增加存儲單元中用以形成通道區(qū)的多晶質(zhì)硅的硅晶體的晶粒尺寸，可以增進通道的效能，例如可增加材料于「開」?fàn)顟B(tài)時的導(dǎo)電性。
[0096]在使用熱能的退火工藝中，控制退火時期需要相對較高的退火溫度。使用熱能的退火工藝可使晶體成長，產(chǎn)生晶粒尺寸增加的多晶質(zhì)硅。在一結(jié)構(gòu)中，晶體成長可在具有單晶表面的有源層中產(chǎn)生通道區(qū)。如圖3A所示，晶體成長的維度可以X、Y、Z方向描述。在X方向中，若有源層帶如圖1A的實施例作為位線，則晶體成長被位線的臨界尺度(criticaldimens1n)限制，若有源層帶如圖1B的實施例作為字線，則晶體成長被字線的臨界尺度限制。在Z方向中，晶體成長被有源層帶的薄膜厚度限制。Y方向較X方向為長，且電流路徑為Y方向。有源層帶Y方向上的單晶表面或具較大晶粒尺寸的表面可增加單元電流。在實施例如是固相結(jié)晶法(solid-phase crystallizat1n,SPC)或準(zhǔn)分子激光結(jié)晶法(Excimerlaser crystallizat1n)的退火工藝后，X方向與Z方向的晶粒尺寸可能改變,但會被相對小的臨界尺寸，以及夾合各有源層帶之上或下的絕緣層帶(圖3A的320、340、360、380)限制。但由于有源層帶在Y方向上的尺寸較長，沿著Y方向的晶粒尺寸的增長可大于X及Z方向。固相結(jié)晶(SPC)或固相外延(solid-phase epitaxial, SPE)為退火工藝的一種例子。應(yīng)用在多晶質(zhì)硅時，固相結(jié)晶需要在攝氏600度的烘箱或高溫爐中超過24小時退火，或在超過攝氏1000度的環(huán)境中放置30分或I小時以快速退火。固相結(jié)晶法于期刊AppliedSurface Science,154-155(2000)95-104 中的文章“Excimer laser crystallizat1ntechniques for polysilicon TFTs” 的 96 頁第 2 段討論，作者為 Fortunato 等人，此處將此文章納入?yún)⒖肌?br> [0097]在使用激光能量的退火工藝中，短波長、高強度的紫外線激光脈沖可用以加熱沉積的多晶硅材料的表面，使其高于硅的熔點而不會損壞或融化襯底。接著熔融的硅在冷卻時結(jié)晶。通過控制激光脈沖的時間以及溫度，可長成較大晶粒的硅晶體。舉例來說，剖面或有源層帶維度的剖面方向的晶粒尺寸ok可成長約10納米。舉例來說，在有源層帶Y方向上的晶粒尺寸可成長約10000納米或更大。沉積后未經(jīng)熱處理的非晶硅的晶粒尺寸約小于5納米。通過固相外延(600°C，24小時)、高溫(1000°C，30分)或準(zhǔn)分子激光結(jié)晶，Y方向上的晶粒尺寸可成長至10000納米或更大。在X方向中，若有源層帶如圖1A的實施例作為位線，則晶體成長被位線的臨界尺度(critical dimens1n)限制,若有源層帶如圖1B的實施例作為字線，則晶體成長被字線的臨界尺度限制。在Z方向中，晶體成長被有源層帶的薄膜厚度限制。由于單元電流在Y方向上流動，增加Y方向上的晶粒尺寸很重要。較少的晶界與Y方向上較大的晶粒尺寸可增加單元電流。
[0098]此外，其他如快速熱退火(rapid thermal anneal, RTA)、峰值退火(spikeanneal)及懸浮區(qū)晶體成長(floating zone crystal growth)等方法亦可用于使有源層帶的晶體成長?？焖贌嵬嘶馂橐环N用于制造半導(dǎo)體裝置的工藝，包括一次加熱單晶圓以影響其特性。可設(shè)計特定的熱處理方法以造成不同影響。尖峰退火是在制造時控制半導(dǎo)體裝置的區(qū)域的退火溫度及時間，以產(chǎn)生前峰值期(pre-spike per1d)、峰值期(spike per1d)與后峰值期(post-spikeper1d)。懸浮區(qū)晶體成長為一種使用晶種(seed crystal)啟動晶體成長的方法，其加熱多晶質(zhì)材料以透過多晶質(zhì)材料產(chǎn)生本地熔融帶(molten zone)。熔融帶帶走雜質(zhì)，進而減少多晶質(zhì)材料的雜質(zhì)濃度，產(chǎn)生單晶。通過此些方法，可加熱晶圓使有源層帶(330、350、370)的有源材料的晶體成長，使其至少在有源層帶(370)的側(cè)表面(371,373)處形成具有襯底210的結(jié)晶結(jié)構(gòu)位向的結(jié)晶材料，其中襯底可作為結(jié)晶材料的晶種。
[0099]圖5A繪示通過熱能退火工藝使有源層帶晶體成長。有源層帶(530、550、570)可作為位線(圖1A的位線102-105、112-115)或字線(圖1B的WLq-WLim)。在圖5A所示的例子中，存儲器裝置放置在熱環(huán)境下，例如是烘箱590并實施退火工藝。退火工藝是依退火周期的退火溫度控制?？山Y(jié)合不同的退火溫度與退火周期以成長多晶硅中硅晶體的晶粒尺寸。在一實施例中，退火溫度約為600°C且退火周期大于24小時，在另一實施例中，退火溫度約為1000°C且退火周期介于30-60分。襯底210位于有源層之下且間隔一小段距離，因此種子層510 (可包括多晶質(zhì)硅)能提供硅來源，于退火工藝時連接硅襯底210。
[0100]作為上述退火工藝的結(jié)果，有源層帶(330、350、370)的有源材料的晶體成長使其至少在有源層帶(370)的側(cè)表面(371、373)處形成具有襯底210的結(jié)晶結(jié)構(gòu)位向的結(jié)晶材料。有源材料內(nèi)的多晶質(zhì)硅在晶體成長之前具有平均晶粒尺寸。退火亦可應(yīng)用于圖1B所示的垂直通道裝置，使用于提供通道區(qū)的有源材料晶體成長。晶體成長增加了平均晶粒尺寸，進而增進通道區(qū)開啟時通道區(qū)的導(dǎo)電性，其中通道區(qū)形成在包括結(jié)晶材料的有源層帶之上。提升的導(dǎo)電性可在單元內(nèi)儲存多個位。圖5B繪示在種子層510與有源層帶(530、550,570)晶體成長之后，覆蓋在襯底以及多個疊層上的種子層510的俯視圖。
[0101]圖6A繪示另一種通過激光能量退火使有源層帶的晶體成長。有源層帶(530、550、570)可作為位線(圖1A的位線102-105、112-115)或字線(圖1B的H)。圖5A所敘述的關(guān)于種子層以及增加有源材料內(nèi)多晶質(zhì)硅的晶粒尺寸同樣適用于圖6A。在圖6A所示的例子中，使用另一種以激光能量退火的工藝加熱有源層帶的至少一側(cè)表面。用于多晶硅薄膜晶體管(TFTs)的制造的準(zhǔn)分子激光結(jié)晶技術(shù)為以激光能量退火的一個例子。準(zhǔn)分子激光結(jié)晶技術(shù)可在有源層帶(671、673)的表面產(chǎn)生高溫，而不會過量加熱(〈400°C)襯底210。準(zhǔn)分子激光結(jié)晶技術(shù)于期刊 Applied Surface Science，154-155 (2000) 95-104 中的文章“Excimer laser crystallizat1n techniques for polysilicon TFTs，，的 96 頁第2段討論，此處將此文章納入?yún)⒖肌?br> [0102]作為上述以激光能量退火工藝的結(jié)果，有源層帶出30、650、670)的有源材料的晶體成長使其至少在接近有源層帶(670)的側(cè)表面(671、673)處形成具有襯底210的結(jié)晶結(jié)構(gòu)位向的結(jié)晶材料。有源材料內(nèi)的多晶質(zhì)硅在晶體成長之前具有平均晶粒尺寸。晶體成長增加了平均晶粒尺寸，進而增進通道區(qū)開啟時通道區(qū)的導(dǎo)電性，其中通道區(qū)形成在包括結(jié)晶材料的有源層帶之上。提升的導(dǎo)電性可在單元內(nèi)儲存多個位。圖6B繪示在種子層610與有源層帶出30、650、670)晶體成長之后，覆蓋在襯底以及多個疊層上的種子層610的俯視圖。
[0103]圖7A繪示種子層(自圖5A，510)自襯底210與疊層移除之后，襯底210上有源層帶(530、550、570)與絕緣層帶(320、340、360、380)交錯的多個疊層的剖面圖，其中有源層帶包括結(jié)晶材料。如上所述，有源層帶(530、550、570)可作為位線(圖1A的位線102-105、112-115)或字線(圖1B的WL0-WLN-1)。種子層可用例如化學(xué)干式刻蝕之類的刻蝕工藝移除?；瘜W(xué)干式刻蝕為一種可對多晶質(zhì)硅及氮化硅提供較二氧化硅高的刻蝕選擇率(etchselectivity)的工藝。化學(xué)干式刻蝕可對多晶質(zhì)娃提供較氧化物高的選擇性,且可等向性刻蝕，以在不損壞絕緣層帶(320、340、360、380)的情況下移除種子層610。圖7B繪示疊層的俯視圖，其顯示絕緣層帶380的頂部，以及有源層帶中包括結(jié)晶材料的疊層之間的襯底210的上表面。
[0104]在圖8A所示的例子中，存儲層880形成在多個有源層帶疊層之上，存儲層880與疊層中有源層帶(530、550、570)的側(cè)表面接觸。如上所述，有源層帶(530、550、570)可作為位線(圖1A的位線102-105、112-115)或字線(圖1B的WLq-WLim)。在一實施例中，存儲層880可包括電荷儲存材料，并形成電荷儲存結(jié)構(gòu)。電荷儲存材料可包括介電電荷儲存材料，例如是能帶工程(bandgap engineering)結(jié)構(gòu)的 0Ν0Ν0(oxide-nitride-oxide-nitride-oxide，氧化硅-氮化硅-氧化硅-氮化硅-氧化硅)材料，也可包括浮動式柵極電荷儲存結(jié)構(gòu)。第二有源材料層890形成在存儲層880之上，且與存儲層共形。第二有源材料層890接著可被刻蝕，以定義多個正交排列在疊層內(nèi)多個有源層帶之上的結(jié)構(gòu)，此結(jié)構(gòu)與疊層內(nèi)多個有源層帶共形。多個結(jié)構(gòu)可為圖1A繪示的多個字線125-1至125-N，或是如圖1B所示的包括內(nèi)疊層半導(dǎo)體元件1520的多個位線結(jié)構(gòu)。存儲單元設(shè)置于有源層帶的側(cè)表面與多個結(jié)構(gòu)交叉處的接口區(qū)域內(nèi)，其中存儲單元在有源層帶內(nèi)具有通道區(qū)。圖8B繪示位于多個疊層上的第二有源材料層890的上表面，以及疊層之間襯底210的上表面。
[0105]圖9為存儲單元內(nèi)包括結(jié)晶材料的有源層帶900的透視圖。有源層帶可設(shè)置成如圖1A的有源層帶(120-105、112-115)，或圖1B的有源層帶(WLq-WLim)。作為參照，圖9中的X、Y、Z維度是對應(yīng)圖1A及圖1B中的X、Y、Z軸，其中Y軸位于水平方向，平行結(jié)構(gòu)中的有源層帶；Z軸位于垂直方向，與結(jié)構(gòu)中的有源層帶正交；X軸位于水平方向，與Y軸正交。在圖9中，有源層帶可作為位線(例如圖1A的位線102-105、112-115)或字線(例如圖1B的H)。
[0106]在圖1A及圖1B的結(jié)構(gòu)中，雙柵極存儲單元的通道形成在沿著Y維度的有源層帶(圖1A: 102-105、112-115，圖1B =WL0-WLn^1)的通道主體區(qū)內(nèi)。通道主體區(qū)具有通道主體寬度W，其主要由有源層帶在Z方向上的厚度決定。通道主體區(qū)在電流方向或Y維度上具有長度L，主要由穿過對應(yīng)的有源層帶的字線結(jié)構(gòu)(圖1A125-1至125-N)、位線結(jié)構(gòu)(圖1B的1520)或柵極結(jié)構(gòu)在Y維度上的寬度決定。通道主體區(qū)具有通道主體深度D，主要由有源層帶于X維度上的寬度決定。雙柵極存儲單元的通道深度D為一動態(tài)變量，由單元的門坎值(cell threshold)、柵極電壓、電流強度與摻雜濃度之類的特征決定。在雙柵極通道單元中，兩側(cè)的柵極電壓是相同，具有通道主體寬度與長度的通道自相反側(cè)表面向內(nèi)延伸，在單元偏壓(cellbias)超過門坎值的條件下電流流動。當(dāng)雙柵極存儲單元關(guān)閉時，柵極電壓低于門坎值，具有通道主體寬度及長度的空乏區(qū)亦自相反側(cè)表面向內(nèi)延伸。
[0107]雙柵極存儲單元在多個有源層帶疊層內(nèi)其中一個有源層帶的通道主體區(qū)中具有通道主體(例如圖1A的102-105、112-115 ;圖1B的WLq-WLim)，其中通道主體具有相對的第一側(cè)表面與第二側(cè)表面。雙柵極存儲單元更具有位于第一側(cè)表面及第二側(cè)表面上的電荷儲存結(jié)構(gòu)，以及伏(overlying)在電荷儲存結(jié)構(gòu)上的柵極結(jié)構(gòu)，其中柵極結(jié)構(gòu)沿著第一及第二側(cè)表面具有寬度，有源層帶內(nèi)的結(jié)晶材料沿著第一及第二側(cè)表面方向的晶粒尺寸大于柵極結(jié)構(gòu)的寬度，其中沿著第一與第二側(cè)表面的方向為電流流經(jīng)所述有源層帶的方向或Y維度。
[0108]如圖9所示，藉上述的熱能量或激光能量退火工藝晶體成長后的有源層帶900具有增大晶粒尺寸。在應(yīng)用退火工藝至有源層帶前，最初沉積的有源層帶的多晶硅的平均晶粒尺寸范圍可介于I納米至100納米。在晶體成長之后，增大平均晶粒尺寸至少為40納米。如前所述，電荷儲存結(jié)構(gòu)位于第一及第二側(cè)表面上。柵極結(jié)構(gòu)或字線結(jié)構(gòu)伏在電荷儲存結(jié)構(gòu)上。其中柵極結(jié)構(gòu)沿著第一及第二側(cè)表面具有寬度，沿第一及第二側(cè)表面方向的有源條紋中的結(jié)晶材料的晶粒尺寸大于柵極結(jié)構(gòu)的寬度，此方向為流經(jīng)有源條紋的電流方向，或Y方向。如圖9所示，在使用前述藉熱能或激光能量的退火工藝使晶體成長后，有源條紋900具有增大的晶體尺寸。在實施退火工藝至有源條紋之前，最初沉積于有源條紋內(nèi)的多晶硅平均晶粒尺寸介于I納米至100納米。在晶體成長之后，增大的平均晶粒尺寸至少為40納米。如前所述，在X方向中，若有源層帶如圖1A的實施例作為位線，則晶體成長被位線的臨界尺度限制，若有源層帶如圖1B的實施例作為字線，則晶體成長被字線的臨界尺度限制。如前所述，在Z方向中，晶體成長被有源層帶之上或下的絕緣層限制。一實施例中，如圖9所示，在Y方向與相對的晶界內(nèi)的增大晶粒尺寸可大于有源層帶的通道區(qū)的長度L，或大于字線結(jié)構(gòu)的Y維度的寬度。在另一實施例中，Y方向內(nèi)的增大晶粒尺寸可大于兩雙柵極存儲單元的節(jié)距(pitch)，其中一個雙柵極存儲單元的節(jié)距為2F，且IF為字線結(jié)構(gòu)在Y方向上的寬度或有源層帶的通道主體的長度。在其他實施例中，Y方向的增加晶粒尺寸可大于100納米、500納米、1000納米或10000納米。
[0109]舉例來說，若32個雙柵極存儲單元形成在有源層帶上(例如圖9的元件900)舉例而言，若雙柵極存儲單元形成在有源條紋(地圖900)之上，且各具有節(jié)距2F，F(xiàn)例如為40納米，接著可在Y方向上具有增大晶粒尺寸500納米的有源條紋的一部分形成6個雙柵極存儲單元，由于2F為80納米，6X80約為500納米。相似的，可在Y方向上具有增大晶粒尺寸5000納米的有源條紋的一部分形成60個雙柵極存儲，每個雙柵極存儲單元的節(jié)距為2F(F例如為40納米)，則6個雙柵極存儲單元可以Y方向上500納米的增大晶粒尺寸形成在部份的有源層帶上(2FX6—480)。相似的，60個雙柵極存儲單元可以Y方向上5000納米的增大晶粒尺寸形成在部份的有源層帶上。
[0110]此外，可形成層間連接器此外，可在疊層內(nèi)形成層間連接器(圖1A的172、173、174、175，圖1B的1571、1572)，連接各自的有源條紋(圖1A的102-105，圖1B的WLq-WLim,圖8A的530、550、570)，例如經(jīng)由位線結(jié)構(gòu)(圖1A的102B、103B、104B、105B)或經(jīng)由連接元件(圖1B的1561-1562)?？尚纬蓤D案化導(dǎo)線(圖1A的ML3)連接各自的層間連接器。(例如圖1A的172、173、174、175 ;圖1B的1571、1572)通過位線結(jié)構(gòu)(例如圖1A的102B、103BU04BU05B)或連接元件(例如圖1B的1561-1562)分別連接疊層中的有源層帶(例如圖1A的位線102-105 ;圖1B的WL0-WV1或圖8A的530,440,570)?？尚纬蓤D案化的導(dǎo)線(例如圖1A的ML3)分別連接層間連接器。
[0111]集成電路裝置(例如圖1A及圖1B描述的存儲器裝置)可包括電路系統(tǒng)以在讀取操作時導(dǎo)入大于每平方公分12安培(102A/cm2)的電流密度至多個有源層帶疊層的有源層帶中。舉例而言，電流密度可介于每平方公分12安培至18安培(102-108A/cm2)。舉例而言，有源層帶可為圖9繪示的有源層帶900。
[0112]圖1OA為包括介電電荷儲存結(jié)構(gòu)1080a的存儲單元的剖面圖。存儲單元內(nèi)的有源層帶1070在接近有源層帶1070的側(cè)表面處包括具有襯底(圖8A210)的結(jié)晶結(jié)構(gòu)位向的結(jié)晶材料。有源層帶(1070)可作為位線(圖1A的位線102-105、112-115)或字線(圖1B的WLc1-WLim)。如同前述，結(jié)晶材料可增進存儲單元的導(dǎo)電性。介電電荷陷阱結(jié)構(gòu)1080a包括遂穿氧化物層1081、介電電荷陷阱層1083a以及勢壘氧化層1085。有源材料層1090形成在介電電荷陷阱結(jié)構(gòu)1080a之上。有源材料層1090可被刻蝕，以定義多個正交排列在有源層帶之上且與有源層帶共形的結(jié)構(gòu)。多個結(jié)構(gòu)可為圖1A繪示的多個字線125-1至125-N，或是如圖1B所示的包括內(nèi)疊層半導(dǎo)體元件1520的多個位線結(jié)構(gòu)。圖1OB為包括另一種電荷儲存結(jié)構(gòu)1080b的存儲元件的剖面圖。關(guān)于圖1OA的敘述亦可應(yīng)用于圖10B。圖1OB的相異處為其另一種電荷儲存結(jié)構(gòu)1080b在遂穿氧化層1081及勢壘氧化層1085間包括多晶娃浮動?xùn)艠O層1083b。
[0113]圖11為存儲器裝置制造方法的一實施例的簡化流程圖。方法包括在襯底上形成多個交錯的有源層與絕緣層，其中有源層包括有源材料(1110)。有源材料可包括多晶質(zhì)硅。方法包括刻蝕多個交錯的有源層與絕緣層，以定義多個有源層帶疊層，其中有源層帶包括有源材料，具有側(cè)表面，且與絕緣層帶在襯底上交錯(1120)。方法可包括在襯底及多個疊層之上沉積種子層，種子層接觸襯底以及多個疊層中有源層帶的側(cè)表面(1130)。方法包括引發(fā)有源層帶內(nèi)晶體成長(1140)，可采使用熱能或激光能量的退火工藝。襯底包括具結(jié)晶結(jié)構(gòu)位向的單晶質(zhì)表面。有源層帶中的晶體成長在有源層帶接近側(cè)表面處，形成具有襯底的結(jié)晶位向的結(jié)晶材料。方法更可包括在引發(fā)有源層帶內(nèi)晶體成長后，移除種子層(1150)。
[0114]引發(fā)晶體成長可包括將有源層帶內(nèi)的有源材料自第一狀態(tài)轉(zhuǎn)變成第二狀態(tài)。舉例來說，第一狀態(tài)可為非晶態(tài)(amorphous state)，而第二狀態(tài)可為多晶質(zhì)態(tài)(polycrystalline state)或結(jié)晶態(tài)(crystalline state)。在另一例中，第一狀態(tài)可為熔融態(tài)(molten state)，第二狀態(tài)可為結(jié)晶態(tài)。在又一例中，第一狀態(tài)可為微多晶態(tài)(tinypolycrystalline state)，第二狀態(tài)可為較大或極大的為多晶態(tài)或結(jié)晶態(tài)。也可以從一個晶體狀態(tài)改變到另一個晶體狀態(tài)。
[0115]圖12是依據(jù)本發(fā)明的一實施例的簡單集成電路存儲器裝置的方塊圖。集成電路1200包括在襯底上的存儲陣列1260。存儲陣列包括在存儲單元的通道區(qū)內(nèi)的結(jié)晶材料。具有結(jié)晶材料的通道區(qū)可通過熱退火引起的結(jié)晶化，而具有較原始沉積的多晶硅大的多晶硅晶粒尺寸。具有結(jié)晶材料的通道區(qū)可具有與襯底相同的結(jié)晶結(jié)構(gòu)位向或晶粒尺寸。
[0116]列譯碼器1240耦接至多個字線1245，且在存儲陣列1260中沿著列設(shè)置。行譯碼器1270耦接存儲陣列1260中沿著行設(shè)置的多個位線1265，用以從存儲陣列1260中的存儲單元讀取及編程數(shù)據(jù)。存儲譯碼器1250耦接總線1255上存儲陣列1260內(nèi)的多個存儲器。地址由總線1230傳送至行譯碼器1270、列譯碼器1240與存儲譯碼器1250。方塊1280內(nèi)的感測放大器與數(shù)據(jù)輸入結(jié)構(gòu)耦接于行譯碼器1270，本例中是經(jīng)由數(shù)據(jù)總線1275耦接。感測數(shù)據(jù)從感測放大器，經(jīng)由數(shù)據(jù)輸出線1285傳送至輸出電路1200。方塊1280的數(shù)據(jù)輸入結(jié)構(gòu)經(jīng)由數(shù)據(jù)輸入線1205，從集成電路1200的輸入/輸出端、或從集成電路1200內(nèi)部或外部其他的數(shù)據(jù)源接收數(shù)據(jù)，集成電路700可包括其他電路720，例如為通用處理器、或特殊用途電路、或提供單芯片系統(tǒng)(system-on-a-chip)功能(由存儲陣列1260所支持)模塊的組合。
[0117]在圖12所示的例子中，控制器1210使用偏壓安排狀態(tài)機以控制偏壓安排供應(yīng)電壓產(chǎn)生的邏輯，或控制經(jīng)由電壓源或偏壓安排供應(yīng)電壓電路1220供應(yīng)的電壓，例如讀取及編程電壓。控制器可包括用以操作多層式單元(MLC)的編程與讀取的模塊。控制器可使用已知的特殊用途邏輯電路實現(xiàn)。在另一實施例中，控制器包括通用處理器，可實現(xiàn)于同一集成電路上，執(zhí)行計算機程序以控制裝置的操作。在又一實施例中，控制器可使用特殊用途邏輯電路與通用處理器的組合以實現(xiàn)之。
[0118]綜上所述，雖然本發(fā)明已以實施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬【技術(shù)領(lǐng)域】中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動與潤飾。因此，本發(fā)明的保護范圍當(dāng)視隨附的權(quán)利要求范圍所界定的為準(zhǔn)。
【權(quán)利要求】
1.一種制造半導(dǎo)體裝置的方法，包括下列步驟: 形成多個有源層，所述有源層包括一有源材料，且于一襯底上與絕緣層交錯； 刻蝕與絕緣層交錯的所述有源層，以定義有源層帶的多個疊層，所述有源層帶具有側(cè)表面且于所述襯底上與絕緣層帶交錯；以及 于包括所述有源材料的所述有源層帶內(nèi)引發(fā)晶體成長。
2.根據(jù)權(quán)利要求1所述的方法，其中所述襯底具有一單晶表面，所述單晶表面具一晶體位向，所述晶體成長步驟至少在所述有源層帶接近側(cè)表面處形成具有所述晶體位向的結(jié)晶材料， 其中所述有源材料包括多晶硅，所述多晶硅在所述晶體成長步驟前具有一平均晶粒尺寸，所述晶體成長步驟增加所述平均晶粒尺寸， 其中所述有源層帶具有小于10納米的第一寬度，增加后的所述平均晶粒尺寸具有至少40納米的第二寬度。
3.根據(jù)權(quán)利要求1所述的方法，更包括: 形成電荷儲存結(jié)構(gòu)于所述有源層帶的所述疊層之上，其中所述電荷儲存結(jié)構(gòu)與所述疊層中所述有源層帶的側(cè)表面接觸； 形成導(dǎo)線于所述電荷儲存結(jié)構(gòu)之上，所述導(dǎo)線正交排列于所述疊層中所述有源層帶之上； 其中存儲單元設(shè)置在所述有源層帶的側(cè)表面與所述導(dǎo)線交叉處的接口區(qū)域內(nèi)，所述存儲單元在所述有源層帶內(nèi)具有通道區(qū)。
4.根據(jù)權(quán)利要求1所述的方法，其中所述晶體成長步驟包括在所述襯底上及所述疊層上沉積一種子層，其中所述種子層與所述疊層內(nèi)所述有源層帶的側(cè)表面接觸，且所述種子層接觸所述襯底。
5.根據(jù)權(quán)利要求1所述的方法，其中所述晶體成長步驟包括以熱能退火。
6.根據(jù)權(quán)利要求1所述的方法，其中所述晶體成長步驟包括將所述有源層帶內(nèi)的所述有源材料從一第一狀態(tài)轉(zhuǎn)變成一第二狀態(tài)。
7.一種集成電路裝置，包括: 一襯底； 有源層帶的多個疊層，所述有源層帶具有側(cè)表面且與絕緣層帶在襯底上交錯，其中所述有源層帶包括一結(jié)晶材料； 一雙柵極存儲單元，包括具有相對的第一與第二側(cè)表面的通道主體、電荷儲存結(jié)構(gòu)以及一柵極結(jié)構(gòu)，通道主體位于有源層帶的所述疊層內(nèi)的一有源層帶內(nèi)，所述電荷儲存結(jié)構(gòu)位于第一與第二側(cè)表面之上，所述柵極結(jié)構(gòu)伏于所述電荷結(jié)構(gòu)上，所述柵極結(jié)構(gòu)沿著第一與第二側(cè)表面具有一寬度，使所述有源層帶內(nèi)的結(jié)晶材料沿著第一與第二側(cè)表面的一方向的一晶粒尺寸大于所述柵極結(jié)構(gòu)的所述寬度，其中所述方向為電流流經(jīng)所述有源層帶的方向。
8.根據(jù)權(quán)利要求7所述的集成電路裝置，其中沿第一與第二側(cè)表面的所述方向內(nèi)的所述有源層帶的所述結(jié)晶材料的晶粒尺寸大于100納米。
9.根據(jù)權(quán)利要求7所述的集成電路裝置，更包括: 電荷儲存結(jié)構(gòu)，形成于有源層帶的所述疊層之上，其中所述電荷儲存結(jié)構(gòu)與所述疊層中有源層帶的側(cè)表面接觸； 導(dǎo)線，形成于所述電荷儲存結(jié)構(gòu)之上，且正交排列于所述疊層的有源層帶之上； 其中存儲單元設(shè)置在有源層帶的側(cè)表面與所述導(dǎo)線交叉處的接口區(qū)域內(nèi)，所述存儲單元在有源層帶內(nèi)具有通道區(qū)。
10.根據(jù)權(quán)利要求9所述的集成電路裝置，其中所述疊層內(nèi)的有源層帶作為字線，且所述導(dǎo)線作為位線。
11.一種制造存儲器裝置的方法，包括下列步驟: 形成有源層帶的多個疊層，有源層帶包括一有源材料，具有側(cè)表面且于一襯底上與絕緣層交錯； 在有源層帶的所述疊層間形成多個有源材料的垂直層帶，其中位于有源層帶及其中一個垂直層帶間的所述有源材料包括裝置的存儲單元的通道區(qū)，以及； 于通道區(qū)引發(fā)原位晶體成長。
【文檔編號】H01L27/115GK104134669SQ201410082784
【公開日】2014年11月5日 申請日期:2014年3月7日 優(yōu)先權(quán)日:2013年3月13日
【發(fā)明者】賴二琨 申請人:旺宏電子股份有限公司