半導體裝置及其制造方法
【專利摘要】在分裂柵極構造的MONOS型存儲器單元中，防止在選擇柵電極與存儲器柵電極之間引起短路，而使半導體裝置的可靠性提高。在具有相互鄰接并在第1方向上延伸的選擇柵電極（CG1）以及存儲器柵電極（MG1）的MONOS存儲器中，通過帽絕緣膜（CA1）覆蓋第1方向中的選擇柵電極（CG1）的端部的分流部（CS1）以外的區(qū)域的選擇柵電極（CG1）的上表面。存儲器柵電極（MG1）相對從帽絕緣膜（CA1）露出的分流部（CS1）的上表面、與帽絕緣膜（CA1）的邊界，在帽絕緣膜（CA1）側終止。
【專利說明】半導體裝置及其制造方法
【技術領域】
[0001]本發(fā)明涉及半導體裝置及其制造技術，特別涉及對具有分裂柵極構造的MONOS(Metal Oxide Nitride Oxide Semiconductor,金屬氧化物、氮氧化物半導體)型非易失性存儲器單元的半導體裝置及其制造適用而有效的技術。
【背景技術】
[0002]作為用作非易失性存儲器單元的元件，近年來，以氮化膜為電荷積蓄層的MONOS型非易失性存儲器單元(以下有時還簡稱為MONOS存儲器)備受關注。在MONOS型非易失性存儲器單元中，除了具有單一的晶體管構造的存儲器單元以外，還提出了具有選擇柵電極以及存儲器柵電極并具有二個晶體管構造的分裂柵極構造的存儲器單元。
[0003]構成分裂柵極構造的MONOS存儲器并在半導體基板上相互鄰接的選擇柵電極以及存儲器柵電極通過介于它們之間的包括電荷積蓄層的絕緣膜電氣地絕緣。在使該MONOS存儲器動作時，通過針對該電荷積蓄層存取電荷，進行信息的存儲以及擦除。
[0004]在專利文獻I (國際專利公開W02010/082389號公報)中記載了如下內(nèi)容:通過在構成分裂柵極構造的MONOS存儲器的選擇柵電極上設置絕緣膜，防止相互鄰接的選擇柵電極和存儲器柵電極發(fā)生短路。
[0005]【專利文獻I】國際專利公開W02010/082389號公報
【發(fā)明內(nèi)容】

[0006]為了對選擇柵電極以及存儲器柵電極的各個供給不同的電位，在各電極的上表面連接栓。此處，在如專利文獻I那樣用絕緣膜覆蓋選擇柵電極的上表面的情況下，在作為供電區(qū)域的分流區(qū)域中，為了在選擇柵電極的上表面連接栓，需要使選擇柵電極的上表面的一部分從該絕緣膜露出。
[0007]此時，在分流區(qū)域中與上表面露出的選擇柵電極的側壁鄰接地形成了存儲器柵電極的情況下，有通過在選擇柵電極以及存儲器柵電極的上表面形成的硅化物層等，在選擇柵電極以及存儲器柵電極之間引起短路，半導體措施的可靠性降低的危險。
[0008]其他目的和新的特征根據(jù)本說明書的記述以及附圖將變得明確。
[0009]如果簡單說明在本申請中公開的實施方式中的代表性的發(fā)明的概要，則如下所述。
[0010]在一個實施方式的半導體裝置中，在具有相互鄰接地在第I方向上延伸的選擇柵電極以及存儲器柵電極的MONOS存儲器中，通過帽絕緣膜覆蓋在第I方向中的選擇柵電極的端部的分流部以外的區(qū)域的選擇柵電極的上表面。此處，存儲器柵電極相比于從帽絕緣膜露出的分流部的上表面與帽絕緣膜的邊界更靠近帽絕緣膜側終止。
[0011]另外，在另一實施方式的半導體裝置的制造方法中，形成相互鄰接地在第I方向上延伸的選擇柵電極以及存儲器柵電極，通過帽絕緣膜覆蓋在第I方向中的選擇柵電極的端部的分流部以外的區(qū)域的選擇柵電極的上表面。此處，存儲器柵電極相比于從帽絕緣膜露出的分流部的上表面與帽絕緣膜的邊界更靠近帽絕緣膜側終止。
[0012]根據(jù)在本申請中公開的一實施方式，能夠提高半導體裝置的可靠性。
【專利附圖】

【附圖說明】
[0013]圖1是示出本發(fā)明的實施方式I的半導體裝置的主要部分平面圖。
[0014]圖2是示出本發(fā)明的實施方式I的半導體裝置的主要部分剖面圖。
[0015]圖3 Ca)是示出本發(fā)明的實施方式I的半導體裝置的主要部分俯視圖。(b)是示出本發(fā)明的實施方式I的半導體裝置的主要部分俯視圖。
[0016]圖4是示出本發(fā)明的實施方式I的半導體裝置的主要部分剖面圖。
[0017]圖5是示出本發(fā)明的實施方式I的半導體裝置的主要部分剖面圖。
[0018]圖6是示出本發(fā)明的實施方式I的半導體裝置的制造方法的主要部分平面圖。
[0019]圖7是示出本發(fā)明的實施方式I的半導體裝置的制造方法的主要部分剖面圖。
[0020]圖8是示出接著圖7的半導體裝置的制造方法的主要部分剖面圖。
[0021]圖9是示出接著圖8的半導體裝置的制造方法的主要部分剖面圖。
[0022]圖10是示出接著圖9的半導體裝置的制造方法的主要部分平面圖。
[0023]圖11是示出接著圖9的半導體裝置的制造方法的主要部分剖面圖。
[0024]圖12是示出接著圖10的半導體裝置的制造方法的主要部分平面圖。
[0025]圖13是示出接著圖12的半導體裝置的制造方法的主要部分平面圖。
[0026]圖14是示出接著圖12的半導體裝置的制造方法的主要部分剖面圖。
[0027]圖15是示出接著圖13的半導體裝置的制造方法的主要部分平面圖。
[0028]圖16是示出接著圖13的半導體裝置的制造方法的主要部分剖面圖。
[0029]圖17是示出接著圖16的半導體裝置的制造方法的主要部分平面圖。
[0030]圖18是示出接著圖17的半導體裝置的制造方法的主要部分平面圖。
[0031]圖19是示出接著圖17的半導體裝置的制造方法的主要部分剖面圖。
[0032]圖20是示出接著圖19的半導體裝置的制造方法的主要部分剖面圖。
[0033]圖21是示出接著圖20的半導體裝置的制造方法的主要部分剖面圖。
[0034]圖22是示出接著圖21的半導體裝置的制造方法的主要部分剖面圖。
[0035]圖23是示出接著圖22的半導體裝置的制造方法的主要部分剖面圖。
[0036]圖24是示出接著圖23的半導體裝置的制造方法的主要部分剖面圖。
[0037]圖25是示出接著圖24的半導體裝置的制造方法的主要部分剖面圖。
[0038]圖26是示出接著圖25的半導體裝置的制造方法的主要部分剖面圖。
[0039]圖27是示出接著圖26的半導體裝置的制造方法的主要部分剖面圖。
[0040]圖28是示出接著圖27的半導體裝置的制造方法的主要部分剖面圖。
[0041]圖29是示出接著圖28的半導體裝置的制造方法的主要部分剖面圖。
[0042]圖30是示出接著圖29的半導體裝置的制造方法的主要部分剖面圖。
[0043]圖31是示出接著圖30的半導體裝置的制造方法的主要部分平面圖。
[0044]圖32是示出接著圖30的半導體裝置的制造方法的主要部分剖面圖。
[0045]圖33是本發(fā)明的實施方式I的變形例的半導體裝置的主要部分平面圖。
[0046]圖34是本發(fā)明的實施方式I的變形例的半導體裝置的主要部分平面圖。[0047]圖35是本發(fā)明的實施方式I的變形例的半導體裝置的主要部分平面圖。
[0048]圖36是本發(fā)明的實施方式I的變形例的半導體裝置的主要部分平面圖。
[0049]圖37是示出本發(fā)明的實施方式I的變形例的半導體裝置的制造方法的主要部分平面圖。
[0050]圖38是示出接著圖37的半導體裝置的制造方法的主要部分平面圖。
[0051]圖39是示出本發(fā)明的實施方式2的半導體裝置的制造方法的主要部分平面圖。
[0052]圖40是示出接著圖39的半導體裝置的制造方法的主要部分平面圖。
[0053]圖41是示出接著圖39的半導體裝置的制造方法的主要部分剖面圖。
[0054]圖42是示出接著圖40的半導體裝置的制造方法的主要部分平面圖。
[0055]圖43是示出接著圖40的半導體裝置的制造方法的主要部分剖面圖。
[0056]圖44是示出接著圖42的半導體裝置的制造方法的主要部分平面圖。
[0057]圖45是示出接著圖44的半導體裝置的制造方法的主要部分平面圖。
[0058]圖46是示出接著圖44的半導體裝置的制造方法的主要部分剖面圖。
[0059]圖47是示出接著圖45的半導體裝置的制造方法的主要部分平面圖。
[0060]圖48是示出接著圖45的半導體裝置的制造方法的主要部分剖面圖。
[0061]圖49是示出本發(fā)明的實施方式2的變形例的半導體裝置的制造方法的主要部分平面圖。
[0062]圖50是示出接著圖49的半導體裝置的制造方法的主要部分平面圖。
[0063]圖51是示出本發(fā)明的實施方式3的半導體裝置的制造方法的主要部分平面圖。
[0064]圖52是示出接著圖51的半導體裝置的制造方法的主要部分平面圖。
[0065]圖53是示出接著圖52的半導體裝置的制造方法的主要部分平面圖。
[0066]圖54是示出接著圖53的半導體裝置的制造方法的主要部分平面圖。
[0067]圖55是示出接著圖54的半導體裝置的制造方法的主要部分平面圖。
[0068]圖56是示出接著圖55的半導體裝置的制造方法的主要部分平面圖。
[0069]圖57是示出接著圖55的半導體裝置的制造方法的主要部分剖面圖。
[0070]圖58是示出接著圖56的半導體裝置的制造方法的主要部分平面圖。
[0071]圖59是示出接著圖56的半導體裝置的制造方法的主要部分剖面圖。
[0072]圖60是示出本發(fā)明的實施方式3的變形例的半導體裝置的制造方法的主要部分平面圖。
[0073]圖61是示出接著圖60的半導體裝置的制造方法的主要部分平面圖。
[0074]圖62是示出比較例的半導體裝置的主要部分平面圖。
[0075]圖63是示出比較例的半導體裝置的主要部分俯視圖。
[0076]符號說明
[0077]Al:供電區(qū)域；B1:活性區(qū)域；C1:存儲器區(qū)域；CA1、CA2、CAE、CAF:帽絕緣膜；CG1、CG2、CGE:選擇柵電極；CA、CB、CC、CM、CNT:接觸孔；CS:0N0 膜；CS1 ?CS4、CSE:分流部；CSL:電荷積蓄層；DI:n+型的半導體區(qū)域；DC:半導體區(qū)域；DR:漏極區(qū)域；E1:電容元件區(qū)域；ES:氮化硅膜；EXD、EXS:η_型的半導體區(qū)域；F1:供電區(qū)域；FC:選擇柵電極；FM:存儲器柵電極；G1:低壓系nMIS區(qū)域；GE1?GE4:柵電極；GF、GFA:柵極絕緣膜；H1:低壓系pMIS區(qū)域；HL:n型的半導體區(qū)域；HNW、NW:n阱；HPW、Pff:p阱；I1:高壓系nMIS區(qū)域；IF:氧化硅膜；IL:層間絕緣膜Jl:高壓系pMIS區(qū)域；M1:第I層布線；MC1、MC2:存儲器單元；MG1、MG2、MGE:存儲器柵電極；MS2:分流部；NISO:埋入η阱；ΝΤ:氮化硅膜；0Β:氧化硅膜；0S:側墻(sidewall) ；0X:絕緣膜；P1:半導體區(qū)域;PA、PB、PC、PCE、PLG、PM、PS:栓；PS1:導電膜；PS2:導電膜；PS3:下部電極；PS4:上部電極;PS5、PS6:導電膜;QC1、QC2:選擇用nMIS ；QMU QM2:存儲器用nMIS ；RP1~RP14:抗蝕劑圖案；S1:硅化物層；S2:側墻；SB:半導體基板；SR:源極區(qū)域；SW:側墻；X1、X3:n_型的半導體區(qū)域；X2、X4:p_型的半導體區(qū)域；XB、XT:絕緣膜；Y1、Y3:η_型的半導體區(qū)域；Υ2、Υ4:ρ_型的半導體區(qū)域。
【具體實施方式】
[0078]以下，根據(jù)附圖，詳細說明實施方式。另外，在用于說明實施方式的所有圖中，對具有同一功能的部件附加同一符號，其重復的說明省略。另外，在以下的實施方式中，除了特別必要時以外，原則上不重復同一或者同樣的部分的說明。
[0079]另外，在以下的實施方式中使用的附圖中，即使在平面圖中，為了易于觀察附圖，有時部分性地附加陰影。
[0080](實施方式I)
[0081]在本實施方式中，說明在選擇用的柵電極(以下簡稱為選擇柵電極)以及存儲用的柵電極(以下簡稱為存儲器柵電極)相互隔著絕緣膜鄰接的非易失性存儲元件中，通過研究各柵電極的圖案形狀以及選擇柵電極上的絕緣膜的形狀，防止選擇柵電極以及存儲器柵電極發(fā)生短路。
[0082]首先，圖1示出作為本實施方式的半導體裝置的分裂柵極構造的MONOS存儲器的主要部分平面圖。另外 ，圖2示出圖1的Α?Α線中的主要部分剖面圖。另外，在圖1中，僅示出了選擇柵電極、存儲器柵電極以及介于它們之間的包括電荷積蓄層的絕緣膜、選擇柵電極上的絕緣膜以及栓。在圖1中，為了易于理解圖，對在選擇柵電極上形成的帽絕緣膜等絕緣膜附加了陰影。另外，在平面圖中，用虛線表示被抗蝕劑圖案覆蓋的圖案的輪廓。
[0083]如圖1所示，在平面視圖時，在半導體基板(未圖示)上，形成了多個在沿著半導體基板的主面的第I方向上延伸的選擇柵電極CG1、CG2。在沿著半導體基板的主面的方向、且與第I方向正交的第2方向上，交替排列配置了選擇柵電極CG1、CG2。另外，選擇柵電極CGl在第I方向上圖案被切斷。即，在第I方向上排列配置了多個在第I方向上延伸的選擇柵電極CGl。
[0084]此處，在選擇柵電極CG1、CG2的正上方，分別形成了例如由氮化硅膜構成的帽絕緣膜CA1、CA2。以在平面視圖中與選擇柵電極CG1、CG2分別重疊的方式配置了帽絕緣膜CA1、CA2。即，在帽絕緣膜CA1、CA2的正下方，一定分別形成了選擇柵電極CG1、CG2。
[0085]另外，選擇柵電極CG1、CG2的上表面的一部分從帽絕緣膜CA1、CA2分別露出。從帽絕緣膜CAl、CA2露出的區(qū)域的選擇柵電極CGl、CG2各自的上表面是連接用于對選擇柵電極CG1、CG2的各個進行供電的栓PC的供電區(qū)域、即分流區(qū)域。此處，將從帽絕緣膜CA1、CA2露出的區(qū)域的選擇柵電極CG1、CG2分別稱為分流部CS1、CS2。在分流部CS1、CS2各自的上表面，連接了具有在平面視圖時在第2方向上延伸的形狀的柱狀的栓PC。即，在平面視圖中，栓PC具有長方形、或者橢圓等形狀。
[0086]另外，在圖1中，省略了在半導體基板以及在半導體基板的上表面中形成的半導體層、以及元件分離區(qū)域等絕緣層的圖示，但圖1所示的供電區(qū)域Al、即第I區(qū)域是在半導體基板的上表面形成了元件分離區(qū)域的非活性區(qū)域，在活性區(qū)域B1、即第2區(qū)域的半導體基板的上表面形成了源極、漏極區(qū)域等半導體層。另外，選擇柵電極CG1、CG2的上表面從帽絕緣膜CAl、CA2露出的分流部CSl、CS2都形成于供電區(qū)域Al中，在平面視圖中形成于與半導體基板的上表面的元件分離區(qū)域重疊的區(qū)域。
[0087]S卩，分流部CS1、CS2形成于元件分離區(qū)域上。因此，即使在分流部CS1、CS2的上表面上連接的栓PC的一部分從分流部CS1、CS2露出而形成，由于該栓PC的一部分與元件分離區(qū)域的上表面連接，所以能夠防止栓PC以及選擇柵電極CG1、CG2對半導體基板導通。
[0088]分流部CSl設置于選擇柵電極CGl的第I方向的端部。相對于此，分流部CS2是以從選擇柵電極CG2的在第I方向上延伸的側壁向第2方向突出那樣的形狀設置的，并不是設置于選擇柵電極CG2的第I方向的端部。此處，在第I方向上延伸的選擇柵電極CGl具有第I側壁、以及第I側壁的相反側的第2側壁。另外，在第I方向上延伸的選擇柵電極CG2具有第3側壁、以及第3側壁的相反側的第4側壁。第I側壁?第4側壁都是在沿著第I方向的方向上延伸的側壁。相鄰的選擇柵電極CGl的第I側壁、和選擇柵電極CG2的第3側壁相互相對。另外，相鄰的選擇柵電極CGl的第2側壁、和選擇柵電極CG2的第4側壁相互相對。
[0089]分流部CSl被形成為從選擇柵電極CGl的第I側壁側向第2方向突出。S卩，選擇柵電極CGl的分流部CSl從第I方向中的選擇柵電極CGl的端部的第I側壁朝向相對的選擇柵電極CG2的第3側壁突出。
[0090]另外，分流部CS2在第I方向上選擇柵電極CGl在中途被切斷的部位、即在第I方向上相鄰的二個選擇柵電極CGl之間的區(qū)域中，從選擇柵電極CG2的第3側壁向第2方向突出。即，分流部CS2被配置于在第I方向上相互離開地設置的二個分流部CSl之間。帽絕緣膜CAl在第I方向上延伸，在第2方向上與分流部CSl排列地配置，所以如上所述，關于分流部CSl、CS2，相比于被帽絕緣膜CAl、CA2覆蓋的區(qū)域的選擇柵電極CGl、CG2，使第2方向上的寬度更寬，從而確保了連接栓PC的區(qū)域。
[0091]在選擇柵電極CGl的第2側壁、以及選擇柵電極CG2的第4側壁中，在第I方向上延伸的存儲器柵電極MGl、MG2分別鄰接地設置。在選擇柵電極CGl與存儲器柵電極MGl之間，從選擇柵電極CGl的第2側壁側朝向存儲器柵電極MGl依次形成了絕緣膜XB、電荷積蓄層CSL以及絕緣膜XT。同樣地，在選擇柵電極CG2與存儲器柵電極MG2之間，從選擇柵電極CG2的第4側壁側朝向存儲器柵電極MG2依次形成了絕緣膜XB、電荷積蓄層CSL以及絕緣膜XT。
[0092]此處，將由絕緣膜XB、電荷積蓄層CSL以及絕緣膜XT構成的層疊膜稱為0N0(OxideNitride Oxide,氧化物-氮化物-氧化物)膜CS。選擇柵電極CGl以及存儲器柵電極MGl之間、以及選擇柵電極CG2以及存儲器柵電極MG2之間分別通過介有作為絕緣膜的ONO膜CS而被電氣地絕緣。在圖1以及圖2中，將從半導體基板側、以及選擇柵電極CG1、CG2各自的側壁側依次形成的絕緣膜XB、電荷積蓄層CSL以及絕緣膜XT的符號表示為XB/CSL/XT。
[0093]存儲器柵電極MG1、MG2是與選擇柵電極CGl的第2側壁以及選擇柵電極CG2的第4側壁分別鄰接地形成的。即，存儲器柵電極MG1、MG2被配置成在第2方向上相鄰的選擇柵電極CG1、CG2之間相對。另外，與選擇柵電極CGl同樣地，存儲器柵電極MGl被配置成在第I方向上被切斷，相對于此，存儲器柵電極MG2沿著選擇柵電極CG2未被切斷而延伸。
[0094]在第I方向上相鄰的分流部CSl之間的區(qū)域的附近，在選擇柵電極CG2的第4側壁側，形成了作為存儲器柵電極MG2的供電區(qū)域的分流部MS2。在第2方向上，在供電區(qū)域Al中，在存儲器柵電極MG2的一個側壁中選擇柵電極CG2鄰接，在另一個側壁中形成了電氣地處于浮置狀態(tài)的選擇柵電極FC。在平面視圖時，選擇柵電極FC的周圍被存儲器柵電極MG2包圍。
[0095]即，選擇柵電極FC是與選擇柵電極CG1、CG2同層的導體膜，但未與選擇柵電極CGUCG2連接。另外，在本申請中所稱的同層的膜是指，在制造工序中在同一工序中形成的膜。即，考慮了同層的膜彼此相互離開而未成為一體的情況。另外，同層的膜彼此不限于形成為從半導體基板的主面起的同一高度。另外，在選擇柵電極FC、與和選擇柵電極FC鄰接的存儲器柵電極MG2之間也介有ONO膜CS。另外，選擇柵電極FC的上表面被作為與帽絕緣膜CA1、CA2同層的絕緣膜的帽絕緣膜CAF覆蓋。
[0096]存儲器柵電極MG2是在選擇柵電極CG2的側壁自調整地形成的側墻狀的電極，所以無法如通過構圖形成的分流部CS1、CS2那樣，形成在平面視圖中具有寬的面積的供電區(qū)域的圖案。另外，存儲器柵電極MG1、MG2是自調整地形成的圖案，所以與作為存儲器柵電極MGl、MG2的延伸方向的第I方向正交的方向、即第2方向中的存儲器柵電極MG1、MG2的寬度小。
[0097]因此，如果想要簡單地在沿著選擇柵電極CG2的第4側壁延伸的存儲器柵電極MG2的上表面上連接栓PM，則在由于光掩模偏移等而栓PM的形成位置發(fā)生偏移了的情況下，在存儲器柵電極MG2與栓PM之間引起連接不良的可能性高。
[0098]如上所述，在分流部MS2中，在選擇柵電極CG2的第2側壁側中，隔著存儲器柵電極MG2形成了選擇柵電極FC。在選擇柵電極FC上形成了帽絕緣膜CAF，但其一部分被去除，從而與存儲器柵電極MG2連接的栓PM被形成為與選擇柵電極FC連接。在圖1的平面圖中，未示出通過栓PM，帽絕緣膜CAF的一部分被去除，所以關于剖面的詳細在后敘述。
[0099]另外，選擇柵電極FC是浮置狀態(tài)，所以即使選擇柵電極FC與存儲器柵電極MG2電氣地短路，選擇柵電極CG2和存儲器柵電極MG2也并不會電氣地短路，所以沒有問題。在本實施方式中，以跨在沿著選擇柵電極FC的側壁的存儲器柵電極MG2以及選擇柵電極FC各自的正上方的方式，形成了用于對存儲器柵電極MG2進行供電的栓PM。
[0100]這樣，通過使與浮置狀態(tài)的選擇柵電極FC鄰接的存儲器柵電極MG2成為分流部MS2，即使在形成與分流部MS2連接的栓PM的位置發(fā)生了偏移的情況下，仍防止存儲器柵電極MG2和選擇柵電極CG2發(fā)生短路。因此，能夠擴大針對栓PM的形成位置的偏移的余量，所以能夠容易地防止在栓PM與存儲器柵電極MG2之間產(chǎn)生導通不良。
[0101]另外，在圖1中，省略了在半導體基板以及在半導體基板的上表面形成的半導體層以及元件分離區(qū)域等絕緣層的圖示，但作為連接了栓PM的區(qū)域的分流部MS2以及其他分流部被形成于在半導體基板的上表面形成了元件分離區(qū)域的供電區(qū)域Al。S卩，分流部MS2形成于元件分離區(qū)域上。因此，即使與分流部MS2的上表面連接的栓PM的一部分從分流部MS2露出而形成，由于該栓PM的一部分與元件分離區(qū)域的上表面連接，所以栓PM以及存儲器柵電極MG2不會與半導體基板導通。
[0102]另外，在圖1中未示出的區(qū)域中，在存儲器柵電極MGl的上表面也連接了栓PM。栓PM與分流部MS2同樣地，在半導體基板的上表面形成了層間絕緣膜的非活性區(qū)域中還與存儲器柵電極MGl的上表面連接。
[0103]在活性區(qū)域BI中，在選擇柵電極CGl的第I側壁側、以及選擇柵電極CG2的第3側壁側的半導體基板(未圖示)的上表面形成了漏極區(qū)域(未圖示)。另外，在選擇柵電極CGl的第2側壁側、以及選擇柵電極CG2的第4側壁側的半導體基板(未圖示)的上表面形成了源極區(qū)域(未圖示)。
[0104]相互鄰接的選擇柵電極CGl及存儲器柵電極MG1、以及以在平面視圖中將該選擇柵電極CGl及該存儲器柵電極MGl夾持的方式配置的源極區(qū)域及漏極區(qū)域構成存儲器單元MCI。另外，相互鄰接的選擇柵電極CG2及存儲器柵電極MG2、以及以在平面視圖中將該選擇柵電極CG2及該存儲器柵電極MG2夾持的方式配置的源極區(qū)域及漏極區(qū)域構成存儲器單元MC2。在第2方向上交替配置了多個存儲器單元MC1、MC2，相鄰的存儲器單元MC1、MC2彼此共享漏極區(qū)域或者源極區(qū)域中的某一個。
[0105]另外，雖然未圖示，但在半導體基板上，除了存儲器單元MC1、MC2以外，還形成了電容兀件、低耐壓 MISFET(Metal InsulatorSemiconductor Field Effect Transistor,金屬絕緣半導體場效應晶體管)、以及驅動電壓比低耐壓MISFET高的高耐壓MISFET等。在后面說明半導體裝置的制造工序時使用的圖32等示出了這些半導體元件的構造。
[0106]接下來，使用圖2所示的剖面圖，說明構成分裂柵極構造的MONOS存儲器的存儲器單元MC1、MC2。圖2是圖1的A-A線中的主要部分剖面圖。此處，說明在存儲器區(qū)域、即形成了存儲器單元的區(qū)域中形成的非易失性存儲器單元的構造。
[0107]如圖2所示，半導體基板SB由例如P型的單晶硅構成，在其主面(器件形成面)的活性區(qū)域中配置了存儲器單元MC1、MC2的選擇用的η型的MISFET、和存儲器用的η型的MISFET0以下，將存儲器單元MC1、MC2的選擇用的η型的MISFET分別稱為選擇用nMISQCl、QC2。另外，以下，將存儲器單元MC1、MC2的存儲器用的η型的MISFET分別稱為存儲器用nMISQMl、QM2。
[0108]另外，在圖2中，存儲器單元MCl以及MC2具有相互線對稱的形狀，所以以下主要說明存儲器單元MCl的構造，有時省略存儲器單元MC2、選擇用nMISQC2、以及存儲器用nMISQM2的構造的說明。
[0109]存儲器單元MCl的漏極區(qū)域DR具有包含例如相對低濃度的n_型的半導體區(qū)域EXD、和相比于該n_型的半導體區(qū)域EXD其雜質濃度更高而相對高濃度的n+型的半導體區(qū)域DI的、LDD (Lightly DopedDrain:輕摻雜漏極)構造。另外，存儲器單元MC1、MC2的源極區(qū)域SR具有包括例如相對低濃度的n_型的半導體區(qū)域EXS、和相比于該n_型的半導體區(qū)域EXS其雜質濃度更高而相對高濃度的n+型的半導體區(qū)域DI的、LDD構造。n_型的半導體區(qū)域EXD、EXS配置于存儲器單元MC1、MC2的溝道區(qū)域側，n+型的半導體區(qū)域DI配置于從存儲器單元MC1、MC2的溝道區(qū)域側離開n_型的半導體區(qū)域EXD、EXS大小的位置。
[0110]在漏極區(qū)域DR與源極區(qū)域SR之間的半導體基板SB的主面上，選擇用nMISQCl的選擇柵電極CGl、和存儲器用nMISQMl的存儲器柵電極MGl鄰接地在第I方向上延伸。在第I方向上，多個存儲器單元MC1、MC2經(jīng)由形成于半導體基板SB的、例如具有STI (ShallowTrench Isolation,淺溝槽隔離)構造的元件分離區(qū)域STI鄰接。在選擇柵電極CGl的上表面上，隔著絕緣膜OX形成了帽絕緣膜CA1。[0111]在由帽絕緣膜CA1、絕緣膜OX以及選擇柵電極CGl構成的層疊膜的單側面，側墻狀地形成了存儲器柵電極MG1。如上所述，在選擇柵電極CGl的第I側壁未形成存儲器柵電極MGl，在選擇柵電極CGl的第2側壁鄰接地形成存儲器柵電極MGl。選擇柵電極CGl由例如η型的低電阻多晶硅構成，選擇柵電極CGl的柵極長是例如80?120nm程度。另外，存儲器柵電極MGl由第2導電膜、例如η型的低電阻多晶硅構成，存儲器柵電極MGl的柵極長是例如50?IOOnm程度。
[0112]絕緣膜OX由例如氧化硅膜構成。帽絕緣膜CAl由例如氮化硅、氧化硅、含氮的氧化硅、或者含氮的碳化硅等絕緣膜構成，其厚度是例如50nm程度。另外，半導體基板SB的主面至選擇柵電極CGl的上表面的高度是例如140nm程度，半導體基板SB的主面至存儲器柵電極MGl的上表面的高度被形成為比選擇柵電極CGl的上表面的高度高50nm程度。
[0113]進而，在存儲器柵電極MGl的上表面中，形成了例如鎳硅化物(NiSi)、或者鈷硅化物(CoSi2)等那樣的硅化物層SI。硅化物層SI的厚度是例如20nm程度。在分裂柵極構造的非易失性存儲器單元中，需要對選擇柵電極CGl以及存儲器柵電極MGl這雙方供給電位，其動作速度很大地依賴于選擇柵電極CGl以及存儲器柵電極MGl的電阻值。因此，優(yōu)選通過形成硅化物層SI，實現(xiàn)選擇柵電極CGl以及存儲器柵電極MGl的低電阻化。
[0114]在活性區(qū)域中，硅化物層SI僅形成于存儲器柵電極MGl的上表面，在選擇柵電極CGl的上表面未形成。其中，能夠通過構成選擇柵電極CGl的導電膜的低電阻化等得到期望的動作速度。上述硅化物層SI還形成于構成源極區(qū)域SR或者漏極區(qū)域DR的n+型的半導體區(qū)域DI的上表面。另外，在圖2中未示出的分流部中，在選擇柵電極CGl的上表面也形成了硅化物層SI。
[0115]在選擇柵電極CGl與半導體基板SB的主面之間，設置了柵極絕緣膜GF。柵極絕緣膜GF由例如氧化硅構成，其厚度是例如I?5nm程度。在元件分離區(qū)域STI上以及隔著柵極絕緣膜GF的半導體基板SB上配置了選擇柵電極CG1。在柵極絕緣膜GF下的半導體基板SB的主面中形成了 P阱HPW，在P阱HPW的主面中，導入例如B (硼)而形成了 P型的半導體區(qū)域Pl。半導體區(qū)域Pl是選擇用nMISQCl的溝道形成用的半導體區(qū)域，通過半導體區(qū)域P1，選擇用nMISQCl的閾值電壓被設定為規(guī)定的值。
[0116]存儲器柵電極MGl隔著柵極絕緣膜、即ONO膜CS設置于選擇柵電極CGl的側面。對選擇柵電極CGl和存儲器柵電極MGl進行絕緣的ONO膜CS通過由絕緣膜XB、電荷積蓄層CSL以及絕緣膜XT構成的層疊膜構成。另外，在隔著ONO膜CS的半導體基板SB上配置了存儲器柵電極MGl。
[0117]電荷積蓄層CSL由例如氮化硅構成，其厚度是例如5?20nm程度。絕緣膜XB、XT由例如氧化硅構成，絕緣膜XB的厚度是例如I?IOnm程度、絕緣膜XT的厚度是例如4?15nm程度。絕緣膜XB、XT還能夠由含氮的氧化硅形成。
[0118]在本實施方式中，作為電荷積蓄層CSL使用了具有陷阱能級的絕緣膜。作為具有該陷阱能級的絕緣膜的一個例子，舉出了上述氮化硅膜，但不限于氮化硅膜，例如，也可以使用氧化鋁膜(鋁)、氧化鉿膜或者氧化鉭膜等具有比氮化硅膜高的介電常數(shù)的高介電常數(shù)膜。
[0119]在選擇柵電極CGl的第I側壁、即與存儲器柵電極MGl相反一側的側面且是漏極區(qū)域DR側的側面、和存儲器柵電極MGl的單側面、即相對與選擇柵電極CGl鄰接的一側相反側的側面且是源極區(qū)域SR側的側面，分別形成了側墻SW。側墻SW通過由例如氧化硅膜OB以及氮化硅膜NT構成的層疊膜構成。氧化硅膜OB的厚度是例如20nm、氮化硅膜NT的厚度是例如25nm。
[0120]在絕緣膜XB下、且P型的半導體區(qū)域Pl與源極區(qū)域SR之間的半導體基板SB (p阱HPW)中，導入例如As (砷)或者P (磷)而形成了 η型的半導體區(qū)域HL。η型的半導體區(qū)域HL是存儲器用nMISQMl的溝道形成用的半導體區(qū)域，通過n型的半導體區(qū)域HL，存儲器用nMISQMl的閾值電壓被設定為規(guī)定的值。
[0121]存儲器單元MCl被層間絕緣膜IL覆蓋，在層間絕緣膜IL中形成了到達漏極區(qū)域DR的接觸孔CNT。層間絕緣膜IL通過由例如氮化硅膜ES以及氮化硅膜ES上的氧化硅膜IF構成的層疊膜構成。
[0122]對漏極區(qū)域DR，經(jīng)由在接觸孔CNT中埋入的栓PLG，連接了在相對選擇柵電極CGl延伸的第I方向正交的第2方向上延伸的第I層布線Ml。栓PLG通過由例如由Ti (鈦)與TiN (氮化鈦)的層疊膜構成的相對薄的勢壘膜、和形成為被該勢壘膜包圍的由W (鎢)或者Al (鋁)等構成的相對厚的導電膜構成的層疊膜構成。另外，在圖2中未示出的區(qū)域中，在源極區(qū)域SR的上表面上也連接了栓PLG。
[0123]此處，圖3 Ca)以及(b)示出對分流部CSl附近的選擇柵電極CG1、帽絕緣膜CAl以及存儲器柵電極MGl俯視了的構造。圖3 (a)以及(b)是示出構成本實施方式的半導體裝置的分裂柵極構造的MONOS存儲器的一部分的主要部分俯視圖。圖3 (a)以及(b)是示出對圖1所示的選擇柵電極CGl的端部的分流部CSl附近的圖案俯視了的圖。
[0124]如圖3 (a)所示，在第I方向上延伸的選擇柵電極CGl的上表面具有在第I方向的端部從帽絕緣膜CAl露出的分流部CS1，在分流部CSl的選擇柵電極CGl的上表面形成了硅化物層SI。分流部CSl設置于選擇柵電極CGl的第I側壁側，在分流部CS1、和與選擇柵電極CGl的第2側壁鄰接地設置的存儲器柵電極MGl之間，形成了帽絕緣膜CA1。另外，在比帽絕緣膜CAl往下的區(qū)域中，選擇柵電極CGl以及存儲器柵電極MGl隔著ONO膜CS被相互絕緣。
[0125]如圖3 Ca)所示，存儲器柵電極MGl是相對包括選擇柵電極CGl和帽絕緣膜CAl的層疊膜的側壁自調整地形成的，所以被形成為高于選擇柵電極CGl的高度。在存儲器柵電極MGl的上表面形成了硅化物層SI。此處，考慮如圖3(b)所示，在存儲器柵電極MGl上形成的硅化物層SI異常生長，而形成到比ONO膜CS高的位置的情況。
[0126]但是，即使存儲器柵電極MGl上的硅化物層SI超過ONO膜CS地形成，由于在從帽絕緣膜CAl露出的分流部CS1、與存儲器柵電極MGl以及存儲器柵電極MGl上的硅化物層SI之間形成了帽絕緣膜CA1，所以能夠防止分流部CSl和存儲器柵電極MGl發(fā)生短路。
[0127]接下來，說明在供電區(qū)域形成的存儲器柵電極的分流部(參照圖4)以及選擇柵電極的分流部(參照圖5)的構造。圖4是沿著圖1的B-B線的主要部分剖面圖，是存儲器柵電極MG2的供電區(qū)域的主要部分剖面圖。圖5是沿著圖1的C-C線的主要部分剖面圖，是選擇柵電極CGl的供電區(qū)域的主要部分剖面圖。
[0128]如圖4所示，關于在供電區(qū)域形成的存儲器柵電極MG2的分流部MS2的構造，存儲器柵電極MG2以及選擇柵電極FC形成于元件分離區(qū)域STI上的點與在圖2所示的存儲器區(qū)域形成的選擇用nMISQCl以及存儲器用nMISQMl的構造不同。另外，包括帽絕緣膜CAl的絕緣膜的構造也不同。關于這些構造的詳細在后敘述。在供電區(qū)域的層間絕緣膜IL中，開口了達到硅化物層SI的接觸孔CM，該硅化物層SI在選擇柵電極FC的側面隔著ONO膜CS所形成的存儲器柵電極MG2的上表面中形成。
[0129]接觸孔CM形成于供電區(qū)域的元件分離區(qū)域ST1、側墻SW、存儲器柵電極MG2、以及ONO膜CS各自之上。對供電區(qū)域的存儲器柵電極MG2，經(jīng)由埋入在接觸孔CM中的由導電膜構成的栓PM而連接到第I層布線(未圖示)。
[0130]此處，接觸孔CM具有搭在選擇柵電極FC上的形狀，在形成了接觸孔CM的區(qū)域中，選擇柵電極FC上的帽絕緣膜CAF以及絕緣膜OX被去除。因此，選擇柵電極FC的上表面的一部分從帽絕緣膜CAF以及絕緣膜OX露出并與栓PM相接。另外，在所去除的帽絕緣膜CAF以及絕緣膜OX的側壁形成的ONO膜CS也被去除。
[0131]由此，栓PM與在存儲器柵電極MG2上形成的硅化物層SI的選擇柵電極FC側的側面也接觸，所以能夠使栓PM與硅化物層SI的接觸面積增加，能夠使栓PM與存儲器柵電極MG2的接觸電阻降低。位于栓PM之下的選擇柵電極FC不與選擇柵電極CG2連接而是浮置狀態(tài)，所以如上所述，即使對存儲器柵電極MG供電的栓PM與選擇柵電極FC接觸，選擇柵電極CG2和存儲器柵電極MG2也不會電氣地短路。
[0132]另外，接觸孔CM形成于元件分離區(qū)域STI上，所以栓PM也不會與半導體基板SB連接。
[0133]另外，如圖5所示，在供電區(qū)域形成的選擇柵電極CG的分流部CSl的構造與在存儲器區(qū)域形成的選擇用nMISQCl (參照圖2)的構造不同。在存儲器區(qū)域形成的選擇用nMISQCl中，以覆蓋其選擇柵電極CGl的上表面的整個面的方式形成了帽絕緣膜CA1，但在供電區(qū)域形成的選擇柵電極CGl的上表面的一部分上未形成帽絕緣膜CAl。即，選擇柵電極CGl的上表面的一部分從帽絕緣膜CAl露出。
[0134]另外，在從帽絕緣膜CAl露出的選擇柵電極CGl的上表面形成了硅化物層SI。另夕卜，在供電區(qū)域的層間絕緣膜IL中，形成了到達在選擇柵電極CGl的上表面形成的硅化物層SI的接觸孔CC。供電區(qū)域的選擇柵電極CGl經(jīng)由埋入在接觸孔CC中的由導電膜構成的栓PC，與層間絕緣膜IL上的第I層布線(未圖示)連接。
[0135]另外，在選擇柵電極CGl的上表面、且是第2側壁側的上表面上形成了帽絕緣膜CAl，與選擇柵電極CGl以及帽絕緣膜CAl的側壁且是包括該第2側壁側的側壁鄰接地形成了 ONO膜CS以及存儲器柵電極MGl。
[0136]此處，為了防止選擇柵電極CGl和存儲器柵電極MGl經(jīng)由硅化物層SI等發(fā)生短路，形成了覆蓋分流部CSl中的選擇柵電極CGl的上表面的一部分的帽絕緣膜CA1。在分流部CSl中通過帽絕緣膜CAl覆蓋選擇柵電極CGl的上表面的一部分的目的在于，防止由于選擇柵電極CGl的上表面從絕緣膜露出的區(qū)域和存儲器柵電極MGl接近，而選擇柵電極CGl以及存儲器柵電極MGl發(fā)生短路。因此，在選擇柵電極CGl的正上方形成了帽絕緣膜CAl的區(qū)域是形成存儲器柵電極MGl的一側、即選擇柵電極CGl的第2側壁側。
[0137]使用圖4如上所述，在供電區(qū)域的分流部MS2中，以到達供電區(qū)域的存儲器用nMISQM2 (參照圖2)的存儲器柵電極MG2的方式，形成在層間絕緣膜IL中所形成的接觸孔CM，在接觸孔CM的內(nèi)部埋入栓PM，從而將存儲器柵電極MG2和栓PM電連接。
[0138]關于自調整地形成的側墻狀的存儲器柵電極MG2，平面視圖中的寬度窄，所以在栓PM的形成位置偏移了的情況下，有在存儲器柵電極MG2以及栓PM之間產(chǎn)生連接不良的危險。另外，在栓PM的形成位置偏移了的情況下，有存儲器柵電極MG2以及栓PM之間的接觸面積變小，接觸電阻增大的危險。
[0139]對此，通過使用上述構造，能夠在存儲器柵電極MG2與栓PM之間良好地得到電連接。另外，能夠實現(xiàn)具有非易失性存儲器單元的半導體裝置的面積的縮小化。另外，能夠提高具有非易失性存儲器單元的半導體裝置的制造成品率。
[0140]如圖5所示，在選擇柵電極CGl的供電區(qū)域的分流部CSl中，選擇用nMISQCl (參照圖2)的選擇柵電極CGl的上表面從帽絕緣膜CAl露出，形成了硅化物層SI。
[0141]因此，通過與上述接觸孔CM相同的工序在層間絕緣膜IL中形成的接觸孔CC容易地達到選擇柵電極CGl的上表面的硅化物層SI，所以埋入在接觸孔CC的內(nèi)部中的栓PC與選擇柵電極CGl之間良好地得到電連接。
[0142]另外，在活性區(qū)域BI (參照圖1)中在選擇柵電極CGl的上表面形成了帽絕緣膜CAl，所以在形成硅化物層SI時，也無需考慮存儲器柵電極MGl和選擇柵電極CGl發(fā)生短路等的不良情形。此處，如上所述，在選擇柵電極CGl的分流區(qū)域中，在選擇柵電極CGl之上形成硅化物層SI。此時，在存儲器柵電極MGl與選擇柵電極CGl之間形成了 ONO膜CS，所以沒有特別問題，但如上所述，為了消除短路等的不良情形，還能夠形成為使存儲器柵電極MGl的高度比選擇柵電極CGl的高度更低。
[0143]接下來，使用圖62以及圖63所示的比較例，說明本實施方式的半導體裝置的效果。圖62是比較例的半導體裝置的主要部分平面圖。圖63是比較例的半導體裝置的俯視圖。圖63是對圖62所示的圖案俯視了的圖。圖62以及圖63所示的選擇柵電極以及存儲器柵電極是圖1所示的相互相鄰的選擇柵電極CGl以及存儲器柵電極MGl的第I方向上的端部、即與分流部CSl的附近對應的圖案。
[0144]圖62以及圖63示出構成作為比較例的半導體裝置的分裂柵極構造的MONOS存儲器的選擇柵電極CGE以及存儲器柵電極MGE的圖案。另外，在圖62以及圖63中，省略了由半導體基板以及絕緣膜構成的側墻等的圖示。另外，在圖62中，省略了硅化物層S1、以及搭在選擇柵電極CGE上的存儲器柵電極MGE的圖示。
[0145]如圖63所示，選擇柵電極CGE在半導體基板(未圖示)上經(jīng)由柵極絕緣膜GF形成，在第I方向上延伸，存儲器柵電極MGE與柵極絕緣膜GF的側壁中的、在第I方向上延伸的側壁的一個側壁鄰接地側墻狀地形成，在第I方向上延伸。相互鄰接的選擇柵電極CGE以及存儲器柵電極MGE之間通過ONO膜CS被絕緣，存儲器柵電極MGE和存儲器柵電極MGE之下的半導體基板通過該OMO膜CS被絕緣。
[0146]選擇柵電極CGE的上表面隔著絕緣膜OX被在第I方向上延伸的帽絕緣膜覆蓋，第I方向中的選擇柵電極CGE的端部、即分流部CSE的上表面從帽絕緣膜CAE以及絕緣膜OX露出。分流部CSE的選擇柵電極CGE的上表面被硅化物層SI覆蓋，在該硅化物層SI的上表面，連接了用于對選擇柵電極CGE供給電位的栓PCE。
[0147]存儲器柵電極的上表面被硅化物層SI覆蓋。存儲器柵電極MGE是自調整地形成于選擇柵電極CGE以及帽絕緣膜CAE的側壁的圖案。因此，關于存儲器柵電極MGE，相比于形成于分流部CSE的選擇柵電極CGE的圖案的側壁中，包括選擇柵電極CGE以及帽絕緣膜CAE的層疊圖案的側壁的高度更高。另外，在半導體裝置的制造工序中，在選擇柵電極CGE被帽絕緣膜CAE覆蓋的區(qū)域、與選擇柵電極CGE的上表面從帽絕緣膜CAE露出的區(qū)域的邊界的、帽絕緣膜CAE的側壁中，也側墻狀地形成存儲器柵電極MGE。即，在半導體裝置的制造工中，在選擇柵電極CGE的正上方也形成存儲器柵電極MGE。
[0148]但是，以搭在選擇柵電極CGE上的方式形成的存儲器柵電極MGE是應在去除與選擇柵電極CGE的在第I方向上延伸的側壁中的一個側壁鄰接的存儲器柵電極MGE的工序中被去除的部分。但是，如果起因于進行濕蝕刻等各向同性蝕刻的時間等而蝕刻量變少，則有在選擇柵電極CGE上殘留存儲器柵電極MGE的一部分的危險。另外，在該存儲器柵電極MGE的一部分的表面形成了硅化物層SI。
[0149]在該情況下，考慮選擇柵電極CGE、和其上的存儲器柵電極MGE通過介于其間的ONO膜CS分離，但如果在選擇柵電極CGE的上表面和存儲器柵電極MGE的上表面形成硅化物層SI，則有經(jīng)由這些硅化物層SI在選擇柵電極CGE以及存儲器柵電極MGE之間產(chǎn)生短路的危險。另外，有在選擇柵電極CGE上形成的存儲器柵電極MGE、和在分流部CSE上連接的栓PCE被連接而引起短路的危險。
[0150]另外，即使在選擇柵電極CGE上未殘留存儲器柵電極MGE，在如圖62所示，選擇柵電極CGE的上表面從帽絕緣膜CAE露出的區(qū)域、即分流部CSE和存儲器柵電極MGE鄰接的情況下，有在選擇柵電極CGE以及存儲器柵電極MGE之間引起短路的危險。即，如果隔著極薄的絕緣膜的ONO膜CS在相鄰的各電極的上表面形成了硅化物層SI (未圖示)，則有在各電極的上部隔著硅化物層SI，在選擇柵電極CGE以及存儲器柵電極MGE之間引起短路的危險。
[0151]如上所述，存在通過兩條路徑，在選擇柵電極CGE的第I方向中的端部的分流部CSE中，在選擇柵電極CGE以及存儲器柵電極MGE之間易于引起短路的問題。其是當使在I個方向上延伸的選擇柵電極CGE的端部從帽絕緣膜CAE露出，并在該端部設置分流部CSE的情況下，起因于與分流部CSl鄰接地設置存儲器柵電極MGE而產(chǎn)生的問題。
[0152]S卩，如果如圖1所示的選擇柵電極CG2那樣，不是在第I方向上延伸的圖案的端部，而是在途中的第3側壁設置分流部CS2，則能夠隔著帽絕緣膜CA2容易地使分流部CS2、和僅在第4側壁側中形成的存儲器柵電極MG2絕緣。相對于此，如圖62所示，在I個方向上延伸的圖案的端部設置了分流部CSE的情況下，起因于如上所述去除存儲器柵電極MGE時的蝕刻量少等，有時存儲器柵電極MGE繞到選擇柵電極CGE的側壁且是未形成存儲器柵電極MGE的側壁側來形成。
[0153]另外，如上所述在為了避免蝕刻量變得不充分而增加蝕刻工序所花費的時間等的情況下，有時存儲器柵電極MGE被過度地去除而后退，活性區(qū)域的存儲器柵電極MGE被去除一部分。在該情況下，能夠用作存儲器單元的區(qū)域變小，所以無法得到作為非易失性存儲元件的期望的性能，產(chǎn)生半導體裝置的可靠性降低的問題。
[0154]在圖2所示那樣的活性區(qū)域中，選擇柵電極CGl的上表面被帽絕緣膜CAl覆蓋，所以即使存儲器柵電極MGl的上表面的硅化物層SI形成于比ONO膜CS高的位置，也能夠防止存儲器柵電極MGl與選擇柵電極CGl短路。但是，為了對選擇柵電極CGl進行供電，有時需要在某一個區(qū)域中使選擇柵電極CGl的上表面從帽絕緣膜CAl露出。在該情況下，產(chǎn)生如果如圖62以及圖63所示的上述比較例那樣，使第I方向上的選擇柵電極CGE的端部從帽絕緣膜CAE露出，則在分流部CSE和存儲器柵電極MGE鄰接了時，引起短路的問題。[0155]另外，如圖1所示，在第I方向上使選擇柵電極CGl分離，如圖62所示，在選擇柵電極CGE的端部中設置分流部CSE的目的在于，極力減小排列了多個存儲器單元的布局，緊密地配置半導體元件。另外，能夠在作為通過使選擇柵電極CGl切斷而在其之間的區(qū)域中形成的存儲器柵電極MG2的供電區(qū)域的分流部中確保寬的面積，能夠得到擴大針對對存儲器柵電極MG2連接栓PM時的位置偏移的余量，進而防止由于位置偏移而栓PM與存儲器柵電極MG2的接觸面積減少所引起的電阻值的增加的效果。
[0156]例如，此處，能夠確保對二個存儲器柵電極MG2連接在第2方向上延伸的栓PM的區(qū)域。相對于此，在不使選擇柵電極CGl切斷而在第I方向上延伸的情況下，使布局成為最小，所以相比于圖1所示的構造，減小存儲器柵電極的分流部的面積。在該情況下，認為在供電區(qū)域Al中能夠對存儲器柵電極MG2連接在第I方向上延伸的栓PM的部位僅能夠確保一個部位。
[0157]另外，如圖62所示，在比較例中，使平面視圖中的栓PCE的形狀成為正方形、或者圓形形狀，使栓PCE的第I方向以及第2方向的寬度對齊。即，平面視圖中的栓PCE的形狀不是如例如長方形或者橢圓等那樣在I個方向上延伸的形狀。
[0158]如上所述，如果起因于選擇柵電極CGE的上表面從帽絕緣膜CAE露出的分流部CSE和存儲器柵電極MGE鄰接，選擇柵電極CGE以及存儲器柵電極MGE之間發(fā)生短路，則包括這些電極的存儲器單元無法正常地動作，所以半導體裝置的可靠性降低。
[0159]相對于此，在作為本實施方式的半導體裝置的分裂柵極構造的MONOS存儲器中，如圖1所示，通過使帽絕緣膜CAl進一步延伸至選擇柵電極CGl的端部，在平面視圖中，在選擇柵電極CGl的第I側壁側的分流部CS1、與選擇柵電極CGl的第2側壁側的存儲器柵電極MGl之間介有帽絕緣膜CAl。
[0160]即，相比于選擇柵電極CGl被帽絕緣膜CAl覆蓋的區(qū)域、與選擇柵電極CGl的上表面從帽絕緣膜CAl露出的區(qū)域、即分流部CSl的邊界，更靠近第2側壁側、即帽絕緣膜CAl偵牝使存儲器柵電極MGl終止，從而防止存儲器柵電極MGl和分流部CSl鄰接。SP，在第I方向上，存儲器柵電極MGl相比于上述邊界，更靠近活性區(qū)域側、即源極區(qū)域側終止。
[0161]另外，換言之，在第I方向上延伸的存儲器柵電極MGl在平面視圖中在與帽絕緣膜CAl鄰接的部位終止。即，存儲器柵電極MGl相比于上述邊界并未繞到分流部CSl偵U。
[0162]另外，換言之，存儲器柵電極MGl僅與包括選擇柵電極CGl以及帽絕緣膜CAl的層疊膜的側壁鄰接，在與該側壁鄰接的區(qū)域終止。
[0163]此處，在本實施方式中，使帽絕緣膜CAl的第I方向上的端部比上述比較例更延伸，在第2方向上排列配置了分流部CSl和帽絕緣膜CA1。另外，通過使帽絕緣膜CAl的第I方向上的端部延伸，到達至選擇柵電極CGl的第I方向的最端部的正上方。即，在第I方向上，帽絕緣膜CAl延伸至選擇柵電極CGl的端部的邊、且達到沿著第2方向的邊的正上方的部位。通過這樣使帽絕緣膜CAl延伸，能夠使與選擇柵電極CGl的第2側壁鄰接的存儲器柵電極MGl更可靠地相對分流部CSl絕緣。
[0164]如上所述，在分流部CSl中從帽絕緣膜CAl露出的選擇柵電極CGl、與和選擇柵電極CGl鄰接的存儲器柵電極MGl之間，形成在平面視圖中介有帽絕緣膜CAl的圖案，從而能夠防止選擇柵電極CGl以及存儲器柵電極MGl之間發(fā)生短路。由此，能夠提高半導體裝置的可靠性。[0165]此處，相比于上述比較例，第2方向上的分流部CSl的寬度變窄，所以如果如圖62所示在想要使剖面面積小的栓PCE與圖1所示的分流部CSl連接時在栓PCE的形成位置中產(chǎn)生了偏移，則有時無法使栓PCE與分流部CSl連接。另外，如果在分流部CSl與栓PCE之間在對位中產(chǎn)生了偏移，則有針對分流部CSE的栓PCE的接觸面積縮小，接觸電阻增大的危險。因此，在本實施方式中，如圖1所示，使栓PC成為在第2方向上延伸的長方形或者橢圓狀的形狀。
[0166]因此，即使設為通過使帽絕緣膜CAl延伸而第2方向上的分流部CSl的寬度變窄，也能夠確保分流部CSl至栓PC之間的期望的接觸面積，能夠可靠地使栓PC與選擇柵電極CGl的上表面連接。這樣，能夠擴大圖案以及栓的形成工序中的針對對準偏移的余量，所以半導體裝置的制造變得容易，并且，能夠提高半導體裝置的可靠性。另外，通過使栓PC的第2方向的長度延伸，而使分流部CSl中的選擇柵電極CGl的第2方向上的圖案的寬度不延伸也可，所以能夠防止在第2方向上選擇柵電極CGl的布局變大。由此，能夠使半導體裝置的微細化變得容易。
[0167]另外，如圖1所示，在本實施方式中，在第2方向上使帽絕緣膜CAl延伸至與分流部CSl鄰接的區(qū)域。作為為了在平面視圖中不使存儲器柵電極MGl與分流部CSl鄰接而在與帽絕緣膜CAl鄰接的區(qū)域中使存儲器柵電極MGl終止的構造，還考慮如下那樣的構造。即，考慮了與圖62所示的比較例的帽絕緣膜CAE同樣地，在第I方向上比選擇柵電極CGl更短地形成帽絕緣膜CA1，進而在同一方向上比帽絕緣膜CAl更短地形成存儲器柵電極MGl。
[0168]在該情況下，使存儲器柵電極MGl終止的位置一定比分流部CSl更處于活性區(qū)域BI偵彳。因此，為了不會由于將存儲器柵電極MGl去除一部分時的蝕刻量的偏差而去除活性區(qū)域的存儲器柵電極MG1，必須在分流部CSl與活性區(qū)域BI之間設置某種程度的距離。因此，產(chǎn)生第I方向上的MONOS存儲器的柵電極的圖案變長，在半導體基板上MONOS存儲器所占的面積變大，半導體裝置的微細化變得困難的問題。
[0169]相對于此，在本實施方式中，通過使帽絕緣膜CAl在第2方向上延伸至與分流部CSl鄰接的區(qū)域，能夠使存儲器柵電極MGl在比分流部CSl更近的部位終止。因此，即使未在分流部CSl與活性區(qū)域BI之間設置距離來確保余量，也能夠在作為非活性區(qū)域的供電區(qū)域Al內(nèi)使存儲器柵電極MGl在與帽絕緣膜CAl鄰接的位置終止。由此，能夠容易地實現(xiàn)防止半導體裝置的面積增大、并且防止由于活性區(qū)域BI的存儲器柵電極MGl被去除而半導體裝置的可靠性降低。
[0170]接下來，使用圖6?圖32，按照工序順序，說明具有本實施方式的非易失性存儲器單元的半導體裝置的制造方法。圖7?圖9、圖11、圖14、圖16、圖19?圖30以及圖32是半導體裝置的制造工序中的存儲器區(qū)域Cl、電容元件區(qū)域E1、供電區(qū)域F1、低壓系nMIS區(qū)域G1、低壓系pMIS區(qū)域H1、高壓系nMIS區(qū)域Il以及高壓系pMIS區(qū)域Jl的主要部分剖面圖。存儲器區(qū)域Cl是與圖2對應的位置的剖面圖，供電區(qū)域Fl是與圖5的選擇柵電極CGl的分流部CSl對應的位置的剖面圖。低壓系nMIS區(qū)域G1、低壓系pMIS區(qū)域H1、高壓系nMIS區(qū)域Il以及高壓系pMIS區(qū)域Jl分別是周邊電路區(qū)域的一部分的區(qū)域。
[0171]另外，圖6、圖10、圖12、圖13、圖15、圖17、圖18以及圖31是制造工序中的本實施方式的半導體裝置的主要部分平面圖。另外，在圖6以后的平面圖中，附加陰影來表示了在選擇柵電極上形成的帽絕緣膜等絕緣膜。[0172]首先，如圖6以及圖7所示，在作為稱為半導體晶片的平面大致圓形形狀的半導體的薄板的半導體基板SB的主面中，形成例如槽型的元件分離區(qū)域STI以及以被其包圍的方式配置的活性區(qū)域BI等。即，在半導體基板SB的規(guī)定的部位形成了分離槽之后，在半導體基板SB的主面上，堆積例如氧化硅等絕緣膜，進而以使該絕緣膜僅殘留在分離槽內(nèi)的方式，通過CMP (Chemical Mechanical Polishing,化學機械拋光)法等對絕緣膜進行研磨，從而在分離槽內(nèi)埋入絕緣膜。這樣，形成元件分離區(qū)域STI。該元件分離區(qū)域STI還形成于供電區(qū)域以及電容元件區(qū)域的半導體基板SB。
[0173]如圖6所示，供電區(qū)域Al的半導體基板(未圖示)的上表面被元件分離區(qū)域STI覆蓋，其他區(qū)域成為活性區(qū)域BI。
[0174]接下來，如圖8所示，通過向周邊電路區(qū)域的半導體基板SB選擇性地離子注入η型雜質，形成埋入η阱NISO。接下來，通過向存儲器區(qū)域Cl以及高壓系nMIS區(qū)域Il的半導體基板SB選擇性地離子注入P型雜質，形成P阱HPW，通過向高壓系pMIS區(qū)域Jl的半導體基板SB選擇性地離子注入η型雜質，形成η阱HNW。同樣地，通過向低壓系nMIS區(qū)域Gl的半導體基板SB選擇性地離子注入P型雜質，形成P阱PW，通過向低壓系pMIS區(qū)域Hl的半導體基板SB選擇性地離子注入η型雜質，形成η阱NW。
[0175]接下來，向存儲器區(qū)域的半導體基板SB選擇性地離子注入P型雜質、例如B (硼)。由此，在存儲器區(qū)域的半導體基板SB中，形成選擇用nMISQCl、QC2 (參照圖2)的溝道形成用的P型的半導體區(qū)域P1。同樣地，向周邊電路區(qū)域的低壓系nMIS區(qū)域G1、低壓系pMIS區(qū)域Hl、高壓系nMIS區(qū)域Il以及高壓系pMIS區(qū)域Jl各自的半導體基板SB離子注入規(guī)定的雜質。由此，在周邊電路區(qū)域的低壓系nMIS區(qū)域G1、低壓系pMIS區(qū)域H1、高壓系nMIS區(qū)域Il以及高壓系PMIS區(qū)域Jl各自的半導體基板SB中形成溝道形成用的半導體區(qū)域DC。
[0176]接下來，通過對半導體基板SB實施氧化處理，在半導體基板SB的主面中，形成由例如氧化硅構成的厚度20nm程度的柵極絕緣膜GFA。接下來，在去除了存儲器區(qū)域Cl、低壓系nMIS區(qū)域Gl以及低壓系pMIS區(qū)域Hl的柵極絕緣膜GFA之后，對半導體基板SB實施氧化處理。由此，在存儲器區(qū)域Cl的半導體基板SB的主面中，形成由例如氧化硅構成的厚度I?5nm程度的柵極絕緣膜GF，同時，在低壓系nMIS區(qū)域Gl以及低壓系pMIS區(qū)域Hl的半導體基板SB的主面中，形成由例如氧化硅構成的厚度I?5nm程度的柵極絕緣膜GF。
[0177]接下來，如圖9所示，在半導體基板SB的主面上，通過CVD (Chemical VaporDeposition，化學氣相沉積)法堆積了由例如非晶硅構成的導電膜PSl之后，向存儲器區(qū)域Cl、電容元件區(qū)域El以及供電區(qū)域Fl的導電膜PSl通過離子注入法等導入η型雜質，從而形成η型的導電膜PS2。導電膜PS2的厚度是例如140nm程度。
[0178]接下來，在導電膜PSl上以及導電膜PS2上通過CVD法堆積絕緣膜(未圖示)以及絕緣膜CAP。在導電膜PSl以及導電膜PS2與絕緣膜CAP之間形成的該絕緣膜(未圖示)由例如氧化硅膜構成，是成為圖2所示的絕緣膜OX的膜。絕緣膜CAP是例如氮化硅、氧化硅、含氮的氧化硅、碳化硅，其厚度是例如50nm。
[0179]接下來，如圖10以及圖11所示，通過光刻技術以及干蝕刻技術，依次對存儲器區(qū)域Cl、電容元件區(qū)域E1、供電區(qū)域Dl以及供電區(qū)域Fl的絕緣膜CAP以及導電膜PS2進行構圖。由此，如圖11所示，在存儲器區(qū)域Cl、供電區(qū)域Dl以及供電區(qū)域Fl中，分別形成由導電膜PS2構成的選擇用nMISQCl、QC2 (參照圖2)的選擇柵電極CG1、CG2。另外，在供電區(qū)域Fl中，未示出選擇柵電極CG2。存儲器區(qū)域Cl的選擇柵電極CG1、CG2的柵極長是例如IOOnm程度。同時，在電容元件區(qū)域El中形成由導電膜PS2構成的下部電極PS3。
[0180]如圖10所示，在半導體基板(未圖示)上，形成包括選擇柵電極CGl以及覆蓋選擇柵電極CGl的上表面的絕緣膜CAP的層疊膜、包括選擇柵電極CG2以及覆蓋選擇柵電極CG2的上表面的絕緣膜CAP的層疊膜、和選擇柵電極FC以及覆蓋選擇柵電極FC的上表面的絕緣膜CAP。選擇柵電極CG1、CG2以及FC各自的上表面都全部被絕緣膜CAP覆蓋，所以在圖10中，未示出選擇柵電極CG1、CG2以及FC，示出其上的絕緣膜CAP的形狀。選擇柵電極CG1、CG2以及FC、和它們的正上方的絕緣膜CAP在平面視圖中具有相同的圖案。
[0181]選擇柵電極CG1、CG2具有在第I方向上延伸的圖案。在第2方向上交替配置了多個選擇柵電極CGl、CG2，在第I方向上排列配置了多個選擇柵電極CGl。即，選擇柵電極CGl在元件分離區(qū)域STI上被中途切斷。在第I方向上延伸的選擇柵電極CGl具有在第I方向上延伸的第I側壁、和其相反側的第2側壁，在第I方向上延伸的選擇柵電極CG2具有在第I方向上延伸的第3側壁、和其相反側的第4側壁。
[0182]在選擇柵電極CGl的第I側壁側配置的選擇柵電極CG2的第3側壁和該選擇柵電極CGl的第I側壁相對。另外，在該選擇柵電極CGl的第2側壁側配置的選擇柵電極CG2的第4側壁和該選擇柵電極CGl的第2側壁相對。
[0183]此處，在與選擇柵電極CG2的第4側壁側鄰接的區(qū)域中，形成由與選擇柵電極CGl、CG2同層的導體膜構成的選擇柵電極FC。選擇柵電極FC未與選擇柵電極CG1、CG2連接，相對選擇柵電極CG1、CG2電氣地絕緣。
[0184]接下來，如圖12所示，形成覆蓋存儲器區(qū)域Cl (參照圖11)的活性區(qū)域B1、并且覆蓋存儲器區(qū)域的供電區(qū)域Al的一部分的抗蝕劑圖案RP1?？刮g劑圖案RPl是為了在供電區(qū)域Al中通過蝕刻去除選擇柵電極CG1、CG2各自的上方的絕緣膜CAP的一部分而設置的掩模圖案。在圖中，用虛線表示被抗蝕劑圖案PRl覆蓋的區(qū)域的圖案的輪廓。關于抗蝕劑圖案RP1，使第I方向中的選擇柵電極CGl的端部之上的絕緣膜CAP、和向選擇柵電極CG2的第3側壁側突出的圖案之上的絕緣膜CAP露出。此時，抗蝕劑圖案RPl在選擇柵電極CGl的端部中，覆蓋與第2側壁側鄰接的區(qū)域，使相反側的第I側壁側的區(qū)域露出。
[0185]接下來，如圖13以及圖14所示，通過將抗蝕劑圖案RPl (參照圖12)用作掩模的蝕刻，去除供電區(qū)域Fl的分流區(qū)域的一部分、電容元件區(qū)域El以及周邊電路區(qū)域的絕緣膜CAP。之后，去除抗蝕劑圖案RP1(參照圖12)。在圖13中，分別附加陰影而表示了供電區(qū)域Fl (參照圖14)的選擇柵電極CGl、CG2以及FC上殘留的帽絕緣膜CAl、CA2以及CAF。此處，在周邊電路區(qū)域中，需要在后面的工序中形成的低壓系nMIS、低壓系pMIS、高壓系nMIS以及高壓系PMIS各自的柵電極上形成硅化物層。因此，需要在該工序中去除周邊電路區(qū)域的絕緣膜CAP。
[0186]另外，如果在圖14所示的電容元件區(qū)域El中，使絕緣膜CAP殘留，則下部電極PS3與在后面的工序中形成的上部電極之間的電介質膜變得過厚，電容值減少。因此，需要在該工序中去除電容元件區(qū)域El的絕緣膜CAP。另一方面，在供電區(qū)域Dl中，使絕緣膜CAP殘留。其原因為，如果去除絕緣膜CAP，則在后面的工序中在選擇柵電極FC上形成硅化物層。供電區(qū)域Dl是形成向在后面的工序中形成的存儲器柵電極MG2進行供電的供電部的區(qū)域，所以選擇柵極FC上的硅化物層變得不需要。因此，為了防止形成不需要的硅化物層，優(yōu)選使絕緣膜CAP殘留。另外，通過該工序，在選擇柵電極CGl上以及選擇柵電極CG2上形成帽絕緣膜CAl以及CG2。
[0187]另外，在圖14中，在供電區(qū)域Fl中，僅示出了選擇柵電極CGl上的帽絕緣膜CA1。在供電區(qū)域Fl中，帽絕緣膜CAl僅覆蓋選擇柵電極CGl的第I側壁的相反側的第2側壁側的上表面，選擇柵電極CGl的第I側壁側的上表面從帽絕緣膜CAl露出。另外，在該工序中，在圖11所示的絕緣膜CAP、與其下的選擇柵電極CG1、CG2、下部電極PS3以及導電膜PSl的之間形成的絕緣膜(未圖示)也被去除一部分。由此，使選擇柵電極CGl、CG2各自的上表面的一部分、和下部電極PS3以及導電膜PSl各自的上表面露出。
[0188]接下來，將帽絕緣膜CA1、CA2、選擇柵電極CG1、CG2、以及抗蝕劑圖案RPl (參照圖12)作為掩模，向存儲器區(qū)域Cl的半導體基板SB的主面離子注入η型雜質、例如As (砷)或者P (磷)，從而形成存儲器用nMISQMl (參照圖2)的溝道形成用的η型的半導體區(qū)域HL。
[0189]如圖13所示，選擇柵電極CGl的第I方向上的端部處于供電區(qū)域Al，選擇柵電極CG2被配置成將供電區(qū)域Al橫切。在選擇柵電極CGl的第I方向上的端部中，形成用于連接接觸栓的寬度寬的區(qū)域且是從帽絕緣膜CAl露出的區(qū)域、即分流部CS1。
[0190]其原因為，如使用圖12說明那樣，抗蝕劑圖案RPl在選擇柵電極CGl的端部中，覆蓋與第2側壁側鄰接的區(qū)域，在使相反側的第I側壁側的區(qū)域露出的狀態(tài)下進行蝕刻，從而沿著第2側壁的區(qū)域的帽絕緣膜CAl不會被去除而殘留。另外，分流部CSl被形成為從第I側壁在第2方向上向與第2側壁側相反的方向突出。
[0191]在圖14所示的供電區(qū)域Fl中，示出了將包括分流部CSl以及一部分的帽絕緣膜CAl的區(qū)域沿著第2方向切斷了的剖面。通過使用圖14說明的工序，在選擇柵電極CGl上，形成使分流部CSl露出的帽絕緣膜CAl。
[0192]如圖13所示，帽絕緣膜CAl的一部分覆蓋相對分流部CSl位于第2側壁側的選擇柵電極CGl的上表面。S卩，第I方向上的選擇柵電極CGl的端部的上表面、且與第2側壁鄰接的區(qū)域被在第I方向上延伸而連續(xù)地形成的帽絕緣膜CAl覆蓋。
[0193]另外，選擇柵電極CG2在第I方向上未被切斷，選擇柵電極CG2上的帽絕緣膜CA2沿著選擇柵電極CG2的上表面在第I方向上延伸。在供電區(qū)域Al中，選擇柵電極CG2的一部分構成了選擇柵電極CG2的側壁、且是在第I方向上延伸的第3側壁以及第4側壁中的從第3側壁向第2方向突出的部分、即分流部CS2。分流部CS2的上表面從帽絕緣膜CA2露出。
[0194]接下來，如圖15以及圖16所示，在半導體基板SB的主面上，依次形成例如由氧化硅構成的絕緣膜XB、由氮化硅構成的電荷積蓄層CSL以及由氧化硅構成的絕緣膜XT。能夠例示絕緣膜XB通過例如熱氧化法或者ISSG氧化法形成，其厚度是例如I?IOnm程度，電荷積蓄層CSL通過CVD法形成，其厚度是例如5?20nm程度，絕緣膜XT通過例如CVD法或者ISSG氧化法形成，其厚度是例如4?15nm程度。另外，絕緣膜XB、XT也可以由含氮的氧化硅形成。絕緣膜XB、電荷積蓄層CSL以及絕緣膜XT構成ONO膜CS。
[0195]接下來，在圖16所示的半導體基板SB的主面上，堆積由低電阻多晶硅構成的存儲器柵極形成用的導電膜。該導電膜通過CVD法形成，其厚度是例如50?IOOnm程度。接下來，通過光刻技術以及干蝕刻技術，用各向異性的干蝕刻法對該導電膜進行深蝕刻。
[0196]由此，在存儲器區(qū)域Cl、供電區(qū)域Dl以及供電區(qū)域Fl中，在包括帽絕緣膜CAl以及選擇柵電極CGl的層疊膜、包括帽絕緣膜CA2以及選擇柵電極CG2的層疊膜、和包括帽絕緣膜CAF以及選擇柵電極FC的層疊膜各自的兩側面，隔著ONO膜CS形成由該導電膜構成的側墻S2。同時，在電容元件區(qū)域El中，將抗蝕劑圖案RP2作為掩模以覆蓋下部電極PS3的方式形成上部電極PS4。另外，在圖16的供電區(qū)域Dl中，僅表示了由包括帽絕緣膜CAF以及選擇柵電極FC的層疊膜構成的圖案的一個側壁，另一個側壁以及與該側壁鄰接的ONO膜CS以及側墻S2未圖示。
[0197]另外，雖然未圖示，但在選擇柵電極CGl的分流部CSl的正上方的區(qū)域且是與帽絕緣膜CAl的側壁鄰接的區(qū)域、以及選擇柵電極CG2的分流部CS2的正上方的區(qū)域且是與帽絕緣膜CA2的側壁鄰接的區(qū)域中，也形成了 ONO膜CS以及側墻S2。
[0198]此時，與包括供電區(qū)域Fl的選擇柵電極CGl的第2側壁的側壁、且是與具有選擇柵電極CGl以及選擇柵電極CGl上的帽絕緣膜CAl的層疊膜的側壁鄰接地形成的側墻S2相比于與選擇柵電極CGl的第I側壁鄰接地形成的側墻S2的上表面的高度更高。另外，與選擇柵電極CGl上的帽絕緣膜CAl的側壁鄰接地，在選擇柵電極CGl的上表面的正上方也形成側墻S2。
[0199]如圖15所示，在該工序中，在包括選擇柵電極CGl、CG2以及FC和帽絕緣膜CAl、CA2以及CAF的圖案的側壁中形成了 ONO膜CS以及側墻S2。由此，包括選擇柵電極CG1、CG2以及FC和帽絕緣膜CA1、CA2以及CAF的圖案的周圍在平面視圖中隔著ONO膜CS被側墻S2包圍。
[0200]另外，在圖15中，示出了與分流部CSl的第I側壁鄰接地形成的側墻S2、以及與和該第I側壁相對的選擇柵電極CG2的第3側壁鄰接地形成的側墻S2成為一體的構造。相對于此，在圖16的供電區(qū)域Fl中主要表示包括分流部CSl的選擇柵電極CG1，相鄰的選擇柵電極CG2的圖示省略，所以圖示為在分流部CSl的第I側壁形成的側墻S2不與在相對的側壁形成的側墻S2相接。
[0201]接下來，如圖17所示，在供電區(qū)域Al以及活性區(qū)域BI中，覆蓋選擇柵電極CG1、CG2的一部分以及選擇柵電極FC，形成覆蓋側墻S2的一部分的抗蝕劑圖案RP3?？刮g劑圖案RP3使與選擇柵電極CGl的第I側壁鄰接的區(qū)域露出，覆蓋與選擇柵電極CGl的第2側壁鄰接的區(qū)域。同樣地，抗蝕劑圖案RP3使與選擇柵電極CG2的第3側壁鄰接的區(qū)域露出，覆蓋與選擇柵電極CG2的第4側壁鄰接的區(qū)域。
[0202]由此，沿著第I側壁以及第3側壁的側墻S2從抗蝕劑圖案RP3露出，沿著第2側壁、第4側壁以及選擇柵電極FC的側壁的側墻S2被抗蝕劑圖案RP3?？刮g劑圖案RP3是為了在后面的工序中，通過各向同性蝕刻去除側墻S2的一部分而設置的掩模圖案。在圖中，用虛線表示被抗蝕劑圖案PR3覆蓋的區(qū)域的圖案的輪廓。
[0203]此時，優(yōu)選與分流部CSl鄰接的側墻S2從抗蝕劑圖案RP3完全露出。其原因為，在使用圖18以及圖19說明的后面的工序中通過蝕刻去除側墻S2的一部分時，防止與分流部CSl鄰接的側墻S2殘留。另外，在該蝕刻工序中，使用各向同性蝕刻，所以利用蝕刻時間的長度，即使分流部CSl的一部分被抗蝕劑圖案RP3覆蓋，也能夠將與分流部CSl鄰接的側墻S2全部去除。
[0204]另外，即使是分流部CSl的附近的側墻S2，在平面視圖中針對分流部CSl隔著帽絕緣膜CAl形成的側墻S2也可以不被抗蝕劑圖案RP3覆蓋，也可以在之后的蝕刻工序中不去除而殘留。
[0205]接下來，如圖18以及圖19所示，將抗蝕劑圖案RP3 (參照圖17)作為掩模，通過濕蝕刻等各向同性蝕刻去除從該掩模露出的側墻S2。之后，去除抗蝕劑圖案RP3。由此，在圖19所示的存儲器區(qū)域Cl以及供電區(qū)域Fl中，僅在由帽絕緣膜CAl以及選擇用nMISQCl(參照圖2)的選擇柵電極CGl構成的層疊膜的單側面、即第2側壁中形成存儲器用nMISQMl(參照圖2)的存儲器柵電極MGl。
[0206]同樣地，在存儲器區(qū)域Cl中，僅在由帽絕緣膜CA2以及選擇用nMISQC2的選擇柵電極CG2構成的層疊膜的單側面、即第4側壁中形成存儲器用nMISQM2的存儲器柵電極MG2。即，存儲器柵電極MG1、MG2由側墻S2構成。存儲器柵電極MGl、MG2的柵極長分別是例如65nm程度。
[0207]此時，在供電區(qū)域Fl中，去除選擇柵電極CGl的第I側壁的側墻S2，并且去除形成于選擇柵電極CGl的正上方并與帽絕緣膜CAl的側壁鄰接地形成的側墻S2。
[0208]另外，在供電區(qū)域Dl中，存儲器柵電極MG2以包圍由帽絕緣膜CAF以及選擇柵電極FC構成的層疊膜的方式殘留。另外，在圖19的供電區(qū)域Dl中，僅表示了由包括帽絕緣膜CAF以及選擇柵電極FC的層疊膜構成的圖案的、第I方向上的一個側壁，另一個側壁以及與該側壁鄰接的ONO膜CS以及存儲器柵電極MG2未圖示。
[0209]接下來，在存儲器區(qū)域Cl中，對由帽絕緣膜CAl以及選擇柵電極CGl構成的層疊膜與存儲器柵電極MGl之間、以及半導體基板SB與存儲器柵電極MGl之間的區(qū)域以外的ONO膜CS選擇性地進行蝕刻而去除。另外，在存儲器區(qū)域Cl中，對由帽絕緣膜CA2以及選擇柵電極CG2構成的層疊膜與存儲器柵電極MG2之間、以及半導體基板SB與存儲器柵電極MG2之間的區(qū)域以外的ONO膜CS選擇性地進行蝕刻而去除。
[0210]同樣地，在電容元件區(qū)域El中，使下部電極PS3與上部電極PS4之間的ONO膜CS殘留，在供電區(qū)域Fl中，使選擇柵電極CGl與存儲器柵電極MGl之間、以及元件分離區(qū)域STI與存儲器柵電極MGl之間的ONO膜CS殘留，對其他區(qū)域的ONO膜CS選擇性地進行蝕刻而去除。
[0211]在存儲器區(qū)域Cl中，在由帽絕緣膜CAl以及選擇柵電極CGl構成的層疊膜的兩側面中隔著ONO膜CS形成側墻狀的存儲器柵電極MGl。因此，存儲器柵電極MGl距半導體基板SB的主面的高度比選擇柵電極CGl距半導體基板SB的主面的高度更高、并且與帽絕緣膜CAl的高度相同或者比其更低地形成。其在供電區(qū)域Fl中也是同樣的。另外，同樣地，存儲器柵電極MG2距半導體基板SB的主面的高度比選擇柵電極CG2距半導體基板SB的主面的高度更高、并且與帽絕緣膜CA2的高度相同或者比其更低地形成。
[0212]另外，ONO膜CS形成于由帽絕緣膜CAl以及選擇柵電極CGl構成的層疊膜與存儲器柵電極MGl之間，所以ONO膜CS的高度比選擇柵電極CGl距半導體基板SB的主面的高度更高地形成。其在選擇柵電極CG2的側壁中形成的ONO膜CS也是同樣的。
[0213]在電容元件區(qū)域El中，將ONO膜CS作為電容絕緣膜、即電介體膜，形成由下部電極PS3和上部電極PS4構成的電容元件，該下部電極PS3由與選擇用nMISQCl、QC2(參照圖2)的選擇柵電極CG1、CG2相同的層的導電膜構成，該上部電極PS4由與存儲器用nMISQMl、QM2 (參照圖2)的存儲器柵電極MG1、MG2相同的層的導電膜構成。電容元件構成在輸出例如比輸入電壓高的電壓的電源電路中使用的電荷泵電路。電荷泵電路能夠通過使用開關等切換多個電容元件的連接狀態(tài)使電壓上升。
[0214]另外，電容元件形成于在半導體基板SB形成的元件分離區(qū)域STI上，由基板部分和下部電極PS3構成的寄生電容小到可忽略的程度，所以能夠穩(wěn)定地進行上述動作。進而，即使在后面的工序中形成的達到上部電極PS4的接觸孔的位置以及達到下部電極PS3的接觸孔的位置由于光掩模偏移等而發(fā)生了偏移，由于在元件分離區(qū)域STI上偏移，所以布線和半導體基板SB也不會經(jīng)由接觸孔發(fā)生短路。
[0215]在上述側墻S2的蝕刻工序中，如圖18所示，僅在選擇柵電極CGl的第2側壁側形成存儲器柵電極MGl，第I側壁側的側墻S2去除。同樣地，僅在選擇柵電極CG2的第4側壁側形成存儲器柵電極MG2，第3側壁側的側墻S2去除。
[0216]此處，在圖17中從抗蝕劑圖案RP3露出的側墻S2被去除。另外，蝕刻是各向同性蝕刻，所以即使是被抗蝕劑圖案RP3覆蓋的區(qū)域的側墻S2，也能夠以由從抗蝕劑圖案RP3露出的區(qū)域側挖入的方式進行蝕刻、去除。即，通過利用了蝕刻的各向同性的側面蝕刻來去除側墻S2的一部分。
[0217]如圖18所示，相比于選擇柵電極CGl被帽絕緣膜CAl覆蓋的區(qū)域、與選擇柵電極CGl的上表面從帽絕緣膜CAl露出的區(qū)域、即分流部CSl的邊界，更靠近第2側壁側使存儲器柵電極MGl終止。由此，成為在存儲器柵電極MGl、與和該存儲器柵電極MGl鄰接的選擇柵電極CGl的分流部CSl之間形成了帽絕緣膜CAl的構造。另外，通過去除選擇柵電極CG2的第3側壁側的側墻S2，成為在與選擇柵電極CG2鄰接的存儲器柵電極MG2、與該選擇柵電極CG2的分流部CS2之間形成了帽絕緣膜CA2的構造。
[0218]另外，選擇柵電極FC在平面視圖中被ONO膜CS以及存儲器柵電極MG2包圍。與選擇柵電極FC鄰接的區(qū)域的存儲器柵電極MG2被用作存儲器柵電極MG2的供電部。
[0219]另外，如上所述，在將存儲器柵電極MGl去除一部分時，使選擇柵電極CGl的第I偵_側露出，使用覆蓋第2側壁側的抗蝕劑圖案來進行各向同性蝕亥IJ。因此，在該蝕刻工序中，針對存儲器柵電極MG1，以繞到在第I方向上的選擇柵電極CGl的端部的周圍的方式，從上述第I側壁側向第2側壁側去除。
[0220]接下來，如圖20所示，向周邊電路區(qū)域的低壓系nMIS區(qū)域Gl以及高壓系nMIS區(qū)域Il的導電膜PS1，通過離子注入法等導入η型雜質，從而形成η型的導電膜PS5。另外，向周邊電路區(qū)域的低壓系PMIS區(qū)域Hl以及高壓系pMIS區(qū)域Jl的導電膜PSl，通過離子注入法等導入P型雜質，從而形成P型的導電膜PS6。
[0221]接下來，如圖21所示，通過光刻技術以及干蝕刻技術對周邊電路區(qū)域的導電膜PS5、PS6進行構圖，從而形成由導電膜PS5構成的低壓系nMIS的柵電極GEl、由導電膜PS6構成的低壓系PMIS的柵電極GE2、由導電膜PS5構成的高壓系nMIS的柵電極GE3以及由導電膜PS6構成的高壓系pMIS的柵電極GE4?；钚詤^(qū)域中的低壓系nMIS的柵電極GEl以及低壓系pMIS的柵電極GE2的柵極長是例如IOOnm程度，高壓系nMIS的柵電極GE3以及高壓系pMIS的柵電極GE4的柵極長是例如400nm程度。
[0222]接下來，在周邊電路區(qū)域的高壓系nMIS區(qū)域Il的半導體基板SB的主面，將抗蝕劑圖案作為掩模，向半導體基板SB的主面離子注入η型雜質、例如As (砷),從而在周邊電路區(qū)域的高壓系nMIS區(qū)域Il的半導體基板SB的主面相對柵電極GE3自調整地形成n_型的半導體區(qū)域X3。同樣地，在周邊電路區(qū)域的高壓系pMIS區(qū)域Jl的半導體基板SB的主面，將抗蝕劑圖案作為掩模，向半導體基板SB的主面離子注入P型雜質、例如氟化硼，從而在周邊電路區(qū)域的高壓系PMIS區(qū)域Jl的半導體基板SB的主面相對柵電極GE4自調整地形成p—型的半導體區(qū)域X4。
[0223]接下來，如圖22所示，在半導體基板SB的主面上，通過CVD法堆積了由例如氧化硅構成的厚度1nm程度的絕緣膜之后，通過各向異性的干蝕刻法對該絕緣膜進行深蝕刻。由此，在存儲器區(qū)域Cl以及供電區(qū)域Fl中，在與由帽絕緣膜CAl以及選擇柵電極CGl構成的層疊膜的存儲器柵電極MGl相反一側的側面以及存儲器柵電極MGl的側面形成側墻SW。同樣地，在存儲器區(qū)域Cl中，在與由帽絕緣膜CA2以及選擇柵電極CG2構成的層疊膜的存儲器柵電極MG2相反一側的側面以及存儲器柵電極MG2的側面形成側墻OS。
[0224]在電容元件區(qū)域El中，在上部電極PS4的側面，在周邊電路區(qū)域中，在低壓系nMIS的柵電極GE1、低壓系pMIS的柵電極GE2、高壓系nMIS的柵電極GE3以及高壓系pMIS的柵電極GE4的兩側面分別形成側墻OS。側墻OS的隔板長是例如6nm程度。
[0225]通過形成該側墻OS，在后述周邊電路區(qū)域的低壓系nMIS區(qū)域Gl形成n_型的半導體區(qū)域的工序以及在低壓系PMIS區(qū)域Hl形成P—型的半導體區(qū)域的工序中，η—型的半導體區(qū)域以及Ρ _型的半導體區(qū)域的有效溝道長變大，能夠抑制低壓系nMIS以及低壓系pMIS的短溝道效果。另外，在圖2中，未示出該側墻OS的形狀。
[0226]接下來，形成其端部位于存儲器區(qū)域Cl的選擇柵電極CGl的上表面、并覆蓋存儲器柵電極MGl側的選擇柵電極CGl的一部分以及存儲器柵電極MGl的抗蝕劑圖案RP4。另外，抗蝕劑圖案RP4的另一端部位于存儲器區(qū)域Cl的選擇柵電極CG2的上表面，覆蓋存儲器柵電極MG2側的選擇柵電極CG2的一部分。即，抗蝕劑圖案RP4是在活性區(qū)域中在選擇柵電極CG2的第I側壁與選擇柵電極CG2的第3側壁之間的區(qū)域開口、并覆蓋其他區(qū)域的圖案。
[0227]之后，將選擇柵電極CG1、CG2以及抗蝕劑圖案RP4作為掩模，向半導體基板SB的主面離子注入η型雜質、例如As (砷)，從而在半導體基板SB的主面相對選擇柵電極CG自調整地形成η_型的半導體區(qū)域EXD。
[0228]接下來，如圖23所示，在去除了抗蝕劑圖案RP4之后，形成其端部位于存儲器區(qū)域Cl的選擇柵電極CGl的上表面并覆蓋與存儲器柵電極MGl相反一側的選擇柵電極CGl的一部分的抗蝕劑圖案RP5。關于抗蝕劑圖案RP5，其端部位于存儲器區(qū)域Cl的選擇柵電極CG2的上表面、并覆蓋與存儲器柵電極MG2相反一側的選擇柵電極CG2的一部分。即，抗蝕劑圖案RP5使選擇柵電極CGl的第2側壁側、以及選擇柵電極CG2的第4側壁側的活性區(qū)域露出。
[0229]之后，將選擇柵電極CG1、CG2、存儲器柵電極MG1、MG2以及抗蝕劑圖案RP5作為掩模向半導體基板SB的主面離子注入η型雜質、例如As (砷)，從而在半導體基板SB的主面相對存儲器柵電極MG1、MG2自調整地形成η_型的半導體區(qū)域EXS。
[0230]此處，首先形成η_型的半導體區(qū)域EXD，之后形成η_型的半導體區(qū)域EXS，但也可以首先形成η_型的半導體區(qū)域EXS，之后形成η_型的半導體區(qū)域EXD。另外，也可以接著形成η_型的半導體區(qū)域EXD的η型雜質的離子注入，向半導體基板SB的主面離子注入ρ型雜質、例如B (硼)，以包圍ι 型的半導體區(qū)域EXD的下部的方式，形成ρ型的半導體區(qū)域。
[0231]接下來，如圖24所示，在周邊電路區(qū)域的低壓系nMIS區(qū)域Gl的半導體基板SB的主面中，將抗蝕劑圖案作為掩模，向半導體基板SB的主面離子注入η型雜質、例如As (砷)，從而在周邊電路區(qū)域的低壓系nMIS區(qū)域Gl的半導體基板SB的主面相對柵電極GEl自調整地形成η—型的半導體區(qū)域XI。同樣地，在周邊電路區(qū)域的低壓系pMIS區(qū)域Hl的半導體基板SB的主面中，將抗蝕劑圖案作為掩模，向半導體基板SB的主面離子注入ρ型雜質、例如氟化硼，從而在周邊電路區(qū)域的低壓系PMIS區(qū)域Hl的半導體基板SB的主面相對柵電極GE2自調整地形成p—型的半導體區(qū)域X2。
[0232]接下來，如圖25所示，在半導體基板SB的主面上，通過CVD法依次堆積例如氧化硅膜OB (參照圖2)以及氮化硅膜NT (參照圖2)，通過各向異性的干蝕刻法對它們進行深蝕亥IJ。由此，在存儲器區(qū)域Cl以及供電區(qū)域Fl中，在與由帽絕緣膜CAl以及選擇柵電極CGl構成的層疊膜的存儲器柵電極MGl相反一側的側面以及存儲器柵電極MGl的側面，形成由氧化硅膜OB以及氮化硅膜NT構成的側墻SW。同樣地，在存儲器區(qū)域Cl中，在與由帽絕緣膜CA2以及選擇柵電極CG2構成的層疊膜的存儲器柵電極MG2相反一側的側面以及存儲器柵電極MG2的側面，形成由氧化硅膜OB以及氮化硅膜NT構成的側墻SW。
[0233]同樣地，在電容元件區(qū)域El中，在上部電極PS4的側面形成側墻SW，在周邊電路區(qū)域中，在柵電極GEl?GE4的兩側面形成側墻SW。氧化硅膜OB的厚度是例如20nm程度，氮化硅膜NT的厚度是例如25nm程度。另外，此處，為了對圖易于理解，未具體示出氧化硅膜OB以及氮化硅膜NT各自的形狀，而示出了作為這些膜的層疊膜的側墻SW的形狀。
[0234]接下來，如圖26所示，在周邊電路區(qū)域的低壓系pMIS區(qū)域Hl以及高壓系pMIS區(qū)域Jl的半導體基板SB的主面中，將抗蝕劑圖案RP6作為掩模，向半導體基板SB的主面離子注入P型雜質、例如B (硼)，從而針對低壓系pMIS的柵電極GE2以及高壓系pMIS的柵電極GE4，自調整地形成ρ+型的半導體區(qū)域Y2。由此，形成由p_型的半導體區(qū)域X4和p+型的半導體區(qū)域Y2構成的高壓系pMIS的源極、漏極區(qū)域SD，形成由P—型的半導體區(qū)域X2和P+型的半導體區(qū)域Y2構成的低壓系pMIS的源極、漏極區(qū)域SD。
[0235]通過該工序，在低壓系pMIS區(qū)域Hl中，形成包括柵電極GE2以及源極、漏極區(qū)域SD的低壓系nMIS。另外，在高壓系pMIS區(qū)域Jl中，形成包括柵電極GE4以及源極、漏極區(qū)域SD的低壓系nMIS。
[0236]接下來，如圖27所示，在存儲器區(qū)域Cl、以及周邊電路區(qū)域的低壓系nMIS區(qū)域Gl以及高壓系nMIS區(qū)域11的半導體基板SB的主面中，將抗蝕劑圖案RP7作為掩模，向半導體基板SB的主面離子注入η型雜質、例如As (砷)或者P (磷)。由此，在存儲器區(qū)域Cl中，針對選擇柵電極CG1、CG2、存儲器柵電極MGl以及MG2，自調整地形成η+型的半導體區(qū)域DI，在周邊電路區(qū)域中，針對低壓系nMIS的柵電極GEl以及高壓系nMIS的柵電極GE3，自調整地形成n+型的半導體區(qū)域Yl。
[0237]由此，在存儲器區(qū)域Cl中，形成由n_型的半導體區(qū)域EXD以及n+型的半導體區(qū)域DI構成的漏極區(qū)域DR、由n_型的半導體區(qū)域EXS以及n+型的半導體區(qū)域DI構成的源極區(qū)域SR。另外，在周邊電路區(qū)域中，形成由n_型的半導體區(qū)域X3和η.型的半導體區(qū)域Yl構成的高壓系nMIS的源極、漏極區(qū)域SD，形成由η—型的半導體區(qū)域Xl和η.型的半導體區(qū)域Yl構成的低壓系nMIS的源極、漏極區(qū)域SD。
[0238]通過該工序，在存儲器區(qū)域Cl中，形成由選擇柵電極CG1、源極區(qū)域SR以及漏極區(qū)域DR構成的選擇用nMISQCl、和由選擇柵電極CG2、源極區(qū)域SR以及漏極區(qū)域DR構成的選擇用nMISQC2。另外，在存儲器區(qū)域Cl中，形成由存儲器柵電極MG1、源極區(qū)域SR以及漏極區(qū)域DR構成的存儲器用nMISQMl、和由存儲器柵電極MG2、源極區(qū)域SR以及漏極區(qū)域DR構成的存儲器用nMISQM2。選擇用nMISQCl以及存儲器用nMISQMl構成分裂柵極構造的MONOS存儲器的存儲器單元MCl，選擇用nMISQC2以及存儲器用nMISQM2構成分裂柵極構造的MONOS存儲器的存儲器單元MC2。
[0239]另外，在低壓系nMIS區(qū)域Gl中，形成包括柵電極GEl以及源極、漏極區(qū)域SD的低壓系nMIS。另外，在高壓系nMIS區(qū)域Il中，形成包括柵電極GE3以及源極、漏極區(qū)域SD的低壓系nMIS。
[0240]接下來，如圖28所示，在存儲器區(qū)域Cl中，在存儲器柵電極MGl、MG2、n+型的半導體區(qū)域DI各自的上表面形成硅化物層SI。另外，在供電區(qū)域Fl中，在存儲器柵電極MGl的上表面以及選擇柵電極CGl的上表面形成硅化物層SI。另外，在供電區(qū)域Dl中，在存儲器柵電極MG2的上表面形成硅化物層SI。在電容元件區(qū)域El中，在與側墻SW在平面上不重疊的區(qū)域中，在上部電極PS4的上表面、和在未圖示的區(qū)域中從上部電極PS4露出的下部電極PS3的上表面，形成硅化物層SI。
[0241]在周邊電路區(qū)域中，在低壓系nMIS的柵電極GEl的上表面以及n+型的半導體區(qū)域Yl的上表面、低壓系pMIS的柵電極GE2的上表面以及P+型的半導體區(qū)域Y2的上表面、高壓系nMIS的柵電極GE3的上表面以及n+型的半導體區(qū)域Yl的上表面、和高壓系pMIS的柵電極GE4的上表面以及ρ+型的半導體區(qū)域Y2的上表面形成硅化物層SI。硅化物層SI通過自對準娃化物技術(Salicide:Self Align silicide)工藝形成。作為娃化物層SI的材料，使用例如鎳硅化物或者鈷硅化物等。
[0242]通過形成硅化物層SI，能夠降低硅化物層S1、與在其上部形成的栓等的接觸電阻。另外，在存儲器區(qū)域Cl中，能夠降低存儲器柵電極MG1、MG2、源極區(qū)域SR以及漏極區(qū)域DR自身的電阻。進而，在周邊電路區(qū)域中，能夠降低低壓系nMIS的柵電極GE1、低壓系pMIS的柵電極GE2、高壓系nMIS的柵電極GE3以及高壓系pMIS的柵電極GE4自身的電阻以及源極、漏極區(qū)域SD自身的電阻。
[0243]接下來，如圖29所示，在半導體基板SB的主面上，作為絕緣膜，通過CVD法堆積氮化硅膜ES。該氮化硅膜ES在形成后述接觸孔時，作為蝕刻阻擋部發(fā)揮功能。
[0244]接下來，如圖30所示，作為絕緣膜，通過CVD法堆積氧化硅膜IF，形成由氮化硅膜ES以及氧化硅膜IF構成的層間絕緣膜IL。
[0245]接下來，如圖31以及圖32所示，在存儲器區(qū)域Cl中，在層間絕緣膜IL中形成到達漏極區(qū)域DR上的硅化物層SI的接觸孔CNT。同時，在供電區(qū)域Fl中，形成到達作為分流部的選擇柵電極CGl上的硅化物層SI的接觸孔CC。另外，在未圖示的區(qū)域中，在選擇柵電極CG2的分流部中，形成到達選擇柵電極CG2之上的硅化物層SI的接觸孔，在其內(nèi)側埋入栓。在接觸孔CNT內(nèi)、CC內(nèi)，分別埋入栓PLG、PC。
[0246]另外，在供電區(qū)域Dl中，在層間絕緣膜IL中形成到達存儲器柵電極MG2上的硅化物層SI的接觸孔CM，在其內(nèi)側埋入栓PM。同樣地，在未圖示的區(qū)域中，在層間絕緣膜IL中形成到達存儲器柵電極MGl上的硅化物層SI的接觸孔，在其內(nèi)側埋入栓。
[0247]在供電區(qū)域Dl中，關于存儲器柵電極MG2的分流部所形成的接觸孔CM，考慮存儲器柵電極MG2和接觸孔CM的對位余量以及尺寸偏差余量等，成為搭在選擇柵電極FC上的形狀。此時，在形成接觸孔CM的工序中，帽絕緣膜CAF以及其下的絕緣膜OX (參照圖4)、和在所去除的帽絕緣膜CAF以及其下的絕緣膜OX的側壁形成的ONO膜CS被去除。因此，與存儲器柵電極MG2連接的栓PM被形成為與選擇柵電極FC連接。因此，選擇柵電極FC的上表面的一部分從帽絕緣膜CAF以及絕緣膜OX露出，并與栓PM相接。
[0248]另外，在所去除的帽絕緣膜CAF以及絕緣膜OX的側壁形成的ONO膜CS也被去除，所以栓PM也與在存儲器柵電極MG2上形成的硅化物層SI的選擇柵電極FC側的側面接觸。因此，能夠使栓PM與硅化物層SI的接觸面積增加，能夠使栓PM與存儲器柵電極MG2的接觸電阻降低。位于栓PM之下的選擇柵電極FC未與選擇柵電極CG2連接而是浮置狀態(tài)，所以如上所述，即使對存儲器柵電極MG供電的栓PM與選擇柵電極FC接觸，選擇柵電極CG2和存儲器柵電極MG2也不會電氣地短路。
[0249]另外，在電容元件區(qū)域El中，在上部電極PS4和下部電極PS3在平面上不重疊的部分中，在形成了達到上部電極PS4以及下部電極PS3各自的上表面的硅化物層SI的接觸孔CB之后，在各接觸孔CB內(nèi)埋入栓PB。在圖32中，為了簡化說明，例示了達到上部電極PS4的接觸孔CB。
[0250]進而，在周邊電路區(qū)域中，低壓系nMIS、低壓系pMIS、聞壓系nMIS以及聞壓系pMIS中，形成達到各個柵電極GEl?GE4上以及源極、漏極區(qū)域SD上的硅化物層SI的接觸孔CA，通過栓PA埋入在這些接觸孔CA各自的內(nèi)側。在圖32中，為了簡化說明，例示了到達低壓系nMIS以及低壓系pMIS的源極、漏極區(qū)域SD的接觸孔CA以及栓PA。
[0251]栓PLG、PC、PM、PA、PB由包括例如由Ti (鈦)和TiN (氮化鈦)的層疊膜構成的相對薄的勢壘膜、以及以被該勢壘膜包圍的方式形成的由W (鎢)或者Al (鋁)等構成的相對厚的導電膜的層疊膜構成。之后，在層間絕緣膜IL上，形成以例如Cu (銅)或者Al (鋁)為主成分的第I層布線(圖示省略)，從而本實施方式的半導體裝置完成。在其以后，經(jīng)由通常的半導體裝置的制造工序，制造具有非易失性存儲器的半導體裝置。
[0252]在圖31中，省略了層間絕緣膜等半導體元件上的絕緣膜以及側墻的圖示。如圖31所示，關于栓PLG，平面視圖中的第I方向以及第2方向的邊的長度大致相同。相對于此，栓PC具有在第2方向上延伸的長方形、或者橢圓形形狀。另外，栓PM具有在第I方向上延伸的長方形、或者橢圓形形狀。
[0253]如圖31所示，在平面視圖中具有在第2方向上延伸的長方形的形狀的栓PC與分流部CS1、CS2連接。另外，在平面視圖中具有在第I方向上延伸的長方形的形狀的栓PM與存儲器柵電極MG2的分流部連接。存儲器柵電極MG2的分流部是指，與包括電氣地處于浮置狀態(tài)的選擇柵電極FC以及其上的帽絕緣膜CAF的層疊膜的側壁鄰接的區(qū)域的存儲器柵電極MG2。
[0254]栓PM被形成為具有在與該分流部的存儲器柵電極MG2的延伸方向正交的方向上延伸的長方形的形狀，并跨越存儲器柵電極MG2。栓PM還與覆蓋選擇柵電極FC的上表面的帽絕緣膜CAF的上表面連接。
[0255]接下來，說明本實施方式的半導體裝置的制造方法的效果。考慮如使用圖62以及圖63說明的比較例那樣，作為選擇柵電極CGE的上表面露出的區(qū)域的分流部CSE、和與選擇柵電極CGE鄰接的存儲器柵電極MGE鄰接，在分流部CSE與存儲器柵電極MGE之間未形成絕緣膜的情況。在該情況下，相互接近的選擇柵電極CGl以及存儲器柵電極MGE有經(jīng)由在各自的上表面形成的硅化物層SI (參照圖63)導通的危險。
[0256]因此，在本實施方式中，如圖31所示，以使帽絕緣膜CAl延伸至在第2方向上與分流部CSl鄰接的區(qū)域的選擇柵電極CGl的正上方的方式形成，使分流部CS1、和選擇柵電極CGl的第2側壁側的存儲器柵電極MGl分離。因此，即使隔著帽絕緣膜CAl在與分流部CSl鄰接的存儲器柵電極MGl的上表面形成了硅化物層SI (參照圖32的供電區(qū)域F1)，由于存儲器柵電極MGl以及其上的硅化物層SI與分流部CSl之間被帽絕緣膜CAl絕緣，所以也能夠防止引起短路。
[0257]這樣，通過帽絕緣膜CAl覆蓋存儲器柵電極MGl鄰接的區(qū)域且是與選擇柵電極CGl的第2側壁鄰接的區(qū)域的選擇柵電極CGl的上表面，從而存儲器柵電極MGl通過ONO膜CS以及帽絕緣膜CAl與選擇柵電極CGl絕緣。即使以超過ONO膜CS的方式膨脹而形成了存儲器柵電極MGl的上表面的硅化物層SI，由于與硅化物層SI和選擇柵電極CGl的第2側壁鄰接的區(qū)域的選擇柵電極CGl的上表面被帽絕緣膜CAl覆蓋，所以也能夠防止存儲器柵電極MGl經(jīng)由硅化物層SI對選擇柵電極CGl導通。
[0258]因此，能夠防止包括選擇柵電極CGl以及存儲器柵電極MGl的MONOS存儲器由于上述導通而無法正常地動作，提高具有該MONOS存儲器的半導體裝置的可靠性。
[0259]另外，在使用圖62以及圖63來說明的比較例中引起的短路的問題的原因之一是由于使用圖18以及圖19說明的存儲器柵電極MGl的蝕刻工序中的蝕刻量的不足的緣故。相對于此，在本實施方式中，使第I方向中的帽絕緣膜CAl的形成區(qū)域延伸，使與選擇柵電極CGl的第2側壁鄰接的區(qū)域的覆蓋選擇柵電極CGl的上表面的區(qū)域延伸。由此，能夠增加針對上述蝕刻量的過少或者過多的余量。
[0260]S卩，能夠防止通過上述蝕刻量過少，而如使用圖63說明那樣分流部CSE和存儲器柵電極MGE鄰接。另外，能夠防止通過上述蝕刻量過多，活性區(qū)域BI的存儲器柵電極MGl被去除，MONOS存儲器無法發(fā)揮期望的性能。因此，通過擴大存儲器柵電極MGl的蝕刻量的余量，能夠提高半導體裝置的可靠性。
[0261]接下來，作為本實施方式的變形例，使用圖33?圖36，說明具有變更了選擇柵電極、帽絕緣膜或者存儲器柵電極的圖案的構造的半導體裝置。圖33?圖36是示出包括圖1所示的分流部CSl附近的選擇柵電極CG1、選擇柵電極CGl上的帽絕緣膜CA1、與選擇柵電極CGl鄰接的存儲器柵電極MG1、和介于這些選擇柵電極CGl以及存儲器柵電極MGl之間的ONO膜CS的存儲器單元的主要部分平面圖。
[0262]首先，考慮如圖33所示，存儲器柵電極MGl以及ONO膜CS不僅在選擇柵電極CGl的在第I方向上延伸的側壁中，而且還在選擇柵電極CGl的端部中，繞至與選擇柵電極CGl的在第2方向上延伸的側壁鄰接的區(qū)域而形成。在使用圖18以及圖19說明的存儲器柵電極MGl以及ONO膜CS的去除工序中蝕刻不充分的情況下，這樣，以繞到第I方向上的選擇柵電極CGl的端部的方式，形成存儲器柵電極MG1。
[0263]即使在這樣的情況下，由于在上表面從帽絕緣膜CAl露出的區(qū)域的選擇柵電極CGl與存儲器柵電極MGl之間介有帽絕緣膜CAl以及ONO膜CS，所以能夠防止在存儲器柵電極MGl以及選擇柵電極CGl之間引起短路。
[0264]另外，考慮如圖34所示，第I方向上的分流部CS1、選擇柵電極CG1、帽絕緣膜CAl以及存儲器柵電極MGl的最端部在第2方向上對齊的情況。即使在該情況下，與圖33所示的變形例同樣地，在上表面從帽絕緣膜CAl露出的區(qū)域的選擇柵電極CGl與存儲器柵電極MGl之間介有帽絕緣膜CAl以及ONO膜CS，所以能夠防止在存儲器柵電極MGl以及選擇柵電極CGl之間引起短路。
[0265]另外，考慮如圖35所示，第I方向上的帽絕緣膜CAl的端部未到達同方向上的選擇柵電極CGl的最端部的情況。即使在這樣的情況下，由于在分流部CSl與存儲器柵電極MGl之間介有帽絕緣膜CAl以及ONO膜CS，也能夠防止在存儲器柵電極MGl以及選擇柵電極CGl之間引起短路。
[0266]另外，考慮如圖36所示，由選擇柵電極CGl以及其正上方的帽絕緣膜CAl的層疊膜構成的圖案在分流部CSl的附近其一部分向第2側壁側突出。這樣，在該層疊膜中形成從第2側壁向第2方向突出的區(qū)域的目的在于，擴大針對使用圖18以及圖19說明的存儲器柵電極MGl以及ONO膜CS的去除工序中的蝕刻量的過少或者過多的余量。
[0267]即，如果如圖36所示，在選擇柵電極CGl的側壁中形成凹凸，則能夠延伸存儲器柵電極MGl在供電區(qū)域Al中相接的選擇柵電極CGl的側壁的長度。因此，能夠防止由于上述蝕刻量過少，而如使用圖63說明那樣分流部CSE和存儲器柵電極MGE鄰接的情況。另外，能夠防止由于上述蝕刻量過多，活性區(qū)域BI的存儲器柵電極MGl被去除，MONOS存儲器無法發(fā)揮期望的性能。
[0268]另外，如果如圖36所示，在帽絕緣膜CAl的側壁形成凸部，則第2方向上的帽絕緣膜CAl的寬度一部分變大，所以能夠防止當形成在使分流部CSl露出時使用的抗蝕劑圖案(參照圖12)的位置偏移了的情況下，在存儲器柵電極MGl與分流部CSl之間殘留的帽絕緣月吳CAl被全部去除。
[0269]如上所述，通過擴大加工帽絕緣膜CAl時的蝕刻、以及存儲器柵電極MGl的蝕刻的余量，能夠提高半導體裝置的可靠性。即使針對具有這樣的圖案的選擇柵電極CGl以及帽絕緣膜CAl的存儲器單元，通過應用本實施方式，也能夠防止在存儲器柵電極MGl以及選擇柵電極CGl之間引起短路。
[0270]另外，以下，作為本實施方式的變形例，使用圖37以及圖38來說明在使用圖15?圖19說明的存儲器柵電極MG1、MG2的形成工序中，不使用各向同性蝕刻，而使用各向異性蝕刻將側墻S2 (參照圖15)去除一部分的方法。圖37以及圖38分別對應于圖17以及圖
18。S卩，圖37以及圖38是示出作為變形例的制造工序中的半導體裝置的主要部分平面圖。
[0271]該變形例相比于使用圖6?圖32說明的半導體裝置的制造方法，圖17所示的抗蝕劑圖案的形狀、以及通過之后的蝕刻加工的存儲器柵電極的形狀不同。此處，首先，進行與使用圖6?圖16說明的工序同樣的工序。
[0272]接下來，如圖37所示，形成抗蝕劑圖案RP8?？刮g劑圖案RP8是與抗蝕劑圖案RP3(參照圖17)同樣地，使選擇柵電極CGl的第I側壁、選擇柵電極CG2的第3側壁、以及與分流部CSl的側壁以及CS2的側壁鄰接的側墻S2露出的膜。但是，抗蝕劑圖案RP8使選擇柵電極CGl的第2側壁側的一部分的側墻S2也露出。
[0273]在后面的工序中，將抗蝕劑圖案RP8作為掩模，去除從抗蝕劑圖案RP8露出的側墻S2。但是，在之后的側墻S2的去除工序中，與使用圖18以及圖19說明的方法不同，使用各向異性蝕刻對側墻S2進行加工。
[0274]S卩，在如上所述形成了抗蝕劑圖案RP8之后，如圖38所示，將抗蝕劑圖案RP8作為掩模，通過各向異性蝕刻去除抗從蝕劑圖案RP8露出的側墻S2，從而形成存儲器柵電極MGUMG2以及FM，之后去除抗蝕劑圖案RP8。由于使用各向異性蝕刻，所以在該工序中被抗蝕劑圖案RP8 (參照圖37)覆蓋的側墻S2不會被去除而殘留，成為存儲器柵電極MG1、MG2或者FM。
[0275]為了避免存儲器柵電極和選擇柵電極CGl的短路，在使用圖37說明的工序中，去除與分流部CSl鄰接的區(qū)域的側墻S2，所以認為必須使該區(qū)域的側墻S2全部從抗蝕劑圖案RP8露出，但也可以不一定使與分流部CSl鄰接的側墻S2全部露出。即，即使如圖37所示，在接近分流部CSl的側墻S2被抗蝕劑圖案RP8覆蓋了的狀態(tài)下進行使用圖38說明的蝕刻工序，由通過該蝕刻工序殘留的側墻S2構成的存儲器柵電極FM (參照圖38)電氣地成為浮置狀態(tài)即可。
[0276]在該變形例中，為了形成浮置狀態(tài)的存儲器柵電極FM，如圖37所示，使在接近分流部CSl的側墻S2、與在活性區(qū)域BI中被抗蝕劑圖案RP8覆蓋的側墻S2之間的沿著第2側壁的一部分的側墻S2從抗蝕劑圖案RP8露出。如果通過各向異性蝕刻去除從這樣的形狀的抗蝕劑圖案RP8露出的側墻S2，則能夠使該側墻S2切斷。
[0277]S卩，關于圖37所示的抗蝕劑圖案RP8，在作為非活性區(qū)域的供電區(qū)域Al中使與第2側壁鄰接的區(qū)域的側墻S2露出，所以從抗蝕劑圖案RP8露出的區(qū)域的側墻S2通過使用圖38說明的各向異性蝕刻被去除。因此，由以夾著在第I方向上從抗蝕劑圖案RP8露出的區(qū)域的方式被切斷的側墻S2構成的存儲器柵電極FM是在供電區(qū)域Al中處于浮置狀態(tài)的圖案，所以即使與分流部CSl短路，也沒有問題。
[0278]如上所述被切斷了的存儲器柵電極FM未形成在活性區(qū)域BI中是重要的。因此，關于抗蝕劑圖案RP8使側墻S2露出的區(qū)域，需要在供電區(qū)域Al中，一定使與在平面視圖中與帽絕緣膜CAl的側壁重疊的第2側壁鄰接的側墻S2露出。另外，為了使側墻S2完全切斷，需要在從與該側墻S2鄰接的側壁、即第2側壁正交的方向、即第2方向上的側墻S2的一個端部到另一個端部，使側墻S2全部從抗蝕劑圖案RP8露出。
[0279]將如以上那樣說明的抗蝕劑圖案作為掩模，進行各向異性蝕刻，如圖38所示，能夠分離地形成在活性區(qū)域BI中形成、由沿著選擇柵電極CGl的第2側壁的側墻S2構成的存儲器柵電極MG1、和由接近分流部CSl的側墻S2構成的存儲器柵電極FM。存儲器柵電極FM電氣地處于浮置狀態(tài)，所以即使存儲器柵電極FM與分流部CSl導通也沒有問題。
[0280](實施方式2)
[0281]在所述實施方式I中，說明了相比于圖62以及圖63所示的比較例，使帽絕緣膜的圖案延伸，從而防止選擇柵電極和存儲器柵電極的短路的構造。在本實施方式中，說明設為使帽絕緣膜的形狀與圖62以及圖63所示的比較例相同，通過使存儲器柵電極進一步后退，防止選擇柵電極和存儲器柵電極發(fā)生短路的技術。
[0282]以下，使用圖39?圖48，說明本實施方式的半導體裝置的制造方法。圖39、圖40、圖42、圖44、圖45以及圖47是制造工序中的本實施方式的半導體裝置的主要部分平面圖。圖41、圖43、圖46以及圖48是制造工序中的本實施方式的半導體裝置的主要部分剖面圖。
[0283]使用圖39?圖48說明的工序分別對應于使用圖12?圖19、圖31以及圖32說明的工序，所以有時省略這些工序的詳細的說明。所述實施方式I以及本實施方式的特征以及大的差異在于，各圖案在平面視圖中的形狀、以及對存儲器柵電極進行加工時的蝕刻條件等，各半導體元件的制造工序的步驟等在各個實施方式中是共通的，所以省略了關于使用剖面圖進行說明的工序的詳細的說明。
[0284]首先，進行與使用圖6?圖11說明的工序同樣的工序。接下來，如圖39所示，在半導體基板上形成抗蝕劑圖案RP9。關于抗蝕劑圖案RP9，與圖12所示的抗蝕劑圖案RPl同樣地，使在成為分流部的區(qū)域、即第I方向上的選擇柵電極CGl的端部以及在供電區(qū)域Al中從選擇柵電極CG2的第3側壁突出的圖案各自之上形成的絕緣膜CAP露出。
[0285]上述結構與抗蝕劑圖案RPl相同，但關于抗蝕劑圖案RP9，在使第I方向上的選擇柵電極CGl的端部之上的絕緣膜CAP的上表面的整個面露出這一點上與所述實施方式I不同。即，使第I方向上的絕緣膜CAP的端部的上表面在第2方向上從一個端部至另一個端部全部從抗蝕劑圖案RP9露出。
[0286]S卩，第I方向上的絕緣膜CAP的端部的上表面從與選擇柵電極CGl的第I側壁側鄰接的區(qū)域到與第2側壁側鄰接的區(qū)域全部從抗蝕劑圖案RP9露出。該抗蝕劑圖案RP9具有與為了形成作為比較例示出的圖62以及圖63所示的帽絕緣膜CAE而使用的抗蝕劑圖案相同的圖案。
[0287]另外，圖39的平面圖所示的布局相比于圖12所示的布局，成為選擇柵電極CGl的分流部的區(qū)域至活性區(qū)域BI的距離更大。
[0288]接下來，如圖40以及圖41所示，通過將抗蝕劑圖案RP9 (參照圖39)用作掩模的蝕刻，去除供電區(qū)域Fl的分流區(qū)域的一部分、電容元件區(qū)域El以及周邊電路區(qū)域的絕緣膜CAP。之后，去除抗蝕劑圖案RP9 (參照圖39)。
[0289]與所述實施方式I不同，在圖39中選擇柵電極CGl的端部全部從抗蝕劑圖案RP9露出，所以通過去除從抗蝕劑圖案RP9露出的區(qū)域的絕緣膜CAP，如圖40所示，在第I方向上的選擇柵電極CGl的端部形成從帽絕緣膜CAl露出的分流部CS3。分流部CS3是在第I方向上的選擇柵電極CGl的端部，從第I側壁到第2側壁從帽絕緣膜CAl露出的選擇柵電極CGl的一部分。
[0290]圖40所示的選擇柵電極CGl的分流部CS3的圖案具有與作為比較例在圖62以及圖63中示出的分流部CSE同樣的形狀。圖41所示的構造相比于所述實施方式I的圖14所示的構造，在供電區(qū)域Fl的選擇柵電極CGl的正上方未形成帽絕緣膜這一點不同。
[0291]接下來，如圖42以及圖43所示，進行與使用圖15以及圖16說明的工序同樣的工序，從而在半導體基板上形成ONO膜CS以及側墻S2。圖42所示的構造相比于圖15所示的構造，帽絕緣膜CAl的第I方向上的端部不延伸至選擇柵電極CGl的相同方向上的端部，分流部CS3比分流部CSl (參照圖15)在第2方向上更寬地形成這一點不同。此時，雖然未圖示，但在選擇柵電極CGl的分流部CS3的正上方的區(qū)域、且是與帽絕緣膜CAl的側壁鄰接的區(qū)域中，也形成了 ONO膜CS以及側墻S2。
[0292]如上所述，帽絕緣膜CAl的一部分未如所述實施方式I那樣延伸到與分流部CS3在第2方向上相鄰的區(qū)域。即，分流部CS3與帽絕緣膜CAl的在平面視圖中的邊界線是沿著相對所述第2方向并行的線。
[0293]在圖43所示的供電區(qū)域Fl的選擇柵電極CGl上未形成帽絕緣膜，所以在供電區(qū)域Fl的剖面中僅在選擇柵電極CGl的兩側的側壁中形成了 ONO膜CS以及側墻S2。
[0294]接下來，如圖44所示，在半導體基板上形成抗蝕劑圖案RP10?？刮g劑圖案RPlO也可以是與圖17所示的抗蝕劑圖案RP3相同的形狀的圖案，但圖44所示的抗蝕劑圖案RPlO具有比抗蝕劑圖案RP3更大幅地覆蓋選擇柵電極CGl的形狀。另外，抗蝕劑圖案RPlO具有與在形成作為比較例在圖62以及圖63中示出的存儲器柵電極MGE時使用的抗蝕劑圖案同樣的形狀。
[0295]接下來，如圖45以及圖46所示，將抗蝕劑圖案RPlO (參照圖44)作為掩模，通過濕蝕刻等各向同性蝕刻，去除從該掩模露出的側墻S2。之后，去除抗蝕劑圖案RP10。由此，在圖46所示的存儲器區(qū)域Cl中，僅在由帽絕緣膜CAl以及選擇柵電極CGl構成的層疊膜的單側面、即第2側壁形成存儲器柵電極MG1。同樣地，在存儲器區(qū)域Cl中，僅在由帽絕緣膜CA2以及選擇柵電極CG2構成的層疊膜的單側面、即第4側壁形成存儲器柵電極MG2。另夕卜，在供電區(qū)域Dl中，在由帽絕緣膜CAF以及選擇柵電極FC構成的層疊膜的側壁形成存儲器柵電極MG1。此時，在供電區(qū)域Fl中，選擇柵電極CGl的側壁的側墻S2全部去除。
[0296]之后，對未被存儲器柵電極MG1、MG2以及上部電極PS4覆蓋的ONO膜CS選擇性地進行蝕刻而去除。
[0297]此處，如圖45所示，通過各向同性蝕刻，使存儲器柵電極MGl以及ONO膜CS的第I方向上的端部后退至該方向上的分流部CS3與活性區(qū)域BI之間的區(qū)域。S卩，在第I方向上，相比于存儲器柵電極MGl的端部，帽絕緣膜CAl延伸到分流部CS3側。
[0298]這樣，在本實施方式中，相比于在所述實施方式I中如圖17所示的構造，使存儲器柵電極MGl進一步向活性區(qū)域BI側后退。S卩，相比于圖17所示的構造，圖45所示的存儲器柵電極MGl的端部在遠離分流部CS3的位置終止。因此，在本實施方式中，相比于所述實施方式1，延長進行對側墻S2 (參照圖44)進行加工的各向同性蝕刻的時間，而增加了側墻S2的蝕刻量。
[0299]如圖46所示，此處，與在所述實施方式I中示出的圖19不同，在供電區(qū)域Fl中在選擇柵電極CGl上未形成帽絕緣膜CAl，并且，在選擇柵電極CGl的兩側的側壁中都未形成ONO膜CS以及存儲器柵電極MGl。
[0300]接下來，通過進行與使用圖20?圖30說明的工序同樣的工序，形成各半導體元件，在用層間絕緣膜覆蓋了這些半導體元件之后，如圖47以及圖48所示，分別形成埋入貫通層間絕緣膜IL的接觸孔CA、CB、CC、CM以及CNT的栓PA、PB、PS、PM以及PLG。另外，形成埋入使分流部CS2露出的接觸孔的栓PC(參照圖47)。此處，如圖47所示，在MONOS存儲器的供電區(qū)域Al中，形成栓PC、PM以及PS，在MONOS存儲器的活性區(qū)域BI中，形成栓PLG。
[0301]之后，在層間絕緣膜IL上形成以例如Cu (銅)或者Al (鋁)為主成分的第I層布線(圖示省略)，從而本實施方式的半導體裝置完成。在其以后，經(jīng)由通常的半導體裝置的制造工序，制造具有非易失性存儲器的半導體裝置。
[0302]在本實施方式中，與所述實施方式I同樣地，不使存儲器柵電極MGl與分流部CS3鄰接，在平面視圖中在與帽絕緣膜CAl鄰接的部位使存儲器柵電極MGl終止，從而能夠防止存儲器柵電極MGl和選擇柵電極CGl發(fā)生短路，提高半導體裝置的可靠性。
[0303]栓PS對應于在所述實施方式I中圖31所示的栓PC，是為了對選擇柵電極CGl進行供電而與分流部CS3連接的柱狀的導電體。如圖47以及圖48的供電區(qū)域Fl所示，栓PS與栓PC (參照圖31以及圖32)不同，在平面視圖中具有正方形或者圓形的形狀，不在沿著半導體基板SB的主面的方向上延伸。[0304]在所述實施方式I中，如圖31所示使帽絕緣膜CAl在第I方向上延伸至選擇柵電極CGl的最端部的正上方，所以分流部CSl的面積變小，針對栓形成的位置偏移的余量變小。作為其對策，在所述實施方式I中，使栓PC的形狀成為在第2方向上延伸的形狀。
[0305]相對于此，在本實施方式中，如圖47所示，在第I方向上帽絕緣膜CAl比分流部CS3更靠近活性區(qū)域BI側終止，所以能夠比所述實施方式I的分流部CSl (參照圖31)更大幅確保分流部CS3的面積。因此，針對栓形成的偏移的余量變大，即使使栓PS的在平面視圖中的形狀比所述實施方式I小，也能夠防止起因于對位的偏移而栓PS相對分流部CS3其接觸面積變小、或者栓PS不與分流部CS3連接。因此，能夠防止半導體裝置的可靠性降低。
[0306]另外，如上所述，防止分流部CS3的面積變小，同時不使存儲器柵電極MGl與分流部CS3鄰接，從而防止由于選擇柵電極CGl以及存儲器柵電極MGl之間的短路而半導體裝置的可靠性降低。即，為了防止該短路不使分流部CS3的面積變窄，所以無需以擴大針對使栓PS和分流部CS3連接時的位置偏移的余量為目的來增大分流部CS3的面積。因此，能夠防止半導體裝置的面積增大。
[0307]另外，在本實施方式中，在第I方向上比分流部CS3更接近活性區(qū)域BI的區(qū)域中使帽絕緣膜CAl終止，在比帽絕緣膜CAl的該終端部更接近活性區(qū)域BI的區(qū)域中，使與帽絕緣膜CAl鄰接的存儲器柵電極終止。在第I方向上延伸的存儲器柵電極MGl的終端部的位置由使用圖45以及圖46說明的蝕刻工序中的蝕刻量決定。關于該蝕刻量，通過進行蝕刻的時間的長度等進行調整，但難以正確地控制，所以預想產(chǎn)生某種程度的偏差。
[0308]S卩，在通過上述蝕刻工序使存儲器柵電極MGl終止時，如果存儲器柵電極MGl的端部起因于上述蝕刻量的偏差，相比于帽絕緣膜CAl的端部在分流部CS3側終止，則未被帽絕緣膜CAl覆蓋的分流部CS3和存儲器柵電極MGl鄰接。因此，產(chǎn)生分流部CS3以及存儲器柵電極MGl之間短路的危險。
[0309]另外，在通過上述蝕刻工序使存儲器柵電極MGl終止時，如果存儲器柵電極MGl在活性區(qū)域BI中終止，則產(chǎn)生包括該存儲器柵電極MGl的MONOS存儲器無法正常地動作的問題。
[0310]因此，在本實施方式中，相比于所述實施方式1，通過使從第I方向上的分流部CS3至形成了具有該分流部CS3的選擇柵電極CGl的活性區(qū)域BI的距離延伸，更易于在該方向上在從帽絕緣膜CAl的端部至該活性區(qū)域BI之間使存儲器柵電極MGl終止。S卩，通過擴大即使形成存儲器柵電極MGl的端部也不會有問題的區(qū)域，擴大針對上述蝕刻量的偏差的余量，能夠防止發(fā)生上述分流部CS3以及存儲器柵電極MGl之間的短路、或者MONOS存儲器的動作不良。由此，能夠提高半導體裝置的可靠性。
[0311]另外，此處，通過增加使用圖45以及圖46說明的蝕刻工序中的蝕刻量，從而使存儲器柵電極MGl在比圖62以及圖63所示的比較例遠離分流部CS3的區(qū)域、且是通過帽絕緣膜CAl覆蓋了選擇柵電極CGl的區(qū)域中終止。即，僅通過增加上述蝕刻量，就能夠防止選擇柵電極CGl與存儲器柵電極MGl的短路，所以相對上述比較例，無需新準備用于變更帽絕緣膜CA1、栓的圖案的掩模。
[0312]同樣地，關于在通過使用圖45以及圖46說明的蝕刻工序來形成存儲器柵電極MGl時使用的抗蝕劑圖案RPlO (參照圖44)，無需為了制造本實施方式的半導體裝置而特別準備，而能夠利用為了形成上述比較例的存儲器柵電極MGE (參照圖62)而使用的圖案。根據(jù)以上，無需新設計準備掩模，所以能夠降低半導體裝置的制造成本。
[0313]另外，由于在本實施方式中以增加蝕刻量為特征，所以在進行使用圖42以及圖43說明的工序的階段中，能夠如上述比較例那樣，在選擇柵電極CGl的正上方的分流部CS3附近，容易地去除由在帽絕緣膜CAl的側壁形成的ONO膜CS以及側墻S2構成的側墻。S卩，相比于制造使用圖62以及圖63說明的比較例的半導體裝置的工序，形成存儲器柵電極MGl(參照圖45)時的蝕刻量更大，所以能夠防止起因于存儲器柵電極MGl殘留在分流部CS3(參照圖45)的正上方而引起短路。
[0314]另外，在本實施方式中，作為變形例也可以形成如圖36所示那樣向選擇柵電極CGl的第2側壁側突出的圖案。在應用于本實施方式中的情況下，考慮在例如圖45所示的分流部CS3與活性區(qū)域BI之間形成該突出圖案，在供電區(qū)域Al中形成沿著包括選擇柵電極CGl以及其上的帽絕緣膜CAl的該突出圖案的存儲器柵電極MGl。由此，能夠擴大針對形成存儲器柵電極MGl時的蝕刻量的偏差的余量。
[0315]另外，以下，作為本實施方式的變形例，使用圖49以及圖50，說明在使用圖42?圖46說明的存儲器柵電極MG1、MG2的形成工序中，不使用各向同性蝕刻而使用各向異性蝕刻將側墻S2 (參照圖42)的一部分去除的方法。圖49以及圖50分別對應于圖44以及圖45。S卩，圖49以及圖50是示出變形例的制造工序中的半導體裝置的主要部分平面圖。
[0316]該變形例相比于使用圖39?圖46說明的半導體裝置的制造方法，圖44所示的抗蝕劑圖案的形狀、以及通過之后的蝕刻加工的存儲器柵電極的形狀的一部分不同。此處，首先，進行與使用圖6?圖11以及圖39?圖42說明的工序同樣的工序。
[0317]接下來，如圖49所示，形成抗蝕劑圖案RP11?？刮g劑圖案RPll是與抗蝕劑圖案RPlO (參照圖44)同樣地，使選擇柵電極CGl的第I側壁、選擇柵電極CG2的第3側壁、以及與分流部CS3的側壁及CS2的側壁鄰接的側墻S2露出的膜。但是，抗蝕劑圖案RPll也使選擇柵電極CGl的第2側壁側的一部分的側墻S2露出。
[0318]在后面的工序中，將抗蝕劑圖案RPll作為掩模，去除從抗蝕劑圖案RPll露出的側墻S2。但是，在之后的側墻S2的去除工序中，使用各向異性蝕刻來加工側墻S2。
[0319]即，在如上所述形成了抗蝕劑圖案RP11之后，如圖50所示，將抗蝕劑圖案RP11作為掩模，通過各向異性蝕刻去除從抗蝕劑圖案RPll露出的側墻S2，從而形成存儲器柵電極MG1、MG2以及FM，之后去除抗蝕劑圖案RPlI。由于使用各向異性蝕刻，所以在該工序中被抗蝕劑圖案RPll (參照圖49)覆蓋的側墻S2未被去除而殘留，成為存儲器柵電極MG1、MG2或者FM。
[0320]為了避免存儲器柵電極與選擇柵電極CGl的短路，在使用圖49說明的工序中，認為是必須使與分流部CS3鄰接的側墻S2全部從抗蝕劑圖案RPll露出，但也可以不必使與分流部CS3鄰接的側墻S2全部露出。其原因為，當由通過蝕刻工序與分流部CS3鄰接地殘留的側墻S2的一部分構成的存儲器柵電極FM (參照圖50)電氣地成為浮置狀態(tài)就沒有問題。
[0321]在該變形例中，使在供電區(qū)域Al中與第2側壁鄰接的側墻S2的一部分從抗蝕劑圖案RPll露出，將抗蝕劑圖案RPll作為掩模而進行蝕刻，從而形成浮置狀態(tài)的存儲器柵電極FM。此處，存儲器柵電極FM未形成于活性區(qū)域BI中、以及從存儲器柵電極FM切斷而形成于活性區(qū)域BI中的存儲器柵電極MGl相比于第I方向上的帽絕緣膜CAl的端部更靠近活性區(qū)域BI側而終止是重要的。
[0322]因此，關于抗蝕劑圖案RPll使側墻S2露出的區(qū)域，需要必須在供電區(qū)域Al中，使在平面視圖中與和帽絕緣膜CAl的側壁重疊的第2側壁鄰接的側墻S2露出。另外，為了將側墻S2完全切斷，需要從與該側墻S2鄰接的側壁、即第2側壁正交的方向、即第2方向上的側墻S2的一個端部到另一個端部使側墻S2全部從抗蝕劑圖案RPll露出。
[0323]將如以上那樣說明的抗蝕劑圖案作為掩模而進行各向異性蝕刻，如圖50所示，能夠分離地形成形成于活性區(qū)域BI中、由沿著選擇柵電極CGl的第2側壁的側墻S2構成的存儲器柵電極MG1、和由與分流部CS3接近的側墻S2構成的存儲器柵電極FM。存儲器柵電極FM電氣地處于浮置狀態(tài)，所以即使存儲器柵電極FM與分流部CS3導通也沒有問題。
[0324](實施方式3)
[0325]在所述實施方式I以及2中，說明了在第I方向上將選擇柵電極切斷的情況下，防止選擇柵電極和存儲器柵電極的短路的構造。在本實施方式中，說明在第2方向上交替配置的選擇柵電極CG1、CG2這兩方具有在第I方向上不切斷而延伸的圖案的情況下，防止選擇柵電極和存儲器柵電極短路的技術。
[0326]以下，使用圖51?圖59，說明本實施方式的半導體裝置的制造方法。圖51?圖56以及圖58是制造工序中的本實施方式的半導體裝置的主要部分平面圖。圖57以及圖59是制造工序中的本實施方式的半導體裝置的主要部分剖面圖。
[0327]圖51對應于使用圖10以及圖11說明的工序。使用圖52?圖57、圖58、圖59說明的工序分別對應于使用圖12、圖13、圖15、圖17、圖18、圖19、圖31以及圖32說明的工序。所述實施方式I以及本實施方式的特征以及大的差異在于各圖案在平面視圖中的形狀等，各半導體元件的制造工序的步驟等在各個實施方式中共通，所以省略一部分使用剖面圖的說明。另外，省略MONOS存儲器以外的半導體元件的形成工序的詳細的說明。
[0328]首先，進行與使用圖6?圖9說明的工序同樣的工序。接下來，如圖51所示，通過光刻技術以及干蝕刻技術對絕緣膜CAP以及導電膜PS2 (參照圖9)依次進行構圖，從而分別形成在第I方向上延伸的選擇柵電極CG1、CG2，并且，形成與選擇柵電極CG1、CG2分離的選擇柵電極FC。選擇柵電極CG1、CG2以及FC都是由導電膜PS2 (參照圖9)構成的同層的膜。
[0329]如圖51所示，在半導體基板(未圖示)上，形成包括選擇柵電極CGl以及覆蓋選擇柵電極CGl的上表面的絕緣膜CAP的層疊膜、包括選擇柵電極CG2以及覆蓋選擇柵電極CG2的上表面的絕緣膜CAP的層疊膜、和選擇柵電極FC以及覆蓋選擇柵電極FC的上表面的絕緣膜CAP。選擇柵電極CG1、CG2以及FC各自的上表面都全部被絕緣膜CAP覆蓋，所以在圖51中，未示出選擇柵電極CGl、CG2以及FC，而示出其上的絕緣膜CAP的形狀。選擇柵電極CG1、CG2以及FC、和它們正上方的絕緣膜CAP在平面視圖中具有相同的圖案。
[0330]選擇柵電極CGl、CG2具有在第I方向上延伸的圖案，選擇柵電極CGl、CG2在第2方向上交替配置了多個。此處，選擇柵電極CGl與選擇柵電極CG2同樣地在第I方向上延伸，在供電區(qū)域Al中未被中途切斷。其與選擇柵電極CGl上的絕緣膜CAP也相同。在I個方向上延伸的選擇柵電極CGl具有在第I方向上延伸的第I側壁、和其相反側的第2側壁，在第I方向上延伸的選擇柵電極CG2具有在第I方向上延伸的第3側壁、和其相反側的第4側壁。
[0331]在選擇柵電極CGl的第I側壁側配置的選擇柵電極CG2的第3側壁和該選擇柵電極CGl的第I側壁相對。另外，在該選擇柵電極CGl的第2側壁側配置的選擇柵電極CG2的第4側壁和該選擇柵電極CGl的第2側壁相對。
[0332]此處，在與選擇柵電極CG2的第4側壁側鄰接的區(qū)域、且是選擇柵電極CGl的第I側壁與選擇柵電極CG2的第4側壁之間，形成由與選擇柵電極CG1、CG2同層的導體膜構成的選擇柵電極FC。選擇柵電極FC未與選擇柵電極CGl、CG2連接，針對選擇柵電極CGl、CG2電氣地絕緣。選擇柵電極FC是與所述實施方式I同樣地，用于形成沿著選擇柵電極CG2形成的存儲器柵電極的供電部的浮置圖案。
[0333]選擇柵電極CG2在一部分中具有從選擇柵電極CG2的第3側壁朝向選擇柵電極CGl的第I側壁向第2方向突出那樣的形狀的圖案，同樣地，選擇柵電極CGl在一部分中具有從選擇柵電極CGl的第I側壁朝向選擇柵電極CG2的第3側壁向第2方向突出那樣的形狀的圖案。
[0334]接下來，如圖52所示，在半導體基板上形成抗蝕劑圖案RP12。關于抗蝕劑圖案RP12，與圖12所示的抗蝕劑圖案RPl同樣地，使成為分流部的區(qū)域、即在選擇柵電極CGl的第I側壁以及選擇柵電極CG2的第3側壁中突出的圖案各自之上形成的絕緣膜CAP露出。另外，關于抗蝕劑圖案RP12，不使在第I方向上延伸的絕緣膜CAP、選擇柵電極FC上的絕緣膜CAP以及存儲器區(qū)域的活性區(qū)域BI露出。
[0335]接下來，如圖53所示，通過將抗蝕劑圖案RP12 (參照圖52)用作掩模的蝕刻，去除供電區(qū)域Fl的分流區(qū)域的一部分、電容元件區(qū)域El以及周邊電路區(qū)域的絕緣膜CAP。之后，去除抗蝕劑圖案RP12 (參照圖52)。由此，在選擇柵電極CGl的第I側壁以及選擇柵電極CG2的第3側壁中突出的圖案的上表面露出。另外，通過該工序，在選擇柵電極CGl上以及選擇柵電極CG2上分別形成由絕緣膜CAP構成的帽絕緣膜CA1、CA2。另外，以下，將選擇柵電極FC上的絕緣膜CAP稱為帽絕緣膜CAF。
[0336]此時，在第I方向上延伸的選擇柵電極CGl、CG2各自之上的帽絕緣膜CAl、CA2分別在第I方向上不被切斷，覆蓋在第I方向上延伸的選擇柵電極CGl、CG2的上表面而在第I方向上延伸。
[0337]另外，將由從選擇柵電極CG2的第3側壁朝向選擇柵電極CGl的第I側壁側突出的選擇柵電極CG2構成的圖案的、從帽絕緣膜CA2露出的區(qū)域稱為分流部CS2。另外，將由從選擇柵電極CGl的第I側壁朝向選擇柵電極CG2的第3側壁側突出的選擇柵電極CGl構成的圖案的、從帽絕緣膜CAl露出的區(qū)域稱為分流部CS4。
[0338]接下來，如圖54所示，進行與使用圖15以及圖16說明的工序同樣的工序，從而在半導體基板上形成ONO膜CS以及側墻S2。由ONO膜CS以及側墻S2構成的側墻狀的層疊膜與選擇柵電極CG1、CG2以及FC各自的所有側壁鄰接地形成。S卩，選擇柵電極CG1、CG2以及FC的各個在平面視圖中隔著ONO膜CS被側墻S2包圍。此時，雖然未圖示，但在選擇柵電極CGl的分流部CS4的正上方的區(qū)域且與帽絕緣膜CAl的側壁鄰接的區(qū)域中，也形成了ONO膜CS以及側墻S2。
[0339]接下來，如圖55所示，在半導體基板上形成抗蝕劑圖案RP13?？刮g劑圖案RP13使選擇柵電極CGl的第I側壁的附近的側墻S2、選擇柵電極CG2的第3側壁的附近的側墻S2、以及選擇柵電極FC與選擇柵電極CGl的第2側壁之間的區(qū)域露出。另外，在無需如后所述那樣使在選擇柵電極CGl的第2側壁形成的存儲器柵電極在選擇柵電極FC的附近處切斷的情況下，如上所述，抗蝕劑圖案RP13無需使選擇柵電極FC與選擇柵電極CGl的第2側壁之間的區(qū)域露出。
[0340]抗蝕劑圖案RP13覆蓋在除了上述選擇柵電極FC以及選擇柵電極CGl的第2側壁之間的區(qū)域以外的選擇柵電極CGl的第2側壁的附近、以及選擇柵電極CG2的第4側壁的附近分別形成的側墻S2。
[0341]接下來，如圖56以及圖57所示，將抗蝕劑圖案RP13 (參照圖55)作為掩模，通過濕蝕刻等各向同性蝕刻去除從該掩模露出的側墻S2。之后，去除抗蝕劑圖案RP13。由此，僅在作為由帽絕緣膜CAl以及選擇柵電極CGl構成的層疊膜的單側面的第2側壁形成鄰接的存儲器柵電極MG1。同樣地，僅在作為由帽絕緣膜CA2以及選擇柵電極CG2構成的層疊膜的單側面的第4側壁形成存儲器柵電極MG2。
[0342]此時，在圖57所示的供電區(qū)域Fl中，選擇柵電極CGl的側壁的側墻S2全部去除。與存儲器區(qū)域Cl不同而在供電區(qū)域Fl中未在選擇柵電極CGl的第2側壁側形成存儲器柵電極MGl的原因在于，圖55所示的抗蝕劑圖案RP13使選擇柵電極FC與選擇柵電極CGl的第2側壁之間的區(qū)域露出，使分流部CS4的第2側壁側的側墻S2露出。另外，圖57所示的供電區(qū)域Fl所示的剖面是將分流部CS4沿著第2方向切斷了的情況的剖面。
[0343]之后，對未被存儲器柵電極MG1、MG2以及上部電極PS4覆蓋的ONO膜CS選擇性地進行蝕刻而去除。
[0344]此處，在供電區(qū)域Dl中，在第I方向上隔開間隔配置了由選擇柵電極FC以及其上的帽絕緣膜CAF構成的層疊膜。這樣，在第I方向上排列的各層疊膜之間形成的槽的內(nèi)側的側壁以及底面被ONO膜CS覆蓋，該槽被在ONO膜CS上形成的存儲器柵電極MG2埋入。
[0345]接下來，通過進行與使用圖20?圖30說明的工序同樣的工序來形成各半導體元件，在用層間絕緣膜覆蓋了這些半導體元件之后，如圖58以及圖59所示，分別形成埋入貫通層間絕緣膜IL的接觸孔CA、CB、CC、CM以及CNT的栓PA、PB、PC、PM以及PLG。此處，如圖58所示，在MONOS存儲器的供電區(qū)域Al中形成栓PM以及栓PC，在MONOS存儲器的活性區(qū)域BI中形成栓PLG。
[0346]如圖59所示，在本實施方式中，在供電區(qū)域Fl中未在選擇柵電極CGl的第2側壁形成ONO膜CS以及存儲器柵電極MGl (參照圖32)的點上不同。但是，在如后所述那樣無需將存儲器柵電極MGl切斷的情況下，與圖32所示的構造同樣地，與供電區(qū)域Fl的選擇柵電極CGl的第2側壁鄰接地形成存儲器柵電極MGl。
[0347]另外，在供電區(qū)域Dl中，在由選擇柵電極FC以及帽絕緣膜CAF構成的層疊膜間被埋入的存儲器柵電極MG2上，連接栓PM，栓PM與存儲器柵電極MG2電連接。此時，栓PM貫通與存儲器柵電極MG2鄰接的區(qū)域的氮化硅膜ES以及帽絕緣膜CAF而與選擇柵電極FC接觸。此時，栓PM在存儲器柵電極MG的側壁所形成的ONO膜CS上與存儲器柵電極MG2上的硅化物層SI連接。因此，能夠使栓PM與硅化物層SI的接觸面積增加，能夠使栓PM與存儲器柵電極MG2的接觸電阻降低。
[0348]如圖58所示，不論存儲器柵電極MGl在第I方向上在選擇柵電極FC的附近處被切斷還是未被切斷，無論哪一種都在選擇柵電極CGl的分流部CS4與和選擇柵電極CGl鄰接的存儲器柵電極MGl之間，形成了在第I方向上延伸的帽絕緣膜CA1。同樣地，在選擇柵電極CG2的分流部CS2與和選擇柵電極CG2鄰接的存儲器柵電極MG2之間，形成了在第I方向上延伸的帽絕緣膜CA2。
[0349]之后，在層間絕緣膜IL上，形成以例如Cu (銅)或者Al (鋁)為主成分的第I層布線(圖示省略)，從而本實施方式的半導體裝置完成。在其以后，經(jīng)由通常的半導體裝置的制造工序，制造具有非易失性存儲器的半導體裝置。
[0350]在本實施方式中，與所述實施方式I同樣地，不使存儲器柵電極MGl與分流部CS4鄰接，在平面視圖中在分流部CS4與存儲器柵電極MGl之間介有帽絕緣膜CA1，從而能夠防止選擇柵電極CGl和存儲器柵電極MGl發(fā)生短路，提高半導體裝置的可靠性。同樣地，通過在平面視圖中在分流部CS2與存儲器柵電極MG2之間介有帽絕緣膜CA2，能夠防止選擇柵電極CG2和存儲器柵電極MG2發(fā)生短路，而提高半導體裝置的可靠性。
[0351]在本實施方式中，在第I方向上選擇柵電極CGl不被切斷而延伸，使不是在第I方向上的選擇柵電極CGl的端部而是在所延伸的選擇柵電極CGl的一個側壁側形成的分流部CS4、和在另一個側壁側形成的存儲器柵電極MGl電氣地絕緣即可。因此，通過在選擇柵電極CGl上形成在第I方向上延伸的帽絕緣膜CAl，能夠容易地防止短路。
[0352]即，在所述實施方式I以及2中說明的半導體裝置中，在第I方向上延伸的選擇柵電極的端部設置了分流部，所以需要在分流部與帽絕緣膜的邊界的附近使存儲器柵電極終止。在該情況下，有存儲器柵電極和分流部易于接近而引起短路的危險。
[0353]相對于此，在本實施方式中，使在第I方向上延伸的圖案的兩側的側壁中形成的分流部CS4和存儲器柵電極MGl絕緣。在該情況下，如果在選擇柵電極CGl上形成在第I方向上延伸的帽絕緣膜CAl，則能夠防止在分流部CS4與帽絕緣膜CAl的邊界的附近形成存儲器柵電極MG1，所以易于使分流部CS4和存儲器柵電極MGl絕緣。
[0354]另外，在本實施方式中，為了防止與選擇柵電極CGl的第2側壁鄰接地形成的存儲器柵電極MG1、和與選擇柵電極FC的側壁鄰接地形成的存儲器柵電極MG2接觸等而選擇柵電極CGl和相鄰的存儲器柵電極MG2短路，在供電區(qū)域Al中在一部分的第2側壁的附近未形成存儲器柵電極MGl。存儲器柵電極MG2的分流部形成于與在選擇柵電極CG2的第4側壁側形成的選擇柵電極FC鄰接的位置，所以存儲器柵電極MG2的分流部接近與上述第4側壁相對的選擇柵電極CGl的第2側壁。
[0355]相對于此，在本實施方式中，在為了設置存儲器柵電極MG2的分流部而形成的選擇柵電極FC的附近，將存儲器柵電極MGl在第I方向上切斷。因此，在選擇柵電極FC的側壁、且與選擇柵電極CGl的第2側壁側相對的側壁未形成存儲器柵電極MG2。由此，在存儲器柵電極MG2的分流部的附近，與存儲器柵電極MG2鄰接的選擇柵電極CG2的第4側壁相對的選擇柵電極CGl的第2側壁從存儲器柵電極MGl露出。
[0356]但是，需要采用上述那樣的構造的情況限于在第2方向上選擇柵電極CG1、CG2之間的距離短、且為了極力減小各柵電極等的布局而選擇柵電極CGl的第2側壁和選擇柵電極FC接近的情況。因此，在選擇柵電極CGl的第2側壁與選擇柵電極FC之間的間隔中有余量的情況下，也可以形成與選擇柵電極CGl的第2側壁、或者與選擇柵電極CGl的第2側壁側相對的選擇柵電極FC的側壁中的某一方或者兩方鄰接的存儲器柵電極。
[0357]S卩，存儲器柵電極MGl也可以在第I方向上不切斷，而沿著選擇柵電極CGl的第2側壁形成。
[0358]另外，在所述實施方式2中，分流部CS3 (參照圖47)與帽絕緣膜CAl (參照圖47)的邊界是沿著第2方向的。相對于此，在本實施方式中，針對由選擇柵電極CGl以及其上的帽絕緣膜CAl構成的在第I方向上延伸的層疊膜，形成作為以從選擇柵電極CGl的第I側壁向第2方向突出的方式形成的選擇柵電極CGl的一部分的分流部CS4，分流部CS4的上表面從帽絕緣膜CAl露出。S卩，分流部CS4與帽絕緣膜CAl的邊界并行地沿著選擇柵電極CGl的延伸方向、即第I方向。
[0359]在本實施方式中，關于選擇柵電極CG1、CG2之間的距離，即使與所述實施方式I以及2等同，確保較大的作為選擇柵電極CG1、CG2的供電部的分流部CS4、CS2各自的在第2方向上的面積這一情況比所述實施方式I以及2更困難。
[0360]因此，在本實施方式中，通過使在分流部CS2、CS4的上表面連接的栓PC成為在平面視圖中在第2方向上延伸的長方形或者橢圓等形狀，能夠擴大針對形成栓PC時的位置偏移的余量，并且，防止栓PC的接觸面積縮小所引起的電阻值的增加。
[0361]如以上敘述，在本實施方式中，能夠使在第I方向上延伸的選擇柵電極的一個側壁中形成的分流部、和在另一個側壁中形成的存儲器柵電極絕緣，所以能夠防止在選擇柵電極以及存儲器柵電極之間產(chǎn)生短路。因此，能夠提高半導體裝置的可靠性。
[0362]另外，以下，作為本實施方式的變形例，使用圖60以及圖61，說明在使用圖54?圖56說明的存儲器柵電極MGl、MG2的形成工序中，不使用各向同性蝕刻而使用各向異性蝕刻將側墻S2 (參照圖54)去除一部分的方法。圖60以及圖61分別對應于圖55以及圖56。即，圖60以及圖61是示出作為變形例的制造工序中的半導體裝置的主要部分平面圖。
[0363]該變形例相比于使用圖54?圖56說明的半導體裝置的制造方法，在圖55所示的抗蝕劑圖案的形狀、以及通過之后的蝕刻來加工的存儲器柵電極的形狀上有一部分不同。此處，首先，進行與使用圖6?圖9以及圖51?圖54說明的工序同樣的工序。
[0364]接下來，如圖60所示，形成抗蝕劑圖案RP14。抗蝕劑圖案RP14是與抗蝕劑圖案RP13(參照圖55)同樣地，使選擇柵電極CGl的第I側壁、選擇柵電極CG2的第3側壁、以及與分流部CS4的側壁及CS2的側壁鄰接的側墻S2露出的膜。但是，關于抗蝕劑圖案RP14，使選擇柵電極CGl的第2側壁側的側墻S2在比抗蝕劑圖案RP13更寬的區(qū)域中露出。另外，關于抗蝕劑圖案RP14，使與選擇柵電極FC的側壁、且是與選擇柵電極CGl的第2側壁相對的側壁鄰接的側墻S2在比抗蝕劑圖案RP13更寬的區(qū)域中露出。
[0365]接下來，如圖61所示，將抗蝕劑圖案RP14作為掩模，去除從抗蝕劑圖案RP14露出的側墻S2，從而形成存儲器柵電極MGl、MG2。但是，此處，使用各向異性蝕刻來加工側墻S2。由此得到的圖案與使用圖56說明的構造大致相同。
[0366]在本變形例中，并非如使用圖38以及圖50說明那樣，形成電氣地浮置狀態(tài)的存儲器柵電極，而使用抗蝕劑圖案RP14進行各向異性蝕刻，該抗蝕劑圖案RP14使通過在使用圖55以及圖56說明的工序中進行的通過各向同性蝕刻來去除側墻S2而得到的區(qū)域露出。
[0367]S卩，在使用圖55以及圖56說明的側墻S2的蝕刻工序中，通過使用各向同性蝕刻，從而通過側面蝕刻使被抗蝕劑圖案RP13覆蓋的區(qū)域的側墻S2的一部分后退而去除。在此處說明的變形例中，使用各向異性蝕刻，所以被抗蝕劑圖案RP14覆蓋的側墻S2未被去除。
[0368]因此，如圖60所示，在供電區(qū)域Al中擴大抗蝕劑圖案RP14使側墻S2露出的側墻的范圍，從而能夠通過各向異性蝕刻將側墻S2加工為期望的形狀。能夠加工側墻S2，與選擇柵電極CGl的第2側壁以及選擇柵電極CG2的第4側壁的各個鄰接地形成圖61所示的存儲器柵電極MG1、MG2。另外，此處，通過去除供電區(qū)域Al的選擇柵電極FC與選擇柵電極CGl之間的側墻S2，防止存儲器柵電極MGl和存儲器柵電極MG2導通。
[0369]另外，如果如上所述選擇柵電極FC與選擇柵電極CGl之間充分分離，而與選擇柵電極FC和選擇柵電極CGl各自的側壁鄰接的側墻S2不接觸，則無需在相互相對的選擇柵電極CGl的第2側壁以及選擇柵電極CG2的第4側壁之間去除側墻S2。
[0370]以上，根據(jù)實施方式，具體說明了由本
【發(fā)明者】完成的發(fā)明，但本發(fā)明不限于所述實施方式，當然能夠在不脫離其要旨的范圍內(nèi)實現(xiàn)各種變更。
[0371]另外，以下記載實施方式中記載的內(nèi)容的一部分。
[0372](I) 一種半導體裝置的制造方法，其特征在于，包括:
[0373](a)在半導體基板上形成第I柵極絕緣膜的工序；
[0374](b)在所述第I柵極絕緣膜上形成第I導電膜的工序；
[0375](c)在所述第I導電膜上形成第2絕緣膜的工序；
[0376](d)通過加工所述第2絕緣膜以及所述第I導電膜，形成包括第I選擇柵電極和第I帽絕緣膜的第I層疊膜的工序，該第I選擇柵電極由所述第I導電膜構成，并在半導體基板上的第I區(qū)域以及第2區(qū)域在沿著所述半導體基板的主面的第I方向上延伸，該第I帽絕緣膜由所述第I選擇柵電極上的所述第2絕緣膜構成，并在所述第I方向上延伸；
[0377](e)使在所述第I方向上延伸的所述第I選擇柵電極上的所述第I帽絕緣膜殘留，去除所述第I區(qū)域的、從在所述第I方向上延伸的所述第I選擇柵電極的第I側壁向與所述第I方向正交的第2方向突出的所述第I選擇柵電極之上的所述第I帽絕緣膜，從而形成由從所述第I帽絕緣膜露出的所述第I選擇柵電極構成的第I供電部的工序；
[0378](f)在所述(e)工序之后，在所述半導體基板上形成包括電荷積蓄層的第2柵極絕緣膜的工序；
[0379](g)在所述第2柵極絕緣膜上形成第2導電膜的工序；
[0380](h)通過對所述第2導電膜實施各向異性蝕刻，使與所述第I選擇柵電極的側壁鄰接的側墻狀的所述第2導電膜殘留的工序；
[0381](i)在所述(h)工序之后，去除與所述第I選擇柵電極的所述第I側壁鄰接的所述第2導電膜，從而形成與所述第I選擇柵電極的所述第I側壁的相反側的第2側壁鄰接的由所述第2導電膜構成的第I存儲器柵電極的工序；
[0382](j)在所述(i)工序之后，在所述第2區(qū)域的所述半導體基板形成第I源極區(qū)域以及第I漏極區(qū)域的工序；
[0383](k)在所述(j)工序之后，在所述第I存儲器柵電極的上表面、所述第I供電部的上表面、所述第I源極區(qū)域以及所述第I漏極區(qū)域的上表面的各個中形成硅化物層的工序；以及
[0384](I)在所述(k)工序之后，在所述第I供電部的上表面連接第I栓的工序，
[0385]在平面視圖中，在所述第I供電部與所述第I存儲器柵電極之間形成了所述第I帽絕緣膜。
[0386](2)在(I)記載的半導體裝置的制造方法中，[0387]所述第I栓具有在平面視圖中在所述第2方向上延伸的形狀。
[0388](3)在(I)記載的半導體裝置的制造方法中，
[0389]在所述(d)工序中，通過加工所述第2絕緣膜以及所述第I導電膜，形成由第2選擇柵電極和第2帽絕緣膜構成的第2層疊膜，該第2選擇柵電極由所述第I導電膜構成，并在半導體基板上的第I區(qū)域以及第2區(qū)域在所述第I方向上延伸，該第2帽絕緣膜由所述第2選擇柵電極上的所述第2絕緣膜構成，并在所述第I方向上延伸，
[0390]在所述第2方向上，交替排列配置多個所述第I選擇柵電極以及所述第2選擇柵電極，使所述第2選擇柵電極的在所述第I方向上延伸的第3側壁和所述第I側壁相對，
[0391]在所述(e)工序中，使在所述第I區(qū)域以及所述第2區(qū)域中在所述第I方向上延伸的所述第2選擇柵電極上的所述第2帽絕緣膜殘留，去除從所述第2選擇柵電極的所述第3側壁向所述第2方向突出的所述第2選擇柵電極上的所述第2帽絕緣膜，從而形成由從所述第2帽絕緣膜露出的所述第2選擇柵電極構成的第2供電部，
[0392]在所述(h)工序中，通過對所述第2導電膜實施各向異性蝕刻，使與所述第2選擇柵電極的側壁鄰接的側墻狀的所述第2導電膜殘留，
[0393]在所述(i)工序中，去除與所述第2選擇柵電極的所述第3側壁鄰接的所述第2導電膜，從而形成與所述第2選擇柵電極的所述第3側壁的相反側的第4側壁鄰接的由所述第2導電膜構成的第2存儲器柵電極，
[0394]在所述(j)工序中，在所述第2區(qū)域的所述半導體基板中形成第2源極區(qū)域以及第2漏極區(qū)域，
[0395]在所述(k)工序中，在所述第2存儲器柵電極的上表面、所述第2供電部的上表面、所述第2源極區(qū)域以及所述第2漏極區(qū)域的上表面的各個中形成硅化物層，
[0396]在所述(I)工序中，在所述第2供電部的上表面連接第2栓，
[0397]在所述第I區(qū)域中，與所述第2選擇柵電極的第4側壁鄰接地形成所述第2存儲器柵電極的第3供電部，
[0398]在所述第3供電部的附近，在所述第I方向上所述第I存儲器柵電極被切斷，所述第2側壁從所述第I存儲器柵電極露出。
【權利要求】
1.一種半導體裝置，其特征在于，具有:第I層疊膜，隔著第I柵極絕緣膜形成在半導體基板上，由在沿著所述半導體基板的主面的第I方向上延伸的、第I選擇柵電極以及所述第I選擇柵電極上的第I帽絕緣膜構成；第I存儲器柵電極，隔著包括第I電荷積蓄層的第2柵極絕緣膜而與所述第I選擇柵電極的在所述第I方向上延伸的第I側壁的相反側的第2側壁鄰接，所述第I存儲器柵電極在所述第I方向上延伸； 第I供電部，是所述第I方向中的所述第I選擇柵電極的端部，在平面視圖中所述第I供電部從所述第I帽絕緣膜露出；以及 第I栓，與所述第I供電部的上表面連接， 所述第I存儲器柵電極相比于平面視圖中的所述第I供電部以及所述第I帽絕緣膜之間的邊界更靠所述第I帽絕緣膜側終止。
2.根據(jù)權利要求1所述的半導體裝置，其特征在于， 在平面視圖中，在所述第I供電部與所述第I存儲器柵電極之間形成有所述第I帽絕緣膜。
3.根據(jù)權利要求1所述的半導體裝置，其特征在于，具有: 第2層疊膜，隔著第3柵極絕緣膜形成在所述半導體基板上，由在所述第I方向上延伸的、第2選擇柵電極以及所述第2選擇柵電極上的第2帽絕緣膜構成； 第2存儲器柵電極，隔著包括第2電荷積蓄層的第4柵極絕緣膜而與所述第2選擇柵電極的在所述第I方向上延伸的第3側壁的相反側的第4側壁鄰接，所述第2存儲器柵電極在所述第I方向上延伸； 第2供電部，是所述第2選擇柵電極的一部分，所述第2供電部從所述第2選擇柵電極的所述第3側壁，向與所述第I方向正交的第2方向突出，在平面視圖中從所述第2帽絕緣膜露出；以及 第2栓，與所述第2供電部的上表面連接， 在所述第2方向上交替排列配置了多個所述第I選擇柵電極以及所述第2選擇柵電極， 所述第I側壁以及所述第3側壁被相對地配置， 在所述第I方向上排列配置了多個所述第I選擇柵電極，針對在所述第I方向上相鄰的所述第I選擇柵電極彼此之間的區(qū)域，在所述第2方向上配置了所述第2供電部以及所述第2存儲器柵電極的第3供電部。
4.根據(jù)權利要求2所述的半導體裝置，其特征在于， 在所述第I選擇柵電極的正上方，在與所述第I方向正交的第2方向中排列配置了所述第I供電部以及所述第I帽絕緣膜。
5.根據(jù)權利要求4所述的半導體裝置，其特征在于， 在平面視圖中，所述第I帽絕緣膜的端部到達所述第I方向中的所述第I選擇柵電極的最終端部。
6.根據(jù)權利要求1所述的半導體裝置，其特征在于， 所述邊界從平面視圖中的所述第I側壁達到所述第2側壁，沿著與所述第I方向正交的第2方向。
7.根據(jù)權利要求1所述的半導體裝置，其特征在于， 所述第I栓具有在平面視圖中在與所述第I方向正交的第2方向上延伸的形狀。
8.根據(jù)權利要求7所述的半導體裝置，其特征在于， 所述第I供電部被形成在元件分離區(qū)域上，該元件分離區(qū)域被形成于所述半導體基板的主面， 所述第I栓的一部分與所述元件分離區(qū)域的上表面相接。
9.根據(jù)權利要求7所述的半導體裝置，其特征在于， 所述第2柵極絕緣膜包括由第I絕緣膜、形成在所述第I絕緣膜上的所述第I電荷積蓄層以及形成在所述第I電荷積蓄層上的第2絕緣膜構成的第3層疊膜。
10.根據(jù)權利要求1所述的半導體裝置，其特征在于， 所述第I供電部形成在元件分離區(qū)域上，該元件分離區(qū)域被形成于所述半導體基板的主面， 所述第I層疊膜的一部分在所述元件分離區(qū)域上從所述第2側壁向與所述第I方向正交的第2方向突出。
11.一種半導體裝置，其特征在于，具有:第I層疊膜，隔著第I柵極絕緣膜形成在半導體基板上，由在沿著所述半導體基板的主面的第I方向上延伸的、第I選擇柵電極以及所述第I選擇柵電極上的第I帽絕緣膜構成；第I存儲器柵電極，隔著包括第I電荷積蓄層的第2柵極絕緣膜而與所述第I選擇柵電極的、在所述第I方向上延伸的第I側壁的相反側的第2側壁鄰接，所述第I存儲器柵電極在所述第I方向上延伸； 第I供電部，是所述第I選擇柵電極的一部分，所述第I供電部從所述第I側壁向與所述第I方向正交的第2方向突出，在平面視圖中從所述第I帽絕緣膜露出；以及第I栓，與所述第I供電部的上表面連接； 在平面視圖中，在所述第I供電部與所述第I存儲器柵電極之間形成有所述第I帽絕緣膜。
12.根據(jù)權利要求11所述的半導體裝置，其特征在于， 所述第I栓具有在平面視圖中在所述第2方向上延伸的形狀。
13.根據(jù)權利要求11所述的半導體裝置，其特征在于，具有: 第2層疊膜，隔著第3柵極絕緣膜形成在所述半導體基板上，由在所述第I方向上延伸的、第2選擇柵電極以及所述第2選擇柵電極上的第2帽絕緣膜構成； 第2存儲器柵電極，隔著包括第2電荷積蓄層的第4柵極絕緣膜而與所述第2選擇柵電極的、在所述第I方向上延伸的第3側壁的相反側的第4側壁鄰接，所述第2存儲器柵電極在所述第I方向上延伸； 第2供電部，是所述第2選擇柵電極的一部分，所述第2供電部從所述第2選擇柵電極的所述第3側壁向所述第2方向突出，在平面視圖中從所述第2帽絕緣膜露出； 第2栓，與所述第2供電部的上表面連接；以及 所述第2存儲器柵電極的第3供電部，在所述第I區(qū)域中，與所述第2選擇柵電極的所述第4側壁鄰接地形成， 在所述第2方向上交替排列配置了多個所述第I選擇柵電極以及所述第2選擇柵電極， 所述第2側壁以及所述第4側壁被相對地配置， 在所述第3供電部的近旁，在所述第I方向中所述第I存儲器柵電極被切斷，所述第2側壁從所述第I存儲器柵電極露出。
14.一種半導體裝置的制造方法，其特征在于，包括: Ca)在半導體基板上形成第I柵極絕緣膜的工序； (b)在所述第I柵極絕緣膜上形成第I導電膜的工序； (c)在所述第I導電膜上形成第2絕緣膜的工序； (d)通過加工所述第2絕緣膜以及所述第I導電膜，形成包括第I選擇柵電極和第I帽絕緣膜的第I層疊膜的工序，該第I選擇柵電極由所述第I導電膜構成、并在半導體基板上的第I區(qū)域以及第2區(qū)域在沿著所述半導體基板的主面的第I方向上延伸，該第I帽絕緣膜由所述第I選擇柵電極上的所述第2絕緣膜構成、并在所述第I方向上延伸； (e)使所述第2區(qū)域的所述第I選擇柵電極上的所述第I帽絕緣膜殘留，去除所述第I區(qū)域的、在所述第I方向中的所述第I選擇柵電極的端部之上的所述第I帽絕緣膜，從而形成由從所述第I帽絕緣膜露出的所述第I選擇柵電極構成的第I供電部的工序； (f )在所述(e )工序之后，在所述半導體基板上形成包括電荷積蓄層的第2柵極絕緣膜的工序； (g)在所述第2柵極絕緣膜上形成第2導電膜的工序； (h)通過對所述第2導電膜實施各向異性蝕刻，使與所述第I選擇柵電極的側壁鄰接的側墻狀的所述第2導電膜殘留的工序； (i)在所述(h)工序之后，通過去除與所述第I選擇柵電極的在所述第I方向上延伸的第I側壁鄰接的所述第2導電膜，形成與所述第I選擇柵電極的所述第I側壁的相反側的第2側壁鄰接的由所述第2導電膜構成的第I存儲器柵電極的工序； (j)在所述(i)工序之后，在所述第2區(qū)域的所述半導體基板中形成第I源極區(qū)域以及第I漏極區(qū)域的工序； (k)在所述(j)工序之后，在所述第I存儲器柵電極的上表面、所述第I供電部的上表面、所述第I源極區(qū)域以及所述第I漏極區(qū)域的上表面的各自中形成硅化物層的工序；以及 (I)在所述(k)工序之后，在所述第I供電部的上表面連接第I栓的工序， 所述第I存儲器柵電極相比于平面視圖中的所述第I供電部以及所述第I帽絕緣膜之間的邊界更靠近所述第I帽絕緣膜側終止。
15.根據(jù)權利要求14所述的半導體裝置的制造方法，其特征在于， 在平面視圖中，在所述第I供電部與所述第I存儲器柵電極之間形成所述第I帽絕緣膜。
16.根據(jù)權利要求14所述的半導體裝置的制造方法，其特征在于， 在所述(d)工序中，所述第I選擇柵電極在所述第I方向上排列形成多個， 通過加工所述第2絕緣膜以及所述第I導電膜，形成由第2選擇柵電極和第2帽絕緣膜構成的第2層疊膜，該第2選擇柵電極由所述第I導電膜構成、并在半導體基板上的所述第I區(qū)域以及所述第2區(qū)域在所述第I方向上延伸，該第2帽絕緣膜由所述第2選擇柵電極上的所述第2絕緣膜構成、并在所述第I方向上延伸，在與所述第I方向正交的第2方向上，交替排列配置多個所述第I選擇柵電極以及所述第2選擇柵電極，使所述第2選擇柵電極的在所述第I方向上延伸的第3側壁和所述第I側壁相對， 在所述(e)工序中，使在所述第I區(qū)域以及所述第2區(qū)域中在所述第I方向上延伸的所述第2選擇柵電極上的所述第2帽絕緣膜殘留，去除從所述第2選擇柵電極的所述第3側壁突出的所述第2選擇柵電極上的所述第2帽絕緣膜，從而形成由從所述第2帽絕緣膜露出的所述第2選擇柵電極構成的第2供電部， 在所述(h)工序中，通過對所述第2導電膜實施各向異性蝕刻，使與所述第2選擇柵電極的側壁鄰接的側墻狀的所述第2導電膜殘留， 在所述(i)工序中，通過去除與所述第2選擇柵電極的所述第3側壁鄰接的所述第2導電膜，形成與所述第2選擇柵電極的所述第3側壁的相反側的第4側壁鄰接的由所述第2導電膜構成的第2存儲器柵電極， 在所述(j )工序中，在所述第2區(qū)域的所述半導體基板中形成第2源極區(qū)域以及第2漏極區(qū)域， 在所述(k)工序中，在所述第2存儲器柵電極的上表面、所述第2供電部的上表面、所述第2源極區(qū)域以及所述第2漏極區(qū)域的上表面的各自中形成硅化物層， 在所述(I)工序中，在所述第2供電部的上表面連接第2栓， 針對在所述第I方向上相鄰的所述第I選擇柵電極彼此之間的區(qū)域，在所述第2方向上配置所述第2供電部以及所述第2存儲器柵電極的第3供電部。
17.根據(jù)權利要求15所述的半導體裝置的制造方法，其特征在于， 在所述第I選擇柵電極的正上方，在與所述第I方向正交的第2方向上排列配置了所述第I供電部以及所述第I帽絕緣膜。
18.根據(jù)權利要求14所述的半導體裝置的制造方法，其特征在于， 在所述(i)工序中，通過利用各向同性蝕刻去除所述第2導電膜的一部分，使所述第2導電膜的側壁后退而形成所述第I存儲器柵電極。
19.根據(jù)權利要求18所述的半導體裝置的制造方法，其特征在于， 所述第I供電部形成在元件分離區(qū)域上，該元件分離區(qū)域被形成于所述半導體基板的主面， 所述第I層疊膜的一部分在所述元件分離區(qū)域上從所述第2側壁向與所述第I方向正交的第2方向突出。
20.根據(jù)權利要求14所述的半導體裝置的制造方法，其特征在于， 在所述(i)工序中，通過利用各向異性蝕刻去除所述第2導電膜的一部分，在所述第I供電部的附近形成由所述第2導電膜構成的所述第I存儲器柵電極、和由所述第2導電膜構成并與所述第I存儲器柵電極絕緣的第3存儲器柵電極。
【文檔編號】H01L21/8239GK104022114SQ201410067784
【公開日】2014年9月3日 申請日期:2014年2月27日 優(yōu)先權日:2013年2月28日
【發(fā)明者】鳥羽功一, 茶木原啟, 川島祥之 申請人:瑞薩電子株式會社