制備半導(dǎo)體結(jié)構(gòu)以及相關(guān)器件的方法
【專利摘要】本發(fā)明描述了制備半導(dǎo)體結(jié)構(gòu)、功率半導(dǎo)體器件及屏蔽柵極MOSFET器件的方法。制備半導(dǎo)體結(jié)構(gòu)的方法包括：提供半導(dǎo)體襯底；在所述襯底上提供外延層，所述外延層包括底部和上部，所述底部包含在整個所述底部上基本上恒定的第一濃度的第一導(dǎo)電型摻雜物，所述上部包含具有比所述第一濃度低的第二濃度的第一導(dǎo)電型摻雜物；在所述外延層中提供溝槽；在所述溝槽中形成晶體管結(jié)構(gòu)；以及在與所述溝槽相鄰的所述外延層的所述上部形成阱區(qū)，所述阱區(qū)包含與所述第一導(dǎo)電型相反的第二導(dǎo)電型摻雜物。還描述了其他實施例。
【專利說明】制備半導(dǎo)體結(jié)構(gòu)以及相關(guān)器件的方法

【技術(shù)領(lǐng)域】
[0001]本申請總體上涉及功率半導(dǎo)體器件以及制備這種器件的方法。更具體地講，本申請描述了功率半導(dǎo)體器件中的垂直摻雜和電容平衡以及形成這種摻雜物分布的方法。

【背景技術(shù)】
[0002]包含集成電路(IC)或分立器件的半導(dǎo)體器件被用在各種各樣的電子設(shè)備中。IC器件(或芯片，或分立器件)包括已在半導(dǎo)體材料襯底表面中制備的微型電子電路。所述電路由多個重疊的層構(gòu)成，所述層包括包含可被擴(kuò)散進(jìn)襯底中的摻雜物的層(稱為擴(kuò)散層)或包含被注入襯底的離子的層(注入層)。其他層是導(dǎo)體(多晶硅或金屬層)或?qū)щ妼又g的連接部(通孔或接觸層)。IC器件或分立器件可用逐層工藝來制造，所述工藝使用多個步驟的組合，這些步驟包括層生長、成像、沉積、蝕刻、摻雜和清潔。通常使用硅片作為襯底，使用光刻法標(biāo)示出要被摻雜或沉積并限定多晶硅、絕緣體或金屬層的不同襯底區(qū)域。
[0003]功率半導(dǎo)體器件常常在電子電路中用作開關(guān)或整流器。當(dāng)連接到電路板時，它們可用在包括車用電子設(shè)備、磁盤驅(qū)動器和電源等各種裝置中。一些功率半導(dǎo)體器件可形成已在襯底中形成的溝槽中。溝槽構(gòu)造的一個引人注意的特征在于，電流垂直地通過相鄰地設(shè)置在兩個溝槽之間的器件的溝道。與電流水平地通過溝道然后垂直地通過漏極的其他半導(dǎo)體器件相比，這允許更高的單元和/或電流通道密度。單元和/或電流通道密度越大通常意味著，襯底的每單位面積可制造越多的器件和/或電流通道，從而增大功率半導(dǎo)體器件的電流密度。


【發(fā)明內(nèi)容】

[0004]本申請描述了功率半導(dǎo)體器件中的垂直摻雜和電容平衡以及形成這種摻雜物分布的方法。所述方法包括:提供半導(dǎo)體襯底；在所述襯底上提供外延層，所述外延層包括底部和上部，所述底部包含在整個所述底部上基本上恒定的第一濃度的第一導(dǎo)電型摻雜物，所述上部包含具有比所述第一濃度低的第二濃度的第一導(dǎo)電型摻雜物；在所述外延層中提供溝槽；利用所述溝槽形成晶體管結(jié)構(gòu)，所述結(jié)構(gòu)延伸穿過所述外延層的所述上部并進(jìn)入或穿過底部外延層；以及形成阱區(qū)，所述阱區(qū)具有小于上部外延層的結(jié)深度(junct1ndepth)或在小于底部外延層的摻雜濃度水平終止的結(jié)深度。與溝槽相鄰，阱區(qū)可包含與所述第一導(dǎo)電型相反的第二導(dǎo)電型摻雜物。這種方法降低了表面電場，以使得一個或多個下部外延層中較高的臺面(mesa)摻雜可用于減小比電阻并改善功率半導(dǎo)體器件中的體二極管恢復(fù)特性，同時能夠維持額定的源漏極擊穿電壓(BVdss)并維持低于P阱結(jié)的雪崩碰撞電離。

【專利附圖】

【附圖說明】
[0005]按照附圖可更好地理解下面的描述，附圖中:
[0006]圖1示出制備半導(dǎo)體結(jié)構(gòu)的方法的一些實施例，所述半導(dǎo)體結(jié)構(gòu)包含襯底和外延(“印i”)層，其中在外延層的上表面上具有掩模；
[0007]圖2示出制備半導(dǎo)體結(jié)構(gòu)的方法的一些實施例，所述半導(dǎo)體結(jié)構(gòu)包含兩個溝槽結(jié)構(gòu)，其中溝槽之間具有臺面結(jié)構(gòu)；
[0008]圖3示出制備半導(dǎo)體結(jié)構(gòu)的方法的一些實施例，所述半導(dǎo)體結(jié)構(gòu)具有形成在溝槽中的氧化物層和導(dǎo)電層；
[0009]圖4示出制備半導(dǎo)體結(jié)構(gòu)的方法的一些實施例，其中導(dǎo)電層已被蝕刻從而在溝槽中形成屏蔽電極；
[0010]圖5示出制備半導(dǎo)體結(jié)構(gòu)的方法的一些實施例，其中在屏蔽電極上面用絕緣層填充溝槽；
[0011]圖6示出制備半導(dǎo)體結(jié)構(gòu)的方法的一些實施例，其中在溝槽中的屏蔽電極上面，絕緣層凹入溝槽中，以形成IPD (inter poly dielectric,多晶娃層間介電)層；
[0012]圖7示出制備半導(dǎo)體結(jié)構(gòu)的方法的一些實施例，其中在上部溝槽側(cè)壁上生長絕緣層以形成柵極氧化物，并且然后被用導(dǎo)電層填充并蝕刻至臺面表面之下以形成柵電極；
[0013]圖8示出制備半導(dǎo)體結(jié)構(gòu)的方法的一些實施例，其中在溝槽中形成屏蔽柵極MOSFET結(jié)構(gòu)，并在外延層中形成P區(qū)(P阱)；
[0014]圖9示出制備半導(dǎo)體結(jié)構(gòu)的方法的一些實施例，其中在柵電極上形成層間介電(ILD, inter level dielectric)層；
[0015]圖10示出制備半導(dǎo)體結(jié)構(gòu)的方法的一些實施例，其中在溝槽中形成屏蔽柵極MOSFET結(jié)構(gòu)，并在P區(qū)(P阱)中形成源極區(qū)；
[0016]圖11示出制備半導(dǎo)體結(jié)構(gòu)的方法的一些實施例，其中在溝槽中形成屏蔽柵極MOSFET結(jié)構(gòu)，并在臺面中蝕刻凹部以形成源極接觸和本體接觸；
[0017]圖12示出制備半導(dǎo)體結(jié)構(gòu)的方法的一些實施例，其中在溝槽中形成屏蔽柵極MOSFET結(jié)構(gòu)，并沉積導(dǎo)電層以形成歐姆接觸；
[0018]圖13示出半導(dǎo)體器件中的外延層的摻雜物分布的一些實施例；
[0019]圖14示出半導(dǎo)體器件在擊穿時的電場分布和后處理摻雜物分布的一些實施例；
[0020]圖15示出一些常規(guī)半導(dǎo)體器件和本文所述的半導(dǎo)體器件的一些實施例的輸出電容(Coss)比較曲線的比較；
[0021]圖16示出與本文所述的半導(dǎo)體器件的一些實施例(右側(cè))相比，一些常規(guī)半導(dǎo)體器件(在左側(cè))的二極管恢復(fù)波形；以及
[0022]圖17示出與本文所述的半導(dǎo)體器件的一些實施例(右側(cè))相比，一些常規(guī)半導(dǎo)體器件(在左側(cè))在體二極管恢復(fù)期間穿過臺面中心的常規(guī)少數(shù)載流子濃度分布。
[0023]附圖示出功率半導(dǎo)體器件和制備這種器件的方法的特定方面。連同下面的描述，這些附圖顯示并說明所述方法的原理以及通過這些方法制備的結(jié)構(gòu)。附圖中，為了清晰起見，夸大了層和區(qū)域的厚度。不同圖中的相同附圖標(biāo)記表示相同的元件，因此將不再重復(fù)對其的描述。當(dāng)本文中使用術(shù)語“在......上”、“附接到......”、或“耦接到......”時，一個物件(如，材料、層、襯底等)可在另一物件上、附接到另一物件、或耦接到另一物件，而不管這個物件是直接在另一物件上、直接附接到另一物件、或直接耦接到另一物件還是在這個物件與另一物件之間存在一個或多個居間物件。另外，方向(如，上面、下面、頂部、底部、側(cè)面、向上、向下、下方、上方、上部、下部、7K平、垂直、“x”、“y”、“z”等)(如果提供的話)是相對的，只是通過舉例方式方便說明和討論來提供的，而非進(jìn)行限制。另外，在引用一組要素(例如要素a、b、c)的情況下，這樣的引用意在包括所列要素中的任一個本身、少于所有所列要素的任何組合、和/或全部所列要素的組合。

【具體實施方式】
[0024]下面的說明給出具體細(xì)節(jié)，以便提供全面的理解。然而，技術(shù)人員應(yīng)當(dāng)理解，半導(dǎo)體器件以及所述器件相關(guān)的制備和使用方法可在不采用這些具體細(xì)節(jié)的情況下實現(xiàn)并使用。實際上，所述半導(dǎo)體器件及相關(guān)方法可通過修改圖示器件和方法來付諸實踐，并且可與行業(yè)中常規(guī)上使用的任何其他設(shè)備和技術(shù)結(jié)合使用。例如，盡管以下的說明參照溝槽MOSFET器件，然而可針對形成有溝槽的其他功率半導(dǎo)體器件進(jìn)行修改，所述其他功率半導(dǎo)體器件例如為靜電感應(yīng)晶體管(SIT)器件、靜電感應(yīng)晶閘管(SITh)器件、IGBT器件、BJT器件、JFET器件、MOS控制晶閘管(MCT )器件和溝槽勢壘肖特基(TMBS )。
[0025]圖1-圖14中示出功率半導(dǎo)體器件和制備這種器件的方法的一些實施例。在一些實施例中，如圖1所示，所述方法開始于首先提供半導(dǎo)體襯底105。本發(fā)明中可使用本領(lǐng)域中已知的任何襯底。合適的襯底包括硅片、外延硅層、鍵合晶片(例如，絕緣體上硅(SOI，silicon-on-1nsulator)技術(shù)中所使用的)、和/或非晶娃層，所有這些均可被摻雜或不被摻雜。另外，可使用用于電子器件的任何其他半導(dǎo)體材料，包括Ge、SiGe, SiC, GaN, GaAs,InxGayAsz、AlxGayAsz、和/或任何純半導(dǎo)體或化合物半導(dǎo)體，例如II1-V或I1-VI及其變體。在一些實施例中，可用任何η型摻雜物對襯底105進(jìn)行重?fù)诫s。
[0026]在一些實施例中，襯底105包含位于其上表面上的一個或多個外延(“印i”)硅層(單獨或共同地示出為外延層110)?？衫冒ㄈ魏瓮庋映练e工藝在內(nèi)的任何工藝來提供外延層110。在一些實施例中，外延層110可被配置為使得在外延層的上部中摻雜物濃度較低，并且在外延層的底部中摻雜物濃度較高。
[0027]一些常規(guī)的功率溝槽MOSFET器件包含在整個外延層上一致的摻雜物分布，使得外延層的底部中的摻雜物濃度與外延層的上部的濃度相同。這種常規(guī)摻雜物分布在圖13中用紅線X和藍(lán)線Y表示，圖13示出沿著外延層110的長度的摻雜物濃度，其中外延層110的上表面示出于左側(cè)并且襯底示出于右側(cè)?？蓮膱D13看出，這些常規(guī)半導(dǎo)體器件中的摻雜物濃度通常在襯底區(qū)域(區(qū)段C)中較高，并且然后減小至外延層110 (區(qū)段A和B)中的相對恒定水平。
[0028]圖13還示出外延層110包括輕摻雜的上部(外延層110的上表面附近)的實施例。這些實施例在圖13中用黑線C表示。如同常規(guī)器件，它們含有的摻雜物濃度通常在襯底105中較高，然后減小至外延層110的底部(B)中的恒定水平。但是與這些常規(guī)器件不同，在外延層110的上表面附近的上部(A)中摻雜物濃度減小。
[0029]在其他實施例中，半導(dǎo)體器件可包括用于底部(B)或上外延部(A)的緩變外延層，所述緩變外延層在襯底附近具有較高摻雜，并且朝著表面具有較輕摻雜。為了實現(xiàn)較高擊穿電壓器件或所需的電效應(yīng)，在底部(B)與頂部(A)之間可插入多個中間外延層，所述中間外延層的摻雜低于底部(B)并且重于頂部(A)。插入的各外延層可隨其朝著上表面生長而摻雜逐漸變輕，并且可包含朝著上表面變低的梯度摻雜分布。
[0030]在本文所述的半導(dǎo)體器件的一些構(gòu)造中，襯底105中的摻雜物濃度可在約lel8原子/cm3至約le21原子/cm3的范圍內(nèi)，外延層的底部中的摻雜物濃度可在約5el5原子/cm3至約3el7原子/cm3的范圍內(nèi)。在其他構(gòu)造中，襯底105中的摻雜物濃度可為約5el9原子/cm3，外延層的底部中的摻雜物濃度可為約8el6原子/cm3。
[0031]在圖13所示的實施例中，上部(A)中的摻雜物濃度可保持基本上恒定。在這些實施例中，上表面附近的摻雜物濃度可在約lel3原子/cm3至約lel6原子/cm3的范圍內(nèi)。然而，在其他實施例中，此較低摻雜物濃度可在約Ie 14原子/cm3至約lel5a/cm3的范圍內(nèi)。然而，在其他實施例中，在外延層110的上部中，此較低摻雜物濃度可為約IX 115原子/cm3。然而，在其他構(gòu)造中，上部(A)中的摻雜物濃度無需保持基本上恒定。
[0032]此較低摻雜物濃度的區(qū)域(B卩，上部)的厚度取決于阱結(jié)深度、處理期間的熱暴露(會重新分配摻雜)、由于消耗或去除表面的硅的氧化和蝕刻導(dǎo)致的層厚度的減小、以及將形成于外延層中的器件(即，屏蔽柵極溝槽M0SFET)的特性。在一些實施例中，此較低摻雜物區(qū)的厚度可在約I微米至約10微米的范圍內(nèi)。在其他實施例中，此較低摻雜物區(qū)的厚度可在約3微米至約6微米的范圍內(nèi)。在其他實施例中，此較低摻雜物區(qū)的厚度可為約3微米。此厚度與外延層110的底部(B)(其中摻雜物濃度相對恒定)的厚度相當(dāng)，底部(B)的厚度可在約5微米至約50微米的范圍內(nèi)，在一些實施例中可為約9微米。
[0033]圖13所示的摻雜物濃度(黑線Z)可利用將提供本文所示和所述的摻雜分布的任何工藝獲得。在一些實施例中，此摻雜分布可通過在大氣環(huán)境下利用使用較高摻雜物濃度的第一外延工藝使外延層110的底部在襯底105上生長來獲得。然后，利用具有較低摻雜物濃度的第二外延工藝使外延層110的上部在層的底部上生長?？商鎿Q地，所有外延層可利用原位工藝來生長。
[0034]接下來，如圖2所示，可在外延層110中形成第一溝槽結(jié)構(gòu)120 (或溝槽)。第一溝槽120的底部可達(dá)到外延層110或襯底105中的任何地方。可通過產(chǎn)生所需結(jié)構(gòu)的任何工藝來形成第一溝槽結(jié)構(gòu)120。在一些實施例中，可在外延層110的上表面上形成掩模115。掩模115可通過以下步驟形成:首先沉積所需掩模材料層，然后利用光刻法和蝕刻工藝將其圖案化，從而形成掩模115的所需圖案。在用于形成溝槽120的蝕刻工藝完成之后，如圖2所示，在相鄰的溝槽120之間形成臺面結(jié)構(gòu)(或臺面)112。
[0035]然后，可通過任何工藝蝕刻外延層110，直至第一溝槽120在外延層110 (或襯底105)中達(dá)到所需深度和寬度?？煽刂茰喜?20的深度和寬度以及寬深比，以使得稍后沉積的氧化物層正確地內(nèi)襯于溝槽側(cè)壁和底部或填充在溝槽中，并避免形成空隙。在一些實施例中，第一溝槽結(jié)構(gòu)120的深度可在約0.1 μ m至約100 μ m的范圍內(nèi)，寬度可在約0.1 μ m至約50 μ m的范圍內(nèi)。對于這種深度和寬度，溝槽的寬深比可在約1:1至約1:50的范圍內(nèi)。
[0036]在一些實施例中，溝槽120的側(cè)壁不與外延層110的上表面垂直。替代地，溝槽側(cè)壁相對于外延層110的上表面的角度可在約90度(垂直側(cè)壁)至約60度的范圍內(nèi)?？煽刂茰喜劢嵌龋允沟蒙院蟪练e的氧化物層或任何其他材料正確地內(nèi)襯于溝槽側(cè)壁和/或填充在溝槽中，并避免形成空隙。接下來，可利用任何工藝去除掩模115。
[0037]在一些實施例中，如圖3所示，隨后可在溝槽側(cè)壁120上形成氧化物層130 (或其他絕緣或半絕緣材料)。氧化物層130可通過任何工藝(包括沉積氧化物材料、生長氧化物層或它們的組合)形成于溝槽120側(cè)壁上。氧化物層130的厚度可被調(diào)整為支持所需器件擊穿電壓或獲得所需電場分布所要求的溝槽120側(cè)壁上需要的任何厚度。氧化物材料的沉積可利用任何已知的沉積工藝來進(jìn)行，所述沉積工藝包括能夠在溝槽內(nèi)產(chǎn)生高度適形的階梯覆蓋的任何化學(xué)氣相沉積(CVD)工藝(例如，SACVD)。如果需要的話，可使用回流工藝使氧化物材料回流，這將有助于減少氧化物層130內(nèi)的空隙或缺陷并使氧化物材料致密。
[0038]然后，如圖3所示，可在溝槽120中的氧化物層130上沉積導(dǎo)電層140。導(dǎo)電層140可包含本領(lǐng)域中已知的任何導(dǎo)電材料和/或半導(dǎo)電的材料，包括任何金屬、硅化物、半導(dǎo)體材料、摻雜的多晶硅或它們的組合。在一些實施例中，導(dǎo)電層包括摻雜或未摻雜的多晶硅?？赏ㄟ^任何已知的沉積工藝來沉積此導(dǎo)電層140，所述沉積工藝包括化學(xué)氣相沉積工藝(CVD，PECVD, LPCVD等)或者使用所需金屬作為濺射靶的濺射工藝。
[0039]如圖3所示，導(dǎo)電層140可被沉積為使得其填充并溢出到溝槽120和絕緣層130上。然后，如圖4所示，可利用任何工藝用導(dǎo)電層140形成屏蔽電極150 (或屏蔽件150)。在一些實施例中，可通過利用任何工藝(包括任何回蝕工藝)去除導(dǎo)電層140的上部來形成屏蔽件150。如圖4所示，去除工序的結(jié)果是留下覆蓋在溝槽120的底部上的氧化物層130上面以及側(cè)壁氧化物層130之間的導(dǎo)電層(屏蔽件150)。
[0040]然后，可在溝槽120中形成絕緣層145。如圖5所示，絕緣層145可被沉積為使得其填充并溢出溝槽120上?？赏ㄟ^任何工藝來形成絕緣層145。在一些實施例中，可通過沉積絕緣材料(例如氧化物)直至其溢出溝槽120來形成絕緣層。氧化物材料的沉積可利用任何已知的沉積工藝來進(jìn)行，所述沉積工藝包括能夠在溝槽內(nèi)產(chǎn)生高度適形的階梯覆蓋的任何化學(xué)氣相沉積(CVD)工藝(例如SACVD)。然后，對絕緣層145進(jìn)行回蝕，以去除溝槽120中屏蔽電極150上面的過量材料,從而形成多晶娃層間介電(IPD)層155,如圖6所不。
[0041]在回蝕工序之后，如圖7所示，可在屏蔽電極150上面，在溝槽120的側(cè)壁上形成絕緣層(或柵極氧化物層165)。在這些實施例中，用于柵極氧化物層的高質(zhì)量材料可通過在含氧化物氣氛中將外延層110氧化，直至生長出所需厚度的高質(zhì)量氧化物層來形成。柵極氧化物層165中的高質(zhì)量材料可用于提高氧化物完整性，從而使絕緣層成為更好的絕緣體。
[0042]接下來，如圖7所示，可在溝槽120中形成MOSFET器件的柵電極(或柵極)160。柵極160可包含任何導(dǎo)電材料和/或半導(dǎo)電的材料,包括任何金屬、娃化物、半導(dǎo)體材料、摻雜的多晶硅或它們的組合。柵極160的導(dǎo)電材料可利用任何已知的沉積工藝來沉積，所述沉積工藝包括化學(xué)氣相沉積工藝(CVD，PECVD, LPCVD等)或者使用所需金屬作為濺射靶的濺射工藝。導(dǎo)電材料可被沉積為使得其填充并溢出溝槽120上，之后可通過利用任何工藝(包括任何回蝕工藝)去除導(dǎo)電層的上部來形成柵電極160。如圖7所示，去除工序的結(jié)果是留下覆蓋IB)層155的導(dǎo)電層(柵極160，通常由多晶硅制成)。
[0043]在一些實施例中，如圖8所示，可用P型摻雜物摻雜臺面區(qū)112，以使得在兩個溝槽之間的外延層I1中沿著溝槽側(cè)壁120形成阱區(qū)。臺面摻雜工藝可利用將P型摻雜物注入所需深度的任何摻雜工藝來執(zhí)行。在摻雜工序之后，可通過任何已知的擴(kuò)散或推進(jìn)工藝使P型摻雜物進(jìn)一步擴(kuò)散到與外延層110的結(jié)(稱作P阱結(jié)(Pwell Xj) 172)的所需深度。
[0044]然后，可在溝槽120的頂部，柵電極160上面形成絕緣層(例如BPSG)。絕緣層可通過任何工藝來形成，包括沉積氧化物材料直至其溢出溝槽120。絕緣層的厚度可被調(diào)整為填充溝槽120的頂部所需的任何厚度。絕緣材料的沉積可利用任何已知的沉積工藝來進(jìn)行，所述沉積工藝包括能夠在溝槽內(nèi)產(chǎn)生高度適形的階梯覆蓋的任何化學(xué)氣相沉積(CVD)工藝(例如SACVD)。在沉積絕緣層之后，可使用回蝕工藝去除溝槽120上面的過量材料，從而在溝槽120的上部形成層間介電(ILD)層177。
[0045]然后，如圖10所示，可在P阱區(qū)的上部形成η型源極區(qū)，直至其達(dá)到結(jié)(Xj)深度175?？衫脧耐庋訁^(qū)110的表面注入并擴(kuò)散的η型摻雜物來形成源極區(qū)175。然后，如圖11所示，可在外延區(qū)110的表面中蝕刻凹部180，以形成源極接觸和本體接觸。然后，如圖12所示，沉積導(dǎo)電材料185并將其退火，以與源極區(qū)和本體區(qū)形成歐姆接觸。
[0046]圖14示出本文所述的屏蔽柵極半導(dǎo)體器件的一些實施例。本文中形成的這些半導(dǎo)體結(jié)構(gòu)示出于圖14的頂部，其中外延層110 (包含P阱區(qū))的上表面在圖14的上部的左偵牝外延層110的下部在圖14的右側(cè)。屏蔽柵極溝槽MOSFET結(jié)構(gòu)的其他部分也示出于圖14的頂部。
[0047]這些屏蔽柵極溝槽MOSFET器件可一直工作到擊穿條件實現(xiàn)。沿著用虛線(在圖14的頂部延伸通過半導(dǎo)體器件的臺面112的中心)表示的器件的橫截面測量處理之后的器件的最終摻雜物分布，并將其顯示在圖14的底部曲線圖中。在該擊穿點，還沿著相同的橫截面測量器件的電分布，然后將其顯示在圖14的中部。
[0048]在圖14的中部，曲線圖示出與常規(guī)器件的擊穿時的電場分布(用線A和B表示)相比的本文所述的器件的擊穿點處的電場分布(用線C和D表示)。如圖14所示，對于所需的擊穿電壓，要求有最小屏蔽氧化物厚度130。屏蔽氧化物厚度、臺面摻雜分布和臺面電荷可決定臺面12中的電分布。圖14中的線A表示在摻雜濃度與本文所述的器件在圖13中的底部外延層摻雜分布Z相同的情況下，具有圖13中的用初始摻雜分布X表示的單個外延層的一些常規(guī)器件的摻雜分布和電場分布。
[0049]從下表1看出，對于包含單個外延層的一些常規(guī)半導(dǎo)體器件，臺面電荷太高，導(dǎo)致?lián)舸╇妷簝H為38伏，因為在接近P阱結(jié)附近的溝槽的頂部的硅中達(dá)到臨界電場。圖14中的線B表不具有圖13中的用摻雜分布Y表不的單個外延層的一些常規(guī)器件的摻雜分布和電場分布。對于包含單個外延層的這些常規(guī)器件，使用與本文所述的半導(dǎo)體器件相同的屏蔽氧化物厚度對臺面電荷進(jìn)行優(yōu)化以實現(xiàn)最高擊穿。比導(dǎo)通電阻(RSP)較高并且電場分布無效率導(dǎo)致?lián)舸╇妷簝H為101V。
[0050]表1
[0051]BVdss (V) Rsp (m Ω *cm2)
[0052]

【權(quán)利要求】
1.一種制備半導(dǎo)體結(jié)構(gòu)的方法，包括: 提供半導(dǎo)體襯底； 在所述襯底上提供外延層，所述外延層包括: 底部，所述底部包含在整個所述底部上的具有基本上恒定的第一濃度的第一導(dǎo)電型摻雜物； 上部，所述上部包含具有比所述第一濃度低的第二濃度的第一導(dǎo)電型摻雜物； 在所述外延層中提供溝槽； 在所述溝槽中形成晶體管結(jié)構(gòu)；以及 在所述外延層的所述上部中與所述溝槽相鄰地形成阱區(qū)，所述阱區(qū)包含與所述第一導(dǎo)電型相反的第二導(dǎo)電型摻雜物。
2.根據(jù)權(quán)利要求1所述的方法，其中所述晶體管結(jié)構(gòu)構(gòu)成屏蔽柵極MOSFET器件。
3.根據(jù)權(quán)利要求1所述的方法，其中所述外延層的所述上部延伸至恰好在所述阱區(qū)下面。
4.根據(jù)權(quán)利要求1所述的方法，其中所述第一摻雜物濃度在約5X115原子/cm3至約3 X 117原子/cm3的范圍內(nèi)。
5.根據(jù)權(quán)利要求1所述的方法，其中所述第二摻雜物濃度在約IX113原子/cm3至約1 X 116原子/cm3的范圍內(nèi)。
6.根據(jù)權(quán)利要求1所述的方法，其中所述第二摻雜物濃度為約1X 115原子/cm3。
7.根據(jù)權(quán)利要求2所述的方法，其中所述外延層的所述上部中的所述第二濃度使具有阱區(qū)的結(jié)附近的電場降低并變平。
8.根據(jù)權(quán)利要求1所述的方法，其中，所述方法在維持高擊穿電壓的同時實現(xiàn)較低導(dǎo)通電阻性能并且在所述溝槽之間形成較高的臺面漂移摻雜。
9.一種制備功率半導(dǎo)體器件的方法，包括: 提供半導(dǎo)體襯底； 在所述襯底上提供外延層，所述外延層包括: 底部，所述底部包含在整個所述底部上基本上恒定的第一濃度的第一導(dǎo)電型摻雜物； 上部，所述上部包含具有比所述第一濃度低的第二濃度的第一導(dǎo)電型摻雜物； 在所述外延層中提供溝槽； 在所述溝槽中形成晶體管結(jié)構(gòu)；以及 在所述外延層的所述上部中與所述溝槽相鄰地形成阱區(qū)，所述阱區(qū)包含與所述第一導(dǎo)電型相反的第二導(dǎo)電型摻雜物。
10.根據(jù)權(quán)利要求9所述的方法，其中所述晶體管結(jié)構(gòu)構(gòu)成屏蔽柵極MOSFET器件。
11.根據(jù)權(quán)利要求9所述的方法，其中所述外延層的所述上部延伸至恰好在所述阱區(qū)下面。
12.根據(jù)權(quán)利要求9所述的方法，其中所述第一摻雜物濃度在約5X 115原子/cm3至約3 X 117原子/cm3的范圍內(nèi)。
13.根據(jù)權(quán)利要求9所述的方法，其中所述第二摻雜物濃度在約IX 113原子/cm3至約I X 116原子/cm3的范圍內(nèi)。
14.根據(jù)權(quán)利要求9所述的方法，其中所述第二摻雜物濃度為約IX 115原子/cm3。
15.根據(jù)權(quán)利要求10所述的方法，其中所述外延層的所述上部中的所述第二濃度使具有阱區(qū)的結(jié)附近的電場降低并變平。
16.根據(jù)權(quán)利要求9所述的方法，其中所述方法在維持高擊穿電壓的同時實現(xiàn)較低導(dǎo)通電阻性能并且在所述溝槽之間形成較高的臺面漂移摻雜。
17.一種制備屏蔽柵極MOSFET器件的方法，包括: 提供半導(dǎo)體襯底； 在所述襯底上提供外延層，所述外延層包括: 底部，所述底部包含在整個所述底部上基本上恒定的第一濃度的第一導(dǎo)電型摻雜物；以及 上部，所述上部包含具有比所述第一濃度低的第二濃度的第一導(dǎo)電型摻雜物； 在所述外延層中提供溝槽； 在所述溝槽的底部和側(cè)壁上形成絕緣層； 在所述絕緣層上形成導(dǎo)電屏蔽件； 在所述導(dǎo)電屏蔽 件上形成層間介電層； 在所述層間介電層上形成柵極； 在所述柵極上形成絕緣覆蓋；以及 在所述外延層的所述上部中與所述溝槽相鄰地形成阱區(qū)，所述阱區(qū)包含與所述第一導(dǎo)電型相反的第二導(dǎo)電型摻雜物。
18.根據(jù)權(quán)利要求17所述的方法，其中所述第一摻雜物濃度在約5X 114原子/cm3至約3X 117原子/cm3的范圍內(nèi)。
19.根據(jù)權(quán)利要求17所述的方法，其中所述第二摻雜物濃度在約IX113原子/cm3至約I X 116原子/cm3的范圍內(nèi)。
20.根據(jù)權(quán)利要求17所述的方法，其中所述第二摻雜物濃度為約IX 115原子/cm3。
21.根據(jù)權(quán)利要求1所述的方法，其中所述溝槽在所述外延層的所述上部下面延伸。
22.根據(jù)權(quán)利要求21所述的方法，其中所述溝槽延伸到所述襯底中。
23.根據(jù)權(quán)利要求1所述的方法，其中所述上部的摻雜濃度朝著所述襯底的表面減小。
24.根據(jù)權(quán)利要求1所述的方法，其中所述底部的摻雜濃度朝著所述襯底的表面減小。
25.根據(jù)權(quán)利要求1所述的方法，其中所述底部的摻雜物濃度高于所述上部的摻雜物濃度，并且所述上部和所述底部均具有朝著所述襯底的表面減小的摻雜物濃度。
26.根據(jù)權(quán)利要求1所述的方法，還包括位于所述底部和所述上部之間的中間部分，所述中間部分具有朝著所述襯底的表面增大的摻雜物濃度。
27.根據(jù)權(quán)利要求1所述的方法，其中通過在所述溝槽之間的臺面漂移區(qū)中引入陷阱，使少數(shù)載流子壽命縮短。
【文檔編號】H01L29/06GK104051268SQ201410033335
【公開日】2014年9月17日 申請日期:2014年1月23日 優(yōu)先權(quán)日:2013年3月15日
【發(fā)明者】約瑟夫·葉季納科, 理查德·斯托克斯, 蘇亨杜·德布·羅伊, 史蒂文·薩普 申請人:飛兆半導(dǎo)體公司