半導(dǎo)體器件的制作方法
【專利摘要】本實用新型提供了一種半導(dǎo)體器件，該半導(dǎo)體器件包括：源區(qū)，被布置于半導(dǎo)體襯底；漏區(qū)，被布置于半導(dǎo)體襯底；柵區(qū)，被布置到半導(dǎo)體襯底上，并位于源區(qū)和漏區(qū)之間。半導(dǎo)體器件還包括：柵氧區(qū)，被布置到半導(dǎo)體襯底上，與柵區(qū)接觸；以及阱區(qū)，被植入到半導(dǎo)體襯底上并位于柵區(qū)和柵氧區(qū)下面。柵氧區(qū)具有與阱區(qū)接觸的下外沿部分。該半導(dǎo)體器件可以是低閾值電壓金屬氧化物半導(dǎo)體。
【專利說明】半導(dǎo)體器件
【技術(shù)領(lǐng)域】
[0001]本實用新型大體上涉及金屬氧化物半導(dǎo)體場效應(yīng)晶體管(M0SFET)。更具體地，涉及一種低閾值電壓分柵高性能橫向擴散的金屬氧化物半導(dǎo)體(LDMOS )。
【背景技術(shù)】
[0002]硅半導(dǎo)體工藝具有用于制造集成電路的高級復(fù)雜的操作。隨著制造處理技術(shù)的不斷進步，集成電路的核心和IO工作電壓已被減小。然而，輔助裝置的工作電壓仍沒有變化。輔助裝置包括用于與集成電路結(jié)合的裝置。例如，輔助裝置可為任何與集成電路耦接的裝置，如打印機、掃描儀、磁盤驅(qū)動器、磁帶驅(qū)動器、麥克風(fēng)、揚聲器，或是照相機。
[0003]集成電路可包括:互相連接的有源和無源元件的陣列，舉例而言，通過連續(xù)的一系列兼容處理集成或沉積在襯底上的晶體管、電阻器、電容器、導(dǎo)體。輔助裝置可以在比包含在集成電路中的晶體管的擊穿電壓高的電壓下工作。隨著施加在晶體管上的工作電壓的增力口，該晶體管會最終被擊穿而導(dǎo)致無法控制的電流的增加。擊穿電壓是該無法控制的電流的增加發(fā)生時的電壓電平。擊穿的示例可包括例如穿通、雪崩擊穿、以及柵氧擊穿。長時間工作在擊穿電壓以上減少晶體管的壽命。
實用新型內(nèi)容
[0004]根據(jù)本實用新型的一個實施方式，提供一種半導(dǎo)體器件，包括:源區(qū)，被布置于半導(dǎo)體襯底；漏區(qū)，被布置于半導(dǎo)體襯底；柵區(qū)，被布置到半導(dǎo)體襯底上，并且位于源區(qū)和漏區(qū)之間；柵氧區(qū)，被布置在半導(dǎo)體襯底上并與柵區(qū)接觸；以及阱區(qū)，被植入到半導(dǎo)體襯底上并位于柵區(qū)和柵氧區(qū)的下面，其中，柵氧區(qū)具有與阱區(qū)接觸的下外沿部分。
[0005]根據(jù)本實用新型實施方式的一個方面，阱區(qū)包括第一阱和第二阱，第一阱和第二阱被植入不同材料。
[0006]根據(jù)本實用新型實施方式的一個方面，柵氧區(qū)在第一阱與第二阱之間具有在襯底區(qū)之上的低內(nèi)部部分。
[0007]根據(jù)本實用新型實施方式的一個方面，源區(qū)、漏區(qū)、以及柵區(qū)被植入η型材料。
[0008]根據(jù)本實用新型實施方式的一個方面，源區(qū)、漏區(qū)、以及柵區(qū)被植入P型材料。
[0009]根據(jù)本實用新型實施方式的一個方面，柵氧區(qū)包括具有第一厚度的第一部分和具有第二厚度的第二部分，第一厚度基本上大于第二厚度。
[0010]根據(jù)本實用新型實施方式的一個方面，阱區(qū)包括具有第一長度的第一阱，第一阱與第一部分接觸。
[0011]根據(jù)本實用新型實施方式的一個方面，阱區(qū)還包括第二阱，第二阱具有比第一長度更短的第二長度。
[0012]根據(jù)本實用新型的另一種實施方式，提供一種半導(dǎo)體器件，包括:源區(qū)，被布置于半導(dǎo)體襯底；漏區(qū)，被布置于半導(dǎo)體襯底；柵區(qū)，被布置到半導(dǎo)體襯底上，并且位于源區(qū)與漏區(qū)之間；柵氧區(qū)，被布置到半導(dǎo)體襯底上與柵區(qū)接觸；第一阱，被植入到半導(dǎo)體襯底上并與柵氧區(qū)接觸，第一阱具有第一高度，以及第二阱，被植入到位于淺槽隔離(STI)區(qū)下面的半導(dǎo)體襯底上，第二阱具有第二高度，其中，第一高度比第二高度更大。
[0013]根據(jù)本實用新型實施方式的一個方面，第二阱基本上在淺槽隔離區(qū)以下。
[0014]根據(jù)本實用新型實施方式的一個方面，第一阱和第二阱之間有襯底區(qū)，襯底區(qū)在柵氧區(qū)和包植入層以下延伸，該包植入層與淺槽隔離區(qū)接觸。
[0015]根據(jù)本實用新型實施方式的一個方面，所述半導(dǎo)體器件還包括:第三阱，與第一阱接觸。
[0016]根據(jù)本實用新型實施方式的一個方面，襯底具有比第二高度更大的深度。
[0017]根據(jù)本實用新型實施方式的一個方面，襯底區(qū)具有與第一高度基本上相等的深度。
[0018]根據(jù)本實用新型實施方式的一個方面，第一阱具有第一長度，第二阱具有第二長度，并且其中，第一長度大于第二長度。
[0019]根據(jù)本實用新型實施方式的一個方面，第三阱具有第三長度，并且其中，第三長度大于第二長度。
[0020]根據(jù)本實用新型的又一實施方式，提供了一種半導(dǎo)體器件，包括:源區(qū)，被布置于半導(dǎo)體襯底；漏區(qū)，被布置于半導(dǎo)體襯底；柵區(qū)，被布置到半導(dǎo)體襯底上，并且位于源區(qū)與漏區(qū)之間；柵氧區(qū)，被布置在半導(dǎo)體襯底上，與柵區(qū)接觸；第一阱，被植入到半導(dǎo)體襯底上并與柵氧區(qū)接觸，第一阱具有第一長度；第二阱，被植入到位于第一淺槽隔離(STI)區(qū)下面的半導(dǎo)體襯底上，第二阱具有第二長度；以及第三阱，被植入到位于第二淺槽隔離區(qū)下面的半導(dǎo)體襯底上，第三阱具有第三長度，其中，襯底區(qū)形成于第一阱和第二阱之間。
[0021]根據(jù)本實用新型實施方式的一個方面，半導(dǎo)體器件還包括位于第一阱、第二阱、和第三阱下面的深阱。
[0022]根據(jù)本實用新型實施方式的一個方面，第一阱被植入P型材料，第二阱、第三阱以及深阱被植入η型材料。
[0023]根據(jù)本實用新型實施方式的一個方面，第一阱被植入η型材料，第二阱、第三阱以及深阱被植入P型材料。
【專利附圖】

【附圖說明】
[0024]本實用新型的裝置可以參考以下附圖和說明而被更好地理解。在附圖中，相同的附圖標(biāo)記標(biāo)示在不同的視圖之間的對應(yīng)的部分。
[0025]圖1示出了根據(jù)第一示例性實施方式的低閾值電壓LDMOS的第一截面圖。
[0026]圖2示出了根據(jù)第二示例性實施方式的低閾值電壓LDMOS的第二截面圖。
[0027]圖3示出了根據(jù)第三示例性實施方式的低閾值電壓LDMOS的第三截面圖。
[0028]圖4示出了根據(jù)第四示例性實施方式的低閾值電壓LDMOS的第四截面圖。
[0029]圖5示出了根據(jù)第五示例性實施方式的低閾值電壓LDMOS的第五截面圖。
[0030]圖6示出了根據(jù)第六示例性實施方式的低閾值電壓LDMOS的第六截面圖。
【具體實施方式】
[0031]在傳統(tǒng)的LDMOS中，閾值電壓高并且沒有太多的峰值儲備來設(shè)計高性能電路。因此，期望有更高性能、高電壓和低閾值的LDMOS而無需額外掩模(mask)或加工成本。
[0032]以下描述涉及一個半導(dǎo)體器件例如LDM0S。該半導(dǎo)體器件包括以下:源區(qū)，被布置于半導(dǎo)體襯底；漏區(qū)，被布置于半導(dǎo)體襯底；柵區(qū)，被布置到半導(dǎo)體襯底上并位于源區(qū)和漏區(qū)之間；柵氧區(qū)，被布置到半導(dǎo)體襯底上，與柵區(qū)相接觸；阱區(qū)，被植入到半導(dǎo)體襯底上，并位于柵區(qū)和柵氧區(qū)下。柵氧區(qū)具有與阱區(qū)相接觸的下外沿部分。
[0033]圖1不出了根據(jù)第一不例性實施方式的低閾值電壓LDM0S10的第一截面圖。LDMOSIO形成到一種導(dǎo)電性類型的襯底上。例如，LDM0S10可以是形成在包括P型材料的襯底中的η型LDMOS結(jié)構(gòu)。P型材料可包括接收體類型的雜質(zhì)原子，該雜質(zhì)原子能夠接收電子，例如但不限于，硼或鋁。
[0034]具有與襯底基本相反導(dǎo)電性的第一重摻雜區(qū)域表征源區(qū)105a，該源區(qū)被布置于LDMOSIO的半導(dǎo)體襯底。例如，源區(qū)105a可被布置在包括P型材料的半導(dǎo)體襯底內(nèi)。
[0035]具有與襯底基本相反導(dǎo)電性的第二重摻雜區(qū)域表征LDMOS結(jié)構(gòu)10的漏區(qū)105b。例如，源區(qū)105a和漏區(qū)105b可被植入N+材料以分別形成對應(yīng)于源區(qū)105a的第一 N+區(qū)域和對應(yīng)于漏區(qū)105b的第二 N+區(qū)域?！?+ ”表示了該區(qū)域被植入了比沒有被“ + ”指定的區(qū)域更高的載流子濃度。例如，N+區(qū)域通常具有比η類型區(qū)域更多數(shù)量的過剩載流子。P+區(qū)域一般地具有比P型襯底更多數(shù)量的過剩載流子孔。η型材料可包括供體類型的雜質(zhì)原子，該雜質(zhì)原子能夠提供電子，舉例而言，例如但不限于，磷、砷或銻。
[0036]具有與襯底基本相反導(dǎo)電性的第三重摻雜區(qū)域表征LDMOS結(jié)構(gòu)10的柵區(qū)103。多晶硅可以以與襯底基本相反的導(dǎo)電性被大量地植入以形成柵區(qū)103。例如，多晶硅可與N+材料一起被植入以形成一種對應(yīng)于柵區(qū)103的N+多聚區(qū)域。柵區(qū)103位于源區(qū)105a和漏區(qū)105b之間。
[0037]柵氧化層103a在柵區(qū)103與襯底在源區(qū)105a與漏區(qū)105b之間的溝道區(qū)之間作為絕緣體工作。在源區(qū)105a和漏區(qū)105b之間，柵氧化層103a位于柵區(qū)103以下并且/或者與柵區(qū)103相接觸。柵氧化層103a可利用諸如二氧化硅(Si02)的介電材料形成，盡管可以使用任何相適合的材料。
[0038]在圖1中，柵氧化層103a包括第一部分和第二部分。該第一部分被稱作第一柵氧化層106a，具有第一厚度；該第二部分被稱作第二柵氧化層107，具有第二厚度。第二柵氧化層107也可被稱為核心柵氧化層(core gate oxide)。在實施方式中，第一厚度可以與低工作電壓處理的薄柵氧化層近似相等；第二厚度可以與高工作電壓處理的厚柵氧化層近似相等。第一柵氧化層106的第一厚度比第二柵氧化層107的第二厚度更厚。例如，第一厚
度可以近似地為2G人。第二厚度可以近似為4G人。柵區(qū)103下面的強場飄移區(qū)111被第一
柵氧化層106所保護。強場飄移區(qū)111具有從0.05um到0.25um范圍的寬度、從0.1um到
0.5um范圍的高度以及從0.3um到IOOum范圍的深度。
[0039]LDMOS結(jié)構(gòu)10還包括第一淺槽隔離(STI) 102、第二 STI102a，以及第三STI102b。第一 STI102被布置在第二 STI 102a和第三STI 102b之間。第一 STI102最接近于第一柵氧化層106并且第二 STI102a最接近于第二 STI102a。
[0040]阱區(qū)104被植入到半導(dǎo)體襯底上，并位于柵區(qū)103和柵氧區(qū)103a下。阱區(qū)104包括第一阱101、第二阱109以及第三阱109a。在實施方式中，柵氧區(qū)103a具有與第一阱101接觸的下外沿部分。例如，第一阱101在第一 STI102下并且還接觸第一柵氧化層106。第二阱109在第二 STI102a下面。第三阱在第三STI102b下面。第一阱101具有第一高度和第一長度。第二阱109具有第二高度和第二長度。第三阱109a具有第三高度和第三長度。在圖1中，第一高度要大于或小于第二高度。第二高度和第三高度基本上相同。第一長度小于或大于第二和第三長度。阱和STI的放置可產(chǎn)生高性能高電壓的半導(dǎo)體器件。第一阱和第二講被植入不同材料而第二講和第三講則被植入相同材料。在一個實施方式中，第一講被植入η型材料而第二講和第三講被植入P型材料。在另一實施方式中，第一講被植入P型材料而第二阱和第三阱被植入η型材料。
[0041]第一阱101和第二阱109可通過原生層掩模被間隔放置，該原生層掩模在制造處理中方便可行。柵氧化層106和107可被沉積或生長。較薄柵氧區(qū)可通過去除初始的氧化或沉積來形成。較厚柵氧區(qū)可通過第二沉積或額外生長氧化層來形成。
[0042]層100是輕慘雜源層。層100和105形成源區(qū)105a。包植入層(pocket implantlayer) 108被布置在源區(qū)105a下面。層100、源區(qū)105a和包植入層108全部接觸第二STI 102a的側(cè)面。包植入層108可控制LDM0S10的泄漏電平和閾值電壓。包植入層108也可被稱為暈輪(halo)植入?yún)^(qū)，包含該區(qū)域是為了防止穿通。例如，包植入層108可阻止耗盡區(qū)到達源區(qū)105a。舉例而言,包植入層108可被摻雜磷原子或砷原子。包植入層108 —般地比阱略微更重地摻雜。
[0043]第一阱101和第二阱109之間有襯底區(qū)110。襯底區(qū)110基本位于第二柵氧化層107下面。襯底區(qū)110具有的深度基本與第一阱101的第一高度相同并且基本比第二阱109和第三阱109a的高度大。襯底區(qū)110具有從0.1um到5um范圍的寬度、0.1um到800um范圍的高度以及0.3um到IOOum范圍的深度。更加優(yōu)選地，襯底區(qū)110具有從0.1um到0.3um范圍的寬度、0.3um到600um范圍的高度以及0.3um到IOum范圍的深度。
[0044]圖2是示出根據(jù)第二示例性實施方式的低閾值電壓LDM0S20的第二截面圖。在實施方式中，圖1中的STI102可被移除。通過移除STI102，LDMOS變成基于分柵氧化層器件的有源區(qū)域。
[0045]圖3示出了根據(jù)第三示例性實施方式的低閾值電壓LDM0S30的第三截面圖。在實施方式中，第二阱109在包植入層108和第二柵氧化層107下面延伸。第二阱109與第二STI102a的底面和包植入層108的底面相接觸。包植入層108包圍源區(qū)105a。包植入層108 接觸第二 STI102a。
[0046]在圖3中，第二阱109的高度大于、小于或等于第一阱101的高度。在第一阱101和第二阱109之間的襯底區(qū)110具有比圖1-2中的襯底區(qū)110的寬度更窄的寬度。
[0047]圖4示出了根據(jù)第四示例性實施方式的低閾值電壓LDM0S40的第四截面圖。第四實施方式和第三實施方式的不同點之一是圖3中的STI102被移除。
[0048]圖5是示出了根據(jù)第五示例性實施方式的低閾值電壓LDM0S50的第五截面圖。第五實施方式與第一實施方式之間的不同點之一是柵區(qū)103和柵氧化層106兩者具有統(tǒng)一的厚度。第一阱101接觸柵氧化層106的底面。源區(qū)105a也接觸柵氧化層106的底面。STI區(qū)域與阱的位置與圖1中的第一實施方式中相似。
[0049]圖6不出了根據(jù)第六不例性實施方式的低閾值電壓LDM0S60的第六截面圖。在實施方式中，阱區(qū)104包括第一阱101、第二阱101a、第三阱IOlb和深阱101c。第一阱101可為P阱。第二阱IOla和第三阱IOlb可為N阱。深阱IOlc可為深N阱。第一阱101具有的高度比第二和第三阱的高度高。深阱IOlc被布置在第一、第二和第三阱下面。第二阱IOla具有基本上與第三阱IOlb的長度相等的長度。第一阱101的長度基本上大于第二阱IOla和第三阱IOlb的長度。深阱IOlc具有比第一阱101、第二阱IOla和第三阱IOlb的長度之和更長的長度。
[0050]源區(qū)105a接觸STI102。然而，源區(qū)105a并不接觸第一柵氧化層106和第二柵氧化層107。層100被布置在第二柵氧化層107下面并被包植入層108所包圍。第一阱101與第二阱IOla之間的襯底區(qū)110可被P襯底填充。
[0051]本實用新型可應(yīng)用于傳統(tǒng)LDMOS和P型橫向雙擴散M0S(PLDMOS)。本實用新型也可應(yīng)用于互補金屬氧化物半導(dǎo)體(CMOS)工藝，雙極型CMOS (BiCMOS)工藝，以及高K柵氧
化層工藝。
[0052]所有上述半導(dǎo)體器件的實施方式可利用傳統(tǒng)掩模制造而不產(chǎn)生額外加工成本。制造過程的更多細節(jié)可在美國專利7，161，213中找到。
[0053]上述的裝置和邏輯可以通過多種不同的硬件、軟件或硬件軟件組合以多種不同方式來實現(xiàn)。例如，裝置的全部或者部分可包括在控制器、微處理器或者專用集成電路(ASIC)中的電路，或者可利用合并在單個集成電路上或者分布在多個集成電路之間的分布式邏輯或部件、或者其它類型的模擬或者數(shù)字電路的組合來實施。盡管描述了本實用新型的各種實施方式，但是對于本領(lǐng)域中的技術(shù)人員顯而易見的是在本實用新型的范圍內(nèi)多種其他的實施方式和實現(xiàn)方式是可能的。因此，除了其所附權(quán)利要求及其等同物以外，本實用新型不應(yīng)該受到限制。
【權(quán)利要求】
1.一種半導(dǎo)體器件，其特征在于，包括: 源區(qū)，被布置于半導(dǎo)體襯底； 漏區(qū)，被布置于所述半導(dǎo)體襯底； 柵區(qū)，被布置到所述半導(dǎo)體襯底上，并且位于所述源區(qū)和所述漏區(qū)之間； 柵氧區(qū)，被布置在所述半導(dǎo)體襯底上并與所述柵區(qū)接觸；以及 阱區(qū)，被植入到所述半導(dǎo)體襯底上并位于所述柵區(qū)和所述柵氧區(qū)的下面， 其中，所述柵氧區(qū)具有與所述阱區(qū)接觸的下外沿部分。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述柵氧區(qū)包括具有第一厚度的第一部分和具有第二厚度的第二部分，所述第一厚度基本上大于所述第二厚度。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中，所述阱區(qū)包括具有第一長度的第一阱，所述第一阱與所述第一部分接觸。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中，所述阱區(qū)還包括第二阱，所述第二阱具有比所述第一長度更短的第二長度。
5.一種半導(dǎo)體器件，其特征在于，包括: 源區(qū)，被布置于半導(dǎo)體襯底； 漏區(qū)，被布置于所述半導(dǎo)體襯底； 柵區(qū)，被布置到所述半導(dǎo)體襯底上，并且位于所述源區(qū)與所述漏區(qū)之間； 柵氧區(qū)，被布置到所述半導(dǎo)體襯底上與所述柵區(qū)接觸； 第一阱，被植入到所述半導(dǎo)體襯底上并與所述柵氧區(qū)接觸，所述第一阱具有第一高度，以及 第二阱，被植入到位于淺槽隔離區(qū)下面的所述半導(dǎo)體襯底上，所述第二阱具有第二高度， 其中，所述第一高度比所述第二高度更大。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，其中，所述第一阱和所述第二阱之間有襯底區(qū)，所述襯底區(qū)在所述柵氧區(qū)和包植入層以下延伸，所述包植入層與所述淺槽隔離區(qū)接觸。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，還包括:第三阱，與所述第一阱接觸。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其中，所述第一阱具有第一長度，所述第二阱具有第二長度，并且其中，所述第一長度大于所述第二長度。
9.一種半導(dǎo)體器件，其特征在于，包括: 源區(qū)，被布置于半導(dǎo)體襯底； 漏區(qū)，被布置于所述半導(dǎo)體襯底； 柵區(qū)，被布置到所述半導(dǎo)體襯底上，并且位于所述源區(qū)與所述漏區(qū)之間； 柵氧區(qū)，被布置在所述半導(dǎo)體襯底上，與所述柵區(qū)接觸； 第一阱，被植入到所述半導(dǎo)體襯底上并與所述柵氧區(qū)接觸，所述第一阱具有第一長度； 第二阱，被植入到位于第一淺槽隔離區(qū)下面的所述半導(dǎo)體襯底上，所述第二阱具有第二長度；以及 第三阱，被植入到位于第二淺槽隔離區(qū)下面的所述半導(dǎo)體襯底上，所述第三阱具有第三長度，其中，襯底區(qū)形成于所述第一阱和所述第二阱之間。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，還包括位于所述第一阱、所述第二阱、和所述第三阱下面的深阱。
【文檔編號】H01L29/06GK203491263SQ201320426298
【公開日】2014年3月19日 申請日期:2013年7月17日 優(yōu)先權(quán)日:2012年7月18日
【發(fā)明者】伊藤明 申請人:美國博通公司