硅基單電子晶體管結(jié)構(gòu)及其制備方法
【專利摘要】本發(fā)明涉及一種硅基單電子晶體管結(jié)構(gòu)，包括：SOI襯底；源極、漏極與控制柵極，分別形成于襯底上；硅鰭結(jié)構(gòu)或硅納米線，形成于襯底上，其兩端分別連接源極、漏極；分立柵極，包括第一支部和第二支部，第一支部與第二支部以控制柵極隔開。其同時具有場效應晶體管和單電子晶體管的功能，且其制備工藝可與現(xiàn)有的CMOS工藝兼容。
【專利說明】 硅基單電子晶體管結(jié)構(gòu)及其制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導體加工制造【技術(shù)領(lǐng)域】，更具體地說，涉及一種硅基單電子晶體管結(jié)構(gòu)及其制備方法。
【背景技術(shù)】
[0002]單電子晶體管(Single-Electron Transistor,簡稱SET),是指器件在正常工作時載流子的傳輸是以極少量甚至單個電子進行輸運，因此單電子晶體管在工作時具有非常低的漏電流，對于低功耗的電路設計具有非常潛在的應用價值。圖1(A)示意了單電子晶體管的典型結(jié)構(gòu)，其與傳統(tǒng)的MOSFET器件結(jié)構(gòu)類似，也包括柵(Gate)、源(Souce)和漏(Drain)三個端口，以及柵介質(zhì)層(Gate Dielectric),與傳統(tǒng)MOSFET不同的是,單電子晶體管在源漏之間包含一個零維的量子點結(jié)構(gòu)(Quantum Dot)，且源漏電極與量子點之間通過兩個隧穿勢魚(Tunneling Barrier)相連。當在源漏兩端施加一定偏壓時，電子可以克服隧穿勢壘躍遷至中間的量子點，而一旦某個電子隧穿至量子點，由于庫侖排斥作用，將會阻止后續(xù)電子的進入，這就是典型的庫侖阻塞效應(Coulomb Blockade)，直至該電子從量子點隧穿至另一電極，后續(xù)電子才會相繼進行隧穿，因此，單電子晶體管在源漏偏壓下通常表現(xiàn)出庫侖臺階效應(Coulomb Stage),如圖1(B)所示。當給單電子晶體管同時施加柵壓時，則通過柵壓可以調(diào)節(jié)量子點上的電荷數(shù)，從而可使得庫侖阻塞現(xiàn)象隨著柵壓變化而出現(xiàn)周期性振蕩，這就是典型的庫侖振蕩效應(Coulomb Oscillation),如圖1(C)所示。
[0003]近年來，隨著半導體工藝技術(shù)節(jié)點的不斷縮小，傳統(tǒng)的硅基MOSFET尺寸已經(jīng)越來越逼近器件的物理極限，越來越多的研究工作開始探索基于新工作機制的硅基半導體器件。單電子晶體管作為一種具有新工作機制的新型器件，可望克服傳統(tǒng)硅基MOSFET的物理極限，而其低漏電的器件特性更可在未來的低功耗電路設計中獲得應用。
[0004]現(xiàn)有技術(shù)工藝中，硅基單電子晶體管的制備很難與傳統(tǒng)的CMOS工藝相兼容，且這種兼容很容易使得工藝成本大幅上升。
[0005]因此，在硅片上采用與CMOS兼容的工藝制造高度可靠的SET是業(yè)內(nèi)期望解決的技術(shù)問題。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的一個目的在于提供一種硅基單電子晶體管結(jié)構(gòu)。
[0007]為實現(xiàn)上述目的，本發(fā)明一技術(shù)方案如下:
[0008]一種硅基單電子晶體管結(jié)構(gòu)，包括:S0I襯底；源極、漏極與控制柵極，分別形成于襯底上；硅鰭結(jié)構(gòu)或硅納米線，形成于襯底上，其兩端分別連接源極、漏極；分立柵極，包括第一支部和第二支部，第一支部與第二支部以控制柵極隔開。
[0009]優(yōu)選地，硅鰭結(jié)構(gòu)或硅納米線表面覆蓋有高介電常數(shù)的柵介質(zhì)層。
[0010]優(yōu)選地，控制柵極與分立柵極由一側(cè)墻結(jié)構(gòu)隔離。
[0011]優(yōu)選地，第一支部、第二支部相互平行，且垂直于硅鰭結(jié)構(gòu)或硅納米線。[0012]本發(fā)明的另一目的在于提供一種硅基單電子晶體管結(jié)構(gòu)制備方法。
[0013]為實現(xiàn)上述目的，本發(fā)明另一技術(shù)方案如下:
[0014]一種硅基單電子晶體管結(jié)構(gòu)的制備方法，包括如下步驟:a)、提供一 SOI襯底；b)、在SOI襯底上定義出源、漏電極圖形；c)、在SOI襯底上定義出硅鰭結(jié)構(gòu)或硅納米線圖形；d)、分別形成源、漏極以及與源、漏極分別連接的硅鰭結(jié)構(gòu)或硅納米線；e)、在硅鰭結(jié)構(gòu)或硅納米線上沉積一高介電常數(shù)的柵介質(zhì)層；f)、依次形成分立柵極、控制柵極，其中，分立柵極包括第一支部和第二支部，第一支部與第二支部以控制柵極隔開。
[0015]可選地，步驟f)具體包括:利用光刻及刻蝕工藝制備分立柵極，分立柵極包括相互平行的第一支部和第二支部，第一支部和第二支部分別垂直于硅鰭結(jié)構(gòu)或硅納米線；在分立柵極兩側(cè)利用刻蝕工藝制備側(cè)墻結(jié)構(gòu)；以自對準工藝在第一支部與第二支部之間淀積控制柵材料，并以光刻和刻蝕工藝制備形成控制柵極。
[0016]可選地，步驟f)具體包括:利用光刻及刻蝕工藝制備分立柵極，分立柵極包括相互平行的第一支部和第二支部，第一支部和第二支部分別垂直于硅鰭結(jié)構(gòu)或硅納米線；在分立柵極兩側(cè)利用刻蝕工藝制備側(cè)墻結(jié)構(gòu)；以電子束直寫光刻技術(shù)和刻蝕工藝在第一支部與第二支部之間制備形成控制柵極。
[0017]本發(fā)明提供的硅基單電子晶體管結(jié)構(gòu)及其制備方法，與現(xiàn)有的CMOS工藝兼容，可簡單可靠地制備形成單電子晶體管。此外，本發(fā)明還實現(xiàn)了對器件不同工作模式的控制，即當在分立柵極所施加的控制電壓為零時，分立柵極對于硅鰭結(jié)構(gòu)或Si納米線無任何控制作用，器件的工作模式與傳統(tǒng)的FinFET或硅納米線MOSFET完全一樣，而當在分立柵極施加一定負偏壓時(這里以N型硅鰭結(jié)構(gòu)或硅納米線為例；對于P型硅鰭結(jié)構(gòu)或硅納米線，則需在分立柵極施加正偏壓)，分立柵極的兩個支部下的硅鰭結(jié)構(gòu)或硅納米線將被耗盡，從而形成兩個隧穿勢壘，而控制柵極下面的硅鰭結(jié)構(gòu)或硅納米線區(qū)域則形成量子點，從而構(gòu)成單電子晶體管的基本結(jié)構(gòu)。由此可見，本發(fā)明所提出的硅基單電子晶體管器件結(jié)構(gòu)實際上同時具有場效應晶體管和單電子晶體管的功能，進一步拓寬了單電子晶體管在電路設計中的應用。
【專利附圖】

【附圖說明】
[0018]圖1A示出現(xiàn)有技術(shù)中一種單電子晶體管結(jié)構(gòu)示意圖；
[0019]圖1B-1C示出單電子晶體管的庫侖臺階效應與庫侖震蕩效應示意圖；
[0020]圖2A-2B分別示出本發(fā)明第一實施例提供的硅基單電子晶體管結(jié)構(gòu)的俯視圖與首丨J視圖;
[0021]圖3示出本發(fā)明提供的硅基單電子晶體管器件特性示意圖；
[0022]圖4示出本發(fā)明第二實施例提供的硅基單電子晶體管結(jié)構(gòu)制備方法流程示意圖。
【具體實施方式】
[0023]下面結(jié)合附圖，對本發(fā)明的【具體實施方式】作進一步的詳細說明。
[0024]如圖2A-2B所示，本發(fā)明第一實施例提供的硅基單電子晶體管結(jié)構(gòu)形成于SOI襯底10上，其包括:源極101、漏極102、控制柵極103、硅納米線104和分立柵極105，其中，硅納米線104形成于襯底上，其兩端分別連接源極101、漏極102 ;分立柵極105，包括第一支部1051和第二支部1052，第一支部1051與第二支部1052以控制柵極103隔開。
[0025]具體地，硅納米線104表面覆蓋有高介電常數(shù)的柵介質(zhì)層106。
[0026]控制柵極103與分立柵極105由一側(cè)墻結(jié)構(gòu)107隔離。
[0027]進一步地，第一支部1051、第二支部1052相互平行，分別垂直于硅納米線104。
[0028]在本發(fā)明其他實施例中，硅納米線104也可以硅鰭結(jié)構(gòu)代替。
[0029]當在分立柵極105上所施加的控制電壓為零時，分立柵極105對于硅納米線104無任何控制作用，器件的工作模式與傳統(tǒng)的M0SFET完全一致，即相當于一個硅納米線M0SFET器件。而當對于N型硅鰭結(jié)構(gòu)或硅納米線104，在分立柵極105施加一定值的負偏壓時，分立柵極105的兩個支部1051、1052下的硅鰭結(jié)構(gòu)或硅納米線104將被耗盡從而形成兩個隧穿勢壘108，而控制柵極103下面的硅鰭結(jié)構(gòu)或硅納米線104區(qū)域則形成量子點109，從而構(gòu)成單電子晶體管的基本結(jié)構(gòu)，器件的工作模式為單電子晶體管。其典型的器件特性示意圖如圖3所示，其中，橫坐標為在控制柵極103施加的電壓，縱坐標為漏極電流，VSG表示在分立柵極105施加的電壓，圖3中示出了 VSG分別為0和負偏壓時，該實施例提供的單電子晶體管結(jié)構(gòu)的器件特性曲線。
[0030]若娃鰭結(jié)構(gòu)或娃納米線104為P型半導體，則需在分立柵極105施加一定值的正偏壓，才能使得分立柵極105的兩個支部1051、1052的硅鰭結(jié)構(gòu)或硅納米線104耗盡形成兩個隧穿勢壘108，從而構(gòu)成單電子晶體管。
[0031]該實施例提供的硅基單電子晶體管結(jié)構(gòu)，在不同情況下分別具有M0SFET器件特性以及單電子晶體管器件特性，拓寬了單電子晶體管在電路設計中的應用。且其結(jié)構(gòu)簡單，可以很好地兼容于現(xiàn)有技術(shù)的CMOS器件制備工藝中。
[0032]如圖4所示，本發(fā)明第二實施例提供一種硅基單電子晶體管結(jié)構(gòu)制備方法，其包括如下工藝步驟:
[0033]步驟S10、提供一 SOI襯底；
[0034]步驟S11、在SOI襯底上定義出源、漏電極圖形；
[0035]具體地，該步驟S11中，先以光刻工藝定義源、漏極圖形，然后以各向異性刻蝕工藝將源、漏極圖形區(qū)域之外的SOI襯底表面的硅膜減薄至數(shù)納米的厚度。
[0036]步驟S12、在SOI襯底上定義出硅鰭結(jié)構(gòu)或硅納米線圖形；
[0037]具體地，以光刻工藝定義出硅鰭結(jié)構(gòu)圖形或硅納米線圖形。硅鰭結(jié)構(gòu)或硅納米線的具體制備方法在現(xiàn)有技術(shù)中已有充分的實施例，可結(jié)合CMOS制備工藝在該實施例中直接采用，在此不再贅述。
[0038]步驟S13、分別形成源、漏極以及與源、漏極分別連接的硅鰭結(jié)構(gòu)或硅納米線；
[0039]具體地，該步驟中，在前述光刻工藝形成的圖形的基礎(chǔ)上，以各向異性刻蝕工藝對源、漏電極圖形以及硅鰭結(jié)構(gòu)或硅納米線圖形分別進行刻蝕，并去除刻蝕掩膜層，以形成源、漏電極，以及一硅鰭結(jié)構(gòu)或硅納米線，該硅鰭結(jié)構(gòu)或硅納米線的兩端分別與源、漏極相連。
[0040]步驟S14、在硅鰭結(jié)構(gòu)或硅納米線上沉積一高介電常數(shù)的柵介質(zhì)層；
[0041]該步驟S14具體包括:在S0I襯底表面淀積一高介電常數(shù)的柵介質(zhì)層，以光刻及刻蝕工藝使得該柵介質(zhì)層只覆蓋在硅鰭結(jié)構(gòu)或硅納米線上，而不殘留于其他區(qū)域。
[0042]步驟S15、依次形成分立柵極、控制柵極，其中，分立柵極包括兩個支部，該兩個支部以控制柵極隔開。
[0043]根據(jù)該實施例，該步驟S15可以具體包括以下三個分步驟:
[0044]I)、利用光刻及刻蝕工藝制備分立柵極；其中，分立柵極包括相互平行的第一支部和第二支部，第一支部和第二支部分別垂直于硅鰭結(jié)構(gòu)或硅納米線；
[0045]2)、在分立柵極兩側(cè)利用刻蝕工藝制備側(cè)墻結(jié)構(gòu)；其中，側(cè)墻結(jié)構(gòu)用于隔離分立柵極與控制柵極，并對它們起到支撐及保護的作用；
[0046]3)、以自對準工藝在第一支部與第二支部之間淀積控制柵材料，并以光刻和刻蝕工藝制備形成控制柵極。
[0047]根據(jù)本發(fā)明其他實施例，分立柵極、控制柵極的制備也可以采用如下方法:
[0048]利用光刻及刻蝕工藝制備形成包括兩個支部的分立柵極；
[0049]在分立柵極兩側(cè)利用刻蝕工藝制備側(cè)墻結(jié)構(gòu)；
[0050]以電子束直寫光刻技術(shù)和刻蝕工藝在第一支部與第二支部之間制備形成控制柵極。
[0051]以本發(fā)明上述第二實施例提供的制備方法，得到的硅基單電子晶體管器件在不同情況下分別具有MOSFET器件特性以及單電子晶體管器件特性。具體地，分立柵極上所施加的控制電壓為零時，器件的工作模式為傳統(tǒng)的FinFET或硅納米線MOSFET器件。對于N型或P型的硅鰭結(jié)構(gòu)或硅納米線，在分立柵極分別施加負偏壓、正偏壓，分立柵的兩個支部下的硅鰭結(jié)構(gòu)或硅納米線將耗盡而形成兩個隧穿勢壘，控制柵下面的硅鰭結(jié)構(gòu)或硅納米線區(qū)域形成量子點，器件的工作模式為單電子晶體管。
[0052]該制備方法和工藝步驟與傳統(tǒng)的CMOS工藝完全兼容，這使得單電子晶體管的制備更加容易實現(xiàn)、且實現(xiàn)成本較低，從而保證了本發(fā)明的實用性，利于在半導體行業(yè)領(lǐng)域內(nèi)推廣應用。
[0053]以上所述的僅為本發(fā)明的優(yōu)選實施例，所述實施例并非用以限制本發(fā)明的專利保護范圍，因此凡是運用本發(fā)明的說明書及附圖內(nèi)容所作的等同結(jié)構(gòu)變化，同理均應包含在本發(fā)明的保護范圍內(nèi)。
【權(quán)利要求】
1.一種硅基單電子晶體管結(jié)構(gòu)，包括:SOI襯底；源極、漏極與控制柵極，分別形成于所述襯底上；硅鰭結(jié)構(gòu)或硅納米線，形成于所述襯底上，其兩端分別連接所述源極、漏極；分立柵極，包括第一支部和第二支部，所述第一支部與第二支部以所述控制柵極隔開。
2.如權(quán)利要求1所述的硅基單電子晶體管結(jié)構(gòu)，其特征在于，所述硅鰭結(jié)構(gòu)或硅納米線表面覆蓋有高介電常數(shù)的柵介質(zhì)層。
3.如權(quán)利要求1所述的硅基單電子晶體管結(jié)構(gòu)，其特征在于，所述控制柵極與分立柵極由一側(cè)墻結(jié)構(gòu)隔離。
4.如權(quán)利要求1至3中任一項所述的硅基單電子晶體管結(jié)構(gòu)，其特征在于，所述第一支部、第二支部相互平行，且垂直于所述硅鰭結(jié)構(gòu)或硅納米線。
5.一種硅基單電子晶體管結(jié)構(gòu)的制備方法，包括如下步驟:a)、提供一SOI襯底；b)、在所述SOI襯底上定義出源、漏電極圖形；c)、在所述SOI襯底上定義出硅鰭結(jié)構(gòu)或硅納米線圖形；d)、分別形成所述源、漏極以及與所述源、漏極分別連接的硅鰭結(jié)構(gòu)或硅納米線；e)、在所述硅鰭結(jié)構(gòu)或硅納`米線上沉積一高介電常數(shù)的柵介質(zhì)層；f)、依次形成分立柵極、控制柵極，其中，分立柵極包括第一支部和第二支部，所述第一支部與第二支部以所述控制柵極隔開。
6.如權(quán)利要求5所述的制備方法，其特征在于，所述步驟b)具體包括:以光刻工藝定義所述源、漏極圖形，然后以各向異性刻蝕工藝將所述源、漏極圖形區(qū)域之外的所述SOI襯底表面的硅膜減薄。
7.如權(quán)利要求5所述的制備方法，其特征在于，所述步驟d)具體包括:以各向異性刻蝕工藝對所述源、漏電極圖形以及硅鰭結(jié)構(gòu)或硅納米線圖形分別進行刻蝕，并去除刻蝕掩膜層，以形成所述源、漏電極以及所述硅鰭結(jié)構(gòu)或硅納米線。
8.如權(quán)利要求5所述的制備方法，其特征在于，所述步驟e)具體包括:在所述SOI襯底表面淀積所述柵介質(zhì)層，以光刻及刻蝕工藝使得所述柵介質(zhì)層只覆蓋在所述硅鰭結(jié)構(gòu)或娃納米線上。
9.如權(quán)利要求5所述的制備方法，其特征在于，所述步驟f)具體包括:利用光刻及刻蝕工藝制備分立柵極，所述分立柵極包括相互平行的第一支部和第二支部，所述第一支部和第二支部分別垂直于所述硅鰭結(jié)構(gòu)或硅納米線；在所述分立柵極兩側(cè)利用刻蝕工藝制備側(cè)墻結(jié)構(gòu)；以自對準工藝在所述第一支部與第二支部之間淀積控制柵材料，并以光刻和刻蝕工藝制備形成所述控制柵極。
10.如權(quán)利要求5所述的制備方法，其特征在于，所述步驟f)具體包括:利用光刻及刻蝕工藝制備分立柵極，所述分立柵極包括相互平行的第一支部和第二支部，所述第一支部和第二支部分別垂直于所述硅鰭結(jié)構(gòu)或硅納米線；在所述分立柵極兩側(cè)利用刻蝕工藝制備側(cè)墻結(jié)構(gòu)；以電子束直寫光刻技術(shù)和刻蝕工藝在所述第一支部與第二支部之間制備形成所述控制 柵極。
【文檔編號】H01L29/76GK103681829SQ201310739670
【公開日】2014年3月26日 申請日期:2013年12月27日 優(yōu)先權(quán)日:2013年12月27日
【發(fā)明者】郭奧, 任錚, 胡少堅, 周偉 申請人:上海集成電路研發(fā)中心有限公司