集成電路及其形成方法
【專利摘要】本申請案涉及集成電路及其形成方法?？赏ㄟ^移除多晶硅層的頂部表面處在電阻器區(qū)域中的一部分來形成具有替換柵極MOS晶體管及多晶硅電阻器的集成電路。隨后形成的柵極蝕刻硬掩模包含在MOS犧牲柵極上方的MOS硬掩模分段及在電阻器主體上方的電阻器硬掩模分段。所述電阻器主體比所述MOS犧牲柵極薄。在柵極替換工藝序列期間，移除所述MOS硬掩模分段，從而暴露所述MOS犧牲柵極同時使所述電阻器硬掩模分段的至少一部分仍保留在所述電阻器主體上方。用替換柵極替換所述MOS犧牲柵極而不替換所述電阻器主體。
【專利說明】集成電路及其形成方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路的領(lǐng)域。更特定來說，本發(fā)明涉及集成電路中的電阻器。
【背景技術(shù)】
[0002]集成電路可通過用金屬替換金屬氧化物半導(dǎo)體(MOS)晶體管的柵極中的多晶硅來形成，此工藝通常稱為替換柵極。可期望在以替換柵極工藝形成的集成電路中形成多晶硅(通常稱為多晶硅(polysilicon))電阻器。形成多晶硅電阻器必須維持電阻器區(qū)域中的多晶硅同時替換MOS晶體管柵極中的多晶硅。將多晶硅電阻器集成到集成電路制作序列中以提供所要范圍的薄層電阻而不過度增加制作序列的成本及復(fù)雜度可能成為問題。

【發(fā)明內(nèi)容】

[0003]以下呈現(xiàn)簡化概要，以便提供對本發(fā)明的一個或一個以上方面的基本理解。此概要并非本發(fā)明的廣泛概述，且既不打算識別本發(fā)明的關(guān)鍵性或決定性元件，也不打算描述其范圍。相反，所述概要的主要目的是以簡化形式呈現(xiàn)本發(fā)明的一些概念，以作為稍后所呈現(xiàn)的更詳細(xì)描述的前言。
[0004]可通過移除多晶硅層的頂部表面處在電阻器區(qū)域中的一部分來形成具有替換柵極MOS晶體管及多晶硅電阻器的集成電路。隨后形成的柵極蝕刻硬掩模包含在MOS犧牲柵極上方的MOS硬掩模分段及在電阻器主體上方的電阻器硬掩模分段。在柵極替換工藝序列期間，移除所述MOS硬掩模分段，從而暴露所述MOS犧牲柵極同時使所述電阻器硬掩模分段的至少一部分仍保留在所述電阻器主體上方。用替換柵極替換所述MOS犧牲柵極而不替換所述電阻器主體。
【專利附圖】

【附圖說明】
[0005]圖1A到圖1J是在連續(xù)制作階段中描繪的集成電路的橫截面。
【具體實施方式】
[0006]參考附圖來描述本發(fā)明。所述各圖未按比例繪制且僅提供其來圖解說明本發(fā)明。下文參考用于圖解說明的實例性應(yīng)用來描述本發(fā)明的數(shù)個方面。應(yīng)理解，陳述眾多特定細(xì)節(jié)、關(guān)系及方法以提供對本發(fā)明的理解。然而，相關(guān)領(lǐng)域的技術(shù)人員將易于認(rèn)識到，可在不具有所述特定細(xì)節(jié)中的一者或一者以上的情況下或借助其它方法來實踐本發(fā)明。在其它例子中，未詳細(xì)展示眾所周知的結(jié)構(gòu)或操作以避免使本發(fā)明模糊。本發(fā)明并不限于所圖解說明的動作或事件次序，因為一些動作可以不同次序發(fā)生及/或與其它動作或事件同時發(fā)生。另外，未必需要所有所圖解說明的動作或事件來實施根據(jù)本發(fā)明的方法。
[0007]可通過移除電阻器區(qū)域中的多晶硅層的頂部部分來形成具有替換柵極MOS晶體管及多晶硅電阻器的集成電路。隨后形成的柵極蝕刻硬掩模包含在MOS犧牲柵極上方的MOS硬掩模分段及在電阻器主體上方的電阻器硬掩模分段。所述電阻器主體比所述MOS犧牲柵極薄。在柵極替換工藝序列期間，移除所述MOS硬掩模分段，從而暴露所述MOS犧牲柵極同時使所述電阻器硬掩模分段的至少一部分仍保留在所述電阻器主體上方。用替換柵極替換所述MOS犧牲柵極而不替換所述電阻器主體。
[0008]圖1A到圖1J是在連續(xù)制作階段中描繪的集成電路的橫截面。參考圖1A，在半導(dǎo)體襯底102中及半導(dǎo)體襯底102上形成集成電路100。襯底102可為單晶硅晶片、絕緣體上硅(SOI)晶片、具有不同晶體定向區(qū)的混合定向技術(shù)(HOT)晶片或適合于制作集成電路100的其它材料。
[0009]通常通過淺溝槽隔離(STI)在襯底102的頂部表面處由(例如)200納米到350納米厚的二氧化硅形成場氧化物104的元件。STI工藝可包含以下步驟:在襯底102上形成氧化物層；在所述氧化物層上形成氮化硅層；圖案化所述氮化硅層以便暴露用于場氧化物104的區(qū)域；在襯底102中于經(jīng)暴露區(qū)域中蝕刻溝槽達用于場氧化物104的所要厚度的適當(dāng)深度；在所述溝槽的側(cè)壁及底部上生長熱氧化物層；通過化學(xué)氣相沉積(CVD)、高密度等離子(HDP)或高縱橫比工藝(HARP)用二氧化硅填充所述溝槽；從氮化硅層的頂部表面移除不想要的二氧化硅；及移除所述氮化硅層。
[0010]集成電路100具有經(jīng)指定用于MOS晶體管的晶體管區(qū)域106及由場氧化物104覆蓋的經(jīng)指定用于多晶硅電阻器的電阻器區(qū)域108。在襯底102的頂部表面處于晶體管區(qū)域106中形成柵極電介質(zhì)層110。在本實施例的一個版本中，柵極電介質(zhì)層110可為在工藝中稍后將替換的氧化硅犧牲層。在替代版本中，柵極電介質(zhì)層110可為永久的，且因此可為以下各項的一個或一個以上層:二氧化硅、氧氮化硅、氧化鋁、氧氮化鋁、氧化鉿、硅酸鉿、氧氮化鉿硅、氧化鋯、硅酸鋯、氧氮化鋯硅、前述材料的組合或其它絕緣材料。柵極電介質(zhì)層Iio可由于暴露于處于50°c與800°C之間的溫度的含氮等離子或含氮氛圍氣體而包含氮。可通過多種柵極電介質(zhì)形成工藝中的任一者來形成柵極電介質(zhì)層110，舉例來說:熱氧化、氧化物層的等離子氮化及/或通過原子層沉積(ALD)進行的電介質(zhì)材料沉積。舉例來說，柵極電介質(zhì)層110為I納米到4納米厚?？稍诟哂?.5伏特而操作的晶體管中形成較厚的柵極電介質(zhì)層110。
[0011]在柵極電介質(zhì)層110及場氧化物104上方形成多晶硅層112。多晶硅層112可為非晶的或多晶的，且可為(舉例來說)20納米到100納米厚。
[0012]在多晶硅層112上方形成用于電阻器硬掩模114的電介質(zhì)材料層。舉例來說，電阻器硬掩模114可為20納米到60納米厚的氧化硅層或可為氧化硅、氮化硅、氧氮化硅及/或其它電介質(zhì)材料的一個或一個以上層。電阻器硬掩模114必須能夠耐受用于對多晶硅層112進行退火的溫度，舉例來說，900°C到1050°C。
[0013]在用于電阻器硬掩模114的電介質(zhì)材料層上方形成電阻器植入掩模116，電阻器植入掩模116暴露電阻器區(qū)域108且覆蓋晶體管區(qū)域106。舉例來說，電阻器植入掩模116可為100納米到300納米厚的光致抗蝕劑。
[0014]在由電阻器植入掩模116暴露的電阻器區(qū)域108中移除電阻器硬掩模114的電介質(zhì)材料。舉例來說，可通過使用稀釋氫氟酸的濕蝕刻或可能地借助通過使用含氟等離子的反應(yīng)性離子蝕刻(RIE)工藝進行的干蝕刻來移除所述電介質(zhì)材料。執(zhí)行移除工藝以便在電阻器區(qū)域108中移除少于10%的多晶硅層112。
[0015]可執(zhí)行電阻器摻雜植入工藝，所述電阻器摻雜植入工藝在電阻器區(qū)域108中將摻雜劑118植入到多晶硅層112中以形成電阻器植入層120。通過電阻器植入掩模116及電阻器硬掩模114從晶體管區(qū)域106阻擋摻雜劑118。在其中期望具有低溫電阻系數(shù)的電阻器的本實施例的版本中，摻雜劑118可為具有IXlO15cnT2到IXlO16cnT2的劑量的硼以提供I X 102°cm_3到4X 102°cm_3的摻雜密度。在其中期望具有高薄層電阻(舉例來說，超過200歐姆/平方)的電阻器的另一版本中，摻雜劑118的劑量可經(jīng)選擇以提供小于IO18CnT3的凈摻雜密度。將認(rèn)識到，可通過調(diào)整摻雜劑118的劑量來獲得其它薄層電阻值。提供為P型的凈摻雜密度可有利地提供比η型凈摻雜密度更多的對最終電阻器中的薄層電阻的控制?？稍谕瓿呻娮杵鲹诫s植入工藝之后移除電阻器植入掩模116，舉例來說，通過將集成電路100暴露于含氧等離子，后續(xù)接著進行濕清潔以移除任何有機殘留物。在本實施例的替代版本中，可跳過電阻器摻雜植入工藝，使得可使用已存在于多晶硅層112中的摻雜來形成多晶硅電阻器。
[0016]參考圖1Β，執(zhí)行退火操作，所述退火操作加熱多晶硅層112以便擴散并活化電阻器植入層120中的摻雜劑118以在電阻器區(qū)域108中形成電阻器摻雜區(qū)122。電阻器摻雜區(qū)122可能延伸到多晶硅層112的底部表面。舉例來說，所述退火操作可為在950°C下達5秒或在1050 °C下達I秒的尖峰退火。
[0017]參考圖1C，執(zhí)行非晶體化植入工藝，所述非晶體化植入工藝在電阻器區(qū)域108中將非晶體化原子124植入到多晶硅層112中以在多晶硅層112的頂部表面處形成至少部分非晶層126。至少部分非晶層126可延伸到多晶硅層112的厚度的10%到60%的深度。在本實施例的一個版本中，至少部分非晶層126可延伸到多晶硅層112的厚度的30%到50%的深度。舉例來說，非晶體化原子124可為例如鎵或銦等P型摻雜劑原子、例如砷或銻等η型摻雜劑原子、例如硅或鍺等IV族原子，或者例如氬或氙等惰性氣體原子。非晶體化原子124的植入能量經(jīng)選擇以提供至少部分非晶層126的所要深度。非晶體化原子124的劑量經(jīng)選擇以提供至少部分非晶層126中的晶格空位的所要密度，舉例來說，至少IO22空位/Cm30在一個實例中，可以5keV植入3X IO14CnT2的娃原子以形成10納米到15納米深的非晶層126。在另一實例中，可以201?^植入8\1013011_2的鍺原子以形成15納米到20納米深的非晶層126。在另一實例中，`可以20keV植入5X IO13CnT2的氙原子以形成10納米到15納米深的非晶層126。通過電阻器硬掩模114從晶體管區(qū)域106阻擋非晶體化原子124。
[0018]參考圖1D，執(zhí)行損壞移除蝕刻，所述損壞移除蝕刻移除圖1C的至少部分非晶層126且留下在至少部分非晶層126下方的電阻器摻雜區(qū)122。電阻器硬掩模114可如圖1D中所描繪在損壞移除蝕刻期間留在原位或可在損壞移除蝕刻之前或期間被移除。在本實施例的一個版本中，損壞移除蝕刻可包含氫氧化銨或氫氧化四甲基銨的水溶液；銨水溶液蝕刻劑可在其中電阻器摻雜區(qū)122為P型的情況中提供所要水平的深度控制。在其中損壞移除蝕刻確實包含氫氧化銨或氫氧化四甲基銨的水溶液且電阻器摻雜區(qū)122外側(cè)的多晶硅層112為η型或未摻雜的本實施例的版本中，在損壞移除蝕刻期間將電阻器硬掩模114保持在原位將防止對在電阻器摻雜區(qū)122外側(cè)的多晶硅層112的侵害。在本實施例的另一版本中，損壞移除蝕刻可為借助含有氟、氯及/或溴的等離子進行的干蝕刻。
[0019]電阻器摻雜區(qū)122的厚度可為10納米到100納米。電阻器摻雜區(qū)122的厚度可為晶體管區(qū)域106中的多晶硅層112的厚度的40%到90%。在本實施例的一個版本中，電阻器摻雜區(qū)122的厚度可為晶體管區(qū)域106中的多晶硅層112的厚度的50%到70%。可在完成損壞移除蝕刻之后移除電阻器硬掩模114的任何剩余部分。
[0020]在本實施例的替代版本中，可通過除參考圖1A到圖1D所描述的工藝以外的另一工藝來移除電阻器摻雜區(qū)122的頂部部分。舉例來說，可通過使用電阻器蝕刻掩模的定時蝕刻來移除電阻器摻雜區(qū)122的頂部部分。通過非晶體化植入及銨水溶液將電阻器摻雜區(qū)122形成為P型且移除電阻器摻雜區(qū)122的頂部部分與其它方法(例如定時蝕刻)相比可合意地提供對電阻器摻雜區(qū)122的厚度的更嚴(yán)密控制。
[0021]參考圖1E，在包含電阻器摻雜區(qū)122的多晶硅層112上方形成柵極蝕刻硬掩模層128。舉例來說，柵極蝕刻硬掩模層128可為5納米到15納米厚的氮化硅、非晶碳、氧氮化娃、碳氮化娃及/或氧氮碳化娃的一個或一個以上層。在柵極蝕刻硬掩模層128上方(舉例來說)由光致抗蝕劑形成柵極蝕刻掩模130。柵極蝕刻掩模130包含在晶體管區(qū)域106中的MOS柵極分段132及在電阻器區(qū)域108中的電阻器分段134。
[0022]參考圖1F，執(zhí)行柵極蝕刻工藝，其中第一步驟在圖1E的柵極蝕刻掩模130外側(cè)從圖1E的柵極蝕刻硬掩模層128移除硬掩模材料以形成柵極蝕刻硬掩模，其包含在柵極蝕刻掩模130的MOS柵極分段132下方的MOS硬掩模分段136及在柵極蝕刻掩模130的電阻器分段134下方的電阻器硬掩模分段138。所述柵極蝕刻工藝的第二步驟在所述柵極蝕刻硬掩模外側(cè)從圖1E的多晶硅層112移除多晶硅，從而包含圖1E的晶體管區(qū)域106中的MOS犧牲柵極140及電阻器摻雜區(qū)122中的電阻器主體142。可在柵極蝕刻工藝的第二步驟期間完全移除柵極蝕刻掩模130。在完成柵極蝕刻工藝之后，硬掩模材料仍保留在電阻器硬掩模分段138中。
[0023]參考圖1G，集成電路100的制作可繼續(xù)在晶體管區(qū)域106中形成元件?？稍谝r底102中鄰近于MOS犧牲柵極140形成未展示的輕摻雜漏極(LDD)區(qū)?？稍贛OS犧牲柵極140及電阻器主體142的橫向表面上形成電介質(zhì)柵極側(cè)壁間隔件144?？稍谝r底102上鄰近于MOS犧牲柵極140形成外延源極及漏極區(qū)146。
[0024]可在集成電路100的現(xiàn)有頂部表面上方由(舉例來說)5納米到20納米的氮化硅形成金屬前電介質(zhì)(PMD)襯里148。在集成電路100的現(xiàn)有頂部表面上方形成第一層間電介質(zhì)(ILD)層150以便覆蓋MOS硬掩模分段136及電阻器硬掩模分段138。舉例來說，第
一ILD層150可為通過以下各項形成的二氧化娃:化學(xué)氣相沉積(CVD)、使用原娃酸四乙酯(也稱為四乙氧基硅烷或TE0S)的等離子增強化學(xué)氣相沉積(PECVD)、低壓化學(xué)氣相沉積(LPCVD)、大氣壓化學(xué)氣相沉積(APCVD)、高密度等離子(HDP)或基于臭氧的熱化學(xué)氣相沉積(CVD)工藝(也稱為高縱橫比工藝(HARP))、旋涂電介質(zhì)(例如甲基倍半硅氧烷(MSQ))或其它適合電介質(zhì)層形成工藝。
[0025]參考圖1H，移除第一 ILD層150的頂部部分，移除PMD襯里148的頂部部分(如果存在)，且移除MOS硬掩模分段136以便暴露MOS犧牲柵極140的頂部表面。由于電阻器主體142比MOS犧牲柵極140薄，因此電阻器硬掩模分段138的至少一部分留在原位，使得電阻器主體142不被暴露。舉例來說，可使用化學(xué)機械拋光(CMP)工藝及/或各向同性等離子回蝕工藝來執(zhí)行移除第一 ILD層150的頂部部分及MOS硬掩模分段136的工藝。
[0026]參考圖1I，用替換柵極152替換圖1H的MOS犧牲柵極140。在本實施例的一個版本中，通過選擇性蝕刻工藝來移除圖1H的MOS犧牲柵極140及柵極電介質(zhì)層110并用如圖1I中所描繪的高k柵極電介質(zhì)層154及金屬替換柵極152來替換。舉例來說，高k柵極電介質(zhì)層154可包含氧化鉿、硅酸鉿、氧氮化鉿硅、氧化鋯、硅酸鋯、氧氮化鋯硅。舉例來說，金屬替換柵極152可包含氮化鈦及/或氮化鈦鋁。在另一版本中，可用全硅化(FUSI)替換柵極152來替換MOS犧牲柵極140，從而使柵極電介質(zhì)層110留在原位。通過電阻器硬掩模分段138保護電阻器主體142免受替換影響。電阻器主體142的厚度可為替換柵極152的厚度的40%到90%。在本實施例的一個版本中，電阻器主體142的厚度可為替換柵極152的厚度的50%到70%。
[0027]參考圖1J，在集成電路100的現(xiàn)有頂部表面上方形成第二 ILD層156。舉例來說，第二 ILD層156可包含氧化硅、氮化硅、氧氮化硅、低k電介質(zhì)材料(例如有機硅酸鹽玻璃(OSG)、碳摻雜氧化硅(SiCO或CD0)或由MSQ形成的電介質(zhì)材料)的一個或一個以上層。第二 ILD層156可能包含碳化硅、氮化硅、碳氮化硅、碳氧化硅或可為后續(xù)CMP工藝提供止擋層的其它適合帽蓋層材料的帽蓋層(未展示)。
[0028]穿過第二 ILD層156及第一 ILD層150以及PMD層148 (如果存在)形成晶體管觸點158以做出到MOS晶體管162的電連接。穿過第二 ILD層156及電阻器硬掩模分段138形成電阻器觸點160以做出到電阻器主體142的電連接。多晶硅電阻器164包含電阻器主體142。晶體管觸點158及電阻器觸點160可在單獨操作中形成或可同時形成。在其中存在外延源極及漏極區(qū)146的本實施例的一個版本中，在外延源極及漏極區(qū)146上方的第二ILD層156及第一 ILD層150與PMD層148的總厚度可接近于在電阻器主體142上方的第
二ILD層156與電阻器硬掩模分段138的總厚度，使得晶體管觸點158及電阻器觸點160可同時形成，而不增加集成電路100的制作序列的成本或復(fù)雜度。舉例來說,可通過以觸點光致抗蝕劑圖案在第二 ILD層156的頂部表面上界定觸點區(qū)域來形成觸點158及160。通過使用RIE工藝從第二 ILD層156及第一 ILD層150以及PMD層148及電阻器硬掩模分段138移除材料而在觸點區(qū)域中形成觸點孔。用例如鈦等第一襯里金屬、例如氮化鈦等第二襯里金屬及例如鎢等觸點填充金屬填充所述觸點孔。隨后，使用已知的蝕刻及/或CMP方法從第二 ILD層156的頂部表面移除觸點填充金屬。在本實施例的一些版本中，可將晶體管觸點158或電阻器觸點160或兩者形成為兩個部分，包括做出到MOS晶體管162或電阻器主體142的連接的下部觸點及做出到下部觸點的頂部表面的連接的上部觸點。
[0029]盡管上文已描述本發(fā)明的各種實施例，但應(yīng)理解，所述實施例僅以實例方式而非限制方式呈現(xiàn)。可根據(jù)本文的揭示內(nèi)容對所揭示實施例做出眾多改變，此并不背離本發(fā)明的精神或范圍。因此，本發(fā)明的廣度及范圍不應(yīng)受上述實施例中的任一者限制。而是，本發(fā)明的范圍應(yīng)根據(jù)所附權(quán)利要求書及其等效內(nèi)容來界定。
【權(quán)利要求】
1.一種集成電路，其包括: 襯底，其包括半導(dǎo)體； 場氧化物，其安置于所述襯底的頂部表面處； 金屬氧化物半導(dǎo)體MOS晶體管，其安置于所述襯底中的作用區(qū)域中，包含不同于多晶硅的材料的替換柵極； 多晶硅電阻器，其安置于所述場氧化物上，其中所述多晶硅電阻器具有在所述多晶硅電阻器的電阻器主體上方的硬掩模材料層。
2.根據(jù)權(quán)利要求1所述的集成電路，其中所述電阻器主體的厚度為所述替換柵極的厚度的40%到90%。
3.根據(jù)權(quán)利要求1所述的集成電路，其中所述電阻器主體的厚度為所述替換柵極的厚度的50%到70%。
4.根據(jù)權(quán)利要求1所述的集成電路，其中所述電阻器主體的厚度為10納米到100納米。
5.根據(jù)權(quán)利要求1所述的集成電路，其中所述電阻器主體為P型，具有IX102°cm_3到4 X IO2W的摻雜密度。
6.一種形成集成電路的方法，其包括以下步驟: 提供包括半導(dǎo)體的襯底`； 在所述襯底的頂部表面處形成場氧化物； 在所述襯底上方形成多晶硅層； 移除所述多晶硅層在用于多晶硅電阻器的區(qū)域中的一部分，使得所述多晶硅層在用于所述多晶硅電阻器的所述區(qū)域中的厚度為所述多晶硅層在用于MOS晶體管的區(qū)域中的厚度的40%到90% ； 在所述多晶硅層上方形成柵極蝕刻硬掩模層； 執(zhí)行包含第一步驟及第二步驟的柵極蝕刻工藝，其中: 所述第一步驟從所述柵極蝕刻硬掩模層移除硬掩模材料以在用于所述MOS晶體管的所述區(qū)域中形成MOS硬掩模分段且在所述多晶硅層上方于用于所述多晶硅電阻器的所述區(qū)域中形成電阻器硬掩模分段；及 所述第二步驟在所述MOS硬掩模分段外側(cè)從所述多晶硅層移除多晶硅以形成MOS犧牲柵極且在所述電阻器硬掩模分段外側(cè)從所述多晶硅層移除多晶硅以形成電阻器主體，使得在完成所述柵極蝕刻工藝之后硬掩模材料仍保留在所述電阻器硬掩模分段中； 從所述MOS犧牲柵極移除所述MOS硬掩模分段同時使所述電阻器硬掩模分段的至少一部分留在所述電阻器主體上方；及 用替換柵極替換所述MOS犧牲柵極使得所述電阻器主體不被替換。
7.根據(jù)權(quán)利要求6所述的方法，其中所述移除所述多晶硅層在用于所述多晶硅電阻器的所述區(qū)域中的所述部分的步驟進一步包括以下步驟: 在所述多晶硅層上方形成用于電阻器硬掩模的電介質(zhì)材料層；在用于所述電阻器硬掩模的所述電介質(zhì)材料層上方形成電阻器植入掩模，所述電阻器植入掩模暴露用于所述多晶硅電阻器的所述區(qū)域且覆蓋用于所述MOS晶體管的所述區(qū)域；在由所述電阻器植入掩模暴露的用于所述多晶硅電阻器的所述區(qū)域中移除用于所述電阻器硬掩模的所述電介質(zhì)材料； 在用于所述多晶硅電阻器的所述區(qū)域中將摻雜劑植入到所述多晶硅層中； 對所述多晶硅層進行退火以便擴散并活化所述摻雜劑； 執(zhí)行非晶體化植入工藝，所述非晶體化植入工藝在所述電阻器區(qū)中將非晶體化原子植入到所述多晶硅層中以在所述多晶硅層的頂部表面處形成至少部分非晶層，使得通過所述電阻器硬掩模從用于所述MOS晶體管的所述區(qū)域阻擋所述非晶體化原子 '及 執(zhí)行損壞移除蝕刻，所述損壞移除蝕刻移除所述至少部分非晶層且留下電阻器摻雜區(qū)。
8.根據(jù)權(quán)利要求7所述的方法，其中所述摻雜劑為硼且是以IX IO15CnT2到IXlO16cnT2的劑量植入的。
9.根據(jù)權(quán)利要求7所述的方法，其中用氫氧化銨的水溶液來執(zhí)行所述損壞移除蝕刻。
10.根據(jù)權(quán)利要求7所述的方法，其中用氫氧化四甲基銨的水溶液來執(zhí)行所述損壞移除蝕刻。
11.根據(jù)權(quán)利要求7所述的方法，其中所述非晶體化原子選自由鎵、銦、砷、銻、硅、鍺、氬及氙組成的群組。
12.根據(jù)權(quán)利要求7所述的方法，其中以至少5X IO13CnT2的劑量植入所述非晶體化原子。`
13.根據(jù)權(quán)利要求7所述的方法，其中所述電阻器硬掩模為20納米到60納米厚的氧化硅。
14.根據(jù)權(quán)利要求6所述的方法，其中所述多晶硅層為多晶的。
15.根據(jù)權(quán)利要求6所述的方法，其中所述多晶硅層為非晶的。
16.根據(jù)權(quán)利要求6所述的方法，其中所述電阻器主體的厚度為10納米到100納米。
17.根據(jù)權(quán)利要求6所述的方法，其中所述從所述MOS犧牲柵極移除所述MOS硬掩模分段的步驟進一步包括以下步驟: 形成層間電介質(zhì)ILD層以便覆蓋所述MOS硬掩模分段及所述電阻器硬掩模分段 '及移除所述ILD層的頂部部分且移除所述MOS硬掩模分段以便暴露所述MOS犧牲柵極的頂部表面，使得所述電阻器硬掩模分段的至少一部分留在原位，使得所述電阻器主體不被暴露。
18.根據(jù)權(quán)利要求6所述的方法，其中所述替換所述MOS犧牲柵極的步驟進一步包括以下步驟: 移除在所述MOS犧牲柵極下方的柵極電介質(zhì)層； 形成高k柵極電介質(zhì)層；及 形成金屬替換柵極。
【文檔編號】H01L27/04GK103872048SQ201310693105
【公開日】2014年6月18日 申請日期:2013年12月17日 優(yōu)先權(quán)日:2012年12月17日
【發(fā)明者】馬哈林加姆·南達庫馬爾, 德博拉·J·賴?yán)? 阿米塔比·賈殷 申請人:德州儀器公司