電阻型隨機存取存儲器和用于控制制造導電元件和阻性元件對應的亞分辨率特征的方法
【專利摘要】本發(fā)明是電阻型隨機存取存儲器和用于控制制造導電元件和阻性元件對應的亞分辨率特征的方法，包括：形成阻性層的堆疊；在形成該阻性層堆疊之前或之后，形成導電層；在該阻性層堆疊或導電層上應用掩膜層；在該掩膜層上形成第一間隔件；并且使用該第一間隔件作為第一掩膜來蝕刻掉該掩膜層的第一部分，以提供剩余部分。該方法還包括：在該阻性層的堆疊或導電層和該掩膜層的剩余部分上形成第二間隔件；蝕刻掉該掩膜層的剩余部分的第二部分，以形成島形體；并且使用該島形體作為第二掩膜來蝕刻該阻性層的堆疊，以形成存儲器的阻性元件，并且蝕刻該導電層，以形成該存儲器的導電元件。
【專利說明】電阻型隨機存取存儲器和用于控制制造導電元件和阻性元件對應的亞分辨率特征的方法
[0001]相關串請的交叉引用
[0002]本申請要求于2012年12月14日提交的美國臨時專利申請61/737512的優(yōu)先權。以上引用的申請的完整公開通過引用合并入本文。
【技術領域】
[0003]本發(fā)明涉及電阻型隨機存取存儲器(RRAM)和制造RRAM的方法。
【背景技術】
[0004]本文提供的【背景技術】描述的目的是對本公開的背景情況作一般性的說明。此處指名的發(fā)明人的工作，即，已在此【背景技術】部分中作出描述的工作以及可能尚未成為申請日之前的現(xiàn)有技術的說明書的一些方面，無論是以明確或隱含的方式均不被視為相對于本公開的現(xiàn)有技術。
[0005]隨機存取存儲器(RAM)是計算機數(shù)據(jù)存儲的一種形式，其中可以以任何隨機順序直接存取在隨機存取存儲器中存儲的數(shù)據(jù)。有各種類型的RAM，包括電阻型隨機存取存儲器(RRAM)。圖1-2示出了電阻型隨機存取存儲器(RRAM) 10，其包括由阻性元件14提供的存儲器單元的陣列12?？梢酝ㄟ^存取器件16存取阻性元件14。存取器件16可以包括例如互補金屬氧化物半導體(CMOS)晶體管、雙極結型晶體管(BJT)、二極管，等等。阻性元件14中的每一個具有對應的導電元件18 (例如通孔或接觸件)。每一個阻性元件14可以被稱作一個堆疊，并且包括第一(或底部)電極20、可變阻性層22、收集層24和第二(或頂部)電極26?？勺冏栊詫?2可以包括例如過渡金屬氧化物。收集層22可以包括例如活性金屬。導電元件18實施為在堆疊14上的導電層?？梢栽?i)存取器件16和(ii)堆疊14之間設置導電元件18。備選地，可以在堆疊14的相對側設置導電元件18作為存取器件
16。兩個或更多個導電元件18可以通過上一級互連(示出了單個互連30)相互連接。
[0006]傳統(tǒng)上，使用小型化方法(包括使用光刻膠的諸如電子束光刻或極紫外(EUV)光亥IJ)來圖形化所述阻性元件14和導電元件18。這些方法使用低產量技術，該方法包括使用相應的掩膜和蝕刻工藝分別圖形化所述阻性元件14和導電元件18。該方法導致在阻性元件14和導電元件18之間的元件失準和元件失配。
[0007]元件失準指在導電元件和阻性元件之間的橫向失準，如圖1中失準差值X所示。元件失配指導電元件和對應的阻性元件的邊和形狀的不同。由于使用的光刻技術，造成阻性元件14和導電元件18具有(i)粗糙的和/或鋸齒狀的邊，以及(ii)不同形狀的接觸面。例如，阻性元件14的第一接觸面32的形狀與導電元件18的第二接觸面34的形狀不同。因此第一接觸面32與第二接觸面34不匹配。在圖1中示出了阻性元件14和導電元件18的不同形狀，正方形代表阻性元件14，而圓形代表導電元件18。阻性元件14和導電元件18的實際形狀可以不同并且通常不規(guī)則。元件失準和元件失配使得與組形元件14和導電元件18相關的電阻增加，并且負面地影響RRAMlO的性能。
【發(fā)明內容】

[0008]提供了一種方法，包括:形成阻性層的堆疊；在形成阻性層堆疊之前或之后，形成導電層；在(i)阻性層的堆疊或(ii)導電層上應用掩膜層；在掩膜層上形成第一間隔件；并且使用第一間隔件作為第一掩膜來蝕刻掉掩膜層的第一部分，以提供剩余部分。該方法還包括:在(i)阻性層的堆疊或導電層和(ii)掩膜層的剩余部分上形成第二間隔件；蝕刻掉掩膜層的剩余部分的第二部分以形成島形體；并且使用島形體作為第二掩膜，(i)蝕刻阻性層的堆疊，以形成存儲器的阻性元件，以及(ii)蝕刻導電層，以形成存儲器的導電元件。
[0009]在其它特征中，提供了一種方法，該方法包括:在存取器件上形成阻性層堆疊；在阻性層上應用導電層；在導電層上應用掩膜層；在掩膜層上形成間隔件；使用間隔件作為第一掩膜來蝕刻掩膜層，以提供島形體；并且使用島形體作為第二掩膜，(i)蝕刻阻性層堆疊以形成阻性元件，以及(ii)蝕刻導電層，以形成導電元件，其中阻性元件提供存儲器單
J Li ο
[0010]在其它特征中，提供了一種存儲器，該存儲器包括阻性元件和導電元件。阻性元件提供了存儲器單元陣列，其中阻性元件包括第一接觸表面。導電元件包括通孔或觸點。導電元件包括第二接觸表面。阻性元件于對應的導電元件接觸，以提供元件對。在針對所述元件對中的每個元件對使用單個掩膜的同一時段，蝕刻所述元件對。蝕刻元件對的結果是，第二接觸表面匹配并且對準對應的第一接觸表面。
[0011]本公開適用的其它領域將通過詳細描述、權利要求和附圖變得顯而易見。詳細描述和具體示例僅意在說明，而不是意在限制本公開的范圍。
【專利附圖】

【附圖說明】
[0012]圖1是傳統(tǒng)RRAM的頂視圖。
[0013]圖2是通過圖1的截面線A-A的截面?zhèn)纫晥D。
[0014]圖3圖示了根據(jù)本發(fā)明的多個實施例的RRAM的制造方法，該RRAM包括對應的阻性元件和導電元件。
[0015]圖4是在初始形成阻性層、導電層和硬掩膜層后的部分RRAM的頂視圖。
[0016]圖5是通過圖4的截面線B-B的截面?zhèn)纫晥D。
[0017]圖6是在形成第一薄膜層后，第一掩膜和部分RRAM的頂視圖。
[0018]圖7是通過圖6的截面線C-C的截面?zhèn)纫晥D。
[0019]圖8是形成第二薄膜層后的部分RRAM的頂視圖。
[0020]圖9是通過圖8的截面線D-D的截面?zhèn)纫晥D。
[0021]圖10是蝕刻第二薄膜層后的部分RRAM的頂視圖。
[0022]圖11是通過圖10的截面線E-E的截面?zhèn)纫晥D。
[0023]圖12是蝕刻硬掩膜層后的部分RRAM的頂視圖。
[0024]圖13是通過圖12的截面線F-F的截面?zhèn)纫晥D。
[0025]圖14是移除第二薄膜層剩余部分以提供第一間隔件后，部分RRAM的頂視圖。
[0026]圖15是通過圖14的截面線G-G的截面?zhèn)纫晥D。[0027]圖16是形成第三薄膜層后，第二掩膜和部分RRAM的頂視圖。
[0028]圖17是通過圖16的截面線H-H的截面?zhèn)纫晥D。
[0029]圖18是形成第四薄膜層以提供第二間隔件后的部分RRAM的頂視圖。
[0030]圖19是通過圖18的截面線1-1的截面?zhèn)纫晥D。
[0031]圖20是蝕刻第四薄膜層并且移除第三薄膜層后的部分RRAM的頂視圖。
[0032]圖21是通過圖20的截面線J-J的截面?zhèn)纫晥D。
[0033]圖22是蝕刻硬掩膜層的剩余部分后的部分RRAM的頂視圖。
[0034]圖23是通過圖22的截面線K-K的截面?zhèn)纫晥D。
[0035]圖24是蝕刻第四薄膜層以便以島形體的形式提供硬掩膜層的剩余部分后，部分RRAM的頂視圖。
[0036]圖25是通過圖24的截面線L-L的截面?zhèn)纫晥D。
[0037]圖26是蝕刻阻性層和導電層后的部分RRAM的頂視圖。
[0038]圖27是通過圖26的截面線M-M的截面?zhèn)纫晥D。
[0039]圖28是應用隔離層后的部分RRAM的頂視圖。
[0040]圖29是通過圖28的截面線N-N的截面?zhèn)纫晥D。
[0041]圖30是移除部分隔離層并移除掩膜層島形體后，部分RRAM的頇視圖。
[0042]圖31是通過圖30的截面線0-0的截面?zhèn)纫晥D。
[0043]圖32是形成互連后的部分RRAM的頂視圖。
[0044]圖33是通過圖32的截面線P_P的截面?zhèn)纫晥D。
[0045]在附圖中，附圖標記可能被重復使用以指代相似和/或相同的元件。
【具體實施方式】
[0046]本文公開了包括RRAM的阻性元件(或堆疊)和導電元件(例如通孔或接觸)的形成的方法。該方法包括形成間隔件以及在單個步驟中圖形化(或刻蝕)阻性層和導體層。使用單個形成的掩膜，將阻性層和導電層一起圖形化。使用所形成的間隔件以提供掩膜。然后使用掩膜來圖形化阻性層和導電層。該圖形化提供了對阻性元件和導電元件的亞分辨率特征的控制。亞分辨率特征指小于特征圖形化工具的分辨率限制的特征。阻性元件和導電元件的亞分辨率特征可以包括例如阻性元件和導電元件的尺寸、形狀和邊的粗糙度。該方法包括蝕刻和化學汽相沉積(CVD)而不是使用傳統(tǒng)光刻和光刻膠技術。這就最小化了和/或消除了元件失準和元件失配。其結果是，阻性元件和導電元件對位并且接觸表面匹配。這就最小化了對應的RRAM的電阻，改善了 RRAM的可靠性并且提高了 RRAM的性能。
[0047]圖3圖示了包括對應的阻性元件和導電元件的RRAM的制造方法。盡管對下列任務的描述主要是關于圖4-33的實施方式，可以改變該任務以應用到本發(fā)明的其它實施方式。該方法從100開始。
[0048]根據(jù)圖3，圖4-5示出了在任務102后的RRAM的部分90的狀態(tài)的頂視圖和截面圖。在102，在存取器件112(在圖4-5中以及在下列圖表中每一個被標識為112的方框可以包括多個存取器件)的陣列110上形成阻性層104、導電層106和硬掩膜層108。存取器件112可以包括例如晶體管(例如CMOS晶體管和/或BJT晶體管)、二極管、字線、導電元件(例如，導線、通孔、觸點，等等)或其它電子部件。這在圖32-33中被進一步描述。[0049]可以在存取器件上設置和應用阻性層104以形成堆疊。阻性層可以包括第一(或底部)電極層114、可變阻性層116、收集層118和第二(或頂部)電極層120。電極層114、120可以由例如氮化鈦TiN形成和/或包括例如氮化鈦TiN。在一個實施中，在隨后的任務中蝕刻第二電極層120以提供電極，該電極可以連接到位線。可變阻性層116可以由例如過渡金屬氧化物(例如二氧化鉿HfO2)形成和/或包括例如過渡金屬氧化物(例如二氧化鉿Hf02)。收集層118可以由例如活性金屬(例如Ti)形成和/或包括例如活性金屬(例如Ti)。導電層106可以沉積在阻性層104的堆疊上，并且可以由例如T1、鋁Al和/或鎢W形成，和/或包括例如T1、鋁Al和/或鎢W。硬掩膜層108可以沉積在導電層106上，并且可以由例如氮化硅Si3N4和/或TiN形成，和/或包括例如氮化硅Si3N4和/或TiN。導電層106可以比⑴阻性層104和(ii)硬掩膜層108中的一個或更多個更厚。硬掩膜層108可以比⑴阻性層104和(ii)導電層106中的一個或更多個更薄。
[0050]盡管導電層106被示出為設置在阻性層104和硬掩膜層108之間，導電層106可以設置在存取器件112和阻性層104之間。當導電層106設置在阻性層104和硬掩膜層108之間時，為了提供通孔，在隨后的任務中可以蝕刻導電層106。當導電層106設置在阻性層104和硬掩膜層108之間時，在隨后的任務中可以蝕刻導電層106以提供觸點。
[0051]根據(jù)圖3，圖6-7示出了在任務130后的RRAM的部分90的狀態(tài)的頂視圖和截面圖。圖6-7示出了阻性層104、導電層106、硬掩膜層108、存取器件112、第一薄膜層134和第一掩膜134。在130,形成第一薄膜層132。第一掩膜134具有開口 136并可用于形成且圖形化所述第一薄膜層132。可以基于預定的RRAM的存儲器單元布局而提供或形成第一掩膜134?？梢允褂玫谝谎谀?34在硬掩膜層108上沉積第一薄膜層132?？梢允褂肅VD或其它沉積技術(諸如物理氣相沉積(PVD))形成第一薄膜層132。第一薄膜層132可以由例如二氧化硅SiO2和/或碳化硅SiC形成，和/或包括例如二氧化硅SiO2和/或碳化硅SiC。
[0052]根據(jù)圖3，圖8-9示出了在任務140后的RRAM的部分90的狀態(tài)的頂視圖和截面圖。圖8-9示出了阻性層104、導電層106、硬掩膜層108、存取器件112、第一薄膜層132和第二薄膜層142。在140，在第一薄膜層132和硬掩膜層108的上方應用第二薄膜層142?？梢允褂肅VD、PVD或其它適合的沉積技術在第一薄膜層132和硬掩膜層108上沉積第二薄膜層142。第二薄膜層142由不同于第一薄膜層132的材料形成。第二薄膜層142可以由例如碳摻雜氮化硅Si3N4形成，和/或包括例如碳摻雜氮化硅Si3N4。正如在以下的任務150中進行的，通過由與第一薄膜層132不同的材料形成第二薄膜層142，可以在保留第二薄膜層142的至少一部分的同時移除第一薄膜層132。
[0053]根據(jù)圖3，圖10-11示出了在任務150后的RRAM的部分90的狀態(tài)的頂視圖和截面圖。圖10-11示出了阻性層104、導電層106、硬掩膜層108、存取器件112和第二薄膜層142的剩余部分152。在150，蝕刻第一薄膜層132和第二薄膜層142以提供第一間隔件152 (即第二薄膜層142的剩余部分)。第一間隔件152是在蝕刻第二薄膜層142后的第二薄膜層142的剩余部分。第一薄膜層132已經被移除。其結果是，第一間隔件152是環(huán)形的，并且具有中心開口 154，先前第一薄膜層132位于中心開口 154處?？梢允褂酶飨虍愋晕g刻以移除第一薄膜層132并且蝕刻掉第二薄膜層142的一部分，以提供第一間隔件152。在150執(zhí)行的蝕刻可以包括濕蝕刻或干蝕刻。[0054]根據(jù)圖3，圖12-13示出了在任務160后的RRAM的部分90的狀態(tài)的頂視圖和截面圖。圖12-13示出了阻性層104、導電層106、硬掩膜層108的剩余部分162、存取器件112和第一間隔件152.在160，使用第一間隔件152作為掩膜來蝕刻硬掩膜層108，以提供剩余部分162。剩余部分具有中心開口 164。剩余部分162是環(huán)形的并且匹配第一間隔件152的環(huán)形圖案?？梢允褂酶飨虍愋晕g刻以蝕刻掉硬掩膜層108的一部分，以提供剩余部分162。在162執(zhí)行的蝕刻可以包括干蝕刻。
[0055]根據(jù)圖3，圖14-15示出了任務160后的RRAM的部分90的狀態(tài)的頂視圖和截面圖。圖14-15示出了阻性層104、導電層106、硬掩膜層108的剩余部分162和存取器件112。在170，移除了第一間隔件152?？梢允褂酶飨虍愋晕g刻以蝕刻掉第一間隔件152。在170執(zhí)行的蝕刻可以包括濕蝕刻或干蝕刻。
[0056]根據(jù)圖3，圖16-17示出了任務180后的RRAM的部分90的狀態(tài)的頂視圖或截面圖。圖16-17示出了阻性層104、導電層106、硬掩膜層108的剩余部分162、存取器件112、第三薄膜層182、第三薄膜層182和第二掩膜184。在180，形成第三薄膜層182?？梢允褂镁哂虚_口 186的第二掩膜184以形成并圖形化第三薄膜層182?？梢曰陬A定的存儲器單元的布局來提供或形成第二掩膜184?？梢允褂玫诙谀?84在導電層106上并在硬掩膜層108的剩余部分162的中心開口 154內沉積第三薄膜層182。第三薄膜層182可以與硬掩膜層108的剩余部分162交迭?？梢允褂肅VD或其它沉積技術(諸如物理氣相沉積(PVD))以形成第三薄膜層182。第三薄膜層182可以由例如二氧化硅SiO2和/或碳化硅SiC形成，和/或包含例如二氧化硅SiO2和/或碳化硅SiC。
[0057]根據(jù)圖3，圖18-19示出了任務190后的RRAM的部分90的狀態(tài)的頂視圖和截面圖。圖18-19示出了阻性層104、導電層106、硬掩膜層108的剩余部分162、第三薄膜層182和第四薄膜層192。在190，形成第四薄膜層192。可以使用CVD、PVD或其它適合的沉積技術在第三薄膜層182和導電層106上沉積第四薄膜層192。第四薄膜層192由與第三薄膜層182不同的材料形成。第四薄膜層192可以由例如碳摻雜氮化硅Si3N4形成，和/或包括例如碳摻雜氮化硅Si3N4。正如在以下的任務200中進行的，通過由與第三薄膜層182不同材料形成第四薄膜層192，可以在保留第四薄膜層192的至少一部分的同時，移除第三薄膜層182。第四薄膜層192包括凸起輪廓區(qū)域194，凸起輪廓區(qū)域194是由于第四薄膜層覆蓋在第三薄膜層182的與硬掩膜層108剩余部分162相交迭的部分上而造成的。
[0058]根據(jù)圖3，圖20-21示出了任務200后的RRAM的部分90的狀態(tài)的頂視圖和截面圖。圖20-21示出了阻性層104、導電層106、硬掩膜層108的剩余部分162、存取器件112、第三薄膜層182的剩余部分201和第四薄膜層192的剩余部分202。在200，蝕刻第三薄膜層182和第四薄膜層192以提供第二間隔件203，第二間隔件203包括第三薄膜層182的剩余部分201和第四薄膜層192的剩余部分202。第二間隔件203是環(huán)形的。間隔件162、203中的每一個是矩形的。硬掩膜層108的剩余部分162在第一方向上延伸。第二間隔件203在垂直于第一方向的第二方向上延伸。可以使用各向異性蝕刻來蝕刻第三薄膜層182和第四薄膜層192以提供第二間隔件203。在200執(zhí)行的蝕刻可以包括干蝕刻。
[0059]根據(jù)圖3，圖22-23示出了任務210后的RRAM的部分90的狀態(tài)的頂視圖和截面圖。圖22-23示出了阻性層104、導電層106、存取器件112、第二間隔件203和硬掩膜層島形體212。在210，使用第二間隔件203作為掩膜來蝕刻(如圖20和圖21所示的)硬掩膜層108的剩余部分162，以提供硬掩膜層島形體212?？梢允褂酶飨虍愋晕g刻以蝕刻掉剩余部分162的一部分，以提供硬掩膜層島形體212。在210執(zhí)行的蝕刻可以包括濕蝕刻或干蝕刻。
[0060]根據(jù)圖3，圖24-25示出了任務220后的RRAM的部分90的狀態(tài)的頂視圖和截面圖。圖24-25示出了阻性層104、導電層106、存取器件112和硬掩膜層島形體212。在220，移除或(蝕刻掉)第二間隔件203以使在導電層106上的剩余元件為硬掩膜層島形體212。由于先前的多個蝕刻步驟160和210以及間隔件162、203的使用，硬掩膜層島形體212的邊222是光滑的。
[0061]根據(jù)圖3，圖26-27示出了任務230后的RRAM的部分90的狀態(tài)的頂視圖和截面圖。圖26-27示出了阻性層104的剩余部分232、導電層106的剩余部分234、存取器件112和硬掩膜層島形體212。在230，使用硬掩膜層島形體212作為掩膜來蝕刻阻性層104和導電層106?？梢允褂酶飨虍愋晕g刻以移除阻性層104的暴露部分，以提供剩余部分232、234。在230執(zhí)行的蝕刻可以包括濕蝕刻或干蝕刻。這就提供了阻性元件236(即剩余部分232的堆疊，每個堆疊都是阻性元件)和導電元件(即剩余部分234)，其截面區(qū)域相互匹配并且和硬掩膜層島形體237的截面區(qū)域匹配。阻性元件中的每一個包括第一電極235、可變阻性元件237、金屬元件238和第二電極239。第二電極239可以連接到位線。
[0062]如上所述的對阻性層104和導電層106的蝕刻提供了阻性元件236和導電元件234，阻性元件236和導電元件234具有相應的相互匹配并且相互對準的接觸表面。阻性元件的一個示例的接觸表面被限定為241。導電元件的一個示例的接觸表面被限定為243。由于使用了相同的對應掩膜，包括每對接觸表面(例如接觸表面241、243對)的形狀和尺寸的圖案，相互匹配并且對準。在單一任務中出現(xiàn)了對阻性層104和導體層106的蝕刻。因此，對阻性層101的蝕刻和對導體層106的蝕刻出現(xiàn)在相同時間段中。具有對應接觸表面區(qū)域的接觸表面的尺寸相同。
[0063]根據(jù)圖3，圖28-29示出了任務240后的RRAM的部分90的狀態(tài)的頂視圖和剖面圖。圖28-29示出了阻性元件236、導電元件234、存取器件112、硬掩膜層島形體212和電介質隔離薄膜(或隔離)層242。在240，在阻性元件236和導電元件234上方沉積電介質隔離薄膜，以提供隔離層242。阻性元件236的部分和導電元件234的部分被封裝在電介質隔離薄膜中，以將與每一個堆疊相連的導電元件和阻性元件從其它堆疊的其他導電元件和阻性元件隔離開。
[0064]根據(jù)圖3，圖30-31示出了任務250后的RRAM的部分90的狀態(tài)的頂視圖和截面圖。圖30-31示出了阻性元件236、導電元件234、存取器件112和電介質隔離層(或隔離)層242。在250，移除了硬掩膜層島形體212?？梢允褂酶飨虍愋晕g刻以移除硬掩膜島形體212。該蝕刻可以包括濕蝕刻或干蝕刻?？梢允褂没瘜W機械平坦化以蝕刻和/或拋光RRAM的頂表面，以暴露導電兀件234。
[0065]根據(jù)圖3，圖32-33示出了任務260后的RRAM的部分90的狀態(tài)的頂視圖和截面圖。圖32-33示出了阻性元件236、導電層234、存取器件112、隔離層242和互連262。在260,形成互連262?？梢詧?zhí)行金屬化以在頂表面的部分上形成互連。該互連將導電兀件234中的兩個或更多個導電元件相互連接。該互連可以包括金屬諸如T1、鋁Al和/或鎢W。該方法可以在270結束。[0066]阻性層236的電極235可以連接到晶體管。僅作示例，單個晶體管280被示出具有漏極282、源極284和柵極286。漏極282連接到電極235中的一個。源極284可以連接到例如接地參考288。柵極286可以連接到字線290。
[0067]在上述任務中，硬掩膜層108的剩余部分162的直的光滑的邊以及第二間隔件203的直的光滑的邊提供了在蝕刻任務中使用的掩膜，以提供阻性元件和導電元件的直的光滑的邊。阻性元件的邊與導電元件的相應的邊對準。
[0068]本發(fā)明的其它方面涉及下列內容中的一項或更多項內容。
[0069]本文描述了一種方法，該方法包括:形成阻性層堆疊；在形成阻性層堆疊之前或之后，形成導電層；在(i)阻性層堆疊或(ii)導電層上應用掩膜層；在掩膜層上形成第一間隔件；并且使用第一間隔件作為第一掩膜來蝕刻掉掩膜層的第一部分，以配置剩余部分。該方法還包括:在(i)阻性層堆疊或導電層以及(ii)掩膜層的剩余部分上，形成第二間隔件；蝕刻掉掩膜層的剩余部分的第二部分，以形成島形體；并且使用島形體作為第二掩膜，
(i)蝕刻阻性層堆疊以形成存儲器的阻性元件，以及(ii)蝕刻導電層以形成存儲器的導電元件。
[0070]第一間隔件的形成可以包括:在掩膜層上應用第一薄膜層；并且蝕刻第一薄膜層以提供第一間隔件。第二間隔件的形成可以包括:在(i)掩膜層和(ii)阻性層堆疊或導電層上應用第二薄膜層；并且蝕刻第二薄膜層以提供第二間隔件。第一間隔件和第二間隔件中的每一個間隔件可以是環(huán)形的。
[0071]第二間隔件的形成可以包括:在(i)掩膜層和(ii)阻性層堆疊或導電層上應用薄膜層；并且蝕刻薄膜層，以提供第二間隔件。
[0072]該方法還可以包括:蝕刻掉掩膜層的剩余部分的第二部分，以形成島形體；并且使用島形體作為掩膜，(i)蝕刻阻性層堆疊以形成阻性元件，并且(ii)蝕刻導電層以形成導電元件。
[0073]該方法還可以包括:在阻性元件和導電元件上方沉積隔離材料，以封裝(i)阻性元件堆疊的一部分和(ii)導電元件的一部分；通過蝕刻掉(i)島形體和(ii)隔離材料的一部分而暴露導電元件；并且執(zhí)行金屬化，以形成連接導電元件中的兩個或更多個導電元件的互連。
[0074]該方法還可以包括:在阻性元件和導電元件上方沉積隔離材料以封裝(i)阻性元件的一部分和(ii)導電元件的一部分；并且通過蝕刻掉⑴隔離材料的一部分和(ii)島狀體而暴露導電元件。
[0075]作為一個示例，可以在存取器件上形成阻性層堆疊。存取器件可以包括晶體管和字線。阻性元件包括第一電極和第二電極。第一電極連接到晶體管的漏極。第二電極連接到位線。
[0076]作為另一個示例，在形成阻性層前形成導電層；并且導電單元是觸點。
[0077]作為一個示例，在阻性層堆疊形成后形成導電層；并且導電元件是通孔。
[0078]本發(fā)明公開了一種方法，并且該方法包括:在存取器件上形成阻性層堆疊；在阻性堆疊上應用導電層；在導電層上應用掩膜層；在掩膜層上形成間隔件；使用間隔件作為第一掩膜來蝕刻掩膜層以提供島形體；并且使用島形體作為第二掩膜，(i)蝕刻阻性層堆疊以形成阻性元件，以及(ii)蝕刻導電層以形成導電元件，其中阻性元件提供存儲器單J Li ο
[0079]該方法還可以包括:在掩膜層上形成第一薄膜層；蝕刻第一薄膜層以形成第一間隔件；使用第一間隔件作為掩膜來蝕刻掉掩膜層的第一部分，以提供剩余部分；形成第二薄膜層以在(i)導電層和(ii)掩膜層的剩余部分上形成第二間隔件；并且蝕刻掉掩膜層的剩余部分的第二部分，以形成島形體。
[0080]該方法還可以包括:在阻性元件堆疊和導電元件上方沉積隔離材料，以封裝(i)阻性元件的一部分和(ii)導電元件的一部分；并且通過蝕刻掉(i)島形體和(ii)隔離材料的一部分而暴露導電元件；并且執(zhí)行金屬化以形成連接導電元件中的兩個或更多個元件的互連。
[0081]本發(fā)明公布了一種存儲器，該存儲器包括阻性元件和導電元件。阻性元件提供存儲器單元陣列，其中阻性元件包括第一接觸表面。導電元件包括通孔或觸點。導電元件包括第二接觸表面。阻性元件與相應的導電元件相接觸，以提供元件對。在針對每個元件對使用單個掩膜的同一時段，蝕刻所述元件對。作為蝕刻所述元件對的結果，第二接觸表面與相應的第一接觸表面匹配并對準。
[0082]作為一個示例，第二接觸表面的接觸表面區(qū)域可以具有與對應的第一接觸表面的接觸表面區(qū)域相同的大小。此外，阻性元件堆疊中的每一個可以包括:第一電極；與第一電極接觸的可變電阻；與可變電阻接觸的金屬元件；以及與金屬元件接觸的第二電極。
[0083]該存儲器還可以包括晶體管，其中:晶體管的漏極連接到阻性元件的第一電極，并且晶體管的柵極連接到字線。第二電極可以連接到位線。
[0084]該存儲器還可以包括晶體管，其中晶體管中的每一個與相應的(i)阻性元件或
(ii)導電元件中的一個接觸。阻性元件中的電極可以連接到晶體管的柵極。
[0085]上述任務的目的是說明性示例；根據(jù)應用，該任務可以在交迭時段中被順序地、同步地、同時地、連續(xù)地或以不同的順序執(zhí)行。此外，根據(jù)實施和/或事件順序，可以不執(zhí)行或跳過該任務中的任何任務。此外，盡管以上任務主要是關于RRAM來描述，可以應用以上任務到其它存儲器。
[0086]前述描述本質上僅為示例性的，而絕非旨在限制本公開、其應用或使用。可以以各種形式實現(xiàn)本公開的廣泛教導。因此，盡管本公開包括具體示例，但是本公開的真實的范圍不應如此受限，這是因為在研究附圖、說明書和所附權利要求后，其它修改將變得明顯。本文使用的短語“A、B和C中的至少一個”應當被解釋為使用非排它的邏輯或的邏輯(A或B或C)。應當理解，在不改變本發(fā)明的原理的前提下，可以以不同順序(或者同時)執(zhí)行方法中的一個或更多個步驟)。
[0087]盡管在本文中短語“第一”、“第二”、“第三”等等可被用于描述各種層、互連、元件、存取器件和/或部件，這些項目不應限于這些短語。這些短語可能只被用于將一個項目與另一個項目區(qū)別。當在本文中使用短語諸如“第一”、“第二”和其它數(shù)字短語時，不意味著次序或順序，除非在文中明確指出。因此，在下文中論述的第一項目可以意指第二項目而不脫離示例實施的教導。
[0088]在以下描述中，使用各種短語以描述部件之間的物理關系。當?shù)谝辉环Q為是“在......上”、“接合于......”、“連接到......”、“設置在......上”、“在......上應
用”或者“耦合到......”時，第一元件可以是直接在第二元件上、直接固定于第二元件上、直接連接到第二元件、直接設置在第二元件上、直接在第二元件上應用或者直接耦合到第
二元件，或者可能存在介于其間的元件。相反地，當元件被稱為是“直接在......上”、“直
接接合于......”、“直接設置在......上”、“在......上直接應用”、“直接連接到......”
或者“直接耦合到......”另一個元件時，此處不存在介于其間的元件。其它用于描述元
件之間關系的詞語應按此方式解釋(例如，“在......之間”對“直接在......之間”，“相
鄰”對“直接相鄰”，等等)。
[0089]本申請中描述的設備和方法可以通過由一個或更多個處理器執(zhí)行的一個或更多個計算機程序而部分地或完整地被實施。該計算機程序包括處理器可執(zhí)行指令，該指令被存儲在至少一個非臨時的、有形的計算機可讀媒介上。該計算機程序還可以包括和/或依靠被存儲的數(shù)據(jù)。
【權利要求】
1.一種方法，包括: 形成阻性層的堆疊； 在形成所述阻性層的堆疊之前或之后，形成導電層； 在(i)所述阻性層的堆疊或(ii)所述導電層上應用掩膜層； 在所述掩膜層上形成第一間隔件； 使用所述第一間隔件作為第一掩膜來蝕刻掉所述掩膜層的第一部分，以提供剩余部分； 在(i)所述阻性層的堆疊或所述導電層上和(ii)所述掩膜層的剩余部分上形成第二間隔件； 蝕刻掉所述掩膜層的剩余部分的第二部分以形成島形體；并且使用所述島形體作為第二掩膜來(i)蝕刻所述阻性層的堆疊以形成存儲器的阻性元件，以及(ii)蝕刻所述導電層以形成所述存儲器的導電元件。
2.根據(jù)權利要求1所述的方法，其中所述第一間隔件的形成包括: 在所述掩膜層上應用多個第一薄膜層；并且 蝕刻所述多個第一薄膜層，以提供所述第一間隔件。
3.根據(jù)權利要求2所述的方法，其中所述第二間隔件的形成包括:` 在(i)所述掩膜層上和(ii)所述阻性層的堆疊或所述導電層上應用多個第二薄膜層；并且 蝕刻所述多個第二薄膜層，以提供所述第二間隔件。
4.根據(jù)權利要求1所述的方法，其中: 所述第一間隔件是環(huán)形的；并且 所述第二間隔件是環(huán)形的。
5.根據(jù)權利要求1所述的方法，其中所述第二間隔件的形成包括: 在(i)所述掩膜層上和(ii)所述阻性層的堆疊或所述導電層上應用多個薄膜層；并且 蝕刻所述多個薄膜層以提供所述第二間隔件。
6.根據(jù)權利要求1所述的方法，還包括: 蝕刻掉所述掩膜層的剩余部分的所述第二部分，以形成多個島形體；并且使用所述多個島形體作為多個掩膜，(i)蝕刻所述阻性層的堆疊以形成多個阻性元件，以及(ii)蝕刻所述導電層以形成多個導電元件。
7.根據(jù)權利要求6所述的方法，還包括: 在所述多個阻性元件和所述多個導電元件上方沉積隔離材料，以封裝(i)所述阻性元件的堆疊的一部分和(ii)所述多個導電元件的一部分； 通過蝕刻掉(i)所述多個島形體和(ii)所述隔離材料的一部分而暴露所述多個導電兀件；并且 執(zhí)行金屬化，以形成連接所述多個導電元件中的兩個或更多個導電元件的互連。
8.根據(jù)權利要求1所述的方法，還包括: 在所述阻性元件和所述導電元件上方沉積隔離材料，以封裝(i)所述阻性元件的一部分和(ii)所述導電元件的一部分；并且 通過蝕刻掉(i)所述隔離材料的一部分和(ii)所述島形體而暴露所述導電元件。
9.根據(jù)權利要求1所述的方法，其中: 在存取器件上形成所述阻性層的堆疊； 所述存取器件包括晶體管和字線； 所述阻性元件包括第一電極和第二電極； 所述第一電極連接到所述晶體管的漏極；并且 所述第二電極連接到位線。
10.根據(jù)權利要求1所述的方法，其中: 在形成所述阻性層的堆疊之前形成所述導電層；并且 所述導電元件是觸點。
11.根據(jù)權利要求1所述的方法，其中: 在形成所述阻性層的堆疊之后形成所述導電層；并且 所述導電元件是通孔。
12.—種方法,包括: 在多個存取器件上形成阻性層的堆疊； 在所述阻性層的堆疊上應用導電層； 在所述導電層上應用掩膜層；` 在所述掩膜層上形成多個間隔件； 使用所述多個間隔件作為多個第一掩膜來蝕刻所述掩膜層，以提供多個島形體；并且使用所述多個島形體作為多個第二掩膜，(i)蝕刻所述阻性層的堆疊以形成多個阻性元件，以及(ii)蝕刻所述導電層以形成多個導電元件，其中所述多個阻性元件提供多個存儲器單元。
13.根據(jù)權利要求12所述的方法，還包括: 在所述掩膜層上形成多個第一薄膜層； 蝕刻所述多個第一薄膜層，以形成第一間隔件； 使用所述第一間隔件作為掩膜來蝕刻掉所述掩膜層的第一部分，以提供剩余部分； 形成多個第二薄膜層，以在(i)所述導電層和(ii)所述掩膜層的剩余部分上形成第二間隔件；并且 蝕刻掉所述掩膜層的剩余部分的第二部分，以形成所述多個島形體。
14.根據(jù)權利要求12所述的方法，還包括: 在所述阻性元件的堆疊和所述多個導電元件上方沉積隔離材料，以封裝(i)所述多個阻性元件的一部分和(ii)所述多個導電元件的一部分；并且 通過蝕刻掉(i)所述多個島形體和(ii)所述隔離材料的一部分而暴露所述多個導電兀件；并且 執(zhí)行金屬化，以形成連接所述多個導電元件中的兩個或更多個導電元件的互連。
15.—種存儲器,包括: 多個阻性元件，其提供存儲器單元陣列，其中所述多個阻性元件包括多個第一接觸表面；以及 多個導電元件， 其中所述多個導電元件包括多個通孔或多個觸點， 所述多個導電元件包括多個第二接觸表面， 所述多個阻性元件與所述多個導電元件中的相應的導電元件相接觸，以提供多個元件對， 在針對所述多個元件對中的每個元件對使用單個掩膜的同一時段期間，已經蝕刻所述多個元件對，以及 蝕刻所述多個元件對的結果是，所述多個第二接觸表面匹配并對準所述多個第一接觸表面中的相應的接觸表面。
16.根據(jù)權利要求15所述的存儲器，其中所述多個第二接觸表面中的接觸表面區(qū)域具有與所述多個第一接觸表面的對應的接觸表面區(qū)域相同的尺寸。
17.根據(jù)權利要求15所述的存儲器，其中所述阻性元件的堆疊中的每一個包括: 第一電極； 可變電阻，與所述第一電極相接觸； 金屬元件，與所述可變電阻相接觸；以及 第二電極，與所述金屬元件相接觸。
18.根據(jù)權利要求17所述的存儲器，還包括多個晶體管，其中: 所述多個晶體管的漏極連接 到所述多個阻性元件的所述第一電極； 所述多個晶體管的柵極連接到字線；并且 所述第二電極連接到位線。
19.根據(jù)權利要求15所述的存儲器，還包括多個晶體管，其中所述多個晶體管中的每一個與Q)所述多個阻性元件中的相應一個阻性元件或(ii)所述多個導電元件中的相應一個導電元件相接觸。
20.根據(jù)權利要求19所述的存儲器，其中所述多個阻性元件的電極連接到所述多個晶體管的柵極。
【文檔編號】H01L45/00GK103872246SQ201310680704
【公開日】2014年6月18日 申請日期:2013年12月12日 優(yōu)先權日:2012年12月14日
【發(fā)明者】P·蘇塔德加, A·吳, 常潤滋, W·李, P·李 申請人:馬維爾國際貿易有限公司