用于改進(jìn)的亞閾值mosfet性能的i形柵極電極的制作方法
【專利摘要】本發(fā)明揭示具有減少的亞閾值傳導(dǎo)的金屬氧化物半導(dǎo)體MOS晶體管，以及其制造方法。在這些晶體管中制造具有某一形狀和尺寸的晶體管柵極結(jié)構(gòu)以從隔離電介質(zhì)結(jié)構(gòu)與晶體管有效區(qū)域之間的界面重疊到有效區(qū)上。最小溝道長(zhǎng)度傳導(dǎo)因此在隔離到有效界面處不可用，而是大體上加長(zhǎng)了沿著所述界面的溝道長(zhǎng)度，從而減少斷開狀態(tài)傳導(dǎo)。
【專利說明】用于改進(jìn)的亞閾值MOSFET性能的I形柵極電極
[0001]相關(guān)申請(qǐng)案的交叉參考
_2] 關(guān)于聯(lián)邦贊助的研究或開發(fā)的申明
【技術(shù)領(lǐng)域】【背景技術(shù)】
[0003]本發(fā)明處于集成電路領(lǐng)域。本發(fā)明的實(shí)施例更具體地針對(duì)金屬氧化物半導(dǎo)體(MOS)晶體管。
[0004]許多現(xiàn)代電子裝置和系統(tǒng)現(xiàn)在包含相當(dāng)強(qiáng)的計(jì)算能力來對(duì)廣泛范圍的功能和有用的應(yīng)用進(jìn)行控制和管理。如此項(xiàng)技術(shù)中基本的，實(shí)現(xiàn)晶體管和其它固態(tài)裝置的結(jié)構(gòu)的物理特征大小的大小的減小實(shí)現(xiàn)了每單位“芯片”面積更多的電路功能的更大集成，或相反地，給定電路功能消耗更小的芯片面積。由于此微型化趨勢(shì)，給定成本的集成電路的能力已極大地提聞。
[0005]如此項(xiàng)技術(shù)中基本的，MOS晶體管理想上在低于晶體管閾值電壓的柵極-源極電壓下傳導(dǎo)非常低的漏極電流。由MOS晶體管在漏極-源極偏壓下但在低于閾值電壓的柵極電壓下傳導(dǎo)的漏極電流一股在數(shù)字電路中并不合意，尤其在對(duì)電力消耗敏感的應(yīng)用中，例如移動(dòng)裝置、可植入醫(yī)療裝置和其它靠電池供電的系統(tǒng)。近年來，例如電壓參考電路等某些模擬電路實(shí)施通過設(shè)計(jì)被偏置在亞閾值區(qū)中的MOS晶體管，以便在低電力供應(yīng)電壓下傳導(dǎo)低電平的電流，同時(shí)仍提供穩(wěn)定的輸出參考電壓。在這些電路應(yīng)用中的每一者中，需要最小的亞閾值傳導(dǎo)。
[0006]MOS晶體管的另一非理想特性在此項(xiàng)技術(shù)中被稱作“ Ι/f ”噪聲，或“閃爍”噪聲，其涉及裝置漏極電流中的頻率相依隨機(jī)變化。閃爍噪聲一股在強(qiáng)反相(飽和)和弱反相(亞閾值)兩者下出現(xiàn)在MOS晶體管中。MOS晶體管閃爍噪聲表現(xiàn)為電路性能與設(shè)計(jì)的偏差。舉例來說，信號(hào)處理和通信背景中的閃爍噪聲表現(xiàn)為相位噪聲(即，周期性信號(hào)的相位中的隨機(jī)波動(dòng))，或當(dāng)在時(shí)域中表達(dá)時(shí)是“抖動(dòng)”。已觀察到，具有亞閾值偏置的MOS晶體管的模擬電路尤其容易發(fā)生閃爍噪聲。
[0007]近年來的半導(dǎo)體技術(shù)的進(jìn)步已經(jīng)使得能夠?qū)⒆钚⊙b置特征大小(例如，柵極電極的寬度)縮減到深度子微米范圍?，F(xiàn)有技術(shù)MOS晶體管柵極寬度現(xiàn)在是四分之一微米級(jí)。尤其在這些子微米裝置中，通過通常被稱作反向窄寬度效應(yīng)(“INWE”)的機(jī)制使亞閾值行為降級(jí)，其中閾值電壓隨著更窄的溝道寬度而變得更低。已經(jīng)觀察到，此效應(yīng)集中在晶體管溝道的邊緣處，尤其在下伏于柵極電極的有效-場(chǎng)邊緣處。
[0008]圖1a和Ib說明容易受到INWE影響的常規(guī)η溝道MOS晶體管2的構(gòu)造。晶體管2形成于半導(dǎo)體襯底4的表面的有效區(qū)處，所述有效區(qū)被隔離電介質(zhì)結(jié)構(gòu)5圍繞。在圖1a的平面圖中，源極/漏極區(qū)6是此有效區(qū)的可見部分，其還包含下伏于柵極結(jié)構(gòu)8的襯底4的表面。通常由多晶硅、金屬，或?qū)щ娦越饘倩衔镄纬傻臇艠O結(jié)構(gòu)8在有效區(qū)的表面處覆蓋柵極電介質(zhì)7 (圖1b)，且延伸到隔離電介質(zhì)結(jié)構(gòu)5中。柵極電介質(zhì)7通常由二氧化硅、氮化硅、以上兩者的組合形成，或者在一些情況下，由例如氧化鉿等“高k”材料形成。如此項(xiàng)技術(shù)中基本的，晶體管2的溝道區(qū)是由下伏于源極區(qū)與漏極區(qū)6之間的柵極結(jié)構(gòu)8的有效區(qū)的那些位置界定。對(duì)于此η溝道實(shí)例，源極/漏極區(qū)6在ρ型襯底4的表面處被重度摻雜η型部分，相對(duì)于柵極結(jié)構(gòu)8以自對(duì)準(zhǔn)的方式形成。下伏于柵極結(jié)構(gòu)8的溝道區(qū)保持ρ型。在此實(shí)例中，晶體管2具有相對(duì)于其溝道長(zhǎng)度的寬溝道區(qū)，如由柵極結(jié)構(gòu)8的延伸越過有效區(qū)的四個(gè)分段所建立。柵極結(jié)構(gòu)8的這四個(gè)分段通過覆蓋隔離電介質(zhì)結(jié)構(gòu)5的連續(xù)末端區(qū)而并行連接。因此，源極/漏極區(qū)6的交替者分別對(duì)應(yīng)于晶體管2的源極和漏極。因此，晶體管2中的源極/漏極傳導(dǎo)在垂直于柵極結(jié)構(gòu)8的較長(zhǎng)軸的方向上行進(jìn)，在此實(shí)例中通過溝道CH來展示。接觸位置9展示于圖la中，通過所述接觸位置，上覆的金屬導(dǎo)體可以常規(guī)方式接觸源極/漏極區(qū)6和柵極結(jié)構(gòu)2。
[0009]圖lb通過在襯底4和隔離電介質(zhì)結(jié)構(gòu)5的表面處、下伏于柵極結(jié)構(gòu)8的晶體管溝道的邊緣處的有效區(qū)之間的界面取得的橫截面圖來說明晶體管2中的INWE機(jī)制的起因。在進(jìn)入和離開圖lb的頁面的方向上傳導(dǎo)源極/漏極電流。在此實(shí)例中，隔離電介質(zhì)結(jié)構(gòu)5是在此項(xiàng)技術(shù)中被稱作淺溝槽隔離(STI)的類型。常規(guī)上通過以下方式來形成STI結(jié)構(gòu):在選定位置處將凹部蝕刻到襯底的表面中；將例如二氧化硅等電介質(zhì)材料沉積到那些所蝕刻的凹部中；以及隨后移除多余的所沉積的電介質(zhì)(例如，通過化學(xué)-機(jī)械拋光)以用相鄰有效區(qū)的表面將STI結(jié)構(gòu)的表面平面化。
[0010]歸因于常規(guī)工藝的影響，柵極電介質(zhì)7的一致性上的偏差可存在于有效區(qū)與其鄰近的隔離電介質(zhì)結(jié)構(gòu)5之間的界面IF處。出于此描述的目的，圖lb以夸示的方式說明此偏差。更具體來說，進(jìn)入下伏結(jié)構(gòu)中的凹部形成于界面IF處，且被柵極電介質(zhì)7和柵極結(jié)構(gòu)8填充。柵極電介質(zhì)7通常在界面IF處的此凹部中與膜的其余部分相比是局部薄的。此偏差在晶體管2的電特性中常常表現(xiàn)為較低的傳導(dǎo)閾值，S卩，在給定柵極-源極電壓下，與晶體管2的溝道的其余部分相比之下的較低的閾值電壓和較高的電流密度。此較低的傳導(dǎo)閾值據(jù)信是歸因于界面IF處的較薄的柵極電介質(zhì)7，且還由于隨著柵極結(jié)構(gòu)8浸入凹部中的那個(gè)位置而引起的“柵極卷繞”效應(yīng)。傳導(dǎo)閾值的降低在此項(xiàng)技術(shù)中還被稱作“雙峰”效應(yīng)。與其它隔離技術(shù)(例如，硅的局部氧化，或“L0C0S”)相比，已經(jīng)觀察到此效應(yīng)在用STI隔離構(gòu)造的集成電路中更普遍。因?yàn)榇诉吘壭?yīng)更強(qiáng)烈地影響具有較短物理柵極寬度的晶體管，所以將電性能上的所得的降級(jí)歸類為INWE行為的結(jié)果。
[0011]在電路實(shí)施方案中，以若干方式在性能降級(jí)中反映有效區(qū)與隔離電介質(zhì)結(jié)構(gòu)5之間的界面IF處的過早邊緣傳導(dǎo)。過程的溝道邊緣處的增加的電流密度和較低的閾值電壓表現(xiàn)為較高水平的亞閾值傳導(dǎo)，尤其在高溫下。與晶體管溝道的主要部分中的亞閾值傳導(dǎo)不同，已觀察到此邊緣傳導(dǎo)具有比溝道的主要部分低的主體-效應(yīng)系數(shù)。結(jié)果，施加到晶體管主體(即，其中形成晶體管2的阱區(qū)，或襯底自身，視情況而定)的增加的反向偏壓將減小溝道的主要部分中的亞閾值傳導(dǎo)，但將具有相對(duì)于邊緣傳導(dǎo)的小得多的效應(yīng)，從而允許在那個(gè)偏壓條件下過早的邊緣傳導(dǎo)支配晶體管2的亞閾值傳導(dǎo)的水平。以歸因于此機(jī)制在溝道邊緣處具有較低的傳導(dǎo)閾值的晶體管構(gòu)造的模擬電路也展現(xiàn)出高水平的閃爍噪聲，尤其在低柵極電壓處且在施加反向偏壓下。
[0012]歸因于以上所描述的邊緣效應(yīng)而引起的斷開狀態(tài)泄漏在眾多晶體管之間展現(xiàn)出相對(duì)高的變化。此較大的裝置-裝置變化歸因于此機(jī)制的性質(zhì)而是有些固有的，其中顯著部分的亞閾值溝道電流在界面IF的較差受控的溝道邊緣處傳導(dǎo)。此支配在亞閾值柵極偏壓下且在施加到主體節(jié)點(diǎn)的反向偏壓下尤其明顯，因?yàn)榇┻^主溝道的電流在那些條件下有所減小。例如化學(xué)機(jī)械平面化(CMP)和濕氧化物蝕刻等工藝通常具有較高的工藝變化，從而使INWE機(jī)制隨機(jī)化，且因此導(dǎo)致給定的集成電路中的晶體管之間的顯著失配。這些裝置失配在依賴于裝置特性的良好匹配的那些模擬電路中尤其是問題，例如低功率帶隙電壓參考電路，如約利(Joly)等人的“對(duì)在亞閾值區(qū)域中設(shè)計(jì)的低功率帶隙的輸出電壓分散的溫度和峰效應(yīng)影響(Temperature and Hump Effect Impact on Output Voltage Spreadof Low Power Bandgap Designed in the Sub-threshold Area) ”,電路和系統(tǒng)國(guó)際研討會(huì)(International Symposium on Circuits and Systems)(IEEE,2011 年 5 月)，第 2549-52頁中所描述，其以引用的方式并入本文中。
[0013]在此項(xiàng)技術(shù)中已知解決上文所描述的邊緣傳導(dǎo)效應(yīng)的制造技術(shù)。一種方法涉及在溝道區(qū)的邊緣處、在有效-隔離界面處形成較厚的柵極電介質(zhì)。遠(yuǎn)離此邊緣的溝道的其余部分上的柵極電介質(zhì)保持于其標(biāo)稱厚度以用于所要的技術(shù)。所述界面處的所述較厚的柵極電介質(zhì)“柵欄”抑制沿著晶體管溝道邊緣的源極-漏極傳導(dǎo)，且還可消除“柵極卷繞”效應(yīng)以及所得的增強(qiáng)的亞閾值傳導(dǎo)。然而，制造此類雙柵極電介質(zhì)結(jié)構(gòu)比制造單個(gè)厚度的柵極電介質(zhì)顯著更復(fù)雜，其涉及至少一個(gè)額外的光刻工藝以及額外的蝕刻。除了增加制造成本之夕卜，額外的光刻和蝕刻工藝兩者還增加了同一集成電路中的晶體管之間以及晶片之間的工藝可變性。此方法還消耗顯著的芯片區(qū)域來維持原始的晶體管驅(qū)動(dòng)特性。在許多情形中，實(shí)際上難以控制柵欄進(jìn)入有效區(qū)中的延伸，其因?yàn)闁艡诘娜菹藓涂煽刂菩宰優(yōu)橛行^(qū)的顯著部分而尤其代價(jià)高昂。因此，較厚的電介質(zhì)柵欄方法一股在深度子微米寬度下沒有用。
[0014]在圖1c中以平面圖展示解決有效-隔離界面處的較低傳導(dǎo)閾值的效應(yīng)的另一種已知方法。晶體管2'的此實(shí)例在此項(xiàng)技術(shù)中被稱作“環(huán)FET”，原因在于其柵極結(jié)構(gòu)8'在其覆蓋有效區(qū)的部分中具有環(huán)形。因此，晶體管2'的溝道區(qū)的整體也呈環(huán)形，其具有被界定為環(huán)形柵極結(jié)構(gòu)8'的內(nèi)部?jī)?nèi)的部分的源極/漏極區(qū)6s，和被界定為柵極結(jié)構(gòu)8'外部的有效區(qū)的部分的另一源極/漏極區(qū)6d。此產(chǎn)生在有效-隔離界面處不具有邊緣的溝道區(qū)。而是，因?yàn)橛行?隔離界面IF位于有效區(qū)的邊緣處，以便構(gòu)成鄰接的源極/漏極區(qū)6d的若干部分之間的潛在傳導(dǎo)路徑(其有必要在一致電位下)，所以沿著界面IF不會(huì)發(fā)生將顯著使亞閾值傳導(dǎo)性能、Ι/f噪聲性能降級(jí)或引起上文相對(duì)于圖1a和Ib所描述的其它效應(yīng)的溝道傳導(dǎo)。然而，已經(jīng)觀察到，制造環(huán)形柵極結(jié)構(gòu)8'是非常困難的，原因在于此形狀的多晶硅結(jié)構(gòu)的尺寸不像正交矩形形狀那樣受良好控制。出于此原因，在大多數(shù)先進(jìn)技術(shù)中，多晶硅或金屬柵極結(jié)構(gòu)的形狀被約束于水平或垂直(即，布局中的“南北”或“東西”)，從而排除了環(huán)形柵極形狀。此外，難以得到用于環(huán)FET中的電流傳導(dǎo)的緊湊計(jì)算機(jī)模型，且那些模型不可縮放，從而約束了在電路設(shè)計(jì)期間可使用的MOSFET的可變寬度和長(zhǎng)度的靈活性。
[0015]通過進(jìn)一步的背景，如薩卡(Thakar)等人的“使用I線光刻和BARC的高性能0.3 μ m CMOS (High Performance0.3nm CMOS using 1-Line Lithography and BARC)，，技術(shù)論文摘要，VLSI 研討會(huì)(Digest of Technical Papers, Symposium on VLSI Technology)(IEEE, 1995)，第75-76頁，以及薩卡等人的“使用I線光刻和柵極線寬減小蝕刻工藝的可制造的高性能四分之一微米 CMOS 技術(shù)(A Manufacturable High Performance QuarterMicron CMOS Technology Using 1-Line Lithography and Gate Linewidth ReductionEtch Process) ”,技術(shù)論文摘要,VLSI 研討會(huì)(Digest of Technical Papers, Symposiumon VLSI Technology) (IEEE，1996)，第216-17頁中所描述，以上兩者以引用的方式并入本文中，在此項(xiàng)技術(shù)中已知用“錘子頭”結(jié)構(gòu)在其延伸到場(chǎng)氧化物上的頂端處圖案化并蝕刻多晶硅柵極結(jié)構(gòu)，以用于避免在多晶硅柵極從有效區(qū)通過到鄰近的場(chǎng)氧化物上時(shí)將多晶硅柵極變窄，以及從場(chǎng)氧化物“拉回”柵極的線端。

【發(fā)明內(nèi)容】

[0016]本發(fā)明的實(shí)施例提供一種晶體管結(jié)構(gòu)及其制造方法，其避免了由于在晶體管溝道邊緣的有效-隔離結(jié)構(gòu)界面處的柵極電介質(zhì)薄化和其它機(jī)制所引起的亞閾值傳導(dǎo)降級(jí)。
[0017]本發(fā)明的實(shí)施例提供此結(jié)構(gòu)和方法，其確保一群晶體管之間的亞閾值傳導(dǎo)的低變化。
[0018]本發(fā)明的實(shí)施例提供此結(jié)構(gòu)和方法，其容易與現(xiàn)有的制造工藝和技術(shù)兼容，且可以制造成本的最少增加來實(shí)現(xiàn)。
[0019]本發(fā)明的實(shí)施例提供此結(jié)構(gòu)，其有助于緊湊計(jì)算機(jī)模型化，從而提供設(shè)計(jì)過程中的改善的靈活性。
[0020]參考以下說明書及其附圖的所屬領(lǐng)域的技術(shù)人員將明了本發(fā)明的實(shí)施例的其它目的和優(yōu)點(diǎn)。
[0021]本發(fā)明的實(shí)施例可實(shí)施于金屬氧化物半導(dǎo)體(M0S)集成電路及其制造方法中，方法是構(gòu)造具有一個(gè)或一個(gè)以上中央部分的晶體管柵極結(jié)構(gòu)，所述中央部分在主體的半傳導(dǎo)表面處跨越有效區(qū)在第一方向上延伸以界定所述有效區(qū)的晶體管溝道區(qū)。柵極結(jié)構(gòu)的每一中央部分具有末端部分，所述末端部分相對(duì)于中央部分自身的寬度加寬，且上覆于有效區(qū)與其鄰近的隔離電介質(zhì)結(jié)構(gòu)之間的界面上。柵極結(jié)構(gòu)的重疊末端部分有效地增加了用于沿著有效-隔離界面的傳導(dǎo)的溝道長(zhǎng)度，因此減少了晶體管在亞閾值柵極電壓下的早期接通，且減少了傳導(dǎo)在溝道邊緣處被主導(dǎo)的程度。
【專利附圖】

【附圖說明】
[0022]圖la和lc是常規(guī)金屬氧化物半導(dǎo)體(M0S)晶體管的平面圖，且圖lb是其橫截面圖。
[0023]圖2a、2b和2e是根據(jù)本發(fā)明的實(shí)施例構(gòu)造的M0S晶體管的平面圖，且圖2c和2d是其橫截面圖。
[0024]圖3是根據(jù)本發(fā)明的實(shí)施例構(gòu)造的具有較大溝道寬度的M0S晶體管的平面圖。
[0025]圖4是用于制造根據(jù)本發(fā)明的實(shí)施例的M0S晶體管的制造工藝流程的流程圖。
【具體實(shí)施方式】
[0026]將結(jié)合本發(fā)明的實(shí)施例描述本發(fā)明，所述實(shí)施例即實(shí)施為包含金屬氧化物半導(dǎo)體(M0S)晶體管的集成電路中，因?yàn)轭A(yù)期本發(fā)明在此實(shí)施方案中將尤其有利。然而，當(dāng)應(yīng)用于許多其它集成電路結(jié)構(gòu)和方法時(shí)，預(yù)期本發(fā)明可提供顯著益處。因此應(yīng)了解，以下描述是僅借助于實(shí)例來提供，且既定不限制所主張的本發(fā)明的真實(shí)范圍。
[0027]圖2a和2b在平面圖中說明且圖2c和2d在橫截面圖中說明根據(jù)本發(fā)明的實(shí)施例的晶體管20的構(gòu)造。在此實(shí)例中，晶體管20是在單晶體硅襯底22的表面的選定位置處形成的金屬氧化物半導(dǎo)體(MOS)晶體管。更具體來說，晶體管20是在P阱26的表面的有效區(qū)23處形成的η溝道MOS晶體管，所述有效區(qū)23位于隔離電介質(zhì)結(jié)構(gòu)25之間(或由單個(gè)此結(jié)構(gòu)25圍繞，這取決于集成電路的較大規(guī)模布局)。在此實(shí)例中，隔離電介質(zhì)結(jié)構(gòu)25形成為淺溝槽隔離(STI)結(jié)構(gòu)。如此項(xiàng)技術(shù)中已知，STI結(jié)構(gòu)由電介質(zhì)材料元件組成，所述元件是通過沉積或類似方法進(jìn)入蝕刻于半導(dǎo)體材料的表面(在此將形成晶體管)中的凹部中而形成；術(shù)語“淺”既定表達(dá)由所述結(jié)構(gòu)提供的隔離是所述結(jié)構(gòu)的一側(cè)上的鄰近表面半導(dǎo)體區(qū)與所述結(jié)構(gòu)的另一側(cè)上的半導(dǎo)體區(qū)的電隔離。通常，淺溝槽隔離結(jié)構(gòu)是由熱生長(zhǎng)二氧化硅襯里與經(jīng)沉積(CVD) 二氧化硅填料的組合形成，但可替代地由其它電介質(zhì)材料形成。有效區(qū)23以及形成例如圖2a到2d的晶體管20等晶體管的同一集成電路中的其它有效區(qū)是由半導(dǎo)體材料(例如，襯底22)的不存在隔離電介質(zhì)結(jié)構(gòu)25的那些表面位置界定。
[0028]圖2a說明在集成電路的在柵極形成之前的制造階段所述集成電路的將形成晶體管20的部分。如從圖2a顯而易見，有效區(qū)23經(jīng)界定為在周圍鄰接的隔離電介質(zhì)結(jié)構(gòu)25的內(nèi)部中襯底22的表面的大體上矩形區(qū)域。此矩形布置對(duì)于使用亞微米技術(shù)制造的現(xiàn)代集成電路是典型的，其中正交矩形特征形狀和導(dǎo)電的正交定向促進(jìn)了制造中的尺寸控制，且也是容易可縮放的。在此矩形布置中，有效區(qū)23的邊界是鄰近于隔離電介質(zhì)結(jié)構(gòu)25在水平方向上(在圖2a的視圖中)延伸的平行邊緣E_H以及在垂直方向上延伸的平行邊緣E_H ;在此矩形布置中，水平邊緣E_H大體上垂直于垂直邊緣E_V，如圖示。
[0029]參見圖2b到2e，晶體管20的此實(shí)例是形成到P型阱24中的η溝道MOS晶體管，P型阱24在此實(shí)例中是通過常規(guī)離子植入和擴(kuò)散退火形成到襯底22中的摻雜區(qū)。或者，晶體管20可形成到不存在阱區(qū)的襯底22中，例如圖1a和Ib的實(shí)例中所示?；蛘?，晶體管20可根據(jù)常規(guī)絕緣體上硅(SOI)技術(shù)形成在安置于絕緣層上的半導(dǎo)體層的表面處，或如此項(xiàng)技術(shù)中所知的其它類似襯底結(jié)構(gòu)中。如參考本說明書的所屬領(lǐng)域的讀者將了解，本發(fā)明的實(shí)施例適用于η溝道和P溝道MOS晶體管。
[0030]晶體管20的柵極結(jié)構(gòu)28上覆于有效區(qū)23的一部分上，且在任一端上延伸到隔離電介質(zhì)結(jié)構(gòu)25上，如圖2b和2d中所示。在本發(fā)明的此實(shí)施例中，柵極結(jié)構(gòu)28可由摻雜多晶硅材料(對(duì)于η溝道晶體管的此實(shí)例為η型摻雜)或者金屬或?qū)щ娊饘倩衔?例如，鈦、鎢、鉭、氮化鈦、氮化鉭、氮化鎢或類似物)形成。柵極結(jié)構(gòu)28上覆于P阱24的表面上，柵極電介質(zhì)27安置于其間。柵極電介質(zhì)27由電介質(zhì)材料的薄層組成，所述材料例如為二氧化硅、氮化硅或其組合；或者，柵極電介質(zhì)27可為“高k”材料，例如HfO2或類似物。對(duì)于具有輕度摻雜漏極擴(kuò)展的晶體管20的此實(shí)例，側(cè)壁電介質(zhì)間隔物31任選地安置于柵極結(jié)構(gòu)28的側(cè)面上。
[0031]在本發(fā)明的此實(shí)施例中，源極/漏極區(qū)26是在P阱24的表面處的重度摻雜η型部分。在此實(shí)例中，源極/漏極區(qū)26相對(duì)于柵極結(jié)構(gòu)28且部分地相對(duì)于側(cè)壁間隔物31以自對(duì)準(zhǔn)方式形成。如圖2b中所示，接觸開口 29位于源極/漏極區(qū)26處和柵極結(jié)構(gòu)28處(具體來說在上覆于隔離電介質(zhì)結(jié)構(gòu)25上的位置處)，借助于所述接觸開口，上覆的導(dǎo)體(未圖示)可通過上覆的層級(jí)間電介質(zhì)材料(未圖示)接觸晶體管20的這些端子。
[0032]圖2c的橫截面圖說明橫向于柵極結(jié)構(gòu)28的部分的晶體管20的構(gòu)造。如從圖2c顯而易見，源極/漏極區(qū)26是從結(jié)構(gòu)的表面延伸到P阱24中的η型摻雜區(qū)。在此實(shí)例中，晶體管20為輕度摻雜漏極型，因?yàn)樵礃O/漏極區(qū)26的鄰近于柵極結(jié)構(gòu)28的邊緣的結(jié)分布是由側(cè)壁間隔物31界定。如此項(xiàng)技術(shù)中眾所周知，源極/漏極區(qū)26是通過在柵極結(jié)構(gòu)28的界定之后執(zhí)行的第一離子植入工藝以及之后的在側(cè)壁間隔物31的形成之后的第二植入來形成。第一植入大體上為比第二植入低的劑量，從而在源極/漏極區(qū)26與ρ阱24之間在柵極結(jié)構(gòu)26的邊緣處形成具有分級(jí)分布的結(jié)。
[0033]在適當(dāng)?shù)钠脳l件下，晶體管20響應(yīng)于施加到柵極結(jié)構(gòu)28的超過晶體管20的閾值電壓的柵極到源極電壓而在由圖2c的箭頭CH指示的方向上在相對(duì)的源極/漏極區(qū)26之間傳導(dǎo)電流。由此，柵極結(jié)構(gòu)28的在源極/漏極區(qū)26之間的寬度界定了晶體管溝道長(zhǎng)度，且下伏于柵極結(jié)構(gòu)28的有效區(qū)23的長(zhǎng)度在垂直于傳導(dǎo)方向(CH)的方向上界定了晶體管溝道寬度。作為此項(xiàng)技術(shù)中的基本原理，晶體管20在其接通狀態(tài)中的電流驅(qū)動(dòng)成比例于溝道寬度與溝道長(zhǎng)度之比。
[0034]在圖2b中說明的本發(fā)明的實(shí)施例中，柵極結(jié)構(gòu)28具有減少沿著隔離電介質(zhì)結(jié)構(gòu)25與下伏于柵極結(jié)構(gòu)28的溝道區(qū)之間的界面的不合意亞閾值傳導(dǎo)的形狀。在本發(fā)明的此實(shí)施例中，柵極結(jié)構(gòu)28具有中央部分28C，其上覆于有效區(qū)23且與安置于中央部分28C的相對(duì)末端處的末端部分28E鄰接。中央部分28C在平行于晶體管20的源極/漏極導(dǎo)電溝道的方向(箭頭CH)上具有寬度GW，且在垂直于導(dǎo)電溝道的方向上具有長(zhǎng)度GL。末端部分28E各自具有顯著大于中央部分28C的寬度GW的寬度。在圖2b中所示的實(shí)例中，每一末端部分28E的寬度完全延伸以從中央部分28C在源極/漏極區(qū)26的相對(duì)側(cè)上重疊于有效區(qū)23的垂直邊緣E_V(即，大體上平行于中央部分28C的長(zhǎng)度而延伸的垂直邊緣E_V)。或者，末端部分28E無需太寬而到達(dá)垂直邊緣E_V，然而末端部分28E應(yīng)當(dāng)比柵極寬度GW顯著更寬，例如在中央部分28C的每一側(cè)上比柵極寬度GW寬至少約50%的柵極寬度GW，以顯著加長(zhǎng)沿著如下文描述的界面IF的電流路徑。根據(jù)此替代構(gòu)造的實(shí)例的晶體管20'在圖2e中說明，其包含在中央部分28C的每一側(cè)上具有大于50%的柵極寬度GW的寬度但未延伸到如圖2b中的有效區(qū)23的遠(yuǎn)邊緣的末端部分28E。
[0035]根據(jù)本發(fā)明的實(shí)施例，如圖2b和2e兩者中所示，末端部分28E各自在隔離電介質(zhì)結(jié)構(gòu)25與有效區(qū)23之間的界面IF處與水平邊緣E_H(即，大體上垂直于中央部分28C的長(zhǎng)度而延伸的水平邊緣E_H)中的對(duì)應(yīng)一者重疊一距離0V。圖2d借助于在垂直于圖2c的橫截面的方向上截取的橫截面圖來說明柵極結(jié)構(gòu)28的末端部分28E的重疊0V。如從圖2d顯而易見，末端部分28E的重疊0V在ρ阱24的表面上方延伸。ρ阱24的ρ型表面下伏于末端部分28E(由于源極/漏極區(qū)26相對(duì)于柵極結(jié)構(gòu)28的后續(xù)自對(duì)準(zhǔn)形成)，柵極電介質(zhì)27位于其間，如圖lb的溝道橫截面中所示。自對(duì)準(zhǔn)源極/漏極區(qū)26在有效區(qū)23內(nèi)的末端部分28E的邊緣處開始，如圖示。
[0036]如上文提到且作為此項(xiàng)技術(shù)中的基本原理，M0S晶體管的接通狀態(tài)電流驅(qū)動(dòng)大體上成比例于溝道寬度與溝道長(zhǎng)度之比W/L。參見圖2b的平面圖，晶體管20的溝道寬度基本上由中央部分28C的柵極長(zhǎng)度GL確定，而其溝道長(zhǎng)度由此中央部分28C的柵極寬度GW確定。雖然一些有限量的接通狀態(tài)電流可在下伏于末端部分28E的ρ阱24的經(jīng)反轉(zhuǎn)表面處在源極/漏極區(qū)26之間傳導(dǎo)，但考慮到此傳導(dǎo)路徑(即，較長(zhǎng)溝道長(zhǎng)度)將比下伏于柵極結(jié)構(gòu)28的中央部分28C的溝道長(zhǎng)得多且也窄得多(即，較小溝道寬度)，此傳導(dǎo)將為最小的。根據(jù)本發(fā)明的實(shí)施例，預(yù)期柵極結(jié)構(gòu)28到有效區(qū)23 (即，阱24的表面)上的重疊0V將為柵極寬度GW的至少約50%，這將顯著加長(zhǎng)用于沿著有效區(qū)23與隔離電介質(zhì)結(jié)構(gòu)25之間的界面IF傳導(dǎo)的電流的任何傳導(dǎo)路徑。因此預(yù)期在末端部分28E下方的接通狀態(tài)傳導(dǎo)將大體上很小而可以忽略。
[0037]根據(jù)本發(fā)明的實(shí)施例，在亞閾值偏置體系中(即，低于閾值電壓的柵極到源極電壓)，柵極結(jié)構(gòu)28到有效區(qū)23上的重疊OV用以減少沿著界面IF的亞閾值傳導(dǎo)。如上文結(jié)合圖1a和Ib所論述，由于柵極電介質(zhì)37的薄化、柵極結(jié)構(gòu)28到界面IF處的凹部中的回繞效應(yīng)以及由于界面IF處的電荷截留位點(diǎn)的增加的密度，在有效區(qū)23與隔離電介質(zhì)結(jié)構(gòu)25之間的界面IF處促進(jìn)了亞閾值傳導(dǎo)。然而根據(jù)本發(fā)明的實(shí)施例，由于末端部分28E的重疊0V，界面IF的位置移動(dòng)遠(yuǎn)離最小溝道長(zhǎng)度的主要溝道。因此，用于沿著界面IF的亞閾值傳導(dǎo)的路徑比由中央部分28C的柵極寬度GW界定的溝道長(zhǎng)度長(zhǎng)得多。沿著界面IF傳導(dǎo)的電荷在來自一個(gè)源極/漏極區(qū)26的亞閾值偏置下必須行進(jìn)距離OV以到達(dá)界面IF，且在來自界面IF的亞閾值偏置下又行進(jìn)距離OV到相對(duì)的源極/漏極區(qū)。圖2c說明經(jīng)由界面IF的分布式傳導(dǎo)路徑P的實(shí)例。因此，不僅此傳導(dǎo)路徑P大體上長(zhǎng)于常規(guī)晶體管的最小溝道長(zhǎng)度距離，而且此亞閾值傳導(dǎo)必須也通過遠(yuǎn)離界面IF的兩個(gè)半導(dǎo)體部分而發(fā)生。出于兩個(gè)原因，與上文相對(duì)于圖1a和Ib描述的常規(guī)晶體管相比，在根據(jù)本發(fā)明的實(shí)施例構(gòu)造的晶體管中，預(yù)期亞閾值傳導(dǎo)和INWE閾值電壓降級(jí)將減少到可以忽略的水平。
[0038]另外，因?yàn)楦鶕?jù)本發(fā)明的實(shí)施例，在隔離-有效界面處的亞閾值傳導(dǎo)顯著減少，所以沿著所述界面的傳導(dǎo)不再主導(dǎo)晶體管的總體亞閾值傳導(dǎo)。晶體管整體的亞閾值特性因此響應(yīng)于反向偏置的施加，從而使反向偏置能夠最小化斷開狀態(tài)泄漏的總體水平且最小化低柵極到源極電壓下的閃爍噪聲。
[0039]如上文相對(duì)于圖1a和Ib論述，易受沿著隔離-有效界面的亞閾值傳導(dǎo)影響的常規(guī)MOS晶體管展現(xiàn)出所述傳導(dǎo)的較大變化，從而導(dǎo)致不良的裝置匹配。此變化是由于電荷截留位點(diǎn)的密度和分布的顯著隨機(jī)性，其較大地決定了傳導(dǎo)水平。本發(fā)明的實(shí)施例提供的亞閾值傳導(dǎo)水平的減少因此得到一群晶體管上的此傳導(dǎo)的小得多的變化，從而減少給定集成電路內(nèi)的斷開狀態(tài)行為的失配。
[0040]在本發(fā)明的實(shí)施例中獲得了這些重要益處，同時(shí)避免了針對(duì)隔離-有效界面處的亞閾值傳導(dǎo)問題的常規(guī)方法所帶來的難題。如上文論述，一種常規(guī)方法在隔離-有效界面處使用較厚的柵極電介質(zhì)“柵欄”來減少此傳導(dǎo)。但形成具有不同厚度的柵極電介質(zhì)層所需的過程一定是復(fù)雜且昂貴的；相比之下，根據(jù)本發(fā)明的實(shí)施例，不同的柵極電介質(zhì)厚度不是必要的，本發(fā)明的實(shí)施例僅需要光掩模圖案的改變。此外，根據(jù)本發(fā)明的實(shí)施例形成的晶體管的亞閾值傳導(dǎo)特性比具有較厚柵極電介質(zhì)柵欄的常規(guī)裝置的此特性更緊密可控。與較厚柵極電介質(zhì)區(qū)(尤其是具有越來越少的面積的有效區(qū))的邊緣的增加的可變性相比，根據(jù)本發(fā)明的實(shí)施例，此改善的可控性得自于對(duì)重疊的柵極結(jié)構(gòu)邊緣的圖案化的固有較緊密控制。與在較厚柵極電介質(zhì)柵欄邊緣的界定所需的濕式蝕刻中涉及的工藝變化相比，從柵極材料的等離子蝕刻的可用性得到了柵極層級(jí)處的此改善的精度。
[0041]根據(jù)本發(fā)明的實(shí)施例構(gòu)造的晶體管還避免了常規(guī)“環(huán)FET”結(jié)構(gòu)的限制。更具體來說，根據(jù)本發(fā)明的晶體管所需的芯片面積比具有等效驅(qū)動(dòng)能力(W/L)的環(huán)FET晶體管所需的芯片面積小得多。另外，根據(jù)本發(fā)明的柵極結(jié)構(gòu)的形狀和定向避免了例如圖1c中所示的環(huán)FET的柵極結(jié)構(gòu)的復(fù)雜幾何形狀。環(huán)FET晶體管還較復(fù)雜且難以模型化、縮放和在參數(shù)化單元(“P單元”)中實(shí)施；根據(jù)本發(fā)明的實(shí)施例避免了這些復(fù)雜性和難題。相比之下，根據(jù)本發(fā)明的實(shí)施例，晶體管柵極結(jié)構(gòu)可限制于大體上正交(即，在布局中為“北-南”或“東-西”)和矩形的，由此通過可縮放的且因此為設(shè)計(jì)過程提供大量靈活性的緊湊計(jì)算機(jī)模型，可容易地模型化晶體管柵極結(jié)構(gòu)的電流傳導(dǎo)。
[0042]返回參看圖2b，實(shí)質(zhì)上通過柵極結(jié)構(gòu)28的中央部分28C的柵極寬度GW和柵極長(zhǎng)度GL來界定晶體管20的接通狀態(tài)傳導(dǎo)溝道的長(zhǎng)度和寬度。這與常規(guī)的M0S晶體管不同，例如圖la中所示的常規(guī)的M0S晶體管，其中溝道寬度是通過有效區(qū)的相對(duì)邊緣(即，隔離電介質(zhì)結(jié)構(gòu)5處的界面)之間的距離來界定。因此，對(duì)于給定大小的有效區(qū)23，有效區(qū)23的相對(duì)邊緣處的重疊0V將有效地減小晶體管溝道寬度。因此，為了維持與常規(guī)晶體管相同的溝道寬度，有效區(qū)23的大小將不需要增加，使得重疊0V處的柵極結(jié)構(gòu)28的內(nèi)部邊緣將實(shí)質(zhì)上對(duì)應(yīng)于常規(guī)M0S晶體管的界面IF的位置。布局上的此差異可導(dǎo)致相對(duì)于常規(guī)M0S晶體管的芯片區(qū)域“損失”，但如上文所提及，此損失將比環(huán)FET構(gòu)造中所涉及的損失少得多，且將在大量晶體管之間比較厚的柵極電介質(zhì)“柵欄”構(gòu)造中所涉及的一致性和匹配性更一致和匹配。
[0043]如從圖la顯而易見，晶體管20包含界定其溝道寬度和溝道長(zhǎng)度的單個(gè)中央部分28C。通過提供多個(gè)平行的中央部分，本發(fā)明的實(shí)施例可容易實(shí)施為具有較大的溝道寬度的M0S晶體管。圖3以平面圖說明根據(jù)本發(fā)明的實(shí)施例的晶體管20W，晶體管20W包含具有四個(gè)此類中央部分以界定顯著更大的溝道寬度的柵極結(jié)構(gòu)28'。與圖2b的晶體管20的情況類似，柵極結(jié)構(gòu)28，包含若干端部分，所述端部分各自通過重疊0V重疊到有效區(qū)23 ( S卩，源極/漏極區(qū)26和下伏于柵極結(jié)構(gòu)28的ρ阱26的表面)上。以橫截面觀看，晶體管20W的構(gòu)造實(shí)質(zhì)上等同于上文所論述的圖2c和2d中所示的構(gòu)造。在圖3中展示到源極/漏極區(qū)26和柵極結(jié)構(gòu)28'的接觸位置29，從而指示上覆的金屬導(dǎo)體將進(jìn)行物理接觸的位置。源極/漏極區(qū)26將在源極與漏極偏置之間交替，因此將晶體管20W界定為具有四倍于晶體管20的溝道寬度的溝道寬度，從而產(chǎn)生相對(duì)于晶體管20的四倍的驅(qū)動(dòng)電流能力，另外假定以上兩者之間的等效裝置尺寸。通過柵極結(jié)構(gòu)28'到有效區(qū)23上的重疊0V，晶體管20W享有響應(yīng)于反向偏壓的減小的亞閾值傳導(dǎo)以及改進(jìn)的裝置匹配方面的類似益處，如上文相對(duì)于圖2b的晶體管20所描述。
[0044]現(xiàn)在參看圖4，現(xiàn)在將描述根據(jù)本發(fā)明的實(shí)施例的用于制造包含上文相對(duì)于圖2a到2d和3所描述的類型的晶體管的集成電路的一股化過程流。如參考了本說明書的所屬領(lǐng)域的技術(shù)人員將了解的，在不脫離本發(fā)明的真實(shí)范圍的情況下，可將替代性和額外的過程或以上兩者并入到用于構(gòu)造根據(jù)本發(fā)明的晶體管的特定過程流中。因此將理解，僅通過實(shí)例提供此描述，且以一股化方式提供所述實(shí)例。
[0045]將進(jìn)一步理解，按照特定電路實(shí)施方案和制造技術(shù)所需，根據(jù)本發(fā)明的實(shí)施例而構(gòu)造的晶體管可為η溝道M0S和ρ溝道M0S裝置中的任一者或兩者。在本文中僅通過實(shí)例展示和描述Ν溝道M0S晶體管20、20W。此描述中所涉及的特定結(jié)構(gòu)和層對(duì)應(yīng)于上文結(jié)合圖2a到2d和3所描述的結(jié)構(gòu)和層。
[0046]圖4中所示的制造流的部分開始于過程40，其中η阱和ρ阱(例如，ρ阱24)中的任一者或兩者以常規(guī)方式形成于襯底22的選定位置處。如此項(xiàng)技術(shù)中已知的，η阱和ρ阱各自是通過以下方式來形成:光刻界定襯底22的表面的將定位阱的位置，隨后進(jìn)行掩蔽式離子植入和活化退火。
[0047]根據(jù)本發(fā)明的實(shí)施例而得到的隔離-有效界面處的亞閾值傳導(dǎo)的減小使得隔離電介質(zhì)結(jié)構(gòu)25能夠是淺溝槽隔離(STI)類型。STI隔離電介質(zhì)結(jié)構(gòu)25的形成開始于過程40中的隔離堆疊的沉積、圖案化和蝕刻。例如包括在上面沉積氮化硅的氧化物襯墊的此隔離堆疊保護(hù)襯底22的表面的最終有效區(qū)。過程40還包含對(duì)此隔離堆疊的圖案化和蝕刻，從而在襯底22的表面處界定將在其處形成隔離電介質(zhì)結(jié)構(gòu)25的位置。在凹部蝕刻過程42中，在不受剩余隔離堆疊保護(hù)的位置處將所要深度的凹部蝕刻到襯底22的表面中(受保護(hù)的位置變?yōu)榧呻娐返挠行^(qū)23，例如，如圖2a中所示)。在過程43中，將所蝕刻的凹部中的暴露的硅氧化，從而形成襯里氧化物膜，隨后將二氧化硅或另一電介質(zhì)材料化學(xué)氣相沉積到加襯里的凹部中。通常，電介質(zhì)沉積過度填充所蝕刻的凹部，且因此，在過程44中以常規(guī)方式執(zhí)行對(duì)結(jié)構(gòu)的化學(xué)機(jī)械平面化，從而從有效區(qū)23上移除氧化物且將凹部中的所沉積的電介質(zhì)的表面和鄰近的有效區(qū)23的表面平面化；可執(zhí)行氮化物剝離以移除隔離堆疊的剩余氮化物組件。在過程45中的此制造階段中以常規(guī)方式執(zhí)行離子植入以形成P阱區(qū)24 (和η阱，在需要時(shí))，且調(diào)整最終晶體管的閾值電壓(η溝道和ρ溝道裝置中的任一者或兩者)。
[0048]在過程46中，通過熱氧化繼之以任選的氮化或者通過化學(xué)氣相沉積來整體形成柵極電介質(zhì)膜37，這取決于晶體管柵極電介質(zhì)的所要材料和性質(zhì)。本發(fā)明的實(shí)施例還適合于與高k電介質(zhì)材料(例如，氧化鉿)一起使用。在任何情況下，如上文所描述，本發(fā)明的實(shí)施例使得能夠?qū)艠O電介質(zhì)膜37形成到單個(gè)厚度，而不需要在集成電路中的晶體管的隔離-有效界面IF處形成較厚的“柵欄”電介質(zhì)。
[0049]根據(jù)本發(fā)明的實(shí)施例，在過程48中在晶體管20的所要位置處形成并界定柵極結(jié)構(gòu)28。對(duì)于多晶娃柵極結(jié)構(gòu)的實(shí)例,過程48包含整體沉積多晶娃,繼之以常規(guī)的光刻和多晶硅蝕刻。可以常規(guī)方式通過以下操作來執(zhí)行對(duì)柵極結(jié)構(gòu)28的光刻:整體分配光阻抗蝕齊U，繼之以常規(guī)的光刻圖案化和顯影，從而在多晶硅層的對(duì)應(yīng)于柵極結(jié)構(gòu)28的那些位置處留下光阻抗蝕劑掩模元件。根據(jù)本發(fā)明的實(shí)施例，如上文所描述，對(duì)柵極材料的此圖案化是使用光掩模或刻線來執(zhí)行，以便界定具有所要形狀和尺寸的柵極結(jié)構(gòu)28。更具體來說，通過過程48的圖案化而界定的柵極結(jié)構(gòu)具有界定晶體管溝道區(qū)的一個(gè)或一個(gè)以上中央部分，其各自與端部分鄰接，所述端部分具有以上文相對(duì)于圖2a到2d和3所描述的方式在有效區(qū)23上的重疊0V。重疊OV的距離的細(xì)節(jié)可取決于將形成的特定晶體管，包含集成電路內(nèi)的那些裝置的電路和物理位置。過程48通過蝕刻由經(jīng)圖案化的光阻抗蝕劑保護(hù)的多晶硅層而完成對(duì)柵極結(jié)構(gòu)28的界定。如上文所提及，過程48的蝕刻優(yōu)選是等離子體蝕刻，以實(shí)現(xiàn)最佳的精度。
[0050]或者，柵極結(jié)構(gòu)28可由金屬或金屬化合物或多個(gè)材料層的復(fù)合物形成，如此項(xiàng)技術(shù)中已知。
[0051]晶體管20通常形成為具有輕度摻雜的漏極延伸部分,如圖2c和2d中所示。在過程50中，通過與下伏的有效區(qū)相反的導(dǎo)電性類型的淺離子植入來形成漏極延伸部分。這些漏極延伸部分與柵極結(jié)構(gòu)28自對(duì)準(zhǔn)；在需要時(shí)，可沿著側(cè)壁形成LDD間隔物以從柵極的側(cè)部后移漏極延伸部分。而且在過程50中，還可執(zhí)行“暈圈”植入，通常作為與溝道區(qū)相同的導(dǎo)電性類型的摻雜劑的有角度植入，以便到達(dá)柵極結(jié)構(gòu)28的邊緣下方且建立所要的摻雜劑輪廓。隨后在過程51中以常規(guī)方式通過以下操作來形成側(cè)壁電介質(zhì)間隔物31:整體沉積所要的電介質(zhì)材料(例如，氮化硅)，繼之以各向異性蝕刻以從平坦表面移除電介質(zhì)材料，從而在柵極結(jié)構(gòu)28的側(cè)壁上留下側(cè)壁間隔物31。當(dāng)然，晶體管20可形成為不具有此類輕度摻雜的漏極延伸部分，在此情況下將省略過程50、51。
[0052]在任一情況下(即，包含或不包含間隔物31和漏極延伸部分植入)，以所要的劑量和能量在過程52中執(zhí)行源極/漏極離子植入以界定晶體管20的源極/漏極區(qū)26中的摻雜劑濃度。如果由多晶硅形成柵極結(jié)構(gòu)28，那么還可通過源極/漏極植入摻雜柵極結(jié)構(gòu)28，從而確保適當(dāng)?shù)木w管操作和良好的導(dǎo)電性。過程58還通常包含所植入的間隔物到所要的結(jié)深度和濃度輪廓的所要的活化退火。
[0053]如果集成電路是CMOS集成電路，那么將已針對(duì)一種溝道導(dǎo)電性類型的晶體管20執(zhí)行源極/漏極植入和退火過程52 (以及可能的任選的過程50)，其中另一種溝道導(dǎo)電性類型的晶體管20的位置被掩蔽而不經(jīng)受那些過程。在此情況下，隨后將重復(fù)過程50、52以形成另一種溝道導(dǎo)電性類型的晶體管，其中適當(dāng)?shù)匮诒卧谶@些過程的第一回合中形成的那些晶體管20。
[0054]如此項(xiàng)技術(shù)中已知的，現(xiàn)在可執(zhí)行任選的硅化過程54，以用金屬硅化物覆蓋源極/漏極區(qū)26和柵極結(jié)構(gòu)28，從而實(shí)現(xiàn)改進(jìn)的導(dǎo)電性。任選的過程54包含沉積將借以形成硅化物的金屬，例如鈦、鎢、鉭、鈷、鎳、鉬等。在沉積金屬層之后，所述結(jié)構(gòu)經(jīng)受高溫退火，這也是過程54的一部分，從而致使所沉積的金屬與和其接觸的此硅材料反應(yīng)，從而形成覆蓋下伏結(jié)構(gòu)的金屬硅化物化合物。
[0055]隨后在過程56中以常規(guī)方式整體沉積層級(jí)間電介質(zhì)層。隨后完成集成電路，其開始于過程58，過程58包含界定觸點(diǎn)和通孔且將觸點(diǎn)和通孔蝕刻到下伏結(jié)構(gòu)，繼之以適當(dāng)?shù)纳细步饘賹?dǎo)體的沉積和圖案化。根據(jù)將在集成電路中形成的導(dǎo)體層級(jí)的數(shù)目而重復(fù)過程56、58。
[0056]因此，根據(jù)本發(fā)明的實(shí)施例，實(shí)現(xiàn)根據(jù)本發(fā)明的實(shí)施例的集成電路所需的制造過程流完全與常規(guī)的和現(xiàn)有的現(xiàn)有技術(shù)集成電路制造過程流相容。通過實(shí)施本發(fā)明的實(shí)施例，沒有必要引起額外的處理成本，因?yàn)楦鶕?jù)本發(fā)明的實(shí)施例，不需要額外的過程來減小M0S亞閾值傳導(dǎo)。
[0057]雖然已經(jīng)根據(jù)本發(fā)明的實(shí)施例描述了本發(fā)明，但當(dāng)然預(yù)期對(duì)這些實(shí)施例的修改以及替代物，參考了本說明書及其附圖的所屬領(lǐng)域的技術(shù)人員將容易明白獲得本發(fā)明的優(yōu)點(diǎn)和益處的此些修改和替代物。預(yù)期此些修改和替代物處于本文隨后所主張的本發(fā)明的范圍內(nèi)。
【權(quán)利要求】
1.一種金屬氧化物半導(dǎo)體MOS晶體管結(jié)構(gòu)，其包括:一個(gè)或一個(gè)以上隔離電介質(zhì)結(jié)構(gòu)，其安置于主體的半傳導(dǎo)表面的選定位置處，所述隔離電介質(zhì)結(jié)構(gòu)界定所述表面的與其鄰近的大體上矩形有效區(qū)，所述有效區(qū)具有在第一方向上延伸的第一和第二平行邊緣，以及在垂直于所述第一方向的第二方向上延伸的第三和第四平行邊緣；柵極電介質(zhì)層，其安置于所述有效區(qū)的至少一部分上；以及柵極結(jié)構(gòu)，其安置于所述有效區(qū)處的所述柵極電介質(zhì)層的一部分上，所述柵極結(jié)構(gòu)延伸到隔離電介質(zhì)結(jié)構(gòu)上鄰近于所述有效區(qū)，且所述柵極結(jié)構(gòu)包括:中央部分，其安置于所述有效區(qū)上且在所述第二方向上延伸；以及與所述中央部分鄰接的第一和第二末端部分，每一末端部分安置于隔離電介質(zhì)結(jié)構(gòu)上鄰近于所述有效區(qū)，所述第一和第二末端部分分別與所述有效區(qū)的所述第一和第二邊緣重置;所述有效區(qū)的源極和漏極區(qū)，其安置于所述中央部分的相對(duì)側(cè)上，各自被摻雜為與下伏于所述柵極結(jié)構(gòu)的所述有效區(qū)的溝道區(qū)的一部分相反的導(dǎo)電類型；其中所述鄰接的第一和第二末端部分中的每一者也與所述有效區(qū)的所述第三和第四邊緣重疊。
2.根據(jù)權(quán)利要求1所述的晶體管結(jié)構(gòu)，其中所述柵極結(jié)構(gòu)包含安置于所述有效區(qū)上的多個(gè)平行的中央部分；其中所述第一末端部分在一個(gè)末端處與所述多個(gè)中央部分鄰接，且所述第二末端部分在另一末端處與所述多個(gè)中央部分鄰接；且其中所述多個(gè)中央部分以及所述第一和第二末端部分由單個(gè)鄰接結(jié)構(gòu)形成。
3.根據(jù)權(quán)利要求1所述的晶體管結(jié)構(gòu)，其中所述柵極結(jié)構(gòu)包括多晶硅。
4.根據(jù)權(quán)利要求1所述的晶體管結(jié)構(gòu)，其中所述柵極結(jié)構(gòu)包括選自由金屬和導(dǎo)電金屬化合物組成的群組的材料。
5.根據(jù)權(quán)利要求1所述的晶體管結(jié)構(gòu)，其中所述隔離電介質(zhì)結(jié)構(gòu)具有與所述有效區(qū)處的所述表面大體上共面的上表面。
6.根據(jù)權(quán)利要求1所述的晶體管結(jié)構(gòu)，其中所述柵極結(jié)構(gòu)的所述中央部分具有所述第一方向上的寬度；且其中所述第一和第二末端部分分別與所述有效區(qū)的所述第一和第二邊緣重疊，以延伸到所述有效區(qū)上達(dá)所述中央部分的所述寬度的至少約50%。
7.—種制造包括至少一個(gè)金屬氧化物半導(dǎo)體M0S晶體管的集成電路的方法，所述方法包括步驟:在主體的半傳導(dǎo)表面的選定位置處形成隔離電介質(zhì)結(jié)構(gòu)，所述隔離電介質(zhì)結(jié)構(gòu)界定所述表面處的第一導(dǎo)電類型的大體上矩形有效區(qū)，所述有效區(qū)具有在第一方向上延伸的第一和第二平行邊緣，以及在垂直于所述第一方向的第二方向上延伸的第三和第四平行邊緣；在所述有效區(qū)的所述表面處形成柵極電介質(zhì)層；在所述柵極電介質(zhì)層上沉積柵極材料；移除所述經(jīng)沉積柵極材料的選定部分以界定上覆于所述有效區(qū)的一部分上的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括:中央部分，其在所述有效區(qū)上在所述第二方向上延伸；以及 在所述第一部分的相對(duì)末端處的第一和第二末端部分，每一末端部分安置于隔離電介質(zhì)結(jié)構(gòu)上鄰近于所述有效區(qū)，所述第一和第二末端部分分別與所述有效區(qū)的所述第一和第二邊緣重疊；以及 將所述柵極結(jié)構(gòu)的所述中央部分的相對(duì)側(cè)上的所述有效區(qū)的位置摻雜為第二導(dǎo)電類型以形成源極/漏極區(qū)； 且其中所述柵極結(jié)構(gòu)的所述第一和第二末端部分各自也與所述有效區(qū)的所述第三和第四邊緣重疊。
8.根據(jù)權(quán)利要求7所述的方法，其中所述柵極結(jié)構(gòu)包含多個(gè)平行的中央部分； 且其中所述移除步驟將所述柵極結(jié)構(gòu)界定為單個(gè)鄰接結(jié)構(gòu)，使得所述第一末端部分在一個(gè)末端處與所述多個(gè)中央部分鄰接，且所述第二末端部分在另一末端處與所述多個(gè)中央部分鄰接。
9.根據(jù)權(quán)利要求7所述的方法，其中所述柵極結(jié)構(gòu)包括選自由多晶硅、金屬和導(dǎo)電金屬化合物組成的群組的一種或一種以上材料。
10.根據(jù)權(quán)利要求7所述的方法，其中所述形成所述隔離電介質(zhì)結(jié)構(gòu)的步驟包括: 在所述選定位置處在所述表面中蝕刻凹部； 總體上沉積電介質(zhì)材料； 對(duì)所述電介質(zhì)材料進(jìn)行平面`化以暴露所述有效區(qū)且將所述隔離電介質(zhì)結(jié)構(gòu)形成為保留在所述凹部中的所述電介質(zhì)材料。
11.一種金屬氧化物半導(dǎo)體MOS晶體管結(jié)構(gòu)，其包括: 一個(gè)或一個(gè)以上隔離電介質(zhì)結(jié)構(gòu)，其安置于主體的半傳導(dǎo)表面的選定位置處，所述隔離電介質(zhì)結(jié)構(gòu)界定所述表面的與其鄰近的有效區(qū)； 柵極電介質(zhì)層，其安置于所述有效區(qū)的至少一部分上；以及 柵極結(jié)構(gòu)，其安置于所述有效區(qū)處的所述柵極電介質(zhì)層上位于所述有效區(qū)的源極/漏極區(qū)之間，所述源極/漏極區(qū)被摻雜為與下伏于所述柵極結(jié)構(gòu)的所述有效區(qū)的部分相反的導(dǎo)電類型，且所述柵極結(jié)構(gòu)包括: 中央部分，其安置于所述有效區(qū)上且具有在與所述源極/漏極區(qū)之間的電流流動(dòng)方向平行的第一方向上的寬度；以及 與所述中央部分鄰接的第一和第二末端部分，所述第一和第二末端部分中的每一者在所述第一方向上且在所述中央部分的每一側(cè)上具有比所述中央部分的所述寬度大所述中央部分的所述寬度的至少約50%的寬度，且所述第一和第二末端部分中的每一者安置于隔離電介質(zhì)結(jié)構(gòu)上鄰近于所述有效區(qū)且重疊到所述有效區(qū)上達(dá)所述中央部分的所述寬度的至少約50%。
12.根據(jù)權(quán)利要求11所述的晶體管結(jié)構(gòu)，其中所述柵極結(jié)構(gòu)包括多晶硅。
13.根據(jù)權(quán)利要求11所述的晶體管結(jié)構(gòu)，其中所述柵極結(jié)構(gòu)包括選自由金屬和導(dǎo)電金屬化合物組成的群組的材料。
14.根據(jù)權(quán)利要求11所述的晶體管結(jié)構(gòu)，其中所述隔離電介質(zhì)結(jié)構(gòu)具有與所述有效區(qū)處的所述表面大體上共面的上表面。
15.一種制造包括至少一個(gè)金屬氧化物半導(dǎo)體MOS晶體管的集成電路的方法，所述方法包括步驟:在主體的半傳導(dǎo)表面的選定位置處形成隔離電介質(zhì)結(jié)構(gòu)，所述隔離電介質(zhì)結(jié)構(gòu)在不存在有效區(qū)的位置處界定第一導(dǎo)電類型的有效區(qū)；在所述有效區(qū)的所述表面處形成柵極電介質(zhì)層；在所述柵極電介質(zhì)層上沉積柵極材料；移除所述經(jīng)沉積柵極材料的選定部分以界定上覆于所述有效區(qū)的一部分上的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括:中央部分，其在所述有效區(qū)上延伸；以及在所述第一部分的相對(duì)末端處的第一和第二末端部分，每一末端部分安置于隔離電介質(zhì)結(jié)構(gòu)上鄰近于所述有效區(qū)且重疊到所述有效區(qū)上；以及將所述柵極結(jié)構(gòu)的所述中央部分的相對(duì)側(cè)上的所述有效區(qū)的位置摻雜為第二導(dǎo)電類型以形成源極/漏極區(qū)；其中所述柵極結(jié)構(gòu)的所述中央部分具有在與所述源極/漏極區(qū)之間的電流傳導(dǎo)方向平行的第一方向上的寬度；其中所述第一和第二末端部分各自在所述第一方向上且在所述中央部分的每一側(cè)上具有比所述中央部分的所述寬度大所述中央部分的所述寬度的至少約50%的寬度；且其中所述第一和第二末端部分各自重疊到所述有效區(qū)上達(dá)所述中央部分的所述寬度的至少約50%。
16.根據(jù)權(quán)利要求15所述的方法，其中所述柵極結(jié)構(gòu)包括選自由多晶硅、金屬和導(dǎo)電金屬化合物組成的群組的一種或一種以上材料。
17.根據(jù)權(quán)利要求15所述的方法，其中所述形成所述隔離電介質(zhì)結(jié)構(gòu)的步驟包括:在所述選定位置處在所述表面中蝕刻凹部；總體上沉積電介質(zhì)材料；對(duì)所述電介質(zhì)材料進(jìn)行平面化以暴露所述有效區(qū)且將所述隔離電介質(zhì)結(jié)構(gòu)形成為保留在所述凹部中的所述電介質(zhì)材料。
【文檔編號(hào)】H01L29/78GK103730505SQ201310481541
【公開日】2014年4月16日 申請(qǐng)日期:2013年10月15日 優(yōu)先權(quán)日:2012年10月15日
【發(fā)明者】阿米塔瓦·查特吉 申請(qǐng)人:德州儀器公司