無結(jié)晶體管及其形成方法
【專利摘要】一種無結(jié)晶體管及其形成方法，所述無結(jié)晶體管的形成方法包括：提供襯底，所述襯底表面具有介質(zhì)層；在介質(zhì)層表面形成半導體層，半導體層包括第一重摻雜層、輕摻雜層、第二重摻雜層，輕摻雜層的摻雜離子濃度小于第一重摻雜層和第二重摻雜層的摻雜離子濃度；在半導體層表面形成掩膜層，所述掩膜層內(nèi)具有開口，相鄰開口之間具有部分掩膜層；以所述掩膜層為掩膜，沿所述開口刻蝕半導體層和介質(zhì)層形成凹槽；去除相鄰開口之間的部分圖形化掩膜層；刻蝕相鄰凹槽之間的介質(zhì)層形成空腔；形成覆蓋部分半導體層的頂部表面、側(cè)壁和底部表面的柵極結(jié)構(gòu)；去除掩膜層；在柵極結(jié)構(gòu)兩側(cè)的半導體層內(nèi)形成源極和漏極。上述方法能夠提高無結(jié)晶體管的性能。
【專利說明】無結(jié)晶體管及其形成方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導體【技術(shù)領(lǐng)域】，特別涉及一種無結(jié)晶體管及其形成方法。

【背景技術(shù)】
[0002]隨著半導體工藝技術(shù)的不斷發(fā)展，工藝節(jié)點逐漸減小，對材料的要求也越來越高?，F(xiàn)有的場效應晶體管的源極和漏極的摻雜類型和濃度、與溝道區(qū)的摻雜類型和濃度不一致，源極、漏極和溝道區(qū)域之間會形成PN結(jié)。隨著器件尺寸的不斷縮小，閾值電壓漂移、漏電流增加等效應對器件性能的影響越來越明顯。因此，絕緣片上硅、雙柵、三柵和環(huán)柵等新型器件結(jié)構(gòu)被提出，用于抑制短溝道等不良效應。
[0003]由于器件的進一步縮小，使得源漏和溝道區(qū)域的面積縮小，提高了對摻雜工藝的控制難度，實現(xiàn)源極、漏極和溝道區(qū)域之間的PN結(jié)變得越來越困難。因此源極、漏極和溝道區(qū)域摻雜類型一致的無結(jié)晶體管被用來克服所述摻雜突變的問題，同時無結(jié)晶體管可以抑制短溝道效應，在幾個納米尺寸下仍然可以工作。
[0004]現(xiàn)有技術(shù)形成的無結(jié)晶體管的溝道電阻較大，影響無結(jié)晶體管的性能。


【發(fā)明內(nèi)容】

[0005]本發(fā)明解決的問題是提供一種無結(jié)晶體管及其形成方法，提高無結(jié)晶體管的性倉泛。
[0006]為解決上述問題，本發(fā)明提供一種無結(jié)晶體管的形成方法，包括:提供襯底，所述襯底表面具有介質(zhì)層；在所述介質(zhì)層表面形成半導體層，所述半導體層包括位于介質(zhì)層表面的第一重摻雜層、位于所述第一重摻雜層表面的輕摻雜層、位于所述輕摻雜層表面的第二重摻雜層，所述輕摻雜層的摻雜離子濃度小于第一重摻雜層的摻雜離子濃度和第二重摻雜層的摻雜離子濃度；在所述半導體層表面形成掩膜層，所述掩膜層內(nèi)具有開口，相鄰開口之間具有部分掩膜層，所述開口暴露出部分半導體層的表面；以所述掩膜層為掩膜，沿所述開口刻蝕所述半導體層和介質(zhì)層形成凹槽，所述凹槽側(cè)壁暴露出部分半導體層和介質(zhì)層的側(cè)壁；去除相鄰開口之間的部分圖形化掩膜層，暴露出部分半導體層的頂部表面；刻蝕相鄰凹槽之間的介質(zhì)層，形成位于半導體層和襯底之間的空腔；在所述部分半導體層頂部表面和凹槽、空腔內(nèi)形成柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)覆蓋部分半導體層的頂部表面、側(cè)壁和底部表面；去除掩膜層；在所述柵極結(jié)構(gòu)兩側(cè)的半導體層內(nèi)形成源極和漏極。
[0007]可選的，所述第一重摻雜層的材料為S1、Ge或SiGe ;所述輕摻雜層的材料為S1、Ge或SiGe ;所述第二重摻雜層的材料為S1、Ge或SiGe。
[0008]可選的，所述第一重摻雜層、輕摻雜層、第二重摻雜層與源極、漏極內(nèi)的摻雜離子類型相同。
[0009]可選的，采用離子注入或原位摻雜工藝形成所述第一重摻雜層、輕摻雜層和第二重摻雜層。
[0010]可選的，所述第一重摻雜層內(nèi)的摻雜離子的濃度為lE10atom/cm3?lE21atom/3
cm ο
[0011]可選的,所述第一重摻雜層201的厚度為2nm?200nm。
[0012]可選的,所述輕摻雜層中的摻雜離子的濃度為lE18atom/cm3?lE20atom/cm3。
[0013]可選的，所述輕摻雜層的厚度大于第一重摻雜層的厚度的兩倍。
[0014]可選的，所述第二重摻雜層內(nèi)的摻雜離子濃度為lE10atom/cm3?lE21atom/cm3。
[0015]可選的，所述第二重摻雜層的厚度為2nm?200nm。
[0016]可選的，所述源極和漏極內(nèi)的摻雜離子濃度為lE18atom/cm3?lE20atom/cm3。
[0017]可選的，所述襯底材料和介質(zhì)層材料之間具有刻蝕選擇性。
[0018]可選的，采用濕法刻蝕工藝刻蝕所述介質(zhì)層形成空腔。
[0019]可選的，形成所述柵極結(jié)構(gòu)的方法包括:在所述相鄰凹槽之間的半導體層頂部表面、位于凹槽側(cè)壁的半導體層的側(cè)壁表面以及空腔頂部的半導體層的底部表面形成柵介質(zhì)層；在所述柵介質(zhì)層表面形成柵極材料層，所述柵極材料層填充滿空腔、凹槽并覆蓋掩膜層表面；以所述掩膜層為停止層，對所述柵極材料層進行平坦化，形成柵極，所述柵極的頂部表面與掩膜層的表面齊平。
[0020]為解決上述問題，本發(fā)明的技術(shù)方案還提供一種無結(jié)晶體管，包括:襯底，所述襯底表面具有介質(zhì)層，所述介質(zhì)層內(nèi)具有空腔；位于所述介質(zhì)層表面的半導體層，所述半導體層包括位于介質(zhì)層表面并覆蓋所述空腔的第一重摻雜層、位于所述第一重摻雜層表面的輕摻雜層、位于所述輕摻雜層表面的第二重摻雜層，所述輕摻雜層的摻雜離子濃度小于第一重摻雜層的摻雜離子濃度和第二重摻雜層的摻雜離子濃度；位于所述半導體層內(nèi)的凹槽，相鄰凹槽之間具有部分半導體層，所述凹槽與空腔連通，暴露出部分襯底的表面；覆蓋所述相鄰凹槽之間的部分半導體層的底部表面、側(cè)壁和頂部表面的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)填充滿所述空腔和凹槽；位于所述柵極結(jié)構(gòu)兩側(cè)的半導體層內(nèi)的源極和漏極。
[0021]可選的，所述第一重摻雜層、輕摻雜層、第二重摻雜層與源極、漏極內(nèi)的摻雜離子類型相同。
[0022]可選的，所述第一重摻雜層內(nèi)的摻雜離子的濃度為lE10atom/cm3?lE21atom/
3
cm ο
[0023]可選的，所述輕摻雜層中的摻雜離子的濃度為lE18atom/cm3?lE20atom/cm3。
[0024]可選的，所述輕摻雜層的厚度大于第一重摻雜層的厚度的兩倍。
[0025]可選的，所述第二重摻雜層內(nèi)的摻雜離子濃度為lE10atom/cm3?lE21atom/cm3。
[0026]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點:
[0027]本發(fā)明的技術(shù)方案，襯底表面的介質(zhì)層上方形成半導體層，所述半導體層包括位于介質(zhì)層表面的第一重摻雜層、位于所述第一重摻雜層表面的輕摻雜層以及位于所述輕摻雜層表面的第二重摻雜層；然后，刻蝕所述半導體層和介質(zhì)層形成凹槽，并且在介質(zhì)層內(nèi)形成連同相鄰凹槽的空腔，使所述部分半導體層懸空，然后在所述懸空的部分半導體層表面形成柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)覆蓋所述部分半導體層的頂部表面、側(cè)壁以及底部表面，提高溝道區(qū)域的面積；并且，所述溝道區(qū)域中第一重摻雜層和第二重摻雜層靠近柵極，作為無結(jié)晶體管的溝道區(qū)域，由于所述第一重摻雜層和第二重摻雜層內(nèi)的摻雜離子濃度較高，可以降低晶體管溝道區(qū)域開啟后的電阻，提高晶體管的性能；同時，在所述第一重摻雜層和第二重摻雜層之間，還存在輕摻雜層，所述輕摻雜層的摻雜離子濃度較低，能夠使得晶體管的溝道區(qū)域較容易被關(guān)斷，從而提高形成的無結(jié)晶體管的性能。
[0028]進一步的，所述輕摻雜層的厚度大于第一重摻雜層厚度的兩倍。由于所述柵極結(jié)構(gòu)覆蓋半導體層的頂部表面和底部表面，所述第一重摻雜層以及第二重摻雜層內(nèi)的摻雜離子在后續(xù)工藝中會向所述輕摻雜層中擴散，如果所述輕摻雜層的厚度較低，則所述輕摻雜層的內(nèi)的摻雜離子濃度會有較大的提高，從而無法與第一重摻雜層和第二重摻雜層之間形成較大的濃度梯度，所以，本發(fā)明的技術(shù)方案中，所述輕摻雜層的厚度較大，可以在后續(xù)過程中保持所述輕摻雜層與第一重摻雜層、第二重摻雜層之間較大的摻雜離子的濃度差，使得形成的無結(jié)晶體管的溝道區(qū)域容易關(guān)斷。

【專利附圖】

【附圖說明】
[0029]圖1至圖14是本發(fā)明的實施例的無結(jié)晶體管的形成過程的結(jié)構(gòu)示意圖。

【具體實施方式】
[0030]如【背景技術(shù)】中所述，現(xiàn)有技術(shù)形成的無結(jié)晶體管的性能有待進一步的提高。
[0031]現(xiàn)有無結(jié)晶體管的溝道區(qū)域電阻較大，影響晶體管的性能。研究發(fā)現(xiàn)，可以提高溝道區(qū)域的摻雜濃度來降低溝道區(qū)域的電阻，從而提高晶體管性能，但是整體提高溝道區(qū)域摻雜濃度，又會造成晶體管不易被關(guān)斷的問題。如何能夠降低晶體管的溝道區(qū)域電阻，又能夠便于晶體管的關(guān)斷，從而提高晶體管的性能是亟待解決的問題。
[0032]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細的說明。
[0033]請參考圖1，提供襯底101，所述襯底101表面形成有介質(zhì)層102、以及位于所述介質(zhì)層102表面的第一半導體材料層103。
[0034]所述襯底100的材料包括硅、鍺、鍺化硅、砷化鎵等半導體材料，也可以是介質(zhì)材料。本領(lǐng)域的技術(shù)人員可以根據(jù)襯底101上形成的半導體器件選擇所述襯底101的類型，因此所述襯底的類型不應限制本發(fā)明的保護范圍。本實施例中，所述襯底101的材料為硅。
[0035]所述介質(zhì)層102的材料為氧化硅或氮化硅，所述介質(zhì)層102的材料與襯底101的材料具有刻蝕選擇性。本實施例中，所述介質(zhì)層102的材料為氧化硅。
[0036]本實施例中，采用絕緣體上硅(SOI)，所述絕緣體上硅(SOI)包括底層硅層101、位于底層硅層101表面的絕緣層102、位于絕緣層102表面的頂層硅層103。所述底層硅層101作為本實施例中的襯底，絕緣層102作為介質(zhì)層，后續(xù)對所述頂層硅層103進行離子注入形成第一重摻雜層。
[0037]在所述絕緣體上硅(SOI)襯底上形成晶體管，可以降低晶體管的寄生電容，提高晶體管的開關(guān)速率，降低晶體管的功耗。
[0038]請參考圖2，對所述頂層硅層103 (請參考圖1)進行第一重摻雜離子注入，形成第一重摻雜層201。
[0039]所述第一重摻雜離子注入的離子類型與待形成的晶體管的類型一致。本實施例中，所述待形成晶體管為N型晶體管，所述第一重摻雜離子注入的離子至少包括P、As、Sd中的一種離子。在本發(fā)明的其他實施例中，所述待形成晶體管為P型晶體管，所述第一重摻雜離子注入的離子類型為P型離子，至少包括B、Ga、In中的一種離子。
[0040]所述第一重摻雜層201內(nèi)的摻雜離子的濃度為lE10atom/cm3?lE21atom/cm3。所述第一重摻雜層201的厚度為2nm?200nm。
[0041]本實施例中，對頂層硅層103 (請參考圖1)進行第一重摻雜離子注入形成所述第一重摻雜層201。在本發(fā)明的其他實施例中，也可以采用外延工藝在絕緣層102上形成所述第一重摻雜層103，具體的可以是，在所述絕緣層102上形成第一半導體材料層之后，對所述第一半導體材料層進行第一重摻雜離子注入，形成第一重摻雜層；還可以是，在采用沉積工藝形成第一半導體材料層的同時，進行原位沉積工藝，形成所述第一重摻雜層。所述第一重摻雜層201的材料可以是S1、SiGe或Ge。
[0042]后續(xù)在所述第一重摻雜層201下方的絕緣層102內(nèi)形成空腔，并且在所述空腔內(nèi)形成部分柵極結(jié)構(gòu)，部分第一重摻雜層201作為溝道區(qū)域，由于所述第一重摻雜層201內(nèi)的摻雜離子濃度較高，可以有效降低溝道區(qū)域的電阻，提高晶體管的性能。
[0043]請參考圖3，在所述第一重摻雜層201表面形成輕摻雜層202。
[0044]本實施例中，形成所述輕摻雜層202的方法包括:采用沉積工藝，在所述第一重摻雜層201表面形成第二半導體材料層，對所述第二半導體材料層進行輕摻雜離子注入，形成輕摻雜層202。所述輕摻雜層202的材料可以是S1、SiGe或Ge，本實施例中，所述輕摻雜層202的材料為Si。
[0045]所述輕摻雜離子注入的離子類型與待形成的晶體管的類型相同，本實施例中，所述輕摻雜離子注入的離子為N型離子，至少包括P、As、Sd中的一種，所述輕摻雜層202中摻雜離子的濃度小于第一重摻雜層201中的摻雜離子的濃度，所述輕摻雜層202中的摻雜離子的濃度為 lE18atom/cm3 ?lE20atom/cm3。
[0046]所述輕摻雜層202的厚度大于第一重摻雜層201的厚度，本實施例中，所述輕摻雜層202的厚度大于兩倍的第一重摻雜層201的厚度。所述第一重摻雜層201以及后續(xù)在輕摻雜層202上形成的第二重摻雜層內(nèi)的摻雜離子在后續(xù)工藝中的退火等工藝中，會向所述輕摻雜層202中擴散，如果所述輕摻雜層202較薄，則所述輕摻雜層202的內(nèi)的摻雜離子濃度會有較大的提高，從而無法與第一重摻雜層和第二重摻雜層之間形成較大的濃度梯度，所以，本實施例中，所述輕摻雜層的厚度較大，大于第一重摻雜層厚度，可以在后續(xù)過程中保持所述輕摻雜層與第一重摻雜層、第二重摻雜層之間較大的摻雜離子的濃度差。
[0047]所述輕摻雜層202的摻雜離子濃度低于第一重摻雜層的摻雜離子濃度，可以使得晶體管的溝道區(qū)域較容易關(guān)斷。
[0048]請參考圖4，在所述輕摻雜層202表面形成第二重摻雜層203。
[0049]所述第二重摻雜層203的摻雜離子類型與待形成晶體管的摻雜類型相同，本實施例中，所述第二重摻雜層203的摻雜離子為N型離子，至少包括P、As、Sb中的一種。所述第二重摻雜層203的材料為S1、SiGe或Ge，本實施例中，所述第二重摻雜層203的材料為硅。
[0050]所述第二重摻雜層203內(nèi)的摻雜離子的濃度大于輕摻雜層202中的摻雜離子的濃度，所述第二重摻雜層203內(nèi)的摻雜離子濃度為lElOatom/cm3?lE21atom/cm3，本實施例中，所述第二重摻雜層203內(nèi)的摻雜離子的濃度與第一重摻雜層201中的摻雜離子的濃度相同。所述第二重摻雜層203的厚度為2nm?200nm。
[0051]本實施例中，在外延過程中采用原位摻雜工藝形成所述第二重摻雜層203。
[0052]在本發(fā)明的其他實施例中，也可以采用外延工藝在所述輕摻雜層202表面形成第三半導體材料層之后，對所述第三半導體材料層進行第二重摻雜離子注入，形成所述第二重摻雜層203。采用第二重摻雜離子注入形成所述第二重摻雜層203的過程中，對于離子注入的深度控制要求較高，所述第二重摻雜離子注入的離子不能進入輕摻雜層中，以確保所述輕摻雜層中的摻雜離子的濃度小于第二重摻雜層203和第一重摻雜層201中的摻雜離子的濃度。
[0053]后續(xù)在所述第二重摻雜層203頂部表面形成部分柵極結(jié)構(gòu)，部分第二重摻雜層203作為溝道區(qū)域，由于所述第二重摻雜層203內(nèi)的摻雜離子濃度較高，可以有效降低溝道區(qū)域的電阻，提高晶體管的性能。
[0054]所述第一重摻雜層201、輕摻雜層202和第二重摻雜層203構(gòu)成半導體層200。
[0055]請參考圖5，在所述第二重摻雜層203表面形成掩膜層300。
[0056]本實施例中，所述掩膜層300包括位于所述第二重摻雜層203表面的氧化硅層301和位于所述氧化硅層301表面的氮化硅層302。所述氧化硅層301可以減小氮化硅層302與第二重摻雜層203之間由于晶格不匹配造成的應力。
[0057]在本發(fā)明的其他實施例中，所述掩膜層300也可以是單層的氧化硅層或氮化硅層，還可以是NON (氮化硅-氧化硅-氮化硅)的三層堆疊結(jié)構(gòu)。
[0058]請同時參考圖6和圖7，刻蝕所述掩膜層300，在所述掩膜層300內(nèi)形成開口 310，相鄰開口 310之間具有部分掩膜層300，所述開口暴露出部分第二重摻雜層203的表面。圖6為形成所述開口 310之后的俯視示意圖，圖7為沿圖6中割線AB方向的剖面示意圖。
[0059]所述相鄰開口 310之間的距離為d，為所述相鄰開口 310之間的部分掩膜層300的寬度，所述距離d的范圍為1nm?200nm。所述相鄰開口 310之間的部分掩膜層300的寬度d的尺寸較小，后續(xù)可以直接通過濕法刻蝕工藝去除所述相鄰開口 310之間的部分掩膜層 300。
[0060]本實施例中，采用干法刻蝕工藝形成所述開口 310。后續(xù)以所述具有開口 310的掩膜層300作為掩膜，沿所述開口 310刻蝕所述開口 310下方的部分半導體層，包括:部分第二重摻雜層203、部分輕摻雜層202、部分第一重摻雜層201，以及所述部分半導體層200下方的部分絕緣層102。
[0061]請同時參考圖8、圖9，沿所述開口 310向下刻蝕所述第二重摻雜層203、輕摻雜層202、第一重摻雜層201和絕緣層102，形成凹槽320。圖8為形成所述凹槽320之后的俯視示意圖，圖9為圖8沿割線CD方向的截面示意圖。
[0062]具體的，采用干法刻蝕工藝沿開口 310刻蝕形成所述凹槽320，所述凹槽320位于開口 310下方，凹槽320底部暴露出部分底層硅層101的表面。
[0063]所述凹槽320的側(cè)壁暴露出相鄰開口 310之間的部分掩膜層300下方的第二重摻雜層203、輕摻雜層202、第一重摻雜層201以及絕緣層102的側(cè)壁。
[0064]請參考圖10和圖11，去除相鄰開口 310之間的部分掩膜層300，暴露出部分第二重摻雜層203的表面；刻蝕所述相鄰凹槽320之間的部分絕緣層102，形成空腔330，將相鄰凹槽320之間連通。圖10為俯視示意圖，圖11為圖10沿割線EF方向的剖面示意圖。
[0065]本實施例中，采用濕法刻蝕工藝去除所述部分掩膜層300，暴露出其下方的相鄰凹槽320之間的第二重摻雜層203的表面。由于所述相鄰開口 310之間的部分掩膜層300的尺寸較小，可以通過濕法刻蝕工藝去除所述部分掩膜層300的同時，并不會影響其余部分的掩膜層。
[0066]采用濕法刻蝕工藝去除相鄰凹槽320之間的部分絕緣層102，形成空腔330，將相鄰凹槽320之間連通。本實施例中，所述絕緣層102的材料為氧化硅，所述濕法刻蝕采用的刻蝕溶液為氫氟酸溶液。后續(xù)在所述空腔330內(nèi)形成柵極結(jié)構(gòu)。
[0067]所述第二重摻雜層203、輕摻雜層201和第一重摻雜層200構(gòu)成半導體層200,后續(xù)在所述半導體層200內(nèi)形成晶體管的溝道區(qū)域和源極、漏極。形成所述凹槽320并去除所述部分掩膜層300、形成空腔330之后，暴露出了部分半導體層200的頂部表面、側(cè)壁以及底部表面，形成類似懸梁結(jié)構(gòu)的部分半導體層。后續(xù)形成環(huán)繞并覆蓋所述部分半導體層的柵極結(jié)構(gòu)，可以提高柵極結(jié)構(gòu)與半導體層的接觸面積，提高溝道區(qū)域的面積，從而提高晶體管的性能。
[0068]本發(fā)明的實施例中，還可以干法刻蝕工藝去除所述相鄰開口 310之間的部分掩膜層。
[0069]請參考圖12，在所述部分半導體層表面形成柵介質(zhì)層401和位于所述柵介質(zhì)層表面的柵極材料層402。
[0070]本實施例中，所述柵介質(zhì)層401的材料為氧化硅，所述柵極材料層402的材料為多晶硅。所述柵介質(zhì)層401采用氧化工藝形成，在所述部分半導體層200的頂部表面、側(cè)壁以及底部表面形成柵介質(zhì)層401。
[0071]由于本實施例中，所述襯底的材料為硅，所以，在所述空腔330以及凹槽320底部的底層硅層101的表面也會形成所述柵介質(zhì)層401。在本發(fā)明的其他實施例中，也可以采用化學氣相沉積工藝形成所述柵介質(zhì)層401。
[0072]采用化學氣相沉積工藝形成所述柵極材料層402，所述柵極材料層402位于柵介質(zhì)層401的表面，并且填充滿所述空腔330、凹槽320、并覆蓋掩膜層300。本實施例中，所述柵極材料層402的材料為多晶硅。
[0073]在本發(fā)明的其他實施例中，所述柵介質(zhì)層401的材料可以是Hf02、La203、HfS1N、HfAlO2, ZrO2, Al2O3' HfS14 ;所述柵極材料層 402 的材料可以是 Al、Cu、Ag、Au、Pt、N1、T1、TiN、TaN、Ta、TaC, TaSiN、W、WN、WSi 的一種或多種。
[0074]請參考圖13，以所述掩膜層300為停止層，對所述柵極材料層402 (請參考圖12)進行平坦化，形成柵極403 ;去除所述掩膜層300 (請參考圖12)，在所述柵極403和柵介質(zhì)層401的側(cè)壁表面形成側(cè)墻410。
[0075]采用化學機械研磨工藝，對所述柵極材料層402 (請參考圖12)進行平坦化，去除位于掩膜層300 (請參考圖12)上方的部分柵極材料層402，形成柵極403。
[0076]所述柵極403和柵介質(zhì)層402位于所述部分半導體層200的表面，所述半導體層200中第一重摻雜層201和第二重摻雜層203靠近柵極403，作為晶體管的溝道區(qū)域，由于所述第一重摻雜層201和第二重摻雜層203內(nèi)的摻雜離子濃度較高，可以降低晶體管溝道區(qū)域開啟后的電阻，提高晶體管的性能；同時，在所述第一重摻雜層201和第二重摻雜層203之間，還存在輕摻雜層202，所述輕摻雜層202的摻雜離子濃度較低，能夠使得晶體管的溝道區(qū)域較容易被關(guān)斷。
[0077]并且，所述柵極403和柵介質(zhì)層401覆蓋所述空腔330 (請參考圖11)上方的部分半導體層的頂部表面、側(cè)壁以及底部表面，提高了溝道區(qū)域的面積，從而能夠進一步提高晶體管的性能。
[0078]在形成所述柵極403之后，在所述柵極403和柵介質(zhì)層401的側(cè)壁表面形成側(cè)墻410，所述側(cè)墻410的形成方法包括:在所述第二重摻雜層203表面以及柵介質(zhì)層401側(cè)壁、柵極403表面形成側(cè)墻材料層，采用無掩膜刻蝕工藝，刻蝕所述側(cè)墻材料層，形成覆蓋所述柵極403、柵介質(zhì)層401側(cè)壁表面的側(cè)墻410。
[0079]所述側(cè)墻410的材料為氮化硅。所述側(cè)墻410在后續(xù)工藝中保護柵極403和柵介質(zhì)層401，并且所述側(cè)墻410還作為后續(xù)對半導體層200進行重摻雜離子注入形成源極和漏極的掩膜，通過調(diào)整所述側(cè)墻410的厚度，調(diào)整后續(xù)形成的源極、漏極與柵極之間的距離。
[0080]請參考圖14，對所述柵極403和第一側(cè)墻410兩側(cè)的第二重摻雜層203、輕摻雜層202和第一重摻雜層201 (請參考圖13)進行離子注入,形成源極501和漏極502。
[0081]所述源極501和漏極502的摻雜離子類型與第一重摻雜層201、輕摻雜層202和第二重摻雜層203的摻雜離子類型相同。本實施例中，所述待形成晶體管為N型晶體管，所述源極501和漏極502的摻雜離子為N型離子，所述源極501和漏極502內(nèi)的摻雜離子濃度為 lE18atom/cm3 ?lE20atom/cm3。
[0082]上述方法形成的無結(jié)晶體管，具有較低的溝道區(qū)域電阻，并且容易實現(xiàn)對晶體管溝道區(qū)域的關(guān)斷，而且所述晶體管的溝道區(qū)域面積較大，能夠有效提高晶體管的性能。
[0083]本實施例還提供了一種采用上述方法形成的無結(jié)晶體管。
[0084]請參考圖14，為采用上述方法形成的無結(jié)晶體管的結(jié)構(gòu)示意圖。
[0085]所述無結(jié)晶體管包括:襯底101,所述襯底101表面具有介質(zhì)層102,所述介質(zhì)層102內(nèi)具有空腔；位于所述介質(zhì)層102表面的半導體層，所述半導體層包括位于介質(zhì)層102表面并覆蓋所述空腔的第一重摻雜層201、位于所述第一重摻雜層表面的輕摻雜層202、位于所述輕摻雜層202表面的第二重摻雜層203，所述輕摻雜層202的摻雜離子濃度小于第一重摻雜層201的摻雜離子濃度和第二重摻雜層203的摻雜離子濃度；位于所述半導體層內(nèi)的凹槽，相鄰凹槽之間具有部分半導體層，所述凹槽與空腔連通，暴露出部分襯底101的表面；覆蓋所述相鄰凹槽之間的部分半導體層的底部表面、側(cè)壁和頂部表面的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)填充滿所述空腔和凹槽，所述柵極結(jié)構(gòu)包括位于所述相鄰凹槽之間的部分半導體層表面的柵介質(zhì)層401以及所述柵介質(zhì)層401表面的柵極403，所述柵極結(jié)構(gòu)側(cè)壁表面具有側(cè)墻410 ;位于所述柵極結(jié)構(gòu)兩側(cè)的半導體層內(nèi)的源極501和漏極502。
[0086]所述第一重摻雜層201的摻雜離子濃度為lE10atom/cm3?lE21atom/cm3,所述第一重摻雜層201的厚度為2nm?200nm ;所述輕摻雜層202的摻雜離子濃度為lE18atom/cm3?lE20atom/cm3,所述輕摻雜層202的厚度大于所述第一重摻雜層201的厚度；所述第二重摻雜層203的摻雜離子濃度為lE10atom/cm3?lE21atom/cm3，所述第二重摻雜層203的厚度為2nm?200nm。
[0087]所述無結(jié)晶體管的都到區(qū)域表面為離子摻雜濃度較高的第一重摻雜層201和第二重摻雜層203，使得所述無結(jié)晶體管導通后，具有較低的溝道區(qū)域電阻，并且由于所述第一重摻雜層201和第二重摻雜層203之間的輕摻雜層202的摻雜離子濃度較低，容易實現(xiàn)對無結(jié)晶體管的溝道區(qū)域的關(guān)斷操作，而且所述無結(jié)晶體管的溝道區(qū)域面積較大，能夠有效提高無結(jié)晶體管的性能。
[0088]雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權(quán)利要求所限定的范圍為準。
【權(quán)利要求】
1.一種無結(jié)晶體管的形成方法，其特征在于，包括: 提供襯底，所述襯底表面具有介質(zhì)層； 在所述介質(zhì)層表面形成半導體層，所述半導體層包括位于介質(zhì)層表面的第一重摻雜層、位于所述第一重摻雜層表面的輕摻雜層、位于所述輕摻雜層表面的第二重摻雜層，所述輕摻雜層的摻雜離子濃度小于第一重摻雜層的摻雜離子濃度和第二重摻雜層的摻雜離子濃度； 在所述半導體層表面形成掩膜層，所述掩膜層內(nèi)具有開口，相鄰開口之間具有部分掩膜層，所述開口暴露出部分半導體層的表面； 以所述掩膜層為掩膜，沿所述開口刻蝕所述半導體層和介質(zhì)層形成凹槽，所述凹槽側(cè)壁暴露出部分半導體層和介質(zhì)層的側(cè)壁； 去除相鄰開口之間的部分圖形化掩膜層，暴露出部分半導體層的頂部表面； 刻蝕相鄰凹槽之間的介質(zhì)層，形成位于半導體層和襯底之間的空腔； 在所述部分半導體層頂部表面和凹槽、空腔內(nèi)形成柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)覆蓋部分半導體層的頂部表面、側(cè)壁和底部表面； 去除掩膜層； 在所述柵極結(jié)構(gòu)兩側(cè)的半導體層內(nèi)形成源極和漏極。
2.根據(jù)權(quán)利要求1所述的無結(jié)晶體管的形成方法，其特征在于，所述第一重摻雜層的材料為S1、Ge或SiGe ;所述輕摻雜層的材料為S1、Ge或SiGe ;所述第二重摻雜層的材料為S1、Ge 或 SiGe。
3.根據(jù)權(quán)利要求2所述的無結(jié)晶體管的形成方法，其特征在于，所述第一重摻雜層、輕摻雜層、第二重摻雜層與源極、漏極內(nèi)的摻雜離子類型相同。
4.根據(jù)權(quán)利要求3所述的無結(jié)晶體管的形成方法，其特征在于，采用離子注入或原位摻雜工藝形成所述第一重摻雜層、輕摻雜層和第二重摻雜層。
5.根據(jù)權(quán)利要求3所述的無結(jié)晶體管的形成方法，其特征在于，所述第一重摻雜層內(nèi)的摻雜離子的濃度為lE10atom/cm3?lE21atom/cm3。
6.根據(jù)權(quán)利要求5所述的無結(jié)晶體管的形成方法，其特征在于，所述第一重摻雜層201的厚度為2nm?200nm。
7.根據(jù)權(quán)利要求3所述的無結(jié)晶體管的形成方法，其特征在于，所述輕摻雜層中的摻雜離子的濃度為 lE18atom/cm3 ?lE20atom/cm3。
8.根據(jù)權(quán)利要求7所述的無結(jié)晶體管的形成方法，其特征在于，所述輕摻雜層的厚度大于第一重摻雜層的厚度的兩倍。
9.根據(jù)權(quán)利要求3所述的無結(jié)晶體管的形成方法，其特征在于，所述第二重摻雜層內(nèi)的慘雜離子濃度為lE10atom/cm3?lE21atom/cm3。
10.根據(jù)權(quán)利要求9所述的無結(jié)晶體管的形成方法，其特征在于，所述第二重摻雜層的厚度為2nm?200nm。
11.根據(jù)權(quán)利要求3所述的無結(jié)晶體管的形成方法，其特征在于，所述源極和漏極內(nèi)的慘雜離子濃度為 lE18atom/cm3 ?lE20atom/cm3。
12.根據(jù)權(quán)利要求1所述的無結(jié)晶體管的形成方法，其特征在于，所述襯底材料和介質(zhì)層材料之間具有刻蝕選擇性。
13.根據(jù)權(quán)利要求12所述的無結(jié)晶體管的形成方法，其特征在于，采用濕法刻蝕工藝刻蝕所述介質(zhì)層形成空腔。
14.根據(jù)權(quán)利要求1所述的無結(jié)晶體管的形成方法，其特征在于，形成所述柵極結(jié)構(gòu)的方法包括:在所述相鄰凹槽之間的半導體層頂部表面、位于凹槽側(cè)壁的半導體層的側(cè)壁表面以及空腔頂部的半導體層的底部表面形成柵介質(zhì)層；在所述柵介質(zhì)層表面形成柵極材料層，所述柵極材料層填充滿空腔、凹槽并覆蓋掩膜層表面；以所述掩膜層為停止層，對所述柵極材料層進行平坦化，形成柵極，所述柵極的頂部表面與掩膜層的表面齊平。
15.一種無結(jié)晶體管，其特征在于，包括: 襯底，所述襯底表面具有介質(zhì)層，所述介質(zhì)層內(nèi)具有空腔； 位于所述介質(zhì)層表面的半導體層，所述半導體層包括位于介質(zhì)層表面并覆蓋所述空腔的第一重摻雜層、位于所述第一重摻雜層表面的輕摻雜層、位于所述輕摻雜層表面的第二重摻雜層，所述輕摻雜層的摻雜離子濃度小于第一重摻雜層的摻雜離子濃度和第二重摻雜層的摻雜離子濃度； 位于所述半導體層內(nèi)的凹槽，相鄰凹槽之間具有部分半導體層，所述凹槽與空腔連通，暴露出部分襯底的表面； 覆蓋所述相鄰凹槽之間的部分半導體層的底部表面、側(cè)壁和頂部表面的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)填充滿所述空腔和凹槽； 位于所述柵極結(jié)構(gòu)兩側(cè)的半導體層內(nèi)的源極和漏極。
16.根據(jù)權(quán)利要求15所述的無結(jié)晶體管，其特征在于，所述第一重摻雜層、輕摻雜層、第二重摻雜層與源極、漏極內(nèi)的摻雜離子類型相同。
17.根據(jù)權(quán)利要求16所述的無結(jié)晶體管，其特征在于，所述第一重摻雜層內(nèi)的摻雜離子的濃度為 lE10atom/cm3 ?lE21atom/cm3。
18.根據(jù)權(quán)利要求16所述的無結(jié)晶體管，其特征在于，所述輕摻雜層中的摻雜離子的濃度為 lE18atom/cm3 ?lE20atom/cm3。
19.根據(jù)權(quán)利要求17所述的無結(jié)晶體管，其特征在于，所述輕摻雜層的厚度大于第一重摻雜層的厚度的兩倍。
20.根據(jù)權(quán)利要求16所述的無結(jié)晶體管，其特征在于，所述第二重摻雜層內(nèi)的摻雜離子濃度為 lE10atom/cm3 ?lE21atom/cm3。
【文檔編號】H01L21/22GK104517847SQ201310460185
【公開日】2015年4月15日 申請日期:2013年9月29日 優(yōu)先權(quán)日:2013年9月29日
【發(fā)明者】劉金華 申請人:中芯國際集成電路制造(上海)有限公司