半導(dǎo)體存儲(chǔ)裝置及其制造方法
【專利摘要】本發(fā)明提供一種將電源IC、各種無源元件模塊化，并與控制器電源電壓的低電壓化、控制器以及NAND型快閃存儲(chǔ)器的多電源化相適應(yīng)的半導(dǎo)體存儲(chǔ)裝置。半導(dǎo)體存儲(chǔ)裝置（100）包括在背面具有BGA端子的控制器封裝（110）以及分別具有多個(gè)半導(dǎo)體存儲(chǔ)元件并搭載在控制器封裝上的一個(gè)或多個(gè)存儲(chǔ)器封裝（120）?？刂破鞣庋b包括在背面具有BGA端子的基板；搭載在下基板上的供給多個(gè)電源的電源IC；以及控制器，該控制器搭載在下基板上，利用由電源IC供給的多個(gè)電源而動(dòng)作，經(jīng)由BGA端子提供與外部系統(tǒng)的接口，并且控制針對半導(dǎo)體存儲(chǔ)元件的讀出以及寫入動(dòng)作。
【專利說明】半導(dǎo)體存儲(chǔ)裝置及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置及其制造方法。尤其涉及包括NAND型快閃存儲(chǔ)器等非易失性半導(dǎo)體存儲(chǔ)元件、控制器、電源IC以及各種無源元件等的半導(dǎo)體存儲(chǔ)裝置及其制造方法。
【背景技術(shù)】
[0002]以往，制造、銷售了包括NAND型快閃存儲(chǔ)器和控制器的半導(dǎo)體存儲(chǔ)裝置。在這樣的半導(dǎo)體存儲(chǔ)裝置中，控制器提供系統(tǒng)與NAND型快閃存儲(chǔ)器的接口。更具體而言，控制器提供NAND型快閃存儲(chǔ)器的邏輯/物理地址的轉(zhuǎn)換、數(shù)據(jù)高速緩存(data caching)以及接口等。在控制器所提供的接口中，有USB接口、SATA接口等。
[0003]在這種半導(dǎo)體存儲(chǔ)裝置中，將NAND型快閃存儲(chǔ)器和控制器層疊而進(jìn)行了模塊化(modulize)。先期實(shí)現(xiàn)了模塊化的是包括提供USB接口的控制器的半導(dǎo)體存儲(chǔ)裝置。另一方面，在控制器提供SATA接口的SSD (Solid State Drive:固態(tài)驅(qū)動(dòng)器)中，近期，嘗試了NAND型快閃存儲(chǔ)器與控制器的層疊的模塊化。其理由在于，由于一直期待著用SSD替換HDD(Hard Disk Drive:硬盤驅(qū)動(dòng)器)，因此需要層疊多個(gè)NAND型快閃存儲(chǔ)器的結(jié)構(gòu)。
[0004]最近，SATA接口的、直接安裝到基板上的SSD到了制造銷售的階段。SATA接口的SSD具有在模塊的背面排列了多個(gè)焊料球電極的BGA圖案。這樣的SSD由層疊了 NAND型快閃存儲(chǔ)器與控制器的多芯片封裝(Multi Chip Package)構(gòu)成。
[0005](現(xiàn)有技術(shù)文獻(xiàn))
[0006](專利文獻(xiàn))
[0007]專利文獻(xiàn)1:日本特開2001-35994號公報(bào)
【發(fā)明內(nèi)容】

[0008](發(fā)明要解決的問題)
[0009]然而，在以往的SATA接口的SSD中，由于不具有電源1C、各種無源元件，因此存在不得不用與NAND型快閃存儲(chǔ)器相同的外部電源來驅(qū)動(dòng)控制器，無法與控制器電源電壓的低電壓化、控制器以及NAND型快閃存儲(chǔ)器的多電源化對應(yīng)的問題。另外，由于由多芯片封裝構(gòu)成的關(guān)系，測試必須在樹脂密封結(jié)束后進(jìn)行，結(jié)果，難以充分地確?？刂破鞯某善仿室约癗AND型快閃存儲(chǔ)器的成品率相乘而得的總成品率。
[0010]本發(fā)明鑒于上述問題而提出，其目的在于提供一種將電源1C、各種無源元件模塊化，與控制器電源電壓的低電壓化、控制器以及NAND型快閃存儲(chǔ)器的多電源化相適應(yīng)的半導(dǎo)體存儲(chǔ)裝置。此外，本發(fā)明的目的還在于提供一種能夠獲得充分的總成品率的半導(dǎo)體存儲(chǔ)裝置的制造方法。
[0011](解決問題的措施)
[0012]為了解決上述問題，本發(fā)明的一個(gè)實(shí)施方式所涉及的半導(dǎo)體存儲(chǔ)裝置包括:在背面具有BGA端子的控制器封裝以及分別具有多個(gè)半導(dǎo)體存儲(chǔ)元件并搭載在控制器封裝上的一個(gè)或多個(gè)存儲(chǔ)器封裝，其特征在于，(A)控制器封裝包括:在背面具有BGA端子的基板；搭載在下基板上的供給多個(gè)電源的電源IC;以及控制器，該控制器搭載在下基板上，利用由電源IC提供的多個(gè)電源而動(dòng)作，經(jīng)由BGA端子提供與外部系統(tǒng)的接口，并且控制針對半導(dǎo)體存儲(chǔ)元件的讀出以及寫入動(dòng)作，用于搭載一個(gè)或多個(gè)存儲(chǔ)器封裝的、與控制器連接的存儲(chǔ)器端子圖案形成在上表面上，(B)存儲(chǔ)器封裝與存儲(chǔ)器端子圖案電連接而安裝。
[0013]控制器包括提供外部系統(tǒng)的接口的外部接口單元以及控制讀出和寫入動(dòng)作的核單元，也可以從電源IC向外部接口單元供給第一電源電壓，從電源IC向核單元供給第二電源電壓。
[0014]控制器還具有提供與半導(dǎo)體存儲(chǔ)元件的接口的存儲(chǔ)器接口單元，半導(dǎo)體存儲(chǔ)元件具有提供與控制器的接口的控制器接口單元以及提供信息的存儲(chǔ)的存儲(chǔ)器核單元，存儲(chǔ)器接口單元與控制器接口單元也可以由電源IC來提供第三電源電壓。
[0015]BGA端子由以規(guī)定的圖案配置的多個(gè)端子構(gòu)成，所述多個(gè)端子的一部分用于與外部系統(tǒng)的接口或電源的供給，另一部分可以是既不用作與外部系統(tǒng)的接口也不用作電源的虛設(shè)端子。
[0016]另外，為了解決上述問題，關(guān)于本發(fā)明的一個(gè)實(shí)施方式所涉及的半導(dǎo)體存儲(chǔ)裝置的制造方法，所述半導(dǎo)體存儲(chǔ)裝置包括:在背面具有BGA端子的控制器封裝以及分別具有多個(gè)半導(dǎo)體存儲(chǔ)元件并搭載在控制器封裝上的一個(gè)或多個(gè)存儲(chǔ)器封裝，控制器封裝包括:在背面具有BGA端子的基板；搭載在下基板上的供給多個(gè)電源的電源IC ;以及控制器，該控制器搭載在下基板上，利用由電源IC供給的多個(gè)電源而動(dòng)作，經(jīng)由BGA端子提供與外部系統(tǒng)的接口，并且控制針對半導(dǎo)體存儲(chǔ)元件的讀出以及寫入動(dòng)作，用于搭載一個(gè)或多個(gè)存儲(chǔ)器封裝的、與控制器連接的存儲(chǔ)器端子圖案形成在上表面上，所述半導(dǎo)體存儲(chǔ)裝置的制造方法的特征在于，將通過第一測試挑選為合格品的控制器封裝與通過第二測試挑選為合格品的一個(gè)或多個(gè)存儲(chǔ)器封裝層疊，來連接存儲(chǔ)器端子圖案與一個(gè)或多個(gè)存儲(chǔ)器封裝。
[0017](發(fā)明的效果)
[0018]根據(jù)本發(fā)明，能夠提供一種將電源1C、各種無源元件模塊化，并與控制器電源電壓的低電壓化、控制器以及NAND型快閃存儲(chǔ)器的多電源化相適應(yīng)的半導(dǎo)體存儲(chǔ)裝置。此外，本發(fā)明能夠獲得充分的總成品率。
【專利附圖】

【附圖說明】
[0019]圖1是本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的剖視圖。
[0020]圖2是減少了本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置中搭載的NAND型快閃存儲(chǔ)器的容量的例子的剖視圖。
[0021]圖3是本發(fā)明的一個(gè)實(shí)施方式的電路結(jié)構(gòu)圖。
[0022]圖4是本發(fā)明的一個(gè)實(shí)施方式的控制器的電路結(jié)構(gòu)圖。
[0023]圖5是本發(fā)明的一個(gè)實(shí)施方式的NAND型快閃存儲(chǔ)器的電路結(jié)構(gòu)圖。
[0024]圖6是本發(fā)明的一個(gè)實(shí)施方式的控制器封裝的上表面圖案。
[0025]圖7是本發(fā)明的一個(gè)實(shí)施方式的控制器封裝內(nèi)的部件配置圖案。
[0026]圖8是本發(fā)明的一個(gè)實(shí)施方式的控制器封裝的背面圖案。【具體實(shí)施方式】
[0027]以下，參照圖1?圖8對本發(fā)明的實(shí)施方式進(jìn)行說明。另外，在實(shí)施方式中，對同一結(jié)構(gòu)要素標(biāo)注同一附圖標(biāo)記，并省略實(shí)施方式之間的重復(fù)說明。
[0028]圖1是本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置100的剖視圖。上述半導(dǎo)體存儲(chǔ)裝置通過將控制器封裝Iio與存儲(chǔ)器封裝120層疊而構(gòu)成。
[0029]控制器封裝110包括由玻璃強(qiáng)化環(huán)氧樹脂基板(PCB)形成的下基板111。在上述下基板的背面(圖中的下面)形成有排列了多個(gè)焊料球電極112的BGA圖案。上述BGA圖案的例子如圖8所示。上述半導(dǎo)體存儲(chǔ)裝置100經(jīng)由焊料球電極112與未圖示的基板表面安裝。
[0030]在基板111上表面安裝有電源ICl 13、控制器114、無源元件115等各種電路元件。上述表面安裝的部件配置的例子如圖7所示。這些電路元件被環(huán)氧樹脂等樹脂密封。導(dǎo)電體的上下連接柱(柱，pillar) 116以貫穿控制器封裝110的未形成電路元件的區(qū)域的正反面的方式形成，上述柱116與基板111的電極圖案連接。
[0031]在控制器封裝110的上表面上形成有上基板，在上基板的表面上形成有多個(gè)用于安裝存儲(chǔ)器封裝120的電極圖案。上述電極圖案的例子如圖6所示。上述上基板的電極圖案與柱116連接。在上基板上搭載一個(gè)或多個(gè)存儲(chǔ)器封裝121、122。圖1示出了搭載有兩個(gè)存儲(chǔ)器封裝的例子，圖2示出了搭載有一個(gè)存儲(chǔ)器封裝的例子。
[0032]存儲(chǔ)器封裝121分別層疊了八個(gè)NAND型快閃存儲(chǔ)器芯片123而構(gòu)成。將兩個(gè)NAND型快閃存儲(chǔ)器以電極部分露出的方式彼此錯(cuò)開地層疊，進(jìn)行倒裝芯片鍵合(Flip-chipBonding)。將這樣形成的組層疊四組而成為存儲(chǔ)器封裝121。這些芯片之間的連接由柱124來執(zhí)行。在存儲(chǔ)器封裝121的下表面形成有焊料球125。
[0033]圖3是本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置100的電路結(jié)構(gòu)圖200?？刂破鞣庋b110包括從外部供給的3.3V的電源產(chǎn)生VSATA (5V),Corel.1 (1.1V)、I/F1.8 (1.8V)以及VRER).9 (0.9V)這四個(gè)電源的電源IC202和未圖示的電感器。進(jìn)而，控制器封裝110利用由該電源IC202供給的電源而動(dòng)作，經(jīng)由下基板的BGA端子提供與外部系統(tǒng)的接口，并且包括控制針對NAND型快閃存儲(chǔ)器123的讀出和寫入動(dòng)作的控制器201。再者，在控制器201上連接有晶體振蕩器203以及未圖示的電容器和溫度傳感器204。
[0034]存儲(chǔ)器封裝120利用由外部供給的3.3V的電源和由電源IC202供給的I/F1.8(1.8V)以及 VRER).9 (0.9V)進(jìn)行動(dòng)作。
[0035]圖4是控制器201的電路結(jié)構(gòu)圖?？刂破?01由SATA接口單元211、控制器核單元212以及NAND接口單元213構(gòu)成。
[0036]SATA接口單元211經(jīng)由下基板的BGA端子與外部系統(tǒng)連接，并按照SATA標(biāo)準(zhǔn)的協(xié)議與該外部系統(tǒng)進(jìn)行通信。對SATA接口單元211供給VSATA (5V)。
[0037]控制器核單元212生成針對NAND型快閃存儲(chǔ)器的各種控制信號，執(zhí)行數(shù)據(jù)的高速緩存，執(zhí)行邏輯地址/物理地址的轉(zhuǎn)換。另外，執(zhí)行數(shù)據(jù)寫入的分散(損耗均衡:Wearleveling)，以便均等地進(jìn)行NAND型快閃存儲(chǔ)器的寫入/擦除。這樣，由于控制器核單元實(shí)現(xiàn)大量功能，因此電路規(guī)模龐大，而使電源電壓降低至1.1V。于是，對控制器核單元 212 供給 Corel.1 (1.1V)。
[0038]NAND接口單元213經(jīng)由上基板的端子實(shí)現(xiàn)與NAND型快閃存儲(chǔ)器的接口。關(guān)于與NAND型快閃存儲(chǔ)器的控制信號以及數(shù)據(jù)的交換，在使用高電平為1.8V的信號、低電平為OV的信號時(shí)，將VRER).9 (0.9V)用作參考電壓或閾值電壓。因此，對NAND接口單元213供給I/F1.8 (1.8V)以及 VREF0.9 (0.9V)。
[0039]圖5是存儲(chǔ)器封裝120的電路結(jié)構(gòu)圖。存儲(chǔ)器封裝120由NAND接口單元214與NAND核215構(gòu)成。
[0040]NAND接口單元214使用控制器201的NAND接口單元213與NAND接口協(xié)議進(jìn)行通信。對于上述控制信號以及數(shù)據(jù)的交換，在使用高電平為1.8V的信號、低電平為OV的信號時(shí)，將VRER).9 (0.9V)用作參照電壓或閾值電壓。因此，對NAND接口單元214供給I/F1.8(1.8V)以及 VREF0.9 (0.9V)。
[0041]NAND核215由配置成矩陣狀的NAND型存儲(chǔ)器元件、用于對其驅(qū)動(dòng)的行譯碼器、感測放大器/鎖存器、它們的控制電路以及各種電源電路構(gòu)成。由于讀出、寫入、擦除的各動(dòng)作需要3.3V的電源電壓，因此利用系統(tǒng)的SATA端子直接供給3.3V。
[0042]圖6是控制器封裝110的上表面圖案300?？梢源钶d兩個(gè)存儲(chǔ)器封裝121。存儲(chǔ)器封裝121使八個(gè)NAND型快閃存儲(chǔ)器123并行地同時(shí)動(dòng)作，同時(shí)地進(jìn)行信號的交換。因此，在上表面圖案300上僅包括所需數(shù)量的端子301。另外，為了使八個(gè)NAND型快閃存儲(chǔ)器123并行地同時(shí)動(dòng)作，為了防止在電源特別是3.3V電源上疊加噪聲，形成了多個(gè)容量較大的電容器302。所述電容器302在存儲(chǔ)器封裝121安裝到控制器封裝110上的同時(shí)被安裝。
[0043]圖7是控制器封裝110內(nèi)的部件配置示意圖。在大致中央部配置有安裝控制器201的端子圖案401，在其附近配置有安裝晶體振蕩器203的端子圖案406以及安裝溫度傳感器204的端子圖案405。另外，還分別地，配置有安裝電源IC202的端子圖案402、及其附近的安裝電感器的端子圖案403。再者，還確保了配置進(jìn)行下基板與上基板的電連接的柱116的區(qū)域407。
[0044]圖8是下基板的BGA圖案。由內(nèi)部為稀疏的矩陣狀的圖案501和包圍其周圍的圖案502構(gòu)成。在所述圖案中，實(shí)際上作為SATA信號端子或電源端子使用的圖案極少，多半為虛設(shè)圖案。
[0045]通過具有以上的結(jié)構(gòu)，在本發(fā)明的一個(gè)實(shí)施方式中，半導(dǎo)體存儲(chǔ)裝置100能夠發(fā)揮以下的任一效果。
[0046]( I)根據(jù)本發(fā)明，能夠提供一種將電源1C、各種無源元件模塊化，與控制器電源電壓的低電壓化、控制器以及NAND型快閃存儲(chǔ)器的多電源化相適應(yīng)的半導(dǎo)體存儲(chǔ)裝置。具體而言，即使從外部系統(tǒng)供給的電壓是3.3V這一個(gè)電源，也能夠在控制器封裝內(nèi)部產(chǎn)生與SATA接口、控制器核、NAND接口不同的電源電壓。結(jié)果，能夠同時(shí)實(shí)現(xiàn)控制器單元的低電壓化、低功耗化以及高功能化。
[0047](2)由于可變?yōu)榘l(fā)熱源的控制器存在于下部，并且利用具有多個(gè)虛設(shè)圖案的BGA圖案與基板連接，因此與在上部配置控制器封裝的情況相比，散熱性良好。
[0048](3)在本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的制造方法中，分別對控制器封裝與多個(gè)存儲(chǔ)器封裝進(jìn)行測試來挑選合格品，將被挑選為合格品的控制器封裝與多個(gè)存儲(chǔ)器封裝進(jìn)行層疊連接。結(jié)果，總成品率提高。以下，具體地進(jìn)行說明。
[0049]作為控制器封裝的結(jié)構(gòu)要素的控制器114首先在晶片的狀態(tài)下被測試，僅挑選出合格品，在此基礎(chǔ)上進(jìn)行樹脂密封而成為BGA封裝。電源IC113也同樣。[0050]接下來，將控制器114、電源IC113以及各種無源元件安裝到下基板上，進(jìn)行樹脂密封，而形成控制器封裝110。另外，在該狀態(tài)下，進(jìn)行用于挑選合格品的測試(測試I)。
[0051]另一方面，NAND型快閃存儲(chǔ)器也在晶片狀態(tài)下被測試，僅挑選出合格品，在此基礎(chǔ)上，層疊形成存儲(chǔ)器封裝120。此處，在層疊的存儲(chǔ)器封裝120的狀態(tài)下，進(jìn)行用于挑選合格品的測試(測試2)。
[0052]將通過以上的測試I挑選出的控制器封裝110和通過測試2挑選出的存儲(chǔ)器封裝120進(jìn)行層疊，來得到半導(dǎo)體存儲(chǔ)裝置100。
[0053]通過具有以上的結(jié)構(gòu)，本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的制造方法能夠起到(3)可以得到充分的總成品率的效果。
[0054](附圖標(biāo)記說明)
[0055]100:半導(dǎo)體存儲(chǔ)裝置；110:控制器封裝；111:下基板;112、125:焊料球；
[0056]113:電源IC ; 114:控制器；115:無源元件;120、121、122:存儲(chǔ)器封裝；
[0057]123 =NAND 型快閃存儲(chǔ)器；116、124:柱。
【權(quán)利要求】
1.一種半導(dǎo)體存儲(chǔ)裝置，包括: 在背面具有BGA端子的控制器封裝；以及 分別具有多個(gè)半導(dǎo)體存儲(chǔ)元件并搭載在所述控制器封裝上的一個(gè)或多個(gè)存儲(chǔ)器封裝， 其特征在于: (A)所述控制器封裝包括: 在背面具有所述BGA端子的基板； 搭載在所述下基板上的、供給多個(gè)電源的電源IC ;以及 控制器，其搭載在所述下基板上，利用由所述電源IC供給的多個(gè)電源而動(dòng)作，經(jīng)由所述BGA端子提供與外部系統(tǒng)的接口，并且控制針對所述半導(dǎo)體存儲(chǔ)元件的讀出以及寫入動(dòng)作， 其中，用于搭載所述一個(gè)或多個(gè)存儲(chǔ)器封裝的、與所述控制器連接的存儲(chǔ)器端子圖案形成在上表面上， (B)所述存儲(chǔ)器封裝與所述存儲(chǔ)器端子圖案電連接而安裝。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于， 所述控制器包括提供所述外部系統(tǒng)的接口的外部接口單元以及控制所述讀出和寫入動(dòng)作的核單元，從所述電源IC向所述外部接口單元供給第一電源電壓，從所述電源IC向所述核單元供給第二電源電壓。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器，其特征在于， 所述控制器還具有提供與所述半導(dǎo)體存儲(chǔ)元件的接口的存儲(chǔ)器接口單元，所述半導(dǎo)體存儲(chǔ)元件具有提供與所述控制器的接口的控制器接口單元以及提供信息的存儲(chǔ)的存儲(chǔ)器核單元，從所述電源IC向所述存儲(chǔ)器接口單元和所述控制器接口單元供給第三電源電壓。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其特征在于， 所述BGA端子由以規(guī)定的圖案配置的多個(gè)端子形成，所述多個(gè)端子的一部分用于與外部系統(tǒng)的接口或電源的供給，另一部分是既不用作與外部系統(tǒng)的接口也不用作電源的虛設(shè)端子。
5.一種半導(dǎo)體存儲(chǔ)裝置的制造方法，其中， 所述半導(dǎo)體存儲(chǔ)裝置包括:在背面具有BGA端子的控制器封裝；以及分別具有多個(gè)半導(dǎo)體存儲(chǔ)元件并搭載在所述控制器封裝上的一個(gè)或多個(gè)存儲(chǔ)器封裝， 所述控制器封裝包括: 在背面具有所述BGA端子的基板； 搭載在所述下基板上的供給多個(gè)電源的電源IC ;以及 控制器，其搭載在所述下基板上，并利用由所述電源IC供給的多個(gè)電源而動(dòng)作，經(jīng)由所述BGA端子提供與外部系統(tǒng)的接口，并且控制針對所述半導(dǎo)體存儲(chǔ)元件的讀出以及寫入動(dòng)作， 用于搭載所述一個(gè)或多個(gè)存儲(chǔ)器封裝的、與所述控制器連接的存儲(chǔ)器端子圖案形成在上表面上， 所述半導(dǎo)體存儲(chǔ)裝置的制造方法的特征在于: 將通過第一測試挑選為合格品的所述控制器封裝與通過第二測試挑選為合格品的所述一個(gè)或多個(gè)存儲(chǔ)器封裝層疊，來連接所述存儲(chǔ)器端子圖案與所述一個(gè)或多個(gè)存儲(chǔ)器封裝。
【文檔編號】H01L25/065GK103730457SQ201310451470
【公開日】2014年4月16日 申請日期:2013年9月27日 優(yōu)先權(quán)日:2012年10月15日
【發(fā)明者】板倉悟, 勝又章夫, 梅木昭宏, 白石靖, 阿部純一郎 申請人:株式會(huì)社吉帝偉士