三維半導(dǎo)體存儲裝置及其制造方法
【專利摘要】提供了一種三維（3D）半導(dǎo)體存儲裝置和一種制造該三維半導(dǎo)體存儲裝置的方法，所述裝置包括：絕緣層，堆疊在基板上；水平結(jié)構(gòu)，位于絕緣層之間，水平結(jié)構(gòu)分別包括柵電極；豎直結(jié)構(gòu)，貫穿絕緣層和水平結(jié)構(gòu)，豎直結(jié)構(gòu)分別包括半導(dǎo)體柱；以及外延圖案，每個外延圖案位于基板和每個豎直結(jié)構(gòu)之間，其中，外延圖案的最小寬度小于豎直結(jié)構(gòu)中的相對應(yīng)的豎直結(jié)構(gòu)的寬度。
【專利說明】三維半導(dǎo)體存儲裝置及其制造方法
[0001]于2012年9月11日在韓國知識產(chǎn)權(quán)局提交的題為“Three-DimensionalSemiconductor Memory Device and Method For Fabricating the Same” 的 第10-2012-0100516號韓國專利申請、于2013年2月6日在韓國知識產(chǎn)權(quán)局提交的題為“Three-Dimensional Semiconductor Memory Device and Method For Fabricatingthe Same”的第10-2013-0013509號韓國專利申請以及于2013年2月6日在韓國知識產(chǎn)權(quán)局提交的題為 “Three-Dimensional Semiconductor Memory Device and Method ForFabricating the Same”的第10-2013-0013510號韓國專利申請通過引用被全部包含于此。
【技術(shù)領(lǐng)域】
[0002]實(shí)施例涉及包括豎直堆疊的存儲單元的三維半導(dǎo)體存儲裝置和制造該三維半導(dǎo)體存儲裝置的方法。
【背景技術(shù)】
[0003]半導(dǎo)體裝置可以變得更高度集成來滿足客戶的需求(例如，高性能且低成本)。半導(dǎo)體存儲裝置的集成密度會直接影響半導(dǎo)體存儲裝置的成本。因此，高度集成的半導(dǎo)體存儲裝置會是所期望的。傳統(tǒng)的二維(2D)或平面的半導(dǎo)體存儲裝置的集成密度可能主要受到單位存儲單元占據(jù)的平面區(qū)域的影響。因此，集成密度會受到精細(xì)圖案形成技術(shù)的水平的影響。然而，圖案精細(xì)度可能因設(shè)備成本高和/或半導(dǎo)體制造工藝的難度而受到限制。

【發(fā)明內(nèi)容】

[0004]實(shí)施例涉及一種包括豎直堆疊的存儲元件的三維半導(dǎo)體存儲裝置和一種制造該三維半導(dǎo)體存儲裝置的方法。
[0005]實(shí)施例還可以通過提供三維(3D)半導(dǎo)體存儲裝置來實(shí)現(xiàn)，所述三維(3D)半導(dǎo)體存儲裝置包括:絕緣層，堆疊在基板上；水平結(jié)構(gòu)，位于絕緣層之間，水平結(jié)構(gòu)分別包括柵電極；豎直結(jié)構(gòu)，貫穿絕緣層和水平結(jié)構(gòu)，豎直結(jié)構(gòu)分別包括半導(dǎo)體柱；以及外延圖案，每個外延圖案位于基板和每個豎直結(jié)構(gòu)之間，其中，外延圖案的最小寬度小于豎直結(jié)構(gòu)中的相對應(yīng)的豎直結(jié)構(gòu)的寬度。
[0006]水平結(jié)構(gòu)中的最下方的水平結(jié)構(gòu)與外延圖案接觸；每個外延圖案具有凹進(jìn)側(cè)壁；以及最下方的水平結(jié)構(gòu)具有沿著每個外延圖案的凹進(jìn)側(cè)壁的凸部。
[0007]每個外延圖案具有橫向凹進(jìn)的側(cè)壁。
[0008]水平結(jié)構(gòu)中的最下方的水平結(jié)構(gòu)比水平結(jié)構(gòu)中的其他水平結(jié)構(gòu)厚；外延圖案的頂表面高于最下方的水平結(jié)構(gòu)的頂表面。
[0009]水平結(jié)構(gòu)的厚度彼此基本相等；外延圖案與最接近于基板的至少兩個豎直相鄰的水平結(jié)構(gòu)接觸。
[0010]每個水平結(jié)構(gòu)還包括位于每個柵電極和半導(dǎo)體柱之間的第一阻擋絕緣層和第二阻擋絕緣層；第一阻擋絕緣層和第二阻擋絕緣層均包括氧化硅層和氧化鋁層中的至少一種。
[0011]每個豎直結(jié)構(gòu)還包括保護(hù)層、電荷存儲層和隧道絕緣層；鄰近于豎直結(jié)構(gòu)的水平結(jié)構(gòu)與豎直結(jié)構(gòu)的每個電荷存儲層接觸。
[0012]實(shí)施例可以通過提供制造三維(3D)半導(dǎo)體存儲裝置的方法來實(shí)現(xiàn)，所述方法包括:形成包括交替地且重復(fù)地堆疊在基板上的絕緣層和犧牲層的成型堆疊結(jié)構(gòu)；形成貫穿成型堆疊結(jié)構(gòu)的通孔，通孔暴露基板；在每個通孔中形成外延層；在每個通孔中形成豎直結(jié)構(gòu)，使得豎直結(jié)構(gòu)包括半導(dǎo)體柱；使成型堆疊結(jié)構(gòu)圖案化以形成溝槽；去除被溝槽暴露的犧牲層以形成凹進(jìn)區(qū)域；蝕刻被凹進(jìn)區(qū)域中的至少最下方的凹進(jìn)區(qū)域暴露的外延層以形成具有凹進(jìn)側(cè)壁的外延圖案；以及在凹進(jìn)區(qū)域中分別形成水平結(jié)構(gòu)，使得每個水平結(jié)構(gòu)包括柵電極，其中，至少一個水平結(jié)構(gòu)與外延圖案接觸。
[0013]形成外延層的步驟包括:將被通孔暴露的基板用作種子來執(zhí)行選擇性外延生長工藝；其中，外延層的頂表面比水平結(jié)構(gòu)中的最下方的水平結(jié)構(gòu)的頂表面高。
[0014]形成豎直結(jié)構(gòu)的步驟包括:在每個通孔中順序地形成保護(hù)層、電荷存儲層和隧道絕緣層；在每個通孔中的隧道絕緣層上形成半導(dǎo)體柱。
[0015]所述方法還可以包括在形成凹進(jìn)區(qū)域之后選擇性地去除被凹進(jìn)區(qū)域暴露的保護(hù)層，以暴露電荷存儲層。
[0016]通過相同的蝕刻工藝同時執(zhí)行選擇性地去除保護(hù)層的步驟和蝕刻外延層的步驟。
[0017]犧牲層中的接觸外延層的一個犧牲層由相對于犧牲層中的其他犧牲層具有蝕刻選擇性的材料形成；通過相同的蝕刻工藝執(zhí)行去除犧牲層、選擇性地去除保護(hù)層和蝕刻外延層。
[0018]柵電極的分別鄰近于外延圖案的兩個凹進(jìn)側(cè)壁的部分之間的距離小于豎直結(jié)構(gòu)的寬度。
[0019]每個豎直結(jié)構(gòu)還包括電荷存儲層和隧道絕緣層；每個水平結(jié)構(gòu)還包括阻擋絕緣層。
[0020]實(shí)施例還可以通過提供三維(3D)半導(dǎo)體存儲裝置來實(shí)現(xiàn)，所述三維(3D)半導(dǎo)體存儲裝置包括:下結(jié)構(gòu)，包括下柵極圖案和貫穿下柵極圖案的下半導(dǎo)體圖案，下半導(dǎo)體圖案連接到基板；以及上結(jié)構(gòu)，包括堆疊在下結(jié)構(gòu)上的上柵極圖案、貫穿上柵極圖案的上半導(dǎo)體圖案以及位于上半導(dǎo)體圖案和上柵極圖案之間的豎直絕緣件，上半導(dǎo)體圖案連接到下半導(dǎo)體圖案，其中，下半導(dǎo)體圖案具有鄰近于下柵極圖案的凹進(jìn)區(qū)域，下半導(dǎo)體圖案的凹進(jìn)區(qū)域由相對于基板的頂表面傾斜的傾斜表面限定。
[0021]下半導(dǎo)體圖案的最小寬度小于上半導(dǎo)體圖案的下寬度。
[0022]下半導(dǎo)體圖案的最大寬度大于上半導(dǎo)體圖案的最大寬度。
[0023]下柵極圖案的豎直厚度小于下半導(dǎo)體圖案的最大寬度。
[0024]下結(jié)構(gòu)包括堆疊在基板上的多個下柵極圖案和位于下柵極圖案之間的絕緣層；下半導(dǎo)體圖案的鄰近于絕緣層的水平截面具有基本上圓形的形狀；以及下半導(dǎo)體圖案的在凹進(jìn)區(qū)域處的水平截面具有基本上四邊形的形狀。
[0025]下半導(dǎo)體圖案的最小寬度大約等于下半導(dǎo)體圖案的最大寬度與下柵極圖案的豎
直厚度之差。
[0026]下半導(dǎo)體圖案由硅形成；傾斜表面為硅的{111}晶面。[0027]下柵極圖案的水平寬度大于每個上柵極圖案的水平寬度。
[0028]3D半導(dǎo)體存儲裝置還可以包括位于下柵極圖案和下半導(dǎo)體圖案之間且位于豎直絕緣件和每個上柵極圖案之間的水平絕緣件，其中，在下柵極圖案和下半導(dǎo)體圖案之間的水平絕緣件延伸到下柵極圖案的頂表面和底表面上；以及在豎直絕緣件和每個上柵極圖案之間的水平絕緣件延伸到每個上柵極圖案的頂表面和底表面上。
[0029]實(shí)施例還可以通過提供制造三維(3D)半導(dǎo)體存儲裝置的方法來實(shí)現(xiàn)，所述方法包括:形成包括交替且重復(fù)地堆疊在基板上的犧牲層和絕緣層的多層結(jié)構(gòu)；形成貫穿多層結(jié)構(gòu)的開口，使得開口暴露基板；形成填充開口的下區(qū)域的下半導(dǎo)體層；在具有下半導(dǎo)體層的開口中形成豎直絕緣件和上半導(dǎo)體圖案；將多層結(jié)構(gòu)圖案化以形成暴露基板的溝槽，使得溝槽與開口分隔開；去除被溝槽暴露的犧牲層以形成柵極區(qū)域；選擇性地蝕刻被柵極區(qū)域中的至少最下方的柵極區(qū)域暴露的下半導(dǎo)體層，以形成具有由相對于基板的頂表面傾斜的傾斜表面限定的凹進(jìn)區(qū)域的下半導(dǎo)體圖案；以及分別在柵極區(qū)域中形成柵極圖案。
[0030]形成下半導(dǎo)體層的步驟包括將被開口暴露的基板用作種子來執(zhí)行選擇性外延生長工藝。
[0031]選擇性地蝕刻下半導(dǎo)體層的步驟包括利用包含鹵族元素的反應(yīng)氣體執(zhí)行氣相蝕刻工藝或化學(xué)干蝕刻工藝。
[0032]下半導(dǎo)體圖案的最大寬度大于上半導(dǎo)體圖案的最大寬度。
[0033]下半導(dǎo)體圖案的最小寬度小于上半導(dǎo)體圖案的下寬度。
[0034]實(shí)施例還可以通過提供三維(3D)半導(dǎo)體存儲裝置來實(shí)現(xiàn)，所述三維(3D)半導(dǎo)體存儲裝置包括:堆疊結(jié)構(gòu)，包括豎直堆疊在基板上的絕緣層和位于絕緣層之間的下柵極圖案；以及下半導(dǎo)體圖案，貫穿下柵極圖案并連接到基板，下半導(dǎo)體圖案具有由相對于基板的頂表面傾斜的傾斜表面限定的凹進(jìn)區(qū)域，凹進(jìn)區(qū)域鄰近于下柵極圖案，其中，凹進(jìn)區(qū)域的沿垂直于基板的頂表面的最大寬度小于鄰近的絕緣層之間的豎直距離。
[0035]相鄰的絕緣層之間的豎直距離小于下半導(dǎo)體圖案的最大寬度。
[0036]下半導(dǎo)體圖案的鄰近于每個絕緣層的水平截面具有基本上圓形的形狀；下半導(dǎo)體圖案的凹進(jìn)區(qū)域處的水平截面具有基本上四方形的形狀。
[0037]下半導(dǎo)體圖案由硅形成；傾斜表面為硅的{111}晶面。
[0038]所述3D半導(dǎo)體存儲裝置還可以包括位于下柵極圖案和下半導(dǎo)體圖案之間的水平絕緣件，水平絕緣件延伸到下柵極圖案的頂表面和底表面上。
[0039]所述3D半導(dǎo)體存儲裝置還可以包括:上柵極圖案，堆疊在下柵極圖案上；上半導(dǎo)體圖案，貫穿上柵極圖案并連接到下半導(dǎo)體圖案；以及豎直絕緣件，位于上半導(dǎo)體圖案和上柵極圖案之間。
[0040]下半導(dǎo)體圖案的最小寬度小于上半導(dǎo)體圖案的下寬度。
[0041]下半導(dǎo)體圖案的最大寬度大于上半導(dǎo)體圖案的最大寬度。
[0042]下柵極圖案的水平寬度大于每個上柵極圖案的水平寬度。
[0043]實(shí)施例還可以通過提供制造三維(3D)半導(dǎo)體存儲裝置的方法來實(shí)現(xiàn)，所述方法包括:形成包括連接到基板的下半導(dǎo)體層和堆疊在基板上的絕緣層的下結(jié)構(gòu)，使得絕緣層限定暴露下半導(dǎo)體層的側(cè)壁的一部分的下柵極區(qū)域；選擇性地蝕刻被下柵極區(qū)域暴露的下半導(dǎo)體層，以形成具有由相對于基板的頂表面傾斜的傾斜表面限定的凹進(jìn)區(qū)域；各向同性地蝕刻被下柵極區(qū)域暴露的絕緣層，以形成暴露下半導(dǎo)體圖案的垂直于基板的頂表面的側(cè)壁的一部分的放大的下柵極區(qū)域；以及在放大的下柵極區(qū)域中形成柵極圖案。
[0044]放大的下柵極區(qū)域的豎直高度小于下半導(dǎo)體圖案的最大寬度。
[0045]選擇性地蝕刻被下柵極區(qū)域暴露的下半導(dǎo)體層的步驟利用包含鹵族元素的反應(yīng)氣體執(zhí)行氣相蝕刻工藝或化學(xué)干蝕刻工藝。
[0046]所述方法還可以包括在形成下半導(dǎo)體圖案之前在下結(jié)構(gòu)上形成上結(jié)構(gòu)，其中，上結(jié)構(gòu)包括:上半導(dǎo)體圖案，豎直地連接到下半導(dǎo)體圖案；豎直絕緣件，圍繞上半導(dǎo)體圖案的外側(cè)壁；以及上絕緣層，豎直地堆疊在下結(jié)構(gòu)上并限定暴露豎直絕緣件的側(cè)壁的一部分的上柵極區(qū)域。
[0047]下半導(dǎo)體圖案的最大寬度大于上半導(dǎo)體圖案的最大寬度。
[0048]下半導(dǎo)體圖案的最小寬度小于上半導(dǎo)體圖案的下寬度。
【專利附圖】

【附圖說明】
[0049]通過參照附圖詳細(xì)地描述示例性實(shí)施例，特征對于本領(lǐng)域技術(shù)人員將變得清楚，在附圖中:
[0050]圖1示出了根據(jù)實(shí)施例的三維(3D)半導(dǎo)體存儲裝置的單元陣列的示意性電路圖；
[0051]圖2示出了示出根據(jù)實(shí)施例的3D半導(dǎo)體存儲裝置的透視圖；
[0052]圖3至圖14示出了根據(jù)實(shí)施例的用于制造3D半導(dǎo)體存儲裝置的方法中的階段的首丨J視圖;
[0053]圖15示出了根據(jù)對比實(shí)施例的3D半導(dǎo)體存儲裝置的剖視圖；
[0054]圖16示出了根據(jù)實(shí)施例的用于制造3D半導(dǎo)體存儲裝置的方法的修改示例的剖視圖；
[0055]圖17示出了根據(jù)實(shí)施例的用于制造3D半導(dǎo)體存儲裝置的方法的另一修改示例的首丨J視圖;
[0056]圖18示出了根據(jù)實(shí)施例的3D半導(dǎo)體存儲裝置的剖視圖；
[0057]圖19示出了圖18的部分‘A’的放大圖；
[0058]圖20示出了根據(jù)實(shí)施例的3D半導(dǎo)體存儲裝置的下半導(dǎo)體圖案的透視圖；
[0059]圖21示出了根據(jù)實(shí)施例的3D半導(dǎo)體存儲裝置的修改示例的透視圖；
[0060]圖22至圖30示出了根據(jù)實(shí)施例的用于制造3D半導(dǎo)體存儲裝置的方法中的階段的剖視圖；
[0061]圖31至圖35示出了根據(jù)實(shí)施例的用于制造3D半導(dǎo)體存儲裝置的方法中的階段的局部剖視圖；
[0062]圖36至圖38示出了根據(jù)實(shí)施例的用于制造3D半導(dǎo)體存儲裝置的方法中的階段的局部剖視圖；
[0063]圖39至圖42示出了根據(jù)實(shí)施例的3D半導(dǎo)體存儲裝置的局部剖視圖；
[0064]圖43至圖46示出了根據(jù)實(shí)施例的用于制造3D半導(dǎo)體存儲裝置的方法中的階段的局部剖視圖；
[0065]圖47至圖49示出了根據(jù)實(shí)施例的用于制造3D半導(dǎo)體存儲裝置的方法中的階段的局部剖視圖；[0066]圖50示出了包括根據(jù)實(shí)施例的3D半導(dǎo)體存儲裝置的電子系統(tǒng)的示例的示意性框圖；
[0067]圖51示出了包括根據(jù)實(shí)施例的3D半導(dǎo)體存儲裝置的存儲卡的示例的示意性框圖；
[0068]圖52示出了包括根據(jù)實(shí)施例的3D半導(dǎo)體存儲裝置的信息處理系統(tǒng)的示例的示意性框圖。
【具體實(shí)施方式】
[0069]現(xiàn)在將在下文中參照附圖更充分地描述實(shí)施例，在附圖中示出了示例性實(shí)施例。通過將參照附圖更詳細(xì)地描述的下面的示例性實(shí)施例，實(shí)施例的優(yōu)點(diǎn)和特征以及實(shí)現(xiàn)實(shí)施例的方法將變得清楚。然而，應(yīng)該注意到，實(shí)施例不限于下面的示例性實(shí)施例，而是可以以各種形式來實(shí)施。因此，提供示例性實(shí)施例僅為了公開該實(shí)施例，并使本領(lǐng)域技術(shù)人員了解實(shí)施例的范疇。在圖中，實(shí)施例不限于這里提供的具體示例，并且為了清晰起見可以夸大實(shí)施例。
[0070]這里使用的術(shù)語僅出于描述特定實(shí)施例的目的，并不意圖限制范圍。如這里使用的，除非上下文另外明確指明，否則單數(shù)術(shù)語“一個/種”、“所述”和“該”也意圖包括復(fù)數(shù)形式。如這里使用的，術(shù)語“和/或”包括一個或多個相關(guān)列出項(xiàng)的任意和所有組合。將理解的是，當(dāng)元件被稱為“連接”或“結(jié)合”到另一元件時，該元件可以直接連接到或結(jié)合到所述另一元件，或者可以存在中間元件。
[0071]類似地，將理解的是，當(dāng)諸如層、區(qū)域或基板的元件被稱為“在”另一元件“上”時，該元件可以直接在所述另一元件上，或者可以存在中間元件。相反，術(shù)語“直接”意味著不存在中間元件。進(jìn)一步將理解的是，當(dāng)這里使用術(shù)語“包括”或“包含”時，說明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或添加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組。
[0072]另外，將利用作為理想示例性視圖的剖視圖來描述【具體實(shí)施方式】中的實(shí)施例。因此，可以根據(jù)制造技術(shù)和/或容許誤差來修改示例性視圖的形狀。因此，實(shí)施例不限于示例性視圖中示出的具體形狀，而是可以包括可以根據(jù)制造工藝產(chǎn)生的其他形狀。附圖中例示的區(qū)域具有常規(guī)屬性，并用于示出元件的具體形狀。因此，這不應(yīng)被解釋為限制實(shí)施例的范圍。
[0073]還將理解的是，盡管這里可以使用術(shù)語第一、第二、第三等來描述各個元件，但是這些元件不應(yīng)受這些術(shù)語限制。這些術(shù)語僅用來將一個元件與另一元件區(qū)分開。因此，在不脫離實(shí)施例的教導(dǎo)的情況下，一些實(shí)施例中的第一元件可以稱為其他實(shí)施例中的第二元件。這里解釋并示出的示例性實(shí)施例可以包括它們的補(bǔ)充相對物。在整個說明書中，相同的標(biāo)號或相同的標(biāo)記表示相同的元件。
[0074]另外，這里參照作為理想化的示例性視圖的剖視圖和/或平面圖來描述示例性實(shí)施例。因此，預(yù)計將出現(xiàn)例如由制造技術(shù)和/或公差引起的視圖的形狀的變化。從而，示例性實(shí)施例不應(yīng)被解釋為在此示出的區(qū)域的形狀，而將包括例如由制造導(dǎo)致的形狀的變形。例如，示出為矩形的蝕刻區(qū)域可以通常具有圓形或曲線的特征。因此，附圖中示出的區(qū)域?qū)嵸|(zhì)上是示意性的，其形狀沒有意圖示出裝置的區(qū)域的實(shí)際形狀，并且沒有意圖限制示例實(shí)施例的范圍。
[0075]根據(jù)實(shí)施例的三維(3D)半導(dǎo)體存儲裝置可以包括例如單元陣列區(qū)域、外圍電路區(qū)域和連接區(qū)域。存儲單元、位線和字線可以設(shè)置在單元陣列區(qū)域中。可以提供位線和字線用于存儲單元的電連接。用于驅(qū)動存儲單元且用于感測存儲單元中的數(shù)據(jù)的外圍電路可以設(shè)置在外圍電路區(qū)域中。例如，字線驅(qū)動器、感測放大器、行譯碼器、列譯碼器以及控制電路可以設(shè)置在外圍電路區(qū)域中。連接區(qū)域可以設(shè)置在單元陣列區(qū)域和外圍電路區(qū)域之間。將位線和字線電連接到外圍電路的互連結(jié)構(gòu)可以設(shè)置在連接區(qū)域中。
[0076]圖1示出了根據(jù)實(shí)施例的三維(3D)半導(dǎo)體存儲裝置的單元陣列的示意性電路圖。
[0077]參照圖1，根據(jù)實(shí)施例的3D半導(dǎo)體存儲裝置的單元陣列可以包括共源極線CSL、位線BL以及位于共源極線CSL和位線BL之間的多個單元串CSTR。
[0078]位線BL可以二維排列。多個單元串CSTR可以并聯(lián)連接到每個位線BL。單元串CSTR可以共同地連接到共源極線CSL。例如，多個單元串CSTR可以位于共源極線CSL和位線BL之間。在實(shí)施例中，多個共源極線CSL可以二維排列?？梢韵蚨鄠€共源極線CSL施加恒定的電壓。可選擇地，多個共源極線CSL可以被彼此單獨(dú)地電控制。
[0079]每個單元串CSTR可以包括:接地選擇晶體管GST，連接到共源極線CSL ;串選擇晶體管SST，連接到位線BL ；以及多個存儲單元晶體管MCT，位于接地選擇晶體管GST和串選擇晶體管SST之間。接地選擇晶體管GST、多個存儲單元晶體管MCT以及串選擇晶體管SST在每個單元串CSTR中可以彼此串聯(lián)連接。
[0080]共源極線CSL可以共同連接到接地選擇晶體管GST的源極。接地選擇線GSL、多個字線WL0至WL3和串選擇線SSL (它們設(shè)置在共源極線CSL和位線BL之間)可以分別用作接地選擇晶體管GST的柵電極、存儲單元晶體管MCT的柵電極和串選擇晶體管SST的柵電極。每個存儲單元晶體管MCT可以包括存儲元件。
[0081]圖2示出了示出根據(jù)實(shí)施例的3D半導(dǎo)體存儲裝置的透視圖。
[0082]參照圖2，電極結(jié)構(gòu)115可以設(shè)置在基板100上。電極結(jié)構(gòu)115可以包括交替地并重復(fù)地堆疊在基板100上的絕緣層111a和111與水平結(jié)構(gòu)150a和150。絕緣層111a和111以及水平結(jié)構(gòu)150a和150可以沿第一方向延伸。絕緣層111a和111可以是例如氧化硅層。絕緣層111a和111中的最下方的絕緣層11 la可以比絕緣層111a和111中的其他絕緣層111薄。水平結(jié)構(gòu)150a和150中的每個可以包括第一阻擋絕緣層142、第二阻擋絕緣層143和柵電極145。電極結(jié)構(gòu)115可以包括沿與第一方向交叉的第二方向彼此面對的多個電極結(jié)構(gòu)115。第一方向和第二方向可以分別對應(yīng)于圖2的X軸方向和y軸方向。溝槽140可以限定在鄰近的電極結(jié)構(gòu)115之間。溝槽140可以沿第一方向延伸。共源極線CSL可以設(shè)置在被溝槽140暴露的基板100中。共源極線CSL可以是利用摻雜劑重?fù)诫s的摻雜劑區(qū)域。即使圖2中未示出，但是隔離絕緣層可以填充溝槽140。
[0083]豎直結(jié)構(gòu)130可以貫穿電極結(jié)構(gòu)115。在實(shí)施例中，豎直結(jié)構(gòu)130在平面圖中可以以矩陣形式沿著第一方向和第二方向布置。例如，當(dāng)從平面圖觀看時，貫穿每個電極結(jié)構(gòu)115的豎直結(jié)構(gòu)130可以沿著第一方向布置成線。在另一實(shí)施例中，當(dāng)從平面圖觀看時，貫穿每個電極結(jié)構(gòu)115的豎直結(jié)構(gòu)可以以Z字形形式沿著第一方向布置。每個豎直結(jié)構(gòu)130可以包括保護(hù)層124、電荷存儲層125、隧道絕緣層126以及半導(dǎo)體柱127。在實(shí)施例中，半導(dǎo)體柱127可以具有中空的管形狀。在這種情況下，填充層128可以填充半導(dǎo)體柱127的中空區(qū)域。漏極區(qū)域D可以設(shè)置在半導(dǎo)體柱127的上部分中，導(dǎo)電圖案129可以設(shè)置在漏極區(qū)域D上。導(dǎo)電圖案129可以連接到位線BL。位線BL可以沿著與水平結(jié)構(gòu)150a和150交叉的方向(例如，沿第二方向)延伸。在實(shí)施例中，沿第二方向布置的豎直結(jié)構(gòu)130可以連接到一個位線BL。
[0084]第一阻擋絕緣層142和第二阻擋絕緣層143 (在水平結(jié)構(gòu)150a和150中的每個中)與電荷存儲層125和隧道絕緣層126 (在每個豎直結(jié)構(gòu)130中)可以被定義為數(shù)據(jù)存儲元件。例如，數(shù)據(jù)存儲元件的一部分可以被包括在豎直結(jié)構(gòu)130中，數(shù)據(jù)存儲元件的剩余部分可以被包括在水平結(jié)構(gòu)150a或150中。根據(jù)實(shí)施例，數(shù)據(jù)存儲元件的電荷存儲層125和隧道絕緣層126可以被包括在豎直結(jié)構(gòu)130中，數(shù)據(jù)存儲元件的第一阻擋絕緣層142和第二阻擋絕緣層143可以被包括在水平結(jié)構(gòu)150a或150中。
[0085]外延圖案122可以設(shè)置在基板100和每個豎直結(jié)構(gòu)130之間。外延圖案122可以使豎直結(jié)構(gòu)130連接到基板100。外延圖案122可以與水平結(jié)構(gòu)的至少一個底層或至少一個水平面接觸。換言之，如通過前述描述并通過附圖本領(lǐng)域普通技術(shù)人員將清楚的是，如圖2中所示,外延圖案122可以與水平結(jié)構(gòu)150和水平結(jié)構(gòu)150a中的至少一個(例如，最下方的水平結(jié)構(gòu)150a)接觸。在另一實(shí)施例中，外延圖案122可以與多個(例如，兩層或兩個水平面)水平結(jié)構(gòu)接觸。換言之，如通過前述描述并通過附圖本領(lǐng)域普通技術(shù)人員將清楚的是，外延圖案122可以與水平結(jié)構(gòu)150和150a中的至少兩個接觸。下面將參照圖16對此進(jìn)行更詳細(xì)的描述。同時，如果如圖2中所示外延圖案122與最下方的水平結(jié)構(gòu)150a接觸，則最下方的水平結(jié)構(gòu)150a可以比其他水平結(jié)構(gòu)150厚。最下方的水平結(jié)構(gòu)150a (接觸外延圖案122)可以對應(yīng)于參照圖1描述的3D半導(dǎo)體存儲裝置中的單元陣列的接地選擇線GSL。水平結(jié)構(gòu)150 (接觸豎直結(jié)構(gòu)130)可以包括圖1中的多條字線WLO至WL3。
[0086]每個外延圖案122可以具有凹進(jìn)側(cè)壁122a。因此，最下方的水平結(jié)構(gòu)150a (接觸外延圖案122)可以沿著外延圖案122的凹進(jìn)側(cè)壁122a的輪廓設(shè)置。例如，最下方的水平結(jié)構(gòu)150a可以具有朝著外延圖案122的凹進(jìn)側(cè)壁122a的凸部。最下方的水平結(jié)構(gòu)150a的凸部可以填充由外延圖案122的凹進(jìn)側(cè)壁122a限定的凹進(jìn)區(qū)域。外延圖案122的最小寬度W2可以小于豎直結(jié)構(gòu)130的寬度W1。根據(jù)實(shí)施例，外延圖案122可以具有橫向凹進(jìn)的側(cè)壁122a。因此，在形成接觸外延圖案122的最下方的水平結(jié)構(gòu)150a的工藝中可以確保工藝余量(process margin)。結(jié)果,可以實(shí)現(xiàn)穩(wěn)定性得到改善的3D半導(dǎo)體存儲裝置。
[0087]在下文中，將參照附圖更詳細(xì)地描述根據(jù)實(shí)施例的3D半導(dǎo)體存儲裝置和制造該3D半導(dǎo)體存儲裝置的方法。
[0088]圖3至圖14示出了根據(jù)實(shí)施例的用于制造3D半導(dǎo)體存儲裝置的方法中的階段的首1J視圖。
[0089]參照圖3，可以在基板100上形成成型堆疊結(jié)構(gòu)110?；?00可以包括具有半導(dǎo)體性質(zhì)的材料、絕緣材料和被絕緣材料覆蓋的半導(dǎo)體或?qū)w中的至少一種。例如，基板100可以為硅片。在實(shí)施例中，可以向基板100中注入第一導(dǎo)電型的摻雜劑，以形成阱區(qū)(未示出)。
[0090]成型堆疊結(jié)構(gòu)110可以包括多個絕緣層Illa和111以及多個犧牲層112a和112。絕緣層111a、絕緣層111、犧牲層112a和犧牲層112可以交替地并重復(fù)地堆疊在基板100上。犧牲層112a和112可以由相對于絕緣層Illa和111具有蝕刻選擇性的材料形成。例如，當(dāng)利用預(yù)定的蝕刻方法(etch recipe)蝕刻犧牲層112a和112時，犧牲層112a和112的蝕刻速率可以比絕緣層111a和111的蝕刻速率大得多。因此，在犧牲層112a和112的蝕刻工藝過程中可以使絕緣層111a和111的蝕刻最小化。絕緣層111a和絕緣層111中的每個可以包括氧化硅層和氮化硅層中的至少一個。犧牲層112a和犧牲層112中的每個可以包括硅層、氧化硅層、碳化硅層和氮化硅層中的至少一個，并且與絕緣層111a和絕緣層111不同。在下文中，出于易于且便于解釋的目的，將氧化硅層的絕緣層111a和絕緣層111與氮化硅層的犧牲層112a和犧牲層112作為示例來描述。
[0091]在實(shí)施例中，犧牲層112a和犧牲層112中的至少一個犧牲層的厚度可以與犧牲層112a和犧牲層112中的另一犧牲層的厚度不同。例如，犧牲層112a和犧牲層112中的最下方的犧牲層112a可以比犧牲層112a和犧牲層112中的另一犧牲層112厚。最下方的犧牲層112a可以限定在其中將形成圖1中的接地選擇線GSL的區(qū)域。絕緣層111a和絕緣層111中的至少一個絕緣層可以具有與絕緣層111a和絕緣層111中的另一絕緣層的厚度不同的厚度。例如，絕緣層111a和絕緣層111中的最下方的絕緣層111a可以比另一絕緣層111薄。然而，實(shí)施例不限于此?？梢砸圆煌绞叫薷慕^緣層111a、111和犧牲層112a、112的厚度。此外，可以以不同方式修改構(gòu)成成型堆疊結(jié)構(gòu)110的層數(shù)?？梢酝ㄟ^例如化學(xué)氣相沉積(CVD)方法形成絕緣層111a、絕緣層111、犧牲層112a和犧牲層112。在另一實(shí)施例中，可以通過熱氧化工藝形成最下方的絕緣層111a。
[0092]參照圖4，可以形成通孔120以貫穿成型堆疊結(jié)構(gòu)110。通孔120可以暴露基板100。例如，可以各向異性地蝕刻絕緣層111a、絕緣層111、犧牲層112a和犧牲層112，直到基板100的頂表面被暴露，從而形成通孔120。接下來，可以在通孔120中形成圖2的外延圖案122和豎直結(jié)構(gòu)130。與圖2的豎直結(jié)構(gòu)130相似，在平面圖中通孔120可以以矩陣形式沿著第一方向和第二方向布置?？蛇x擇地，在平面圖中通孔120可以以Z字形形式沿著第一方向布置。第一方向和第二方向可以分別對應(yīng)于圖2的X軸方向和y軸方向。
[0093]參照圖5，可以形成外延層121以部分地填充每個通孔120?？梢詫⒈煌?21暴露的基板100用作種子(seed)通過選擇性外延生長(SEG)工藝形成外延層121。因此，如果基板100由單晶硅形成，則外延層121也可以由單晶硅形成。外延層121可以形成為覆蓋最下方的犧牲層112a的被通孔120暴露的側(cè)壁。例如，外延層121的頂表面可以設(shè)置在基本等于或高于最下方的犧牲層112a的頂表面的水平面的水平面處。在實(shí)施例中，外延層121的頂表面可以高于最下方的犧牲層112a的的頂表面并低于直接設(shè)置在最下方的犧牲層112a上的絕緣層111的頂表面(例如相對于基板100的表面)。
[0094]參照圖6，可以在外延層121上形成保護(hù)層124。保護(hù)層124可以包括例如氧化硅層。保護(hù)層124可以共形地形成在其中具有外延層121的通孔120中。保護(hù)層124可以保護(hù)在后面的工藝中形成的電荷存儲層125。例如，可以通過原子層沉積(ALD)工藝形成保護(hù)層124?？梢栽诒Ｗo(hù)層124上形成電荷存儲層125。電荷存儲層125可以包括具有導(dǎo)電納米粒子的電荷捕獲層和/或絕緣層。電荷捕獲層可以包括例如氮化硅層。然后，在電荷存儲層125上形成隧道絕緣層126。隧道絕緣層126可以是單層或包括多個薄層的多層。隧道絕緣層126可以包括例如氧化硅層?？梢酝ㄟ^例如ALD方法形成電荷存儲層125和隧道絕緣層126。
[0095]根據(jù)實(shí)施例，電荷存儲層125和隧道絕緣層126可以形成在通孔120中。因此，可以降低3D半導(dǎo)體存儲裝置的豎直尺度。
[0096]參照圖7，可以在每個通孔120中的隧道絕緣層126上形成半導(dǎo)體柱127。半導(dǎo)體柱127可以是單層或多層。在實(shí)施方式中，形成半導(dǎo)體柱127的步驟可以包括:在隧道絕緣層126上形成第一半導(dǎo)體層；以及各向異性地蝕刻第一半導(dǎo)體層以暴露外延層121。此時，在隧道絕緣層126的設(shè)置在通孔120的側(cè)壁上的側(cè)壁上可以剩余部分第一半導(dǎo)體層。接下來，可以在通孔120的第一半導(dǎo)體層上形成第二半導(dǎo)體層。因此，可以在通孔120中形成半導(dǎo)體柱127。第二半導(dǎo)體層可以與第一半導(dǎo)體層和外延層121的被暴露的部分接觸。外延層121的頂表面可以具有接觸半導(dǎo)體柱127的第一部分和沒有接觸半導(dǎo)體柱127的第二部分。在實(shí)施例中，外延層121的頂表面的第一部分可以與外延層121的頂表面的第二部分基本共面。在另一實(shí)施例中，如圖7中所示，外延層121的頂表面的第一部分可以低于外延層121的頂表面的第二部分(例如相對于基板100的表面)。例如，半導(dǎo)體柱127的底表面可以低于外延層121的頂表面的第二部分?？梢酝ㄟ^ALD工藝形成構(gòu)成半導(dǎo)體柱127的層。在實(shí)施例中，半導(dǎo)體柱127可以包括非晶硅。在這種情況下，可以執(zhí)行熱處理工藝以將半導(dǎo)體柱127的非晶硅轉(zhuǎn)變成多晶硅或單晶硅。在實(shí)施例中，半導(dǎo)體柱127的第二半導(dǎo)體層可以部分地填充通孔120，然后可以在第二半導(dǎo)體層上形成填充層128以填充通孔120。接下來，可以使填充層128和第二半導(dǎo)體層平坦化，直至最上方的絕緣層111被暴露。在另一實(shí)施例中，半導(dǎo)體柱127可以完全填充通孔120。在這種情況下，可以省略填充層128。
[0097]結(jié)果，可以在每個通孔120中形成豎直結(jié)構(gòu)130。豎直結(jié)構(gòu)130可以包括順序地形成在通孔120中的保護(hù)層124、電荷存儲層125、隧道絕緣層126、半導(dǎo)體柱127和填充層128。豎直結(jié)構(gòu)130可以通過外延層121連接到基板100。
[0098]參照圖8，半導(dǎo)體柱127的頂表面和填充層128可以凹進(jìn)成比最上方的絕緣層111的頂表面低。導(dǎo)電圖案129可以形成在每個通孔120中的半導(dǎo)體柱127和填充層128的凹進(jìn)的頂表面上。導(dǎo)電圖案129可以包括摻雜的多晶硅和/或金屬。可以將摻雜劑離子注入到導(dǎo)電圖案129和/或?qū)щ娭?27的上部中以形成漏極區(qū)域D。漏極區(qū)域D可以摻雜有N型摻雜劑。
[0099]溝槽140可以形成為將成型堆疊結(jié)構(gòu)110劃分成多個成型堆疊圖案。溝槽140可以形成在豎直結(jié)構(gòu)130之間?？梢允菇^緣層111a、絕緣層111、犧牲層112a和犧牲層112順序地圖案化，以形成暴露基板100的溝槽140。溝槽140可以沿著第一方向(S卩，圖2的x軸方向)延伸，以將成型堆疊結(jié)構(gòu)110劃分成多個成型堆疊圖案。成型堆疊圖案110可以沿著第二方向(即，圖2的y軸方向)彼此分隔開。
[0100]參照圖9，可以去除例如選擇性地或完全去除圖8的犧牲層112a和112 (被溝槽140暴露)，以形成凹進(jìn)區(qū)域141a和141。凹進(jìn)區(qū)域141a和141可以對應(yīng)于從其去除犧牲層112a和112的區(qū)域。凹進(jìn)區(qū)域141a和141可以被豎直結(jié)構(gòu)130、絕緣層111a和絕緣層111限定?？梢酝ㄟ^去除最下方的犧牲層112a來形成凹進(jìn)區(qū)域141a和141中的最下方的凹進(jìn)區(qū)域141a。最下方的凹進(jìn)區(qū)域141a可以暴露外延層121。在實(shí)施例中，如果犧牲層112a和112由氮化硅層或氮氧化硅層形成，則可以利用包括磷酸的蝕刻溶液去除犧牲層112a和112。其他凹進(jìn)區(qū)域141可以暴露保護(hù)層124。例如，保護(hù)層124可以保護(hù)電荷存儲層125免受用于去除犧牲層112a和112的蝕刻溶液影響。
[0101]然后，可以選擇性地去除保護(hù)層124 (例如，保護(hù)層124的被凹進(jìn)區(qū)域141暴露的部分)，以暴露電荷存儲層125的一部分?？梢岳孟鄬τ陔姾纱鎯?25具有蝕刻選擇性的蝕刻方法或蝕刻劑來選擇性地蝕刻保護(hù)層124。在實(shí)施例中，在保護(hù)層124的選擇性去除期間可以不蝕刻被最下方的凹進(jìn)區(qū)域141a暴露的外延層121。例如，如果保護(hù)層124由氧化硅層形成，且外延層121由硅形成，則可以利用選擇性蝕刻氧化硅層的蝕刻方法或蝕刻劑來去除保護(hù)層124。例如，可以由包括氫氟酸的蝕刻溶液去除保護(hù)層124。
[0102]參照圖10，可以選擇性地蝕刻圖9的被暴露的外延層121，以暴露具有凹進(jìn)側(cè)壁122a的外延層122?？梢圆糠值匚g刻外延層121的側(cè)壁(被最下方的凹進(jìn)區(qū)域141a暴露)，以形成外延圖案122?？梢酝ㄟ^相對于電荷存儲層125具有蝕刻選擇性的蝕刻工藝來蝕刻外延層121，使得在形成外延圖案122期間可以不蝕刻被暴露的電荷存儲層125。對外延層121執(zhí)行的蝕刻工藝可以包括濕蝕刻工藝或干蝕刻工藝。在實(shí)施例中，如果利用濕蝕刻工藝各向異性地蝕刻外延層121，則外延圖案122的凹進(jìn)側(cè)壁122a可以具有圓形形狀。因此，夕卜延圖案122的最小寬度W2可以小于豎直結(jié)構(gòu)130或通孔120的寬度Wl。
[0103]在另一實(shí)施例中，可以通過單個蝕刻工藝同時執(zhí)行圖9的去除保護(hù)層124的步驟和形成外延圖案122的步驟。例如，如果保護(hù)層124是氧化硅層，并且外延層121由硅形成，則可以利用同時蝕刻氧化硅層和硅的蝕刻方法或蝕刻劑執(zhí)行單個蝕刻工藝。因此，在選擇性去除保護(hù)層124期間或者在選擇性去除保護(hù)層124時可以形成具有凹進(jìn)側(cè)壁122a的外延圖案122。在這種情況下，單個蝕刻工藝的蝕刻方法或蝕刻劑相對于電荷存儲層125可以具有蝕刻選擇性，使得可以不蝕刻電荷存儲層125。例如，可以通過利用03HF、標(biāo)準(zhǔn)清洗I(standard cleaningl) (SCl)溶液或氨水的濕蝕刻工藝或者通過利用氣體的干蝕刻工藝蝕刻外延層121。
[0104]在另一實(shí)施例中，可以通過相同的蝕刻工藝同時執(zhí)行形成凹進(jìn)區(qū)域141a和141的步驟和形成外延圖案122的步驟。在這種情況下，最下方的犧牲層112a可以由相對于其他犧牲層112具有蝕刻選擇性的材料形成。換言之，接觸外延層121的犧牲層112a可以由與接觸豎直結(jié)構(gòu)130的其他犧牲層112的蝕刻速率不同的蝕刻速率的材料形成。例如，犧牲層112a和112可以包括氮化硅，最下方的犧牲層112a的氮濃度可以高于其他犧牲層112的氮濃度。例如，最下方的犧牲層112a可以包括富含氮的氮化硅，其他犧牲層112可以包括氮化硅。因此，當(dāng)通過去除犧牲層112a和112形成凹進(jìn)區(qū)域141a和141時，最下方的犧牲層112a的蝕刻速率可以大于其他犧牲層112的蝕刻速率，從而也可以蝕刻外延層121的側(cè)壁以形成外延圖案122。用于去除犧牲層112a和112的蝕刻工藝可以使用包括磷酸的蝕刻溶液。在這種情況下，被凹進(jìn)區(qū)域141暴露的保護(hù)層124也可以被蝕刻。結(jié)果，可以通過相同的蝕刻工藝同時執(zhí)行形成凹進(jìn)區(qū)域141a和141的步驟、選擇性地去除保護(hù)層124的步驟以及形成外延圖案122的步驟。
[0105]參照圖11，可以在凹進(jìn)區(qū)域141a和141的內(nèi)表面上順序地形成第一阻擋絕緣層142和第二阻擋絕緣層143。第一阻擋絕緣層142和第二阻擋絕緣層143可以共形地沿著凹進(jìn)區(qū)域141a、凹進(jìn)區(qū)域141和溝槽140的暴露的內(nèi)表面設(shè)置。例如，第一阻擋絕緣層142可以包括氧化硅層，第二阻擋絕緣層143可以包括氧化鋁層。然而，實(shí)施例不限于此。在實(shí)施例中，第一阻擋絕緣層142和第二阻擋絕緣層可以包括氧化硅層和氧化鋁層中的至少一種?？梢砸圆煌绞叫薷牡谝蛔钃踅^緣層142和第二阻擋絕緣層143的堆疊順序?？梢酝ㄟ^ALD方法形成第一阻擋絕緣層142和第二阻擋絕緣層143中的每個。在實(shí)施方式中，最下方的凹進(jìn)區(qū)域141a中的第一阻擋絕緣層142和第二阻擋絕緣層143可以共形地沉積在外延圖案122的凹進(jìn)側(cè)壁122a上。結(jié)果，接觸外延圖案122的第一阻擋絕緣層142和第二阻擋絕緣層143可以具有朝著外延圖案122的凸面形狀。
[0106]參照圖12，可以在第二阻擋絕緣層143上形成電極層144。電極層144可以形成在圖11的凹進(jìn)區(qū)域141a和141中以及圖11的溝槽140中。電極層144可以完全填充凹進(jìn)區(qū)域141a和141，可以部分地填充溝槽140。電極層144可以共形地沉積在溝槽140的內(nèi)表面上。電極層144可以包括摻雜的多晶硅層、金屬層(例如，鎢層)和/或金屬氮化物層中的至少一種。在實(shí)施例中，電極層144可以包括順序堆疊的屏障金屬層和主體金屬層。屏障金屬層可以包括過渡金屬(例如，鈦或鉭)和/或金屬氮化物(例如，氮化鈦、氮化鉭或氮化鶴)，王體金屬層可以包括鶴。
[0107]參照圖13，可以去除圖12的在圖11的凹進(jìn)區(qū)域141a和141外部的電極層144。因此，可以去除溝槽140中的電極層144。例如，可以通過各向異性的蝕刻工藝去除在凹進(jìn)區(qū)域141a和141的外部的電極層144。結(jié)果，可以在凹進(jìn)區(qū)域141a和凹進(jìn)區(qū)域141中分別共形地形成柵電極145a和柵電極145。如果電極層144包括屏障金屬層和主體金屬層，則可以去除溝槽140中的主體金屬層和屏障金屬層，以形成柵電極145a和145。在這種情況下，每個柵電極145a和145可以包括共形地設(shè)置在凹進(jìn)區(qū)域141a和141中的每個凹進(jìn)區(qū)域中的屏障金屬圖案和主體金屬圖案。形成柵電極145a和145，使得水平結(jié)構(gòu)150a和150形成在凹進(jìn)區(qū)域141a和141中。每個水平結(jié)構(gòu)150a可以包括第一阻擋絕緣層142、第二阻擋絕緣層143和柵電極145a，每個水平結(jié)構(gòu)150可以包括第一阻擋絕緣層142、第二阻擋絕緣層143和柵電極145。圖11中的最下方的凹進(jìn)區(qū)域141a中的最下方的水平結(jié)構(gòu)150a可以沿著外延圖案122的凹進(jìn)側(cè)壁122a形成，從而具有橫向凸面形狀。
[0108]接下來，可以將大劑量的摻雜劑離子注入到被溝槽140暴露的基板100中，以在基板100中形成摻雜劑區(qū)域。摻雜劑區(qū)域?qū)?yīng)于共源極線CSL。
[0109]參照圖14，可以形成隔離絕緣層155以填充圖13的溝槽140。隔離絕緣層155在平面圖中可以沿著溝槽140沿第一方向延伸。接下來，如圖2中所示，可以形成位線BL。沿著第二方向布置的豎直結(jié)構(gòu)130可以共同連接到一個位線BL。
[0110]根據(jù)本實(shí)施例的3D半導(dǎo)體存儲裝置可以包括位于基板100和每個豎直結(jié)構(gòu)130之間的外延圖案122。外延圖案122可以具有凹進(jìn)側(cè)壁122a。外延層122的最小寬度W2可以小于豎直結(jié)構(gòu)130的寬度W1。因此，接觸外延圖案122的最下方的水平結(jié)構(gòu)150a可以具有與外延圖案122的凹進(jìn)側(cè)壁122a互補(bǔ)的凸面形狀。結(jié)果，外延圖案122的中心與最下方的水平結(jié)構(gòu)150a的最下方的柵電極145a之間的水平距離可以基本等于或小于豎直結(jié)構(gòu)130的中心與每個其他柵電極145之間的水平距離。例如，分別設(shè)置在最下方的柵電極145a的在外延圖案122的兩側(cè)的部分之間的距離W3可以基本等于或小于豎直結(jié)構(gòu)130的寬度W1。最下方的柵電極145a可以具有外延圖案122穿過的電極孔。最下方的水平結(jié)構(gòu)150a的第一阻擋絕緣層142和第二阻擋絕緣層143可以設(shè)置在最下方的柵電極145a的電極孔的內(nèi)側(cè)壁與外延圖案122的凹進(jìn)側(cè)壁122a之間。最下方的柵電極145a的距離W3可以對應(yīng)于限定在最下方的柵電極145a中的電極孔的最小寬度。當(dāng)與對比實(shí)施例進(jìn)行比較時將對此進(jìn)行描述。
[0111]圖15示出了根據(jù)對比實(shí)施例的3D半導(dǎo)體存儲裝置的剖視圖。[0112]參照圖15，根據(jù)對比實(shí)施例，在最下方的柵電極145a的分別設(shè)置在外延圖案122g的兩側(cè)的部分之間的距離W4可以大于豎直結(jié)構(gòu)130的寬度W1。外延圖案122g可以由與保護(hù)層124的材料不同的材料形成。因此，在選擇性地去除保護(hù)層124以暴露電荷存儲層125的工藝中可以不蝕刻外延圖案122g。從而，最下方的柵電極145a的距離W4可以大于豎直結(jié)構(gòu)130的寬度W1。結(jié)果，最下方的柵電極145a的占據(jù)空間可以小于其他柵電極145的占據(jù)空間，從而在最下方的柵電極145a的沉積工藝中可能發(fā)生工藝誤差。然而，根據(jù)實(shí)施例的外延圖案122可以形成為具有如圖14中示出的凹進(jìn)側(cè)壁122a。因此，根據(jù)實(shí)施例的3D半導(dǎo)體存儲裝置可以展現(xiàn)改善的可靠性。
[0113]圖16示出了根據(jù)實(shí)施例的示出用于制造3D半導(dǎo)體存儲裝置的修改示例的剖視圖。在本修改示例中，將由相同的標(biāo)號或相同的參考標(biāo)記來表示參照圖1至圖14描述的相同的元件，并且可以省略或簡要地提及對相同元件的描述。
[0114]參照圖16，如參照圖2所描述的，可以將第一阻擋絕緣層142、第二阻擋絕緣層143、電荷存儲層125和隧道絕緣層126限定為3D半導(dǎo)體存儲裝置的數(shù)據(jù)存儲元件。豎直結(jié)構(gòu)130中可以包括數(shù)據(jù)存儲元件的一部分，水平結(jié)構(gòu)150中可以包括數(shù)據(jù)存儲元件的剩余部分。在本修改示例中，豎直結(jié)構(gòu)130中可以包括隧道絕緣層126，水平結(jié)構(gòu)150中可以包括電荷存儲層125、第一阻擋絕緣層142和第二阻擋絕緣層143。
[0115]為了實(shí)現(xiàn)此目的，可以在圖6的工藝中的通孔中形成保護(hù)層124和隧道絕緣層126，在圖11的工藝中的凹進(jìn)區(qū)域中順序地形成電荷存儲層125、第一阻擋絕緣層142和第二阻擋絕緣層143。根據(jù)本修改示例的用于制造3D半導(dǎo)體存儲裝置的其他工藝可以與上面描述的相應(yīng)工藝基本相同。
[0116]圖17示出了根據(jù)實(shí)施例的用于制造3D半導(dǎo)體存儲裝置的方法的另一修改示例的剖視圖。在本修改示例中，將由相同的標(biāo)號或相同的參考標(biāo)記來表示參照圖1至圖16描述的相同的元件，并且可以省略或簡要地提及對相同元件的描述。
[0117]參照圖17，根據(jù)本修改示例的外延圖案123可以與水平結(jié)構(gòu)中的兩個底層或兩個水平面(例如，最下方的水平結(jié)構(gòu)150a和第二最下方的水平結(jié)構(gòu)150a)接觸。例如，外延圖案123可以與水平結(jié)構(gòu)中的與基板100最近的兩個相鄰的水平結(jié)構(gòu)接觸。與圖2和圖14中示出的3D半導(dǎo)體存儲裝置不同，在本修改示例中，水平結(jié)構(gòu)150與水平結(jié)構(gòu)150a的厚度可以基本相等。如圖2、圖14和圖16的實(shí)施例中所描述的，外延圖案123可以具有凹進(jìn)側(cè)壁123a。因此，柵電極145a的分別與外延圖案123的兩個凹進(jìn)側(cè)壁123a相接觸的部分之間的距離W5可以基本等于或小于豎直結(jié)構(gòu)130的寬度W1。在本修改示例中，最下方的水平結(jié)構(gòu)150a和第二最下方的水平結(jié)構(gòu)150a可以對應(yīng)于圖1的接地選擇線GSL。根據(jù)本修改示例的3D半導(dǎo)體存儲裝置的制造方法可以與前述實(shí)施例的制造方法基本相同。
[0118]圖18示出了顯示出根據(jù)實(shí)施例的3D半導(dǎo)體存儲裝置的剖視圖。圖19示出了圖18的部分‘A’的放大圖。圖20示出了根據(jù)實(shí)施例的3D半導(dǎo)體存儲裝置的下半導(dǎo)體圖案的透視圖。
[0119]參照圖18，堆疊結(jié)構(gòu)可以設(shè)置在基板100上。堆疊結(jié)構(gòu)可以包括其間具有絕緣層112的下柵極圖案155L和上柵極圖案155U。
[0120]基板100可以由半導(dǎo)體材料形成。例如，基板100可以是娃基板、錯基板或娃錯基板?；?00可以包括摻雜有摻雜劑的共源極區(qū)域107。下絕緣層105可以形成在基板100和堆疊結(jié)構(gòu)之間。例如，下絕緣層105可以是通過熱氧化工藝形成的氧化硅層。可選擇地，下絕緣層105可以是通過沉積技術(shù)形成的氧化硅層。下絕緣層105可以比下絕緣層105上的絕緣層112薄。
[0121]在平面圖中，堆疊結(jié)構(gòu)可以具有沿一個方向延伸的直線形狀。多個溝道結(jié)構(gòu)VCS可以貫穿堆疊結(jié)構(gòu)并且可以電連接到基板100?？梢匝刂粋€方向?qū)⒇灤┒询B結(jié)構(gòu)的溝道結(jié)構(gòu)VCS按線布置?？蛇x擇地，溝道區(qū)域VCS可以在平面圖中沿著一個方向布置成Z字形形式,如圖21中所示。
[0122]根據(jù)實(shí)施例，堆疊結(jié)構(gòu)可以包括鄰近于下半導(dǎo)體圖案LSP的下柵極圖案155L和鄰近于上半導(dǎo)體圖案USP的上柵極圖案155U。在實(shí)施例中，下柵極圖案155L可以用作參照圖1描述的接地選擇晶體管GST的柵電極。例如，在3D半導(dǎo)體存儲裝置(例如，3D NAND閃速存儲裝置)中，下柵極圖案155L可以用作接地選擇晶體管GST的控制下半導(dǎo)體圖案LSP和形成在基板100中的摻雜劑區(qū)域(即，共源極區(qū)域107)之間的電連接的柵電極。上柵極圖案155U中的一些可以用作參照圖1描述的存儲單元晶體管MCT的柵電極。另外，設(shè)置在堆疊結(jié)構(gòu)中的最上方的層或最上方的水平面處的上柵極圖案155U可以用作參照圖1描述的串選擇晶體管SST的柵電極。例如，設(shè)置在堆疊結(jié)構(gòu)中的最上方的水平面處的上柵極圖案155U在3D閃速存儲裝置中可以用作串選擇晶體管SST的控制位線175與溝道結(jié)構(gòu)VCS之間的電連接的柵電極。
[0123]根據(jù)實(shí)施例，每個下柵極圖案155L的水平寬度可以比每個上柵極圖案155U的水平寬度大。每個下柵極圖案155L的豎直厚度可以基本等于每個上柵極圖案155U的豎直厚度?？蛇x擇地，每個下柵極圖案155L的豎直厚度可以大于每個上柵極圖案155U的豎直厚度。
[0124]根據(jù)實(shí)施例，貫穿堆疊結(jié)構(gòu)的每個溝道結(jié)構(gòu)VCS可以包括貫穿堆疊結(jié)構(gòu)的下部分的下半導(dǎo)體圖案LSP和貫穿堆疊結(jié)構(gòu)的上部分的上半導(dǎo)體圖案USP。上半導(dǎo)體圖案USP可以電連接到下半導(dǎo)體圖案LSP，下半導(dǎo)體圖案可以電連接到基板100。
[0125]根據(jù)實(shí)施例，上半導(dǎo)體圖案USP可以具有中空管形狀或中空通心粉形狀。在這種情況下，上半導(dǎo)體圖案USP的底端可以處于封閉狀態(tài)，上半導(dǎo)體圖案USP的內(nèi)部空間可以填充有填充絕緣圖案135。上半導(dǎo)體圖案USP的底表面可以低于下半導(dǎo)體圖案LSP的頂表面(例如相對于基板100的表面)。例如,上半導(dǎo)體圖案USP的底端可以插入在下半導(dǎo)體圖案LSP中。在實(shí)施方式中，下半導(dǎo)體圖案LSP的頂表面可以具有接觸上半導(dǎo)體圖案USP的底表面的第一部分和不接觸上半導(dǎo)體圖案USP的底表面的第二部分。下半導(dǎo)體圖案LSP的頂表面的第一部分(即，上半導(dǎo)體圖案USP的底表面)可以低于下半導(dǎo)體圖案LSP的頂表面的第二部分(例如相對于基板100的表面)。
[0126]上半導(dǎo)體圖案USP可以由半導(dǎo)體材料形成。例如，上半導(dǎo)體圖案USP可以包括硅、鍺或它們的任何組合。上半導(dǎo)體圖案USP可以摻雜有摻雜劑或者可以處于未摻雜狀態(tài)(SP，本征態(tài))。上半導(dǎo)體圖案USP可以具有單晶結(jié)構(gòu)、非晶結(jié)構(gòu)和/或多晶結(jié)構(gòu)的晶體結(jié)構(gòu)?？梢栽谏习雽?dǎo)體圖案USP上設(shè)置導(dǎo)電焊盤137。導(dǎo)電焊盤137可以是摻雜有摻雜劑的摻雜劑區(qū)域或者可以由導(dǎo)電材料形成。
[0127]例如，上半導(dǎo)體圖案USP可以包括第一半導(dǎo)體圖案131和第二半導(dǎo)體圖案133。第一半導(dǎo)體圖案131可以覆蓋堆疊結(jié)構(gòu)的內(nèi)側(cè)壁。第一半導(dǎo)體圖案131可以具有其頂端和底端敞開的管形狀(或通心粉形狀)。第一半導(dǎo)體圖案131可以與下半導(dǎo)體圖案LSP分隔開。例如，第一半導(dǎo)體圖案131可以不與下半導(dǎo)體圖案LSP接觸。第二半導(dǎo)體圖案133的底端可以具有其底端封閉的管形狀(或通心粉形狀)。第二半導(dǎo)體圖案133的內(nèi)部空間可以填充有填充絕緣圖案135。第二半導(dǎo)體圖案133可以與第一半導(dǎo)體圖案131的內(nèi)側(cè)壁和下半導(dǎo)體圖案LSP的頂表面接觸。例如，第二半導(dǎo)體圖案133可以使第一半導(dǎo)體圖案131電連接到下半導(dǎo)體圖案LSP。
[0128]第一半導(dǎo)體圖案131和第二半導(dǎo)體圖案133可以處于未摻雜狀態(tài)，或者可以利用與基板100的導(dǎo)電類型相同的摻雜劑來摻雜。第一半導(dǎo)體圖案131和第二半導(dǎo)體圖案133可以處于多晶狀態(tài)或單晶狀態(tài)。
[0129]下半導(dǎo)體圖案LSP可以用作參照圖1描述的接地選擇晶體管GST的溝道區(qū)域。下半導(dǎo)體圖案LSP可以由導(dǎo)電類型與基板100相同的半導(dǎo)體材料形成。在實(shí)施例中，下半導(dǎo)體圖案LSP可以是通過將基板100的半導(dǎo)體材料用作種子的外延技術(shù)或激光結(jié)晶技術(shù)中的一種形成的外延圖案。在這種情況下，下半導(dǎo)體圖案LSP可以具有晶粒尺寸比通過化學(xué)氣相沉積(CVD)技術(shù)形成的半導(dǎo)體材料的晶粒尺寸大的單晶結(jié)構(gòu)或多晶結(jié)構(gòu)。在另一實(shí)施例中，下半導(dǎo)體圖案LSP可以由具有多晶結(jié)構(gòu)的半導(dǎo)體材料(例如，多晶硅)形成。
[0130]根據(jù)實(shí)施例，下半導(dǎo)體圖案LSP的底表面可以低于基板100的頂表面。因此，下半導(dǎo)體圖案LSP的底端部分可以插入在基板100中。鄰近于下半導(dǎo)體圖案LSP的絕緣層112可以與下半導(dǎo)體圖案LSP的側(cè)壁直接接觸。下半導(dǎo)體圖案LSP的側(cè)壁可以具有凹進(jìn)區(qū)域146。凹進(jìn)區(qū)域146可以鄰近于下柵極圖案155L。凹進(jìn)區(qū)域146可以由相對于基板100的頂表面傾斜的傾斜表面146S限定。
[0131]例如，參照圖19和圖20，下半導(dǎo)體圖案LSP的最大寬度W2可以大于上半導(dǎo)體圖案USP的最大寬度(S卩，上寬度)W1。豎直相鄰的絕緣層112之間的距離T1可以小于下半導(dǎo)體圖案LSP的最大寬度W2。這里，下半導(dǎo)體圖案LSP的最小寬度(即，凹進(jìn)區(qū)域146處的寬度)W3可以小于上半導(dǎo)體圖案USP的上寬度W1?？梢愿鶕?jù)豎直相鄰的絕緣層112之間的距離T1和下半導(dǎo)體圖案LSP的最大寬度W2來確定下半導(dǎo)體圖案LSP的最小寬度W3。因此，可以減小絕緣層112之間的距離T1，和/或可以增大下半導(dǎo)體圖案LSP的最大寬度W2，從而確保獲得下半導(dǎo)體圖案LSP的最小寬度W3。在實(shí)施例中，下半導(dǎo)體圖案LSP的最小寬度W3可以對應(yīng)于或者大約等于下半導(dǎo)體圖案LSP的最大寬度W2與豎直相鄰的絕緣層112之間的距離T1之差(W3=W2-T1)。
[0132]根據(jù)實(shí)施例，由于彼此相鄰的傾斜表面146S，下半導(dǎo)體圖案LSP的凹進(jìn)區(qū)域146可以具有錐形的楔形形狀。在實(shí)施例中，如果下半導(dǎo)體圖案LSP由硅形成，則限定凹進(jìn)區(qū)域146的傾斜表面146S可以是硅的{111}晶面。下半導(dǎo)體圖案LSP的鄰近于絕緣層112的水平截面可以具有圓形形狀，下半導(dǎo)體圖案LSP的形成凹進(jìn)區(qū)域146處的水平截面可以具有四邊形形狀，其中，四邊形形狀的邊平行于彼此交叉的< 110 >方向。
[0133]再次參照圖18，可以在堆疊結(jié)構(gòu)和上半導(dǎo)體圖案USP之間設(shè)置豎直絕緣件121。豎直絕緣件121可以具有其頂端和底端敞開的管形狀(或通心粉形狀)。在實(shí)施例中，豎直絕緣件121可以與下半導(dǎo)體圖案LSP的頂表面接觸。
[0134]根據(jù)實(shí)施例，豎直絕緣件121可以包括閃速存儲裝置的存儲元件。例如，豎直絕緣件121可以包括閃速存儲裝置的電荷存儲層。例如，電荷存儲層可以包括捕獲絕緣層(trapinsulating layer)或包括導(dǎo)電納米點(diǎn)的絕緣層?？梢岳糜缮习雽?dǎo)體圖案USP和柵極圖案之間的電壓差導(dǎo)致的隧道效應(yīng)(Fowler-Nordheim，F(xiàn)N)改變存儲在豎直絕緣件121中的數(shù)據(jù)?？蛇x擇地，豎直絕緣件121可以包括能夠通過另一工作原理存儲數(shù)據(jù)的薄層。例如，豎直絕緣件121可以包括用于相變存儲元件的薄層或用于可變電阻存儲元件的薄層。
[0135]根據(jù)實(shí)施例，豎直絕緣件121可以包括順序地堆疊的電荷存儲層CTL和隧道絕緣層TIL。隧道絕緣層TIL可以與溝道結(jié)構(gòu)VCS (例如，上半導(dǎo)體圖案USP)直接接觸，電荷存儲層CTL可以設(shè)置在上柵極圖案155U和隧道絕緣層TIL之間。根據(jù)另一實(shí)施例，豎直絕緣件121可以包括順序地堆疊的阻擋絕緣層BIL、電荷存儲層CTL和隧道絕緣層，如圖39中所示。隧道絕緣層TIL可以與溝道結(jié)構(gòu)VCS (例如，上半導(dǎo)體圖案USP)直接接觸，電荷存儲層CTL可以設(shè)置在隧道絕緣層TIL和阻擋絕緣層BIL之間。
[0136]電荷存儲層CTL可以包括捕獲絕緣層和/或含導(dǎo)電納米點(diǎn)的絕緣層。例如，電荷存儲層CTL可以包括氮化硅層、氮氧化硅層、富含硅的氮化物層、納米晶硅層和層壓捕獲層中的至少一種。隧道絕緣層TIL可以包括能量帶隙比電荷存儲層CTL的能量帶隙大的至少一種材料。例如，隧道絕緣層TIL可以包括氧化硅層。阻擋絕緣層BIL可以包括能量帶隙大于電荷存儲層CTL的能量帶隙的至少一種材料。例如，阻擋絕緣層BIL可以包括氧化硅層。
[0137]同時，豎直絕緣件121還可以包括設(shè)置在上半導(dǎo)體圖案USP和每個絕緣層112之間的覆蓋層圖案CP，如圖19和圖39所示。覆蓋層圖案CP可以與絕緣層112直接接觸，并且可以通過上柵極圖案155U彼此豎直分離。在另一實(shí)施例中，覆蓋層CPL可以豎直延伸以設(shè)置在上半導(dǎo)體圖案USP和上柵極圖案155U之間，如圖35中所示。覆蓋層圖案CP (或覆蓋層CPL)可以包括相對于電荷存儲層CTL具有蝕刻選擇性且與絕緣層112不同的絕緣材料。在實(shí)施例中，覆蓋層圖案CP (或覆蓋層CPL)可以包括硅層、氧化硅層、多晶硅層、碳化硅層和氮化硅層中的至少一種，并且與絕緣層112不同。在另一實(shí)施例中，覆蓋層圖案CP(或覆蓋層CPL)可以包括諸如氧化鉭(Ta205)、氧化鈦(Ti02)、氧化鉿(HfO2)和/或氧化錯(ZrO2)的高k介電材料。
[0138]參照圖18和圖19，水平絕緣件151可以共形地覆蓋下柵極圖案155L和上柵極圖案155U的頂表面和底表面。水平絕緣件151的一部分可以在豎直絕緣件121和每個上柵極圖案155U之間延伸。水平絕緣件151的另一部分可以在下半導(dǎo)體圖案LSP和每個下柵極圖案155L之間延伸。水平絕緣件151可以包括單個薄層或多個薄層。在實(shí)施例中，水平絕緣件151可以包括電荷捕獲型閃速存儲元件的阻擋絕緣層，如圖19中所示。在另一實(shí)施例中，水平絕緣件151可以包括多個阻擋絕緣層BILI和BIL2，如圖38中所示。在另一實(shí)施例中，水平絕緣件151可以包括電荷捕獲型閃速存儲元件的電荷存儲層CTL和阻擋絕緣層BIL,如圖41中所示。
[0139]電極隔離圖案160可以填充堆疊結(jié)構(gòu)之間的空間。例如，電荷隔離圖案160可以設(shè)置在彼此水平相鄰的下柵極圖案155L之間和彼此水平相鄰的上柵極圖案155U之間。電極隔離圖案160可以由絕緣材料形成，并且可以覆蓋共源極區(qū)域107。另外，位線175可以橫穿堆疊結(jié)構(gòu)。位線175可以通過接觸插塞171連接到設(shè)置在上半導(dǎo)體圖案USP上的導(dǎo)電焊盤137。
[0140]圖22至圖30示出了根據(jù)實(shí)施例的用于制造3D半導(dǎo)體存儲裝置的方法中的階段的剖視圖。圖31至圖35示出了根據(jù)實(shí)施例的用于制造3D半導(dǎo)體存儲裝置的方法中的階段的局部剖視圖。
[0141]參照圖22，可以將犧牲層111和絕緣層112交替地且重復(fù)地堆疊在基板100上以形成多層結(jié)構(gòu)110。
[0142]基板100可以包括具有半導(dǎo)體性質(zhì)的材料、絕緣材料和被絕緣材料覆蓋的半導(dǎo)體或?qū)w中的至少一種。例如，基板100可以是硅基板、鍺基板或硅鍺基板。
[0143]犧牲層111可以由相對于絕緣層112具有蝕刻選擇性的材料形成。在實(shí)施例中，犧牲層111和絕緣層112在利用化學(xué)溶液的濕蝕刻工藝中可以相對于彼此具有高的蝕刻選擇性，但是在利用蝕刻氣體的干蝕刻工藝中可以相對于彼此具有低的蝕刻選擇性。
[0144]在實(shí)施例中，犧牲層111的厚度可以彼此基本相等。在另一實(shí)施例中，犧牲層111中最下方的犧牲層和最上方的犧牲層可以比犧牲層111中位于最下方的犧牲層和最上方的犧牲層之間的其他犧牲層厚。絕緣層112的厚度可以彼此基本相等?？蛇x擇地，至少一個絕緣層112的厚度可以與絕緣層112中的其他絕緣層的厚度不同。
[0145]可以利用熱化學(xué)氣相沉積(熱CVD)技術(shù)、等離子體增強(qiáng)CVD (ΡΕ-CVD)技術(shù)、物理CVD技術(shù)和/或原子層沉積(ALD)技術(shù)來沉積犧牲層111和絕緣層112。
[0146]在實(shí)施例中，犧牲層111和絕緣層112可以由絕緣材料形成，犧牲層111相對于絕緣層112可以具有蝕刻選擇性。例如，每個犧牲層111可以包括硅層、氧化硅層、碳化硅層、氮化硅層和氮氧化硅層中的至少一種。絕緣層112可以包括硅層、氧化硅層、碳化硅層、氮化硅層和氮氧化硅層中的至少一種。例如，絕緣層可以包括與犧牲層111的材料不同的材料。在實(shí)施例中，犧牲層111可以由氮化硅層形成，絕緣層112可以由氧化硅層形成。在另一實(shí)施例中，犧牲層111可以由導(dǎo)電材料形成，絕緣層112可以由絕緣材料形成。
[0147]可以在基板100和多層結(jié)構(gòu)110之間形成下絕緣層105。例如，下絕緣層105可以是通過熱氧化工藝形成的氧化硅層?？蛇x擇地，下絕緣層105可以是通過沉積技術(shù)形成的氧化硅層。下絕緣層105可以比形成在下絕緣層105上的犧牲層111和絕緣層112薄。
[0148]參照圖23，可以形成開口 115以貫穿多層結(jié)構(gòu)110。開口 115可以暴露基板100。
[0149]根據(jù)本實(shí)施例，開口 115可以形成為具有孔形狀。開口 115的深度可以是開口 115的寬度的五倍或更多倍。此外，在平面圖中可以將開口 115二維地布置在基板100的頂表面(即，x-y平面)上。例如，在平面圖中可以沿著X方向和y方向布置開口 115，并且開口 115可以彼此分隔開。在另一實(shí)施例中，如圖21中所示，可以以Z字形形式沿著y方向布置開口 115。在這種情況下，彼此相鄰的開口 115之間的距離可以等于或小于開口 115的寬度。
[0150]可以在多層結(jié)構(gòu)110上形成掩模圖案(未示出)，然后可以將掩模圖案(未示出)用作蝕刻掩模來各向異性地蝕刻多層結(jié)構(gòu)110，從而形成開口 115。在開口 115的各向異性蝕刻工藝期間可以過度蝕刻基板100的頂表面。因此，基板100的被開口 115暴露的部分可以凹進(jìn)預(yù)定的深度。在實(shí)施方式中，開口 115的下寬度通過各向異性蝕刻工藝可以比開口115的上寬度窄。
[0151]參照圖24，可以形成下半導(dǎo)體層117，以填充每個開口 115的下區(qū)域。
[0152]下半導(dǎo)體層117可以與設(shè)置在多層結(jié)構(gòu)110的下部分中的犧牲層111和絕緣層112直接接觸。下半導(dǎo)體層117可以覆蓋至少一個犧牲層111的側(cè)壁。下半導(dǎo)體層117的頂表面可以設(shè)置在彼此豎直相鄰的犧牲層111之間的水平面處。[0153]例如，可以將被每個開口 115暴露的基板100用作種子通過選擇性外延生長(SEG)來形成下半導(dǎo)體層117。因此，下半導(dǎo)體層117可以具有填充每個開口 115的下區(qū)域和基板100的蝕刻區(qū)域的柱狀。在這種情況下，下半導(dǎo)體層117可以具有比通過化學(xué)氣相沉積(CVD)技術(shù)形成的半導(dǎo)體層的晶粒尺寸大的晶粒尺寸的單晶結(jié)構(gòu)或多晶結(jié)構(gòu)。另一方面，下半導(dǎo)體層117可以由硅形成。然而，實(shí)施例不限于此。在其他實(shí)施例中，碳納米結(jié)構(gòu)、有機(jī)半導(dǎo)體材料和/或化合物半導(dǎo)體可以用于下半導(dǎo)體層117。在其他實(shí)施例中，下半導(dǎo)體層117可以由具有多晶結(jié)構(gòu)的半導(dǎo)體材料(例如，多晶硅)形成。
[0154]在實(shí)施例中，可以將具有〈100〉方向中的一個方向的單晶硅基板100用作種子通過SEG工藝形成下半導(dǎo)體層117。在這種情況下，下半導(dǎo)體層117的頂表面可以具有〈100〉方向。
[0155]此外，下半導(dǎo)體層117的導(dǎo)電類型可以與基板100的導(dǎo)電類型相同。在SEG工藝過程中可以利用摻雜劑對下半導(dǎo)體層117進(jìn)行原位摻雜。可選擇地，在形成下半導(dǎo)體層117之后，可以將摻雜劑離子注入到下半導(dǎo)體層117中。
[0156]參照圖25和31，可以在每個開口 115中形成豎直絕緣件121和第一半導(dǎo)體圖案131。豎直絕緣件121和第一半導(dǎo)體圖案131可以覆蓋開口 115的內(nèi)側(cè)壁，并且可以暴露下半導(dǎo)體層117的頂表面。
[0157]例如，可以順序地形成豎直絕緣層和第一半導(dǎo)體層，以覆蓋具有下半導(dǎo)體層117的開口 115的內(nèi)側(cè)壁。豎直絕緣層和第一半導(dǎo)體層可以部分填充開口 115。豎直絕緣層的沉積厚度和第一半導(dǎo)體層的沉積厚度之和可以小于開口 115的寬度的一半。因此，開口 115可以不被豎直絕緣層和第一半導(dǎo)體層完全填充。另外，豎直絕緣層可以覆蓋下半導(dǎo)體層117的被開口 115暴露的頂表面。豎直絕緣層可以包括多個薄層。可以通過PE-CVD技術(shù)、物理CVD技術(shù)和/或ALD技術(shù)沉積豎直絕緣層。
[0158]豎直絕緣層可以包括用作閃速存儲裝置的存儲元件。例如，電荷存儲層可以是捕獲絕緣層或包括導(dǎo)電納米點(diǎn)的絕緣層。可選擇地，豎直絕緣層可以包括用于相變存儲元件的薄層或用于可變電阻存儲元件的薄層。
[0159]在實(shí)施例中，如圖31中所示，豎直絕緣層可以包括順序地堆疊的覆蓋層CPL、電荷存儲層CTL和隧道絕緣層TIL。覆蓋層CPL可以覆蓋犧牲層111和絕緣層112的側(cè)壁以及下半導(dǎo)體層117的被開口暴露的頂表面。覆蓋層CPL可以由相對于犧牲層111和電荷存儲層CTL具有蝕刻選擇性的材料形成。例如，覆蓋層CPL可以由諸如氧化鉭(Ta2O5)層、氧化鈦(TiO2)層、氧化鉿(HfO2)層和/或氧化鋯(ZrO2)層的高k介電層形成。電荷存儲層CTL可以是捕獲絕緣層或者包括導(dǎo)電納米點(diǎn)的絕緣層。例如，電荷存儲層CTL可以包括氮化硅層、氮氧化硅層、富含硅的氮化物層、納米晶硅層和層壓捕獲層中的至少一種。隧道絕緣層TIL可以包括能量帶隙比電荷存儲層CTL的能量帶隙大的材料。例如，隧道絕緣層TIL可以包括氧化硅層。
[0160]第一半導(dǎo)體層可以共形地形成在豎直絕緣層上。在實(shí)施例中，可以通過ALD技術(shù)或CVD技術(shù)形成第一半導(dǎo)體層。例如，第一半導(dǎo)體層可以是多晶硅層、單晶硅層或非晶硅層。
[0161]在順序地形成豎直絕緣層和第一半導(dǎo)體層之后，可以各向異性地蝕刻下半導(dǎo)體層117的頂表面上的第一半導(dǎo)體層和豎直絕緣層，以暴露下半導(dǎo)體層117的頂表面。因此，可以在開口 115的內(nèi)側(cè)壁上形成豎直絕緣件121和第一半導(dǎo)體圖案131。例如，豎直絕緣件121和第一半導(dǎo)體圖案131中的每個可以具有頂端和低端開口的圓柱形形狀。此外，在第一半導(dǎo)體層和豎直絕緣層的各向異性蝕刻工藝期間可以通過過度蝕刻使下半導(dǎo)體層117的被第一半導(dǎo)體圖案131暴露的頂表面凹進(jìn)。
[0162]同時，在各向異性蝕刻工藝期間可以不蝕刻豎直絕緣層的在第一半導(dǎo)體圖案131下面的部分。在這種情況下，豎直絕緣件121可以具有設(shè)置在第一半導(dǎo)體圖案131的底表面和下半導(dǎo)體層117的頂表面之間的底部。
[0163]此外，通過對第一半導(dǎo)體層和豎直絕緣層執(zhí)行的各向異性蝕刻工藝可以暴露多層結(jié)構(gòu)110的頂表面。因此，豎直絕緣件121和第一半導(dǎo)體圖案131可以共形地形成在每個開口 115中。例如，開口 115中的豎直絕緣件121和第一半導(dǎo)體圖案131在平面圖中可以二維地布置。
[0164]另一方面，在形成豎直絕緣件121之后，可以根據(jù)圖42中所示的實(shí)施例去除豎直絕緣件121的底部。例如，可以各向同性地蝕刻豎直絕緣件121的底部(設(shè)置在第一半導(dǎo)體圖案131和下半導(dǎo)體層117之間)，以形成底切區(qū)域。因此，可以減小豎直絕緣件121的豎直長度，并且豎直絕緣件121可以與下半導(dǎo)體層117隔開，如圖42中所示。下切區(qū)域可以填充有在隨后工藝中形成的第二半導(dǎo)體圖案133。
[0165]參照圖26和圖32，可以在具有豎直絕緣件121和第一半導(dǎo)體圖案131的基板100上形成第二半導(dǎo)體圖案133和填充絕緣圖案135。
[0166]例如，可以順序地形成第二半導(dǎo)體層和填充絕緣層，以填充其中具有豎直絕緣件121和第一半導(dǎo)體圖案131的開口 115。接下來，可以使第二半導(dǎo)體層和填充絕緣層平面化，直至暴露多層結(jié)構(gòu)110的頂表面，從而形成第二半導(dǎo)體圖案133和填充絕緣圖案135。
[0167]第二半導(dǎo)體層可以共形地形成在開口 115中。第二半導(dǎo)體層可以使下半導(dǎo)體層117電連接到第一半導(dǎo)體圖案131?？梢酝ㄟ^ALD技術(shù)或CVD技術(shù)形成第二半導(dǎo)體層。第二半導(dǎo)體層可以是多晶硅層、單晶硅層或非晶硅層。
[0168]第二半導(dǎo)體圖案133在每個開口 115可以形成為管形狀、空心的圓柱形形狀或杯形狀。在另一實(shí)施例中，第二半導(dǎo)體圖案133可以形成為具有填充開口 115的柱形狀。
[0169]填充絕緣層135可以填充第二半導(dǎo)體圖案133形成在其中的開口 115。填充絕緣圖案135可以包括利用旋涂玻璃(S0G)技術(shù)形成的絕緣材料和氧化硅中的至少一種。
[0170]第一半導(dǎo)體圖案131和第二半導(dǎo)體圖案133可以構(gòu)成設(shè)置在下半導(dǎo)體層117的上半導(dǎo)體圖案USP。上半導(dǎo)體圖案USP形成在具有豎直絕緣件121的開口 115中。因此，上半導(dǎo)體圖案USP的最大寬度W1 (即，上寬度)可以小于下半導(dǎo)體層117的最大寬度W2。
[0171]參照圖27，可以將多層結(jié)構(gòu)110圖案化以在開口 115之間形成暴露基板100的溝槽 140。
[0172]例如，可以在多層結(jié)構(gòu)110上形成限定溝槽140的掩模圖案(未示出)，然后將掩模圖案用作蝕刻掩模來對多層結(jié)構(gòu)110進(jìn)行各向異性蝕刻，以形成溝槽140。
[0173]溝槽140可以與第一半導(dǎo)體圖案131和第二半導(dǎo)體圖案133分隔開，并且可以暴露犧牲層111和絕緣層112的側(cè)壁。每個溝槽140在平面圖中可以具有直線形狀或矩形形狀。溝槽140在剖視圖中可以暴露基板的例如頂表面的表面。在形成溝槽140之間可以過度蝕刻基板100的被溝槽140暴露的表面。此外，溝槽140可以通過各向異性蝕刻工藝根據(jù)與基板100的距離而具有彼此不同的寬度。
[0174]當(dāng)從平面圖觀看時，由于溝槽140的存在，多層結(jié)構(gòu)110可以具有沿一個方向延伸的直線形狀。多個上半導(dǎo)體圖案USP可以貫穿具有直線形狀的一個多層結(jié)構(gòu)110。
[0175]參照圖28和圖33，可以去除被溝槽140暴露的犧牲層111，以在絕緣層112之間形成下柵極區(qū)域145L和上柵極區(qū)域145U。
[0176]例如，可以利用相對于絕緣層112、豎直絕緣件121、下半導(dǎo)體層117和基板100具有蝕刻選擇性的蝕刻方法或蝕刻劑各向同性地蝕刻犧牲層111，從而形成下柵極區(qū)域145L和上柵極區(qū)域145U。此時，可以通過各向同性蝕刻工藝完全去除犧牲層111。例如，如果犧牲層111是氮化硅層，絕緣層112是氧化硅層，則可以利用包括磷酸的蝕刻溶液執(zhí)行用于去除犧牲層112的各向同性蝕刻工藝。
[0177]下柵極區(qū)域145L可以在絕緣層112之間從溝槽140水平地延伸，并且可以分別暴露下半導(dǎo)體層117的側(cè)壁的部分。上柵極區(qū)域145U可以在絕緣層112之間從溝槽140水平地延伸，并且可以分別暴露豎直絕緣件121的側(cè)壁的部分。例如，彼此豎直鄰近的絕緣層112和下半導(dǎo)體層117的側(cè)壁可以限定每個下柵極區(qū)域145L。彼此豎直鄰近的絕緣層112和豎直絕緣件121的側(cè)壁可以限定每個上柵極區(qū)域145U。此外，根據(jù)圖33中示出的實(shí)施例，覆蓋層CPL在用于形成上柵極區(qū)域145U的各向同性蝕刻工藝期間可以用作蝕刻停止層。因此，覆蓋層CPL可以有助于防止電荷存儲層CTL免受各向同性蝕刻工藝中使用的蝕刻溶液的損害。例如，上柵極區(qū)域145U可以暴露豎直絕緣件121的覆蓋層CPL。
[0178]在實(shí)施例中，下柵極區(qū)域145L和上柵極區(qū)域145U中的每個柵極區(qū)域的豎直高度可以小于下半導(dǎo)體層117的最大寬度。下柵極區(qū)域145L的豎直高度和上柵極區(qū)域145U的豎直高度可以分別基本等于犧牲層111的厚度。下柵極區(qū)域145L的豎直高度和上柵極區(qū)域145U的豎直高度可以彼此基本相等。在另一實(shí)施例中，下柵極區(qū)域145L的豎直高度可以大于上柵極區(qū)域145U的豎直高度。
[0179]參照圖29和圖34，可以使下半導(dǎo)體層117的被下柵極區(qū)域145L暴露的側(cè)壁凹進(jìn)，以形成具有凹進(jìn)區(qū)域146的下半導(dǎo)體圖案LSP。
[0180]在實(shí)施例中，在下半導(dǎo)體層117處形成凹進(jìn)區(qū)域146可以包括選擇性地蝕刻下半導(dǎo)體層117的被下柵極區(qū)域145L暴露的側(cè)壁。這里，用于形成凹進(jìn)區(qū)域146的蝕刻工藝可以使用具有根據(jù)半導(dǎo)體材料的晶向而變化的蝕刻速率的蝕刻方法或蝕刻劑。因此，相對于基板100的頂表面傾斜的傾斜表面146S可以限定凹進(jìn)區(qū)域146。由于傾斜表面146S,凹進(jìn)區(qū)域146可以具有錐形的楔形狀。在實(shí)施例中，限定凹進(jìn)區(qū)域146的傾斜表面146S可以是硅的{111}晶面。此外，下半導(dǎo)體圖案LSP的水平截面(形成在凹進(jìn)區(qū)域146處)可以具有四邊形形狀，其中，四邊形形狀的邊平行于彼此交叉的< 110 >方向，如圖20中所示。
[0181]例如，可以利用包括含鹵族的反應(yīng)氣體的蝕刻劑通過氣相蝕刻工藝或化學(xué)干蝕刻工藝形成凹進(jìn)區(qū)域146。含鹵素的反應(yīng)氣體可以包括HC1、C12、NF3、C1FJP F2中的至少一種。可選擇地，可以利用諸如有機(jī)堿蝕刻劑(例如，氫氧化四甲基銨(TMAH))或氫氧化銨(NH4OH)的蝕刻溶液通過濕各向異性蝕刻工藝形成凹進(jìn)區(qū)域146。
[0182]當(dāng)選擇性地蝕刻由硅形成的下半導(dǎo)體層117時，下半導(dǎo)體層117的蝕刻速率可以根據(jù)硅的晶面和晶向而變化。在實(shí)施例中，當(dāng)利用包含鹵素的反應(yīng)氣體蝕刻下半導(dǎo)體層117的暴露的側(cè)壁時，沿< 111 >方向的蝕刻速率可以比沿< 110 >方向的蝕刻速率大。在這種情況下，可以在{111}晶面停止蝕刻工藝。因此，可以暴露下半導(dǎo)體圖案LSP的{111}晶面。例如，凹進(jìn)區(qū)域146可以由{111}晶面限定并且可以由于具有{111}晶面的兩個傾斜表面146S而具有錐形的楔形狀。
[0183]在另一實(shí)施例中，當(dāng)利用氫氧化銨(ΝΗ40Η)各向同性地蝕刻由硅形成的下半導(dǎo)體層117時，下半導(dǎo)體層117的蝕刻速率在{111}晶面可以最小，下半導(dǎo)體層117的蝕刻速率在{100}晶面可以最大。因此，凹進(jìn)區(qū)域146的內(nèi)表面具有蝕刻速率在其處最小的{111}晶面。此外，凹進(jìn)區(qū)域146可以通過{111}晶面的兩個內(nèi)表面而具有錐形的楔形狀。
[0184]凹進(jìn)區(qū)域146的內(nèi)表面可能因蝕刻工藝而具有缺陷。因此，在形成凹進(jìn)區(qū)域146之后，可以執(zhí)行利用03和HF的清潔工藝，以去除凹進(jìn)區(qū)域146的內(nèi)表面的缺陷。
[0185]如上面所看到的，下半導(dǎo)體圖案LSP形成為具有凹進(jìn)區(qū)域146。因此，下半導(dǎo)體圖案LSP的最小寬度W3可以小于上半導(dǎo)體圖案USP的上寬度W1。在實(shí)施例中，凹進(jìn)區(qū)域146的深度(即，橫向深度)可以根據(jù)豎直相鄰的絕緣層112之間的距離T1(S卩，下柵極區(qū)域145L的高度T1)和下半導(dǎo)體圖案LSP的最大寬度W2來確定。例如，凹進(jìn)區(qū)域146的深度可以對應(yīng)于下柵極區(qū)域145L的高度T1的大約一半。例如，下半導(dǎo)體圖案LSP的最小寬度W3可以對應(yīng)于或等于下半導(dǎo)體圖案LSP的最大寬度W2與下柵極區(qū)域145L的高度T1之差。
[0186]參照圖30和圖35，可以形成水平絕緣層151以覆蓋下柵極區(qū)域145L和上柵極區(qū)域145U的內(nèi)表面，可以形成下柵極圖案155L和上柵極圖案155U以分別填充下柵極區(qū)域145L和上柵極區(qū)域145U的剩余空間。
[0187]例如，可以順序地形成水平絕緣層151和導(dǎo)電層，以覆蓋下柵極區(qū)域145L和上柵極區(qū)域145U的內(nèi)表面。然后，可以去除下柵極區(qū)域145L和上柵極區(qū)域145U的外側(cè)的導(dǎo)電層，以在下柵極區(qū)域145L和上柵極區(qū)域145U中分別共形地形成下柵極圖案155L和上柵極圖案155U。
[0188]在實(shí)施例中，水平絕緣層151可以在上柵極區(qū)域145U中與豎直絕緣件121直接接觸。在實(shí)施例中，如圖35中所示，水平絕緣層151可以與豎直絕緣件121的覆蓋層CPL直接接觸。水平絕緣層151可以在下柵極區(qū)域145L中與下半導(dǎo)體圖案LSP直接接觸。例如，水平絕緣層151可以在下柵極區(qū)域145L中共形地覆蓋下半導(dǎo)體圖案LSP的凹進(jìn)區(qū)域145。與豎直絕層類似，水平絕緣層151可以包括單一薄層或多個薄層。在實(shí)施例中，水平絕緣層151可以包括電荷捕獲型閃速存儲元件的阻擋絕緣層BIL。阻擋絕緣層BIL可以包括能量間隙比隧道絕緣層TIL的能量間隙小且比電荷存儲層CTL的能量間隙大的材料。例如，阻擋絕緣層BIL可以包括諸如氧化鋁層或氧化鉿層的高k介電層中的至少一個。
[0189]在實(shí)施例中，導(dǎo)電層可以填充下柵極區(qū)域145L和上柵極區(qū)域145U，并且可以共形地覆蓋溝槽140的內(nèi)表面。在這種情況下，可以各向同性地蝕刻溝槽140中的導(dǎo)電層，以形成下柵極圖案155L和上柵極圖案155U。在另一實(shí)施例中，導(dǎo)電圖案還可以填充溝槽140。在這種情況下，可以各向異性地蝕刻溝槽140內(nèi)的導(dǎo)電層以形成下柵極圖案155L和上柵極圖案155U。根據(jù)實(shí)施例，上柵極圖案155U可以分別形成在上柵極區(qū)域145U中，下柵極圖案155L可以分別形成在下柵極區(qū)域145L中。這里，下柵極圖案155L可以填充下半導(dǎo)體圖案LSP的凹進(jìn)區(qū)域146。因此，下柵極圖案155L可以分別具有朝著下半導(dǎo)體圖案LSP呈錐形的側(cè)壁。例如，下柵極圖案155L可以具有分別平行于傾斜表面146S的側(cè)壁。因此，下柵極圖案155L的水平寬度可以比上柵極圖案155U的水平寬度大。在實(shí)施例中，形成導(dǎo)電層的步驟可以包括順序地沉積屏障金屬層和金屬層。例如，屏障金屬層可以包括諸如氮化鈦層、氮化鉭層或氮化鎢層的金屬氮化物層。例如，金屬層可以包括諸如鎢、鋁、鈦、鉭、鈷或銅的金屬。
[0190]參照圖30，在形成下柵極圖案155L和上柵極圖案155U之后，可以在基板100中形成摻雜劑區(qū)域107。摻雜劑區(qū)域107可以通過離子注入工藝形成在溝槽140下面的基板100中。摻雜劑區(qū)域107可以具有與下半導(dǎo)體圖案LSP的導(dǎo)電類型不同的導(dǎo)電類型。摻雜劑區(qū)域107和基板100可以構(gòu)成PN結(jié)。另一方面，基板100的與下半導(dǎo)體圖案LSP接觸的部分可以具有與下半導(dǎo)體圖案LSP的導(dǎo)電類型相同的導(dǎo)電類型。在實(shí)施例中，摻雜劑區(qū)域107可以彼此連接以處于等勢狀態(tài)。在另一實(shí)施例中，摻雜劑區(qū)域107可以彼此電分離，從而具有彼此分別不同的電勢。在另一實(shí)施例中，可以將摻雜劑區(qū)域107分為多個源極組。每個源極組可以包括多個摻雜劑區(qū)域107。多個源極組可以彼此電分離，從而具有彼此分別不同的電勢。
[0191]再參照圖18，電極隔離圖案160可以形成在摻雜劑區(qū)域107上，以填充溝槽140。電極隔離圖案160可以包括氧化硅層、氮化硅層和氮氧化硅層中的至少一種。
[0192]此外，導(dǎo)電焊盤137可以形成為連接到每個上半導(dǎo)體圖案USP的第一半導(dǎo)體圖案131和第二半導(dǎo)體圖案133?？梢允沟谝话雽?dǎo)體圖案131和第二半導(dǎo)體圖案133的上部分凹進(jìn)，然后可以利用導(dǎo)電材料填充凹進(jìn)的空間以形成導(dǎo)電焊盤137。導(dǎo)電焊盤137可以摻雜有導(dǎo)電類型與位于導(dǎo)電焊盤137下面的第一半導(dǎo)體圖案131和第二半導(dǎo)體圖案133的導(dǎo)電類型不同的摻雜劑。因此，導(dǎo)電焊盤137和半導(dǎo)體圖案131和133可以構(gòu)成二極管。
[0193]接下來，可以形成接觸插塞171，以分別連接到導(dǎo)電焊盤137，然后可以使位線175形成為連接到接觸插塞171。位線175可以通過接觸插塞171電連接到第一半導(dǎo)體圖案131和第二半導(dǎo)體圖案133。位線175可以橫穿下柵極圖案155L、上柵極圖案155U和/或溝槽140。
[0194]圖36至圖38示出了根據(jù)實(shí)施例的用于制造3D半導(dǎo)體存儲裝置的方法中的階段的局部剖視圖。圖39至圖42示出了根據(jù)實(shí)施例的3D半導(dǎo)體存儲裝置的局部剖視圖。
[0195]在本實(shí)施例中，如參照圖34描述的，在絕緣層112之間形成下柵極區(qū)域145L和上柵極區(qū)域145U之后，下柵極區(qū)域145L和上柵極區(qū)域145U的水平寬度和高度可以增大。
[0196]例如，參照圖36，可以各向同性地蝕刻覆蓋層CPL和絕緣層112的被下柵極區(qū)域145L和上柵極區(qū)域145U暴露的部分，以形成放大的下柵極區(qū)域147L、放大的上柵極區(qū)域147U和覆蓋層圖案CP。放大的下柵極區(qū)域147L、放大的上柵極區(qū)域147U中的每個的豎直高度T2可以比下柵極區(qū)域145L和上柵極區(qū)域145U中的每個的豎直高度Tl大。這里，在形成覆蓋層圖案CP之前每個柵極區(qū)域的豎直高度Tl與在形成覆蓋層圖案CP之后每個柵極圖案的豎直高度T2之差可以是覆蓋層CPL的大約兩倍。
[0197]在實(shí)施例中，如果豎直絕緣件121包括覆蓋層CPL、電荷存儲層CTL和隧道絕緣層TIL，則在放大的下柵極區(qū)域147L和放大的上柵極區(qū)域147U的形成工藝中可以蝕刻部分覆蓋層CPL以暴露部分電荷存儲層CTL。因此，當(dāng)形成放大的上柵極區(qū)域147U時，可以在電荷存儲層CTL和絕緣層112之間形成覆蓋層圖案CP。
[0198]在另一實(shí)施例中，如果豎直絕緣件121包括覆蓋層CPL、阻擋絕緣層BIL、電荷存儲層CTL和隧道絕緣層TIL，則可以蝕刻部分覆蓋層CPL以形成暴露部分阻擋絕緣層BIL的放大的下柵極區(qū)域147L和放大的上柵極區(qū)域147U，如圖39中所示。在這種情況下，覆蓋層圖案CP可以分別形成在阻擋絕緣層BIL和絕緣層112之間。在另一實(shí)施例中，可以蝕刻覆蓋層CPL和阻擋絕緣層BIL，以暴露部分電荷存儲層CTL的放大的下柵極區(qū)域147L和放大的上柵極區(qū)域147U，如圖40中所示。在這種情況下，可以在電荷存儲層CTL和每個絕緣層112之間形成覆蓋層圖案CP和阻擋絕緣層圖案BIP。
[0199]參照圖37，在形成放大的下柵極區(qū)域147L和放大的上柵極區(qū)域147U之后，可以選擇性地蝕刻被放大的下柵極區(qū)域147L暴露的下半導(dǎo)體層117，以形成凹進(jìn)區(qū)域146。下半導(dǎo)體圖案LSP的具有凹進(jìn)區(qū)域146的最小寬度W4可以小于上半導(dǎo)體圖案USP的上寬度W1。如參照圖18所述的，可以利用蝕刻速率根據(jù)半導(dǎo)體材料的晶向而變化的蝕刻方法或蝕刻劑形成下半導(dǎo)體圖案LSP的凹進(jìn)區(qū)域146。因此，可以通過相對于基板100的頂表面傾斜的傾斜表面146S限定凹進(jìn)區(qū)域146。凹進(jìn)區(qū)域146因傾斜表面146S而可以具有錐形的楔形狀。在實(shí)施例中，限定凹進(jìn)區(qū)域146的傾斜表面146S可以是硅的{111}晶面。此外，下半導(dǎo)體圖案LSP的形成在凹進(jìn)區(qū)域146處的水平截面可以具有四邊形形狀，其中，四邊形形狀的邊平行于彼此交叉的< 110 >方向。
[0200]根據(jù)本實(shí)施例，放大的下柵極區(qū)域147L的豎直高度T2可以增大，使得下半導(dǎo)體圖案LSP的凹進(jìn)區(qū)域146的橫向深度可以增大。例如，圖37中的下半導(dǎo)體圖案LSP的最小寬度W4可以小于圖18中的下半導(dǎo)體圖案LSP的最小寬度W3。
[0201]在形成具有凹進(jìn)區(qū)域146的下半導(dǎo)體圖案LSP之后，可以形成水平絕緣層151、下柵極圖案155L和上柵極圖案155U，如參照圖14所述。形成水平絕緣層151的步驟可以包括在放大的下柵極區(qū)域147L和放大的上柵極區(qū)域147U中共形地沉積第一阻擋絕緣層BIL1和第二阻擋絕緣層BIL2，如圖46中所示。第一阻擋絕緣層BIL1和第二阻擋絕緣層BIL2可以分別由彼此不同的材料形成。第一阻擋絕緣層BIL1和第二阻擋絕緣層BIL2中的一個可以由能量帶隙小于隧道絕緣層TIL的能量帶隙且大于電荷存儲層CTL的能量帶隙的材料形成。在實(shí)施例中，第一阻擋絕緣層BIL1可以包括諸如氧化鋁層和氧化鉿層的高k介電層中的至少一種，第二阻擋絕緣層BIL2可以包括介電常數(shù)小于第一阻擋絕緣層BIL1的介電常數(shù)的材料。在另一實(shí)施例中，第二阻擋絕緣層BIL2可以包括至少一個高k介電層，第一阻擋絕緣層BIL1可以包括介電常數(shù)小于第二阻擋絕緣層BIL2的介電常數(shù)的材料。
[0202]根據(jù)圖18至圖42中示出的實(shí)施例，下半導(dǎo)體圖案(用作選擇晶體管的溝道)的最小寬度可以小于上半導(dǎo)體圖案(用作單元晶體管的溝道)的最小寬度。因此，可以減小或確保鄰近于下半導(dǎo)體圖案的下柵極圖案之間的余量。
[0203]可以蝕刻下半導(dǎo)體圖案的側(cè)壁的一部分，使得下半導(dǎo)體圖案的寬度變得小于上半導(dǎo)體圖案的寬度。此時，可以使用具有根據(jù)硅的晶面和晶向變化的蝕刻速率的蝕刻方法和蝕刻劑。因此，可以自動地控制用于減小下半導(dǎo)體圖案的寬度的蝕刻工藝，而無需監(jiān)視下半導(dǎo)體圖案的寬度。例如，當(dāng)蝕刻下半導(dǎo)體圖案時，可以將硅的特定晶面用作蝕刻停止面。
[0204]在下文中，將參照圖22至圖30和圖43至圖49來描述根據(jù)實(shí)施例的用于制造3D半導(dǎo)體存儲裝置的方法。
[0205]圖43至圖46示出了根據(jù)實(shí)施例的用于制造3D半導(dǎo)體存儲裝置的方法中的階段的局部剖視圖。
[0206]在本實(shí)施例中，可以使多層結(jié)構(gòu)110圖案化，以形成如圖27中所示的暴露基板100的溝槽140，然后可以去除被溝槽140暴露的犧牲層111，以形成在絕緣層112之間的下柵極區(qū)域145L和上柵極區(qū)域145U，如圖28和圖43中所示。
[0207]例如，可以利用相對于絕緣層112、豎直絕緣件121、下半導(dǎo)體層117和基板100具有蝕刻選擇性的蝕刻方法或蝕刻劑來各向同性地蝕刻犧牲層111，從而形成下柵極區(qū)域145L和上柵極區(qū)域145U。此時，可以通過各向同性的蝕刻工藝完全去除犧牲層111。例如，如果犧牲層111是氮化硅層，絕緣層112是氧化硅層，則可以利用包括磷酸的蝕刻溶液執(zhí)行各向同性的蝕刻工藝。
[0208]下柵極區(qū)域145L可以分別在絕緣層112之間從溝槽140水平地延伸，并可以分別暴露下半導(dǎo)體圖案117的側(cè)壁的一部分。上柵極區(qū)域145U可以分別在絕緣層112之間從溝槽140水平地延伸，并可以分別暴露豎直絕緣件121的側(cè)壁的一部分。例如，每個下柵極區(qū)域145L可以被豎直相鄰的絕緣層112和下半導(dǎo)體層117的側(cè)壁限定。每個上柵極區(qū)域145U可以被豎直相鄰的絕緣層112和豎直絕緣件121的側(cè)壁限定。此外，根據(jù)圖43中示出的實(shí)施例，在用于形成上柵極區(qū)域145U的各向同性蝕刻工藝期間可以將覆蓋層CPL用作蝕刻停止層。因此，覆蓋層CPL可以有助于防止電荷存儲層CTL被在各向同性蝕刻工藝中使用的蝕刻溶液損害。例如，上柵極區(qū)域145U可以暴露豎直絕緣件121的覆蓋層CPL。
[0209]在實(shí)施例中，下柵極區(qū)域145L和上柵極區(qū)域145U中的每個的豎直高度可以小于下半導(dǎo)體層117的最大寬度，如圖43中所示。下柵極區(qū)域145L的豎直高度和上柵極區(qū)域145U的豎直高度可以分別基本等于犧牲層111的厚度。下柵極區(qū)域145L的豎直高度和上柵極區(qū)域145U的豎直高度可以基本彼此相等。在另一實(shí)施例中，下柵極區(qū)域145L的豎直高度可以大于上柵極區(qū)域145U的豎直高度。
[0210]參照圖29和圖44，可以使下半導(dǎo)體層117的被下柵極區(qū)域145S暴露的側(cè)壁凹進(jìn)，以形成具有凹進(jìn)區(qū)域146的下半導(dǎo)體圖案LSP。
[0211]在實(shí)施例中，在下半導(dǎo)體層117處形成凹進(jìn)區(qū)域146的步驟可以包括選擇性地蝕刻下半導(dǎo)體層117的被下柵極區(qū)域145L暴露的側(cè)壁。這里，用于形成凹進(jìn)區(qū)域146的蝕刻工藝可以利用蝕刻速率根據(jù)半導(dǎo)體材料的晶向變化的蝕刻方法或蝕刻劑。因此，凹進(jìn)區(qū)域146可以被相對于基板100的頂表面傾斜的傾斜表面146S限定。凹進(jìn)區(qū)域146因傾斜表面146S可以具有錐形的楔形狀。在實(shí)施例中，限定凹進(jìn)區(qū)域146的傾斜表面146S可以是硅的{111}晶面。此外，下半導(dǎo)體圖案LSP的形成在凹進(jìn)區(qū)域146處的水平截面可以具有四邊形形狀，其中，四邊形形狀的邊平行于彼此交叉的〈110〉方向，如圖20中所示。
[0212]例如，可以通過利用包括包含鹵素的反應(yīng)氣體的氣相蝕刻工藝或化學(xué)干蝕刻工藝形成凹進(jìn)區(qū)域146。包含鹵素的反應(yīng)氣體可以包括此1、(:12、即3、(:1&和&中的至少一種?？蛇x擇地，可以通過利用諸如有機(jī)堿蝕刻劑(氫氧化四甲基銨(TMAH))或氫氧化銨(NH4OH)的蝕刻溶液的濕各向異性蝕刻工藝形成凹進(jìn)區(qū)域146。
[0213]當(dāng)選擇性地蝕刻由硅形成的下半導(dǎo)體層117時，下半導(dǎo)體層117的蝕刻速率可以根據(jù)硅的晶面和晶向而變化。在實(shí)施例中，當(dāng)利用包含鹵素的反應(yīng)氣體蝕刻下半導(dǎo)體層117的被暴露的側(cè)壁時，沿< 111 >方向的蝕刻速率可以大于沿< 110 >方向的蝕刻速率。在這種情況下，蝕刻工藝可以在{111}晶面停止。因此，可以暴露下半導(dǎo)體圖案LSP的{111}晶面。例如，凹進(jìn)區(qū)域146可以被{111}晶面限定并且可以由于具有{111}晶面的兩個傾斜表面146S而具有錐形的楔形狀。[0214]在另一實(shí)施例中，當(dāng)利用氫氧化銨(ΝΗ40Η)各向同性蝕刻由硅形成的下半導(dǎo)體層117時，下半導(dǎo)體層117的蝕刻速率可以在{111}晶面最小，下半導(dǎo)體層117的蝕刻速率可以在{100}晶面最大。因此，凹進(jìn)區(qū)域146的內(nèi)表面在蝕刻速率最小處可以具有{111}晶面。此外，凹進(jìn)區(qū)域146可以由于{111}晶面的兩個內(nèi)表面而具有錐形的楔形狀。
[0215]凹進(jìn)區(qū)域146的內(nèi)表面可能因蝕刻工藝而具有缺陷。因此，在形成凹進(jìn)區(qū)域146之后，可以執(zhí)行利用03和HF的清潔工藝，以去除凹進(jìn)區(qū)域146的內(nèi)表面的缺陷。
[0216]如上所述，下半導(dǎo)體圖案LSP可以形成為具有凹進(jìn)區(qū)域146。因此，下半導(dǎo)體圖案LSP的最小寬度可以小于上半導(dǎo)體圖案USP的上寬度和下寬度。在實(shí)施例中，凹進(jìn)區(qū)域146的沿著與基板100的頂表面平行的方向的深度(即，橫向深度)可以根據(jù)下柵極區(qū)域145L的豎直高度和下半導(dǎo)體圖案LSP的最大寬度來確定。例如，凹進(jìn)區(qū)域146的深度可以對應(yīng)于下柵極區(qū)域145L的高度的大約一半。在實(shí)施方式中，下半導(dǎo)體圖案LSP的最小寬度可以對應(yīng)于或等于下半導(dǎo)體圖案LSP的最大寬度與下柵極區(qū)域145L的高度之差。
[0217]參照圖45，在形成具有凹進(jìn)區(qū)域146的下半導(dǎo)體圖案LSP之后，可以增大下柵極區(qū)域145L和上柵極區(qū)域145U的豎直高度。例如，可以各向同性地蝕刻被下柵極區(qū)域145L和上柵極區(qū)域145U暴露的絕緣層112，以形成放大的下柵極區(qū)域147L和放大的上柵極區(qū)域147U。此外，如果豎直絕緣件121包括覆蓋層CPL、電荷存儲層CTL和隧道絕緣層TIL，則在形成放大的下柵極區(qū)域147L和放大的上柵極區(qū)域147U的工藝中可以蝕刻部分覆蓋層CPL以暴露部分電荷存儲層CTL。因此，當(dāng)形成放大的上柵極區(qū)域147U時，可以在電荷存儲層CTL和絕緣層112之間形成覆蓋層圖案CP。
[0218]例如，放大的下柵極區(qū)域147L和放大的上柵極區(qū)域147U中的每個的豎直高度T2可以大于圖44中的下柵極區(qū)域145L和上柵極區(qū)域145U中的每個的豎直高度T1。這里，柵極區(qū)域145L和145U中的每個柵極區(qū)域的豎直高度T1與放大的柵極區(qū)域147L和147U中的每個的豎直高度T2之差可以為覆蓋層CPL的厚度的兩倍。此外，放大的下柵極區(qū)域147L也可以暴露下半導(dǎo)體圖案LSP的與基板100的頂表面基本垂直的側(cè)壁的一部分。
[0219]在另一實(shí)施例中，如果在形成放大的下柵極區(qū)域145L和放大的上柵極區(qū)域145U之后形成下半導(dǎo)體圖案LSP的凹進(jìn)區(qū)域146，則下半導(dǎo)體圖案LSP的最小寬度W3可以根據(jù)放大的下柵極區(qū)域147L的豎直高度T2來確定，使得下半導(dǎo)體圖案LSP的最小寬度W3可以小于圖19中示出的下半導(dǎo)體圖案LSP的最小寬度W3。然而，在本實(shí)施例中，可以在形成下半導(dǎo)體圖案LSP的凹進(jìn)區(qū)域146之后形成放大的下柵極區(qū)域147L和放大的上柵極區(qū)域147U。結(jié)果，可以確保下半導(dǎo)體圖案LSP的最小寬度W3，并且放大的柵極區(qū)域147L和147U的豎直高度可以增加。例如，可以獨(dú)立于放大的下柵極區(qū)域147L和放大的上柵極區(qū)域147U的豎直高度T2來控制下半導(dǎo)體圖案LSP的最小寬度W3。在實(shí)施方式中，可以確保下半導(dǎo)體圖案LSP的最小寬度W3，并且圖1中的選擇晶體管GST、SST和單元晶體管MCT的溝道長度可以增加。
[0220]參照圖30和圖46，可以形成水平絕緣層151，以覆蓋放大的下柵極區(qū)域147L和放大的上柵極區(qū)域147U的內(nèi)表面，并可以形成下柵極圖案155L和上柵極圖案155U，以分別填充放大的下柵極區(qū)域147L和放大的上柵極區(qū)域147U的剩余空間。
[0221]例如，可以順序地形成水平絕緣層151和導(dǎo)電層以覆蓋放大的下柵極區(qū)域147L和放大的上柵極區(qū)域147U的內(nèi)表面。然后，可以去除在放大的下柵極區(qū)域147L和放大的上柵極區(qū)域147U外側(cè)的導(dǎo)電層，以分別在放大的下柵極區(qū)域147L和放大的上柵極區(qū)域147U中共形地形成下柵極圖案155L和上柵極圖案155U。
[0222]水平絕緣層151可以在放大的柵極區(qū)域147U中直接接觸豎直絕緣件121，并可以在放大的下柵極區(qū)域147U中直接接觸下半導(dǎo)體圖案LSP。水平絕緣層151可以在放大的下柵極區(qū)域147中共形地覆蓋凹進(jìn)區(qū)域146的內(nèi)表面。
[0223]與豎直絕緣層類似，水平絕緣層151可以包括單個薄層或多個薄層。在實(shí)施例中，水平絕緣層151可以包括順序地堆疊的第一阻擋絕緣層BILl和第二阻擋絕緣層BIL2。第一阻擋絕緣層BILl和第二阻擋絕緣層BIL2中的一個可以由能量帶隙小于隧道絕緣層TIL的能量帶隙且大于電荷存儲層CTL的能量帶隙的材料形成。在實(shí)施例中，第一阻擋絕緣層BILl可以包括諸如氧化鋁層和氧化鉿層的高k介電層中的至少一種，第二阻擋絕緣層BIL2可以包括介電常數(shù)小于第一阻擋絕緣層BILl的介電常數(shù)的材料。在另一實(shí)施例中，第二阻擋絕緣層BIL2可以包括至少一種高k介電層，第一阻擋絕緣層BILl可以包括介電常數(shù)小于第二阻擋絕緣層BIL2的介電常數(shù)的材料。
[0224]在實(shí)施例中，導(dǎo)電層可以填充放大的下柵極區(qū)域147L和放大的上柵極區(qū)域147U，并可以共形地覆蓋溝槽140的內(nèi)表面。在這種情況下，可以各向同性地蝕刻溝槽140中的導(dǎo)電層，以形成下柵極圖案155L和上柵極圖案155U。在另一實(shí)施例中，導(dǎo)電層還可以填充溝槽140。在這種情況下，可以各向同性地蝕刻溝槽140中的導(dǎo)電層，以形成下柵極圖案155L和上柵極圖案155U。根據(jù)實(shí)施例，上柵極圖案155U可以分別形成在上柵極區(qū)域145U中，下柵極圖案155L可以分別形成在下柵極區(qū)域145L中。這里，下柵極圖案155L可以填充下半導(dǎo)體圖案LSP的凹進(jìn)區(qū)域146。因此，下柵極圖案155L可以具有分別朝著下半導(dǎo)體圖案LSP呈錐形的側(cè)壁。例如，下柵極圖案155L可以具有分別平行于傾斜表面146S的側(cè)壁。因此，下柵極圖案155L的水平寬度可以大于上柵極圖案155U的水平寬度。在實(shí)施例中，形成導(dǎo)電層的步驟可以包括順序地沉積屏障金屬層和金屬層。例如，屏障金屬層可以包括諸如氮化鈦層、氮化鉭層或氮化鎢層的金屬氮化物層。在實(shí)施方式中，金屬層可以包括諸如鎢、鋁、鈦、鉭、鈷或銅的金屬。
[0225]接下來，如參照圖30所描述的，可以在基板100中形成摻雜劑區(qū)域107。然后，如圖18中所示，可以在摻雜劑區(qū)域107上形成電極隔離層160，以填充溝槽140。
[0226]圖47至圖49示出了根據(jù)實(shí)施例的用于制造3D半導(dǎo)體存儲裝置的方法中的階段的局部剖視圖。
[0227]在本實(shí)施例中，如圖47中所示出的，豎直絕緣件121可以包括覆蓋層CPL、阻擋絕緣層BIL、電荷存儲層CTL和隧道絕緣層TIL。因此，當(dāng)形成圖43的下柵極區(qū)域145L和上柵極區(qū)域145U時，上柵極區(qū)域145U可以分別暴露部分覆蓋層CPL。
[0228]參照圖48，可以各向同性地蝕刻被下柵極區(qū)域145L和上柵極區(qū)域145U暴露的絕緣層，以形成放大的下柵極區(qū)域147L和放大的上柵極區(qū)域147U。在本實(shí)施例中，在形成放大的下柵極區(qū)域147L和放大的上柵極區(qū)域147U時，可以蝕刻部分覆蓋層CPL和部分阻擋絕緣層BIL，以暴露部分電荷存儲層CTL。因此，覆蓋層圖案CP和阻擋絕緣層圖案BIP可以形成在電荷存儲層CTL和每個絕緣層112之間。在連續(xù)地蝕刻覆蓋層CPL和阻擋絕緣層BIL時，可以減小絕緣層112的豎直厚度。圖48中示出的放大的下柵極區(qū)域147L和放大的上柵極區(qū)域147U中的每個柵極區(qū)域的豎直高度T3可以大于圖45中示出的放大的下柵極區(qū)域147L和放大的上柵極區(qū)域147U中的每個柵極區(qū)域的豎直高度T2。
[0229]接下來，如圖49中所示，可以在放大的下柵極區(qū)域147L中形成豎直絕緣層151和下柵極圖案155L，并可以在放大的上柵極區(qū)域147U中形成豎直絕緣層151和上柵極圖案155U。根據(jù)本實(shí)施例，豎直絕緣層151可以與電荷存儲層CTL接觸，覆蓋層圖案CP可以通過上柵極圖案155U彼此分離。此外，阻擋絕緣層圖案BIP可以通過上柵極圖案155U彼此分離。
[0230]根據(jù)圖43至圖49的實(shí)施例，可以蝕刻下半導(dǎo)體圖案的側(cè)壁的一部分，使得下半導(dǎo)體圖案的寬度變得小于上半導(dǎo)體圖案的寬度。此時，可以使用具有根據(jù)硅的晶面和晶向變化的蝕刻速率的蝕刻方法或蝕刻劑。因此，可以自動地控制用于減少下半導(dǎo)體圖案的寬度的蝕刻工藝，而無需監(jiān)視下半導(dǎo)體圖案的寬度。例如，在蝕刻下半導(dǎo)體圖案時，可以將硅的特定晶面用作蝕刻停止面。
[0231]此外，根據(jù)實(shí)施例，可以獨(dú)立于下柵極圖案和上柵極圖案的溝道長度來控制下半導(dǎo)體圖案的最小寬度。
[0232]可以利用各種封裝技術(shù)包封前述實(shí)施例中的3D半導(dǎo)體存儲裝置。例如，可以利用下述封裝技術(shù)中的任何一種來包封根據(jù)前述實(shí)施例的3D半導(dǎo)體存儲裝置:層疊封裝(POP)技術(shù)、球柵陣列(BGA)技術(shù)、芯片級封裝(CSP)技術(shù)、塑料引線芯片載體(PLCC)技術(shù)、塑料雙列直插式封裝(PDIP)技術(shù)、華夫裸片封裝(die in waffle pack)技術(shù)、晶片形式的裸片(die in wafer form)技術(shù)、板上芯片(COB)技術(shù)、陶瓷雙列直插式封裝(CERDIP)技術(shù)、塑料公制四方扁平封裝(PMQFP )技術(shù)、塑料四方扁平封裝(PQFP )技術(shù)、小外形封裝(S0IC )技術(shù)、收縮型小外形封裝(SS0P )技術(shù)、薄型小外形封裝(TS0P )技術(shù)、薄型四方扁平封裝(TQFP )技術(shù)、系統(tǒng)級封裝(SIP )技術(shù)、多芯片封裝(MCP )技術(shù)、晶片級制造封裝(WFP )技術(shù)和晶片級處理堆疊封裝(WSP)技術(shù)。
[0233]可以在其中安裝根據(jù)實(shí)施例的3D半導(dǎo)體存儲裝置的封裝件還可以包括控制3D半導(dǎo)體存儲裝置的至少一種半導(dǎo)體裝置(例如，控制器和/或邏輯裝置)。
[0234]圖50示出了包括根據(jù)實(shí)施例的3D半導(dǎo)體存儲裝置的電子系統(tǒng)的示例的示意性框圖。
[0235]參照圖50，根據(jù)實(shí)施例的電子系統(tǒng)1100可以包括控制器1110、輸入/輸出(I/O)單元1120、存儲裝置1130、接口單元1140和數(shù)據(jù)總線1150?？刂破?110、I/O單元1120、存儲裝置1130和接口單元1140中的至少兩個可以通過數(shù)據(jù)總線1150彼此通信。數(shù)據(jù)總線1150可以對應(yīng)于通過其傳輸電信號的路徑。
[0236]控制器1110可以包括微處理器、數(shù)字信號處理器、微控制器或其他邏輯裝置中的至少一個。其他邏輯裝置可以具有與微處理器、數(shù)字信號處理器和微控制器中的任何一種相似的功能。I/o單元1120可以包括按鍵、鍵盤和/或顯示單元。存儲裝置1130可以存儲數(shù)據(jù)和/或命令。存儲裝置1130可以包括根據(jù)上面描述的實(shí)施例的3D半導(dǎo)體存儲裝置中的至少一種。存儲裝置1130還可以包括與上面描述的3D半導(dǎo)體存儲裝置不同的另一類型的半導(dǎo)體存儲裝置(例如，非易失性存儲裝置和/或靜態(tài)隨機(jī)存取存儲(SRAM)裝置)。接口單元1140可以將電數(shù)據(jù)傳輸?shù)交ミB網(wǎng)，或者可以接收來自互連網(wǎng)的電數(shù)據(jù)。接口單元1140可以通過無線或電纜來操作。例如，接口單元1140可以包括用于無線通信的天線或用于電纜通信的收發(fā)器。盡管附圖中未示出，但是電子系統(tǒng)1100還可以包括用作用于改善控制器1110的操作的高速緩沖存儲器的快速DRAM裝置和/或快速SRAM裝置。
[0237]電子系統(tǒng)1100可以應(yīng)用于個人數(shù)字助理(PDA)、便攜式計算機(jī)、網(wǎng)絡(luò)本、無線電話、移動電話、數(shù)字音樂播放器、存儲卡或其他電子產(chǎn)品。其他電子產(chǎn)品可以通過無線接收或傳遞信息數(shù)據(jù)。
[0238]圖51示出了包括根據(jù)實(shí)施例的3D半導(dǎo)體存儲裝置的存儲卡的示例的示意性框圖。
[0239]參照圖51，根據(jù)實(shí)施例的存儲卡1200可以包括存儲裝置1210。存儲裝置1210可以包括根據(jù)上面提及的實(shí)施例的3D半導(dǎo)體存儲裝置中的至少一種。在其他實(shí)施例中，存儲裝置1210還可以包括與根據(jù)上面描述的實(shí)施例的3D半導(dǎo)體存儲裝置不同的另一類型的半導(dǎo)體存儲裝置(例如，非易失性存儲裝置和/或靜態(tài)隨機(jī)存取存儲(SRAM)裝置)。存儲卡1200可以包括控制主機(jī)和存儲裝置1210之間的數(shù)據(jù)通信的存儲控制器1220。
[0240]存儲控制器1220可以包括控制存儲卡1200的全部操作的中央處理單元(CPU)1222。此外，存儲控制器1220可以包括用作CPU1222的操作存儲器的SRAM裝置1221。此夕卜，存儲控制器1220還可以包括主機(jī)接口單元1223和存儲接口單元1225。主機(jī)接口單元1223可以被構(gòu)造為包括存儲卡1200和主機(jī)之間的數(shù)據(jù)通信協(xié)議。存儲接口單元1225可以將存儲控制器1220連接到存儲裝置1210。存儲控制器1220還可以包括誤差檢查和校正(ECC)塊1224。ECC塊1224可以檢測并校正從存儲裝置1210讀出的數(shù)據(jù)的誤差。雖然附圖中未示出，但是存儲卡1200還可以包括存儲代碼數(shù)據(jù)以與主機(jī)通過接口連接的只讀存儲器(ROM)裝置。存儲卡1200還可以用作便攜式數(shù)據(jù)存儲卡?？蛇x擇地，存儲卡1200可以實(shí)現(xiàn)為作為計算機(jī)系統(tǒng)的硬盤使用的固態(tài)硬盤(SSD)。
[0241]圖52示出了包括根據(jù)實(shí)施例的3D半導(dǎo)體存儲裝置的信息處理系統(tǒng)的示例的示意性框圖。
[0242]參照圖52，閃速存儲系統(tǒng)1310可以安裝在諸如移動裝置或臺式膝上型計算機(jī)的信息處理系統(tǒng)1300中。閃速存儲系統(tǒng)1310可以包括根據(jù)前述實(shí)施例的3D半導(dǎo)體存儲裝置中的至少一種。根據(jù)實(shí)施例的信息處理系統(tǒng)1300可以包括通過系統(tǒng)總線1360電連接到閃速存儲系統(tǒng)1310的調(diào)制解調(diào)器1320、中央處理單元(CPU) 1330、RAMI340和用戶接口單元1350。閃速存儲系統(tǒng)1300可以被構(gòu)造為與前述存儲卡相同。閃速存儲系統(tǒng)1310可以存儲經(jīng)CPU1330處理的數(shù)據(jù)或從外部裝置輸入的數(shù)據(jù)。閃速存儲系統(tǒng)1310可以包括固態(tài)硬盤(SSD)。在這種情況下，信息處理系統(tǒng)1300可以在閃速存儲系統(tǒng)1310中穩(wěn)定地存儲大量的數(shù)據(jù)。隨著閃速存儲系統(tǒng)1310的可靠性得到改善，閃速存儲系統(tǒng)1310可以減少用于校正誤差的資源，從而向信息處理系統(tǒng)1300提供高速度數(shù)據(jù)交換功能。雖然附圖中未描述，但是根據(jù)一些實(shí)施例的信息處理單元1300還可以包括應(yīng)用芯片組、相機(jī)圖像處理器(CIS)和/或輸入/輸出裝置。
[0243]根據(jù)實(shí)施例，基板和豎直結(jié)構(gòu)(或上半導(dǎo)體圖案)之間的外延圖案(或下半導(dǎo)體圖案)可以具有凹進(jìn)側(cè)壁(或凹進(jìn)區(qū)域)。因此，鄰近于外延圖案的最下方的水平結(jié)構(gòu)可以具有朝著凹進(jìn)側(cè)壁的凸部，外延圖案的最小寬度小于豎直結(jié)構(gòu)的寬度。結(jié)果，可以確保用于形成水平結(jié)構(gòu)的工藝的工藝余量，以實(shí)現(xiàn)具有高可靠性的3D半導(dǎo)體存儲裝置。
[0244]通過總結(jié)和回顧，可以使用三維(3D)半導(dǎo)體存儲裝置來提高集成密度。當(dāng)與2D半導(dǎo)體存儲裝置相比較時，3D半導(dǎo)體存儲裝置的生產(chǎn)會是昂貴的，并且會關(guān)于提供可靠的產(chǎn)品特性而引起關(guān)注。
[0245]實(shí)施例提供了集成密度高和可靠性得到改善的三維半導(dǎo)體存儲裝置。
[0246]實(shí)施例還提供了用于制造能夠改善集成密度和可靠性的三維半導(dǎo)體存儲裝置。
[0247]這里已經(jīng)公開了示例實(shí)施例，盡管采用了特定的術(shù)語，但是僅以普通的和描述性的含義而不是出于限制的目的來使用和解釋這些術(shù)語。在某些情況下，如本領(lǐng)域普通技術(shù)人員將清楚的，自提交本申請之時起，除非另外具體地指出，否則結(jié)合具體實(shí)施例描述的特征、特性和/或元件可以單獨(dú)地使用或者與結(jié)合其他實(shí)施例描述的特征、特性和/或元件組合使用。因此，本領(lǐng)域技術(shù)人員將理解的是，在不脫離如權(quán)利要求所闡述的精神和范圍的情況下，可以進(jìn)行形式和細(xì)節(jié)上的各種改變。
【權(quán)利要求】
1.一種三維半導(dǎo)體存儲裝置，所述三維半導(dǎo)體存儲裝置包括: 絕緣層，堆疊在基板上； 水平結(jié)構(gòu)，位于絕緣層之間，水平結(jié)構(gòu)分別包括柵電極； 豎直結(jié)構(gòu)，貫穿絕緣層和水平結(jié)構(gòu)，豎直結(jié)構(gòu)分別包括半導(dǎo)體柱；以及 外延圖案，每個外延圖案位于基板和每個豎直結(jié)構(gòu)之間， 其中，外延圖案的最小寬度小于豎直結(jié)構(gòu)中的相對應(yīng)的豎直結(jié)構(gòu)的寬度。
2.如權(quán)利要求1所述的三維半導(dǎo)體存儲裝置，其中: 水平結(jié)構(gòu)中的最下方的水平結(jié)構(gòu)與外延圖案接觸； 每個外延圖案具有凹進(jìn)側(cè)壁；以及 最下方的水平結(jié)構(gòu)具有沿著每個外延圖案的凹進(jìn)側(cè)壁的凸部。
3.如權(quán)利要求1所述的三維半導(dǎo)體存儲裝置，其中，每個外延圖案具有橫向凹進(jìn)的側(cè)壁。
4.如權(quán)利要求1所述的三維半導(dǎo)體存儲裝置，其中: 水平結(jié)構(gòu)中的最下方的水平結(jié)構(gòu)比水平結(jié)構(gòu)中的其他水平結(jié)構(gòu)厚；以及 外延圖案的頂表面高于最下方的水平結(jié)構(gòu)的頂表面。
5.如權(quán)利要求1所述`的三維半導(dǎo)體存儲裝置，其中: 水平結(jié)構(gòu)的厚度彼此基本相等；以及 外延圖案與最接近于基板的至少兩個豎直相鄰的水平結(jié)構(gòu)接觸。
6.如權(quán)利要求1所述的三維半導(dǎo)體存儲裝置，其中: 每個水平結(jié)構(gòu)還包括位于每個柵電極和半導(dǎo)體柱之間的第一阻擋絕緣層和第二阻擋絕緣層；以及 第一阻擋絕緣層和第二阻擋絕緣層均包括氧化硅層和氧化鋁層中的至少一種。
7.如權(quán)利要求1所述的三維半導(dǎo)體存儲裝置，其中: 每個豎直結(jié)構(gòu)還包括保護(hù)層、電荷存儲層和隧道絕緣層；以及 鄰近于豎直結(jié)構(gòu)的水平結(jié)構(gòu)與豎直結(jié)構(gòu)的每個電荷存儲層接觸。
8.一種用于制造三維半導(dǎo)體存儲裝置的方法，所述方法包括: 形成包括交替地且重復(fù)地堆疊在基板上的絕緣層和犧牲層的成型堆疊結(jié)構(gòu)； 形成貫穿成型堆疊結(jié)構(gòu)的通孔，通孔暴露基板； 在每個通孔中形成外延層； 在每個通孔中形成豎直結(jié)構(gòu)，使得豎直結(jié)構(gòu)包括半導(dǎo)體柱； 使成型堆疊結(jié)構(gòu)圖案化以形成溝槽； 去除被溝槽暴露的犧牲層以形成凹進(jìn)區(qū)域； 蝕刻被凹進(jìn)區(qū)域中的最下方的凹進(jìn)區(qū)域暴露的外延層以形成具有凹進(jìn)側(cè)壁的外延圖案；以及 在凹進(jìn)區(qū)域中分別形成水平結(jié)構(gòu)，使得每個水平結(jié)構(gòu)包括柵電極， 其中，至少一個水平結(jié)構(gòu)與外延圖案接觸。
9.如權(quán)利要求8所述的方法，其中，形成外延層的步驟包括: 將被通孔暴露的基板用作種子來執(zhí)行選擇性外延生長工藝；以及 其中，外延層的頂表面比水平結(jié)構(gòu)中的最下方的水平結(jié)構(gòu)的頂表面高。
10.如權(quán)利要求8所述的方法，其中，形成豎直結(jié)構(gòu)的步驟包括:在每個通孔中順序地形成保護(hù)層、電荷存儲層和隧道絕緣層；以及在每個通孔中的隧道絕緣層上形成半導(dǎo)體柱。
11.如權(quán)利要求10所述的方法，所述方法還包括:在形成凹進(jìn)區(qū)域之后選擇性地去除被凹進(jìn)區(qū)域暴露的保護(hù)層，以暴露電荷存儲層。
12.如權(quán)利要求11所述的方法，其中，通過相同的蝕刻工藝同時執(zhí)行選擇性地去除保護(hù)層的步驟和蝕刻外延層的步驟。
13.如權(quán)利要求11所述的方法，其中:犧牲層中的接觸外延層的一個犧牲層由相對于犧牲層中的其他犧牲層具有蝕刻選擇性的材料形成；以及通過相同的蝕刻工藝執(zhí)行去除犧牲層的步驟、選擇性地去除保護(hù)層的步驟和蝕刻外延層的步驟。
14.如權(quán)利要求8所述的方法，其中，柵電極的分別鄰近于外延圖案的兩個凹進(jìn)側(cè)壁的部分之間的距離小于豎直結(jié)構(gòu)的寬度。
15.如權(quán)利要求8所述的方法，其中: 每個豎直結(jié)構(gòu)還包括電荷存儲層和隧道絕緣層；以及每個水平結(jié)構(gòu)還包括阻擋絕緣層。
16.一種三維半導(dǎo)體存儲裝置，所述三維半導(dǎo)體存儲裝置包括: 下結(jié)構(gòu)，包括下柵極圖案和貫穿下柵極圖案的下半導(dǎo)體圖案，下半導(dǎo)體圖案連接到基板；以及上結(jié)構(gòu)，包括:上柵極圖案，堆疊在下結(jié)構(gòu)上；上半導(dǎo)體圖案，貫穿上柵極圖案；以及豎直絕緣件，位于上半導(dǎo)體圖案和上柵極圖案之間，上半導(dǎo)體圖案連接到下半導(dǎo)體圖案，其中，下半導(dǎo)體圖案具有鄰近于下柵極圖案的凹進(jìn)區(qū)域，下半導(dǎo)體圖案的凹進(jìn)區(qū)域由相對于基板的頂表面傾斜的傾斜表面限定。
17.如權(quán)利要求16所述的三維半導(dǎo)體存儲裝置，其中，下半導(dǎo)體圖案的最小寬度小于上半導(dǎo)體圖案的下寬度。
18.如權(quán)利要求16所述的三維半導(dǎo)體存儲裝置，其中，下半導(dǎo)體圖案的最大寬度大于上半導(dǎo)體圖案的最大寬度。
19.如權(quán)利要求16所述的三維半導(dǎo)體存儲裝置，其中，下柵極圖案的豎直厚度小于下半導(dǎo)體圖案的最大寬度。
20.如權(quán)利要求16所述的三維半導(dǎo)體存儲裝置，其中:下結(jié)構(gòu)包括堆疊在基板上的多個下柵極圖案和位于下柵極圖案之間的絕緣層；下半導(dǎo)體圖案的鄰近于絕緣層的水平截面具有基本上圓形的形狀；以及下半導(dǎo)體圖案的在凹進(jìn)區(qū)域處的水平截面具有基本上四邊形的形狀。
21.如權(quán)利要求16所述的三維半導(dǎo)體存儲裝置，其中，下半導(dǎo)體圖案的最小寬度大約等于下半導(dǎo)體圖案的最大寬度與下柵極圖案的豎直厚度之差。
22.如權(quán)利要求16所述的三維半導(dǎo)體存儲裝置，其中，下半導(dǎo)體圖案由硅形成；以及傾斜表面為硅的{111}晶面。
23.如權(quán)利要求16所述的三維半導(dǎo)體存儲裝置，其中，下柵極圖案的水平寬度大于每個上柵極圖案的水平寬度。
24.如權(quán)利要求16所述的三維半導(dǎo)體存儲裝置，所述三維半導(dǎo)體存儲裝置還包括位于下柵極圖案和下半導(dǎo)體圖案之間且位于豎直絕緣件和每個上柵極圖案之間的水平絕緣件， 其中: 位于下柵極圖案和下半導(dǎo)體圖案之間的水平絕緣件延伸到下柵極圖案的頂表面和底表面上；以及 位于豎直絕緣件和每個上柵極圖案之間的水平絕緣件延伸到每個上柵極圖案的頂表面和底表面上。
25.一種制造三維半導(dǎo)體存儲裝置的方法，所述方法包括: 形成包括交替且重復(fù)地堆疊在基板上的犧牲層和絕緣層的多層結(jié)構(gòu)； 形成貫穿多層結(jié)構(gòu)的開口，使得開口暴露基板； 形成填充開口的下區(qū)域的下半導(dǎo)體層； 在具有下半導(dǎo)體層的開口中形成豎直絕緣件和上半導(dǎo)體圖案； 將多層結(jié)構(gòu)圖案化以 形成暴露基板的溝槽，使得溝槽與開口分隔開； 去除被溝槽暴露的犧牲層以形成柵極區(qū)域； 選擇性地蝕刻被柵極區(qū)域中的至少最下方的柵極區(qū)域暴露的下半導(dǎo)體層，以形成具有由相對于基板的頂表面傾斜的傾斜表面限定的凹進(jìn)區(qū)域的下半導(dǎo)體圖案；以及分別在柵極區(qū)域中形成柵極圖案。
26.如權(quán)利要求25所述的方法，其中，形成下半導(dǎo)體層的步驟包括將被開口暴露的基板用作種子來執(zhí)行選擇性外延生長工藝。
27.如權(quán)利要求25所述的方法，其中，選擇性地蝕刻下半導(dǎo)體層的步驟包括利用包含鹵族元素的反應(yīng)氣體執(zhí)行氣相蝕刻工藝或化學(xué)干蝕刻工藝。
28.如權(quán)利要求25所述的方法，其中，下半導(dǎo)體圖案的最大寬度大于上半導(dǎo)體圖案的最大寬度。
29.如權(quán)利要求25所述的方法，其中，下半導(dǎo)體圖案的最小寬度小于上半導(dǎo)體圖案的下覽度。
30.一種三維半導(dǎo)體存儲裝置，所述三維半導(dǎo)體存儲裝置包括: 堆疊結(jié)構(gòu)，包括豎直堆疊在基板上的絕緣層和位于絕緣層之間的下柵極圖案；以及下半導(dǎo)體圖案，貫穿下柵極圖案并連接到基板，下半導(dǎo)體圖案具有由相對于基板的頂表面傾斜的傾斜表面限定的凹進(jìn)區(qū)域，凹進(jìn)區(qū)域鄰近于下柵極圖案， 其中，凹進(jìn)區(qū)域的沿與基板的頂表面垂直的最大寬度小于鄰近的絕緣層之間的豎直距離。
31.如權(quán)利要求30所述的三維半導(dǎo)體存儲裝置，其中，相鄰的絕緣層之間的豎直距離小于下半導(dǎo)體圖案的最大寬度。
32.如權(quán)利要求30所述的三維半導(dǎo)體存儲裝置，其中: 下半導(dǎo)體圖案的鄰近于每個絕緣層的水平截面具有基本上圓形的形狀；以及 下半導(dǎo)體圖案的在凹進(jìn)區(qū)域處的水平截面具有基本上四方形的形狀。
33.如權(quán)利要求30所述的三維半導(dǎo)體存儲裝置，其中:下半導(dǎo)體圖案由硅形成；以及傾斜表面為硅的{111}晶面。
34.如權(quán)利要求30所述的三維半導(dǎo)體存儲裝置，所述三維半導(dǎo)體存儲裝置還包括:位于下柵極圖案和下半導(dǎo)體圖案之間的水平絕緣件，水平絕緣件延伸到下柵極圖案的頂表面和底表面上。
35.如權(quán)利要求30所述的三維半導(dǎo)體存儲裝置，所述三維半導(dǎo)體存儲裝置還包括:上柵極圖案，堆疊在下柵極圖案上；上半導(dǎo)體圖案，貫穿上柵極圖案并連接到下半導(dǎo)體圖案；以及豎直絕緣件，位于上半導(dǎo)體圖案和上柵極圖案之間。
36.如權(quán)利要求35所述的三維半導(dǎo)體存儲裝置，其中，下半導(dǎo)體圖案的最小寬度小于上半導(dǎo)體圖案的下寬度。
37.如權(quán)利要求35所述的三維半導(dǎo)體存儲裝置，其中，下半導(dǎo)體圖案的最大寬度大于上半導(dǎo)體圖案的最大寬度。
38.如權(quán)利要求35所述的三維半導(dǎo)體存儲裝置，其中，下柵極圖案的水平寬度大于每個上柵極圖案的水平寬度。
39.一種制造三維半導(dǎo)體存儲裝置的方法，所述方法包括:形成包括連接到基板的下半導(dǎo)體層和堆疊在基板上的絕緣層的下結(jié)構(gòu)，使得絕緣層限定暴露下半導(dǎo)體層的側(cè)壁的一部分的下柵極區(qū)域；選擇性地蝕刻被下柵極區(qū)域暴露的下半導(dǎo)體層，以形成具有由相對于基板的頂表面傾斜的傾斜表面限定的凹進(jìn)區(qū)域；各向同性地蝕刻被下柵極區(qū)域暴露的絕緣層，以形成暴露下半導(dǎo)體圖案的與基板的頂表面垂直的側(cè)壁的一部分的放大的下柵極區(qū)域；以及在放大的下柵極區(qū)域中形成柵極圖案。
40.如權(quán)利要求39所述的方法，其中，放大的下柵極區(qū)域的豎直高度小于下半導(dǎo)體圖案的最大寬度。
41.如權(quán)利要求39所述的方法，其中，選擇性地蝕刻被下柵極區(qū)域暴露的下半導(dǎo)體層的步驟利用包含鹵族元素的反應(yīng)氣體執(zhí)行氣相蝕刻工藝或化學(xué)干蝕刻工藝。
42.如權(quán)利要求39所述的方法，所述方法還包括:在形成下半導(dǎo)體圖案之前在下結(jié)構(gòu)上形成上結(jié)構(gòu)，其中，上結(jié)構(gòu)包括:上半導(dǎo)體圖案，豎直地連接到下半導(dǎo)體圖案；豎直絕緣件，圍繞上半導(dǎo)體圖案的外側(cè)壁；以及上絕緣層，豎直地堆疊在下結(jié)構(gòu)上并限定暴露豎直絕緣件的側(cè)壁的一部分的上柵極區(qū)域。
43.如權(quán)利要求42所述的方法，其中，下半導(dǎo)體圖案的最大寬度大于上半導(dǎo)體圖案的最大寬度。
44.如權(quán)利要求42所述的方法，其中，下半導(dǎo)體圖案的最小寬度小于上半導(dǎo)體圖案的下覽度。
【文檔編號】H01L27/115GK103681687SQ201310412616
【公開日】2014年3月26日 申請日期:2013年9月11日 優(yōu)先權(quán)日:2012年9月11日
【發(fā)明者】劉東哲, 南泌旭, 梁俊圭, 李雄, 李宇城, 金振均, 嚴(yán)大弘 申請人:三星電子株式會社