半導(dǎo)體器件的制造方法
半導(dǎo)體器件的制造方法
【專利摘要】本發(fā)明提供一種半導(dǎo)體器件的制造方法，該半導(dǎo)體器件具有高耐壓、低接通電阻和高雪崩耐量。本發(fā)明的實(shí)施方式的半導(dǎo)體器件的制造方法中，在實(shí)施形成多個(gè)第一第二導(dǎo)電類型雜質(zhì)注入層（4a）的工序、形成第一導(dǎo)電類型的第一外延層（5）的工序、和形成多個(gè)第二第二導(dǎo)電類型雜質(zhì)注入層（4a）的工序之后，形成厚度比第一外延層薄的第一導(dǎo)電類型的第二外延層（6）。實(shí)施熱處理，使第一第二導(dǎo)電類型雜質(zhì)注入層和第二第二導(dǎo)電類型雜質(zhì)注入層結(jié)合，形成多個(gè)第二導(dǎo)電類型的柱層（4c）。在第二外延層（6）的表面上形成與第二導(dǎo)電類型柱層（4c）相接的第二導(dǎo)電類型的第二半導(dǎo)體層（8）。
【專利說明】半導(dǎo)體器件的制造方法
[0001] (相關(guān)申請）
[0002] 本申請享有以日本專利申請第2013 - 61136號（申請日：2013年3月22日）為基 礎(chǔ)申請的優(yōu)先權(quán)。本申請通過援引該基礎(chǔ)申請而包含基礎(chǔ)申請的全部內(nèi)容。
【技術(shù)領(lǐng)域】
[0003] 本發(fā)明的實(shí)施方式涉及半導(dǎo)體器件的制造方法。
【背景技術(shù)】
[0004] IGBT (Insulated Gate Bipolar Transistor)^ MOSFET (Metal Oxide Semiconductor Field Effect Transistor)等的絕緣柵型半導(dǎo)體器件，希望接通電阻低、耐 壓高、雪崩耐量高。但是，如果降低接通電阻，則絕緣柵型半導(dǎo)體器件的漂移層中耗盡層難 以變寬，所以耐壓降低。為了應(yīng)對該問題，使用在漂移層中在與襯底平行的方向上交互排列 P型半導(dǎo)體層和η型半導(dǎo)體層的超級結(jié)結(jié)構(gòu)。在超級結(jié)結(jié)構(gòu)中，即使流動電子電流的η型 半導(dǎo)體層的載流子濃度和流動空穴電流的Ρ型半導(dǎo)體層的雜質(zhì)濃度高，超級結(jié)結(jié)構(gòu)作為整 體虛擬地用作低濃度層，容易耗盡化。因此，漂移層中有超級結(jié)結(jié)構(gòu)的絕緣柵型半導(dǎo)體器件 可以維持耐壓，且減小接通電阻。絕緣柵型半導(dǎo)體器件，作為開關(guān)元件被連接到馬達(dá)等具有 電感的負(fù)荷而使用。如果M0SFET或IGBT從接通切換成截止，則電感造成的電動勢施加在 M0SFET的源極一漏極間（在IGBT中，發(fā)射極一集電極間）。如果施加超過耐壓的電壓，則在 超級結(jié)結(jié)構(gòu)中的Ρ型半導(dǎo)體層和η型半導(dǎo)體層的ρ - η結(jié)中，發(fā)生雪崩擊穿。雪崩擊穿導(dǎo) 致產(chǎn)生大量的電子電流和空穴電流。在M0SFET或IGBT等的絕緣柵型半導(dǎo)體器件中，在希 望是高耐壓的同時(shí)也希望雪崩耐量高，以便不會因雪崩擊穿造成的電流而被破壞。
【發(fā)明內(nèi)容】
[0005](發(fā)明要解決的問題）
[0006] 提供具有高耐壓、低接通電阻和高雪崩耐量的半導(dǎo)體器件的制造方法。
[0007] (用來解決問題的方案）
[0008] 本發(fā)明的實(shí)施方式的半導(dǎo)體器件的制造方法包括：形成多個(gè)第一第二導(dǎo)電類型雜 質(zhì)注入層的工序；形成第一導(dǎo)電類型的第一外延層的工序；形成多個(gè)第二第二導(dǎo)電類型雜 質(zhì)注入層的工序；形成第一導(dǎo)電類型的第二外延層的工序；形成多個(gè)第二導(dǎo)電類型的柱層 的工序；形成第二導(dǎo)電類型的第二半導(dǎo)體層的工序；形成第一導(dǎo)電類型的第三半導(dǎo)體層的 工序；形成柵極電極的工序；形成第一電極的工序；以及形成第二電極的工序。
[0009] 在形成多個(gè)第一第二導(dǎo)電類型雜質(zhì)注入層的工序中，在第一導(dǎo)電類型的第一半導(dǎo) 體層的表面，通過離子注入選擇性地形成多個(gè)第一第二導(dǎo)電類型雜質(zhì)注入層。在形成第一 導(dǎo)電類型的第一外延層的工序中，在第一半導(dǎo)體層上形成第一導(dǎo)電類型的第一外延層。在 形成多個(gè)第二第二導(dǎo)電類型雜質(zhì)注入層的工序中，在第一外延層的表面，通過離子注入選 擇性地形成多個(gè)第二第二導(dǎo)電類型雜質(zhì)注入層，以使得在與第一半導(dǎo)體層的表面垂直的第 二方向上位于第一第二導(dǎo)電類型雜質(zhì)注入層的上方。在形成第一導(dǎo)電類型的第二外延層的 工序中，在第一外延層上形成第二方向上的厚度比第一外延層的厚度薄的第一導(dǎo)電類型的 第二外延層。在形成多個(gè)第二導(dǎo)電類型的柱層的工序中，通過熱處理，使第一第二導(dǎo)電類型 雜質(zhì)注入層與第二第二導(dǎo)電類型雜質(zhì)注入層在第二方向上結(jié)合，形成多個(gè)第二導(dǎo)電類型的 柱層。在形成第二導(dǎo)電類型的第二半導(dǎo)體層的工序中，在第二外延層的表面上形成與上述 第二導(dǎo)電類型的柱層相接的第二導(dǎo)電類型的第二半導(dǎo)體層。在形成第一導(dǎo)電類型的第三半 導(dǎo)體層的工序中，在第二半導(dǎo)體層的表面上選擇性地形成第一導(dǎo)電類型的第三半導(dǎo)體層。 在形成柵極電極的工序中，在第二半導(dǎo)體層上和第三半導(dǎo)體層上隔著柵絕緣膜形成柵極電 極。在形成第一電極的工序中，形成與第二半導(dǎo)體層和第三半導(dǎo)體層電氣連接的第一電極。 在形成第二電極的工序中，形成與第一半導(dǎo)體層電氣連接的第二電極。
【專利附圖】
【附圖說明】
[0010] 圖1是第一實(shí)施方式的半導(dǎo)體器件的剖面圖。
[0011] 圖2 (a)和（b)是第一實(shí)施方式的半導(dǎo)體器件的制造工序的一部分的剖面圖。
[0012] 圖3 (a)?（c)是第一實(shí)施方式的半導(dǎo)體器件的制造工序的一部分的剖面圖。
[0013] 圖4 (a)和（b)是第一實(shí)施方式的半導(dǎo)體器件的制造工序的一部分的剖面圖。
[0014] 圖5 (a)和（b)是第一實(shí)施方式的半導(dǎo)體器件的制造工序的一部分的剖面圖。
[0015] 圖6是比較例的半導(dǎo)體器件的剖面圖。
[0016] 圖7是示出本實(shí)施方式的半導(dǎo)體器件和比較例的半導(dǎo)體器件的動作特性的圖。
[0017] 圖8是第二實(shí)施方式的半導(dǎo)體器件的剖面圖。
[0018] 圖9 (a)和（b)是第二實(shí)施方式的半導(dǎo)體器件的制造工序的一部分的剖面圖。
[0019] 圖10是第三實(shí)施方式的半導(dǎo)體器件的剖面圖。
【具體實(shí)施方式】
[0020] 以下，參照【專利附圖】
【附圖說明】本發(fā)明的實(shí)施方式。由于實(shí)施方式的說明中使用的圖是為了 容易說明而示意表示的，所以圖中的各要素的形狀、尺寸、大小關(guān)系等在實(shí)際的實(shí)施中不必 限于圖示的情況，在得到本發(fā)明的效果的范圍內(nèi)可以適當(dāng)變更。雖然以第一導(dǎo)電類型為η 型、第二導(dǎo)電類型為Ρ型進(jìn)行說明，但也可以分別是其相反的導(dǎo)電類型。作為半導(dǎo)體，以硅 為一例進(jìn)行說明，但也可以適用于SiC、GaN等的化合物半導(dǎo)體。作為絕緣膜，以氧化硅為一 例進(jìn)行說明，但也可以使用氮化硅、氮氧化硅等的其它絕緣體。η型的導(dǎo)電類型用η+、η、η ^ 表示時(shí)，η型雜質(zhì)濃度按該順序降低。ρ型也是同樣地，ρ型雜質(zhì)濃度按p+、p、pi勺順序降 低。絕緣柵型半導(dǎo)體器件，以M0SFET為例進(jìn)行說明，但本發(fā)明的各實(shí)施方式對于IGBT、IEGT (Injection Enhanced Gate Transistor)等也可以實(shí)施。
[0021] (第一實(shí)施方式）
[0022] 用圖1?圖7說明本發(fā)明的第一實(shí)施方式的半導(dǎo)體器件及其制造方法。圖1是第 一實(shí)施方式的半導(dǎo)體器件的剖面圖。圖2 (a)和（b)、圖3 (a)?（c)、圖4 (a)和（b)、和 圖5 (a)和（b)是分別示出本實(shí)施方式的半導(dǎo)體器件的制造工序的一部分的工序的剖面的 圖。圖6是比較例的半導(dǎo)體器件的剖面圖。圖7是比較本實(shí)施方式的半導(dǎo)體器件的動作特 性和比較例的半導(dǎo)體器件的動作特性的圖。
[0023] 像圖1所示的那樣，本實(shí)施方式的半導(dǎo)體器件是M0SFET，具有n+型半導(dǎo)體襯底1、 n -型半導(dǎo)體層2、n型柱層3c、p型柱層4c、p型基極層8、n+型源極層9、p+型接觸層10、柵 絕緣膜11、柵極電極12、層間絕緣膜13、源極電極15和漏極電極14。半導(dǎo)體例如是硅。
[0024] η -型半導(dǎo)體層2,設(shè)置在n+型半導(dǎo)體襯底1上，通過外延生長形成。多個(gè)p型柱 層4c和多個(gè)η型柱層3c設(shè)置在η -型半導(dǎo)體層2上，在與η -型半導(dǎo)體層2的表面平行的 第一方向上交互排列。
[0025] ρ型柱層4c由形成在η -型半導(dǎo)體層2以及設(shè)置在η -型半導(dǎo)體層2上的第一 η 一 形外延層5和第二η ^形外延層6中的多個(gè)ρ型雜質(zhì)擴(kuò)散層4b構(gòu)成。多個(gè)ρ型雜質(zhì)擴(kuò)散層 4b在與η +型半導(dǎo)體層2的表面垂直的第二方向上相互連結(jié)。
[0026] η型柱層3c也與ρ型柱4c層同樣地，由設(shè)置在ιΤ型半導(dǎo)體層2以及設(shè)置在ιΤ型 半導(dǎo)體層2上的第一 η ^形外延層5和第二外延層6的多個(gè)η型雜質(zhì)擴(kuò)散層3b構(gòu)成。ρ型 雜質(zhì)擴(kuò)散層4b和η型雜質(zhì)擴(kuò)散層3b的數(shù)目在本實(shí)施方式的情況下是4個(gè)。即，p型柱層 4c和η型柱層3c分別由4段p型雜質(zhì)擴(kuò)散層4b和η型雜質(zhì)擴(kuò)散層3b構(gòu)成。
[0027] p型柱層4c的p型雜質(zhì)的濃度和η型柱層3c的η型雜質(zhì)濃度分別比rT型半導(dǎo)體 層2的η型雜質(zhì)濃度高。ρ型柱層4c和η型柱層3c，在與η -型半導(dǎo)體層2的表面平行的 任意面內(nèi)，具有基本等量的Ρ型雜質(zhì)量和η型雜質(zhì)量。ρ型柱層4c和η型柱層3c構(gòu)成超級 結(jié)結(jié)構(gòu)，如果向P型柱層4c和η型柱層3c的p - η結(jié)施加反偏壓，則p型柱層4c和η型 柱層3c容易耗盡化。
[0028] ρ型基極層8設(shè)置在各ρ型柱層4c的上部，與各ρ型柱層4c電氣連接。n+型源 極層9選擇性地設(shè)置在ρ型基極層8的表面上。n+型源極層9的η型雜質(zhì)濃度比η-型半 導(dǎo)體層2的η型雜質(zhì)濃度和η型柱層3c的η型雜質(zhì)濃度高。
[0029] 在相鄰的ρ型基極層8上、被該相鄰的ρ型基極層8夾著的η型柱層3c (或與ρ 型基極層8相鄰的η型柱層3c)上、和被設(shè)置在該相鄰的ρ型基極層8的各表面上的n+型 源極層9上，隔著柵絕緣膜11設(shè)置柵極電極12。層間絕緣膜13設(shè)置成覆蓋在柵極電極12 上。
[0030] 源極電極15通過層間絕緣膜13的開口部與n+型源極層9和ρ型基極層8電氣連 接。P+型接觸層10設(shè)置在P型基極層8的表面上。源極電極15經(jīng)由P+型接觸層10與ρ 型基極層電氣連接。源極電極15經(jīng)由層間絕緣膜13與柵極電極12絕緣。p+型接觸層10 的P型雜質(zhì)濃度比P型基極層的P型雜質(zhì)濃度高。漏極電極14與n+型半導(dǎo)體層電氣連接。
[0031] 柵絕緣膜11和層間絕緣膜13例如是氧化硅、氮化硅或氮氧化硅。柵極電極12是 導(dǎo)電性的即可，例如為導(dǎo)電性多晶硅。
[0032] 在圖1中的本實(shí)施方式的半導(dǎo)體器件的剖面圖的右側(cè)，示出沿剖面圖的A - A線 的P型柱層4c中的ρ型雜質(zhì)濃度的分布。ρ型雜質(zhì)濃度，在相鄰的ρ型擴(kuò)散層4b的連結(jié)部 具有極小值，在相鄰的極小值和極小值之間或各P型雜質(zhì)擴(kuò)散層的中央附近具有極大值。P 型柱層4c的最上部的ρ型擴(kuò)散層4b與ρ型基極層8的連結(jié)部中的ρ型雜質(zhì)濃度的極小值， 比P型柱層4c中的相鄰的ρ型雜質(zhì)擴(kuò)散層4b的連結(jié)部的ρ型雜質(zhì)濃度的極小值大。
[0033] 下面說明本實(shí)施方式的半導(dǎo)體器件的制造方法。像圖2 (a)所示的那樣，實(shí)施形 成第一 P型雜質(zhì)注入層的工序。在設(shè)置在n+型半導(dǎo)體襯底1上的η -型半導(dǎo)體層2的表面 上，形成具有隔開了一定間隔（以下，第一間隔）的多個(gè)開口部的掩模Ml。經(jīng)由該開口部，ρ 型雜質(zhì)例如硼（B)通過離子注入而向型半導(dǎo)體層2的表面選擇性地注入。由此，從r^ 型半導(dǎo)體層2的表面開始向型半導(dǎo)體層2中，相互隔開上述第一間隔而形成多個(gè)第一 p 型雜質(zhì)注入層4a。多個(gè)第一 p型雜質(zhì)注入層4a沿與ιΤ型半導(dǎo)體層2的表面平行的第一方 向排列。然后，除去掩模Ml。
[0034] 然后，像圖2 (b)所示的那樣，實(shí)施形成第一 η型雜質(zhì)注入層的工序。在η-型半 導(dǎo)體層2的表面設(shè)置掩模M2,掩模M2在多個(gè)第一 ρ型雜質(zhì)注入層4a中的各相鄰的第一 ρ 型雜質(zhì)注入層4a之間的中心具有開口部。經(jīng)由該開口部，η型雜質(zhì)例如磷（P)通過離子注 入而向η-型半導(dǎo)體層2的表面選擇性地注入。由此，從η-型半導(dǎo)體層2的表面開始在η ^ 型半導(dǎo)體層2中，以沿第一方向相互隔開上述第一間隔地配置、且各自配置在多個(gè)第一ρ型 雜質(zhì)注入層4a中的各相鄰的第一 ρ型雜質(zhì)注入層之間的中心的方式形成多個(gè)第一 η型雜 質(zhì)注入層3a。然后，除去掩模M2。
[0035] 然后，實(shí)施形成第一外延層的工序。像圖3 (a)所示的那樣，通過外延生長，在η一 型半導(dǎo)體層2上形成第一 η -形外延層5。第一 η -形外延層5由η型雜質(zhì)濃度比η+型半導(dǎo) 體襯底低的型半導(dǎo)體構(gòu)成。
[0036] 然后，實(shí)施形成第二ρ型雜質(zhì)注入層的工序。像圖3 (b)所示的那樣，在第一外延 層5的表面上形成上述的掩模Ml，以使得各開口部配置在多個(gè)第一 ρ型雜質(zhì)注入層4a中的 各第一 P型雜質(zhì)注入層4a的正上方。經(jīng)由該掩模Ml的開口部，向第一外延層5的表面選 擇性地注入P型雜質(zhì)4。由此，多個(gè)第二ρ型雜質(zhì)注入層4a，沿上述第一方向相互隔開上述 第一間隔而排列，從第一外延層5的表面開始形成到第一外延層5中。同時(shí)，多個(gè)第二ρ型 雜質(zhì)注入層4a中的每一個(gè)，在與rT型半導(dǎo)體層2的表面垂直的第二方向上，配置在多個(gè)第 一 Ρ型雜質(zhì)注入層4a中的各第一 ρ型雜質(zhì)注入層4a的正上方。然后，除去掩模Ml。
[0037] 然后，實(shí)施形成第二η型雜質(zhì)注入層3a的工序。像圖3 (c)所示的那樣，上述的 掩模M2形成在第一外延層5的表面上，以使得各開口部配置在多個(gè)第一 η型雜質(zhì)注入層3a 中的各第一 η型雜質(zhì)注入層3a的正上方。經(jīng)由該掩模M2的開口部，向第一外延層5的表 面選擇性地注入η型雜質(zhì)3。由此，多個(gè)第二η型雜質(zhì)注入層3a，沿上述第一方向相互隔開 上述第一間隔而排列，從第一外延層5的表面開始形成到第一外延層5中。同時(shí)，多個(gè)第二 η型雜質(zhì)注入層3a中的每一個(gè)，在與型半導(dǎo)體層2的表面垂直的第二方向上，配置在多 個(gè)第一 η型雜質(zhì)注入層3a中的各第一 η型雜質(zhì)注入層3a的正上方。然后，除去掩模M2。
[0038] 包含上述形成第一外延層的工序、形成第二ρ型雜質(zhì)注入層的工序和形成第二η 型雜質(zhì)注入層的工序的一連串工序?qū)嵤┮淮位騼纱我陨?。在本?shí)施方式中，像圖4 (a)所 示的那樣，重復(fù)3次。其結(jié)果，第一 ρ型雜質(zhì)注入層4a和第二ρ型雜質(zhì)注入層4a由4段ρ 型雜質(zhì)注入層4a構(gòu)成。同樣地，第一 η型雜質(zhì)注入層3a和第二η型雜質(zhì)注入層3a也由4 段η型雜質(zhì)注入層3a構(gòu)成。
[0039] 然后，實(shí)施形成第二外延層的工序。像圖4 (b)所示的那樣，在實(shí)施上述一連串工 序后的最后形成的第一外延層5 (第3層的第一外延層）上，通過外延生長形成第二外延層 6,第二外延層6由具有比n+型半導(dǎo)體襯底1低的η型雜質(zhì)濃度的半導(dǎo)體構(gòu)成。第二外延 層6的第二方向上的膜厚比第一外延層5小。
[0040] 然后，實(shí)施熱處理。像圖5 (a)所示的那樣，通過使多個(gè)第一 η型雜質(zhì)注入層3a 和多個(gè)第二η型雜質(zhì)注入層3a的各雜質(zhì)擴(kuò)散，從多個(gè)第一 η型雜質(zhì)注入層3a和第二η型 雜質(zhì)注入層3a形成多個(gè)η型雜質(zhì)擴(kuò)散層3b。該多個(gè)η型雜質(zhì)擴(kuò)散層3b在第二方向上相互 連結(jié)，形成多個(gè)η型柱層3c。多個(gè)η型柱層3c沿第二方向延伸，沿第一方向排列。
[0041] 同時(shí)，通過使多個(gè)第一 p型雜質(zhì)注入層4a和多個(gè)第二p型雜質(zhì)注入層4a的各雜 質(zhì)擴(kuò)散，從多個(gè)第一 P型雜質(zhì)注入層4a和第二p型雜質(zhì)注入層4a開始形成多個(gè)p型雜質(zhì) 擴(kuò)散層4b。該多個(gè)p型雜質(zhì)擴(kuò)散層4b在第二方向上相互連結(jié)，形成多個(gè)p型柱層4c。多 個(gè)P型柱層4c沿第二方向延伸，沿第一方向排列。其結(jié)果，多個(gè)p型柱層4c和多個(gè)η型柱 層3c沿第一方向交互排列。
[0042] 然后，實(shí)施形成p型半導(dǎo)體層的工序。像圖5 (b)所示的那樣，p型基極層8形成 為，從第二外延層6的表面延伸到第二外延層中6,與多個(gè)p型柱層4c中的每一個(gè)電氣連 接。例如，用未圖示的掩模，通過離子注入選擇性地向第二外延層6的表面注入p型雜質(zhì)。 然后，實(shí)施熱處理，使上述P型雜質(zhì)從第二外延層6的表面擴(kuò)散到第二外延層6中。由此， P型基極層8形成為，與p型柱層4c的最上部的p型雜質(zhì)擴(kuò)散層4b的上部連結(jié)。
[0043] 然后，像圖6所示的那樣，實(shí)施在p型基極層8的表面上選擇性地形成n+型源極 層9的工序。實(shí)施在n+型源極層9上、p型基極層8上以及和與p型基極層8連結(jié)的p型 柱層4c相鄰的η型柱層3c上，隔著柵絕緣膜11形成柵極電極12的工序。實(shí)施形成與n+ 型源極層9和p型基極層8電氣連接的源極電極15的工序。進(jìn)而，實(shí)施形成與n+型半導(dǎo) 體襯底1電氣連接的漏極電極14的工序。由于這些工序是為了制造現(xiàn)有的M0SFET所使用 的現(xiàn)有的技術(shù)，所以詳細(xì)說明省略。
[0044] 然后，說明比較例的半導(dǎo)體器件。在比較例的半導(dǎo)體器件中，像圖6所示的那樣， 沿剖面圖的B - B線的p型柱層4c的深度方向的p型雜質(zhì)濃度的分布與本實(shí)施方式的半 導(dǎo)體器件不同。本實(shí)施方式的半導(dǎo)體器件的P型柱層4c的最上部的p型雜質(zhì)擴(kuò)散層4b和 P型基極層8的連結(jié)部中的p型雜質(zhì)濃度的極小值，比p型柱層4c中的在第二方向上相鄰 的P型雜質(zhì)擴(kuò)散層4b的連結(jié)部的p型雜質(zhì)濃度的極小值大。與此不同，在比較例的半導(dǎo)體 器件中，P型柱層4c的最上部的p型雜質(zhì)擴(kuò)散層4b和p型基極層8的連結(jié)部中的p型雜 質(zhì)濃度的極小值，比P型柱層4c中的在第二方向上相鄰的p型雜質(zhì)擴(kuò)散層4b的連結(jié)部的 P型雜質(zhì)濃度的極小值小。
[0045] 該不同是因?yàn)楸緦?shí)施方式的半導(dǎo)體器件的制造方法和比較例的半導(dǎo)體器件的制 造方法有不同點(diǎn)。在比較例的半導(dǎo)體器件的制造方法中，取代形成圖4 (b)所示的第二外 延層6,而形成了第一外延層5。即，比較例的第一外延層5的膜厚比本實(shí)施方式的第二外 延層6大。比較例的半導(dǎo)體器件的制造方法，只有這一點(diǎn)與本實(shí)施方式的半導(dǎo)體器件的制 造方法不同。除此以外，半導(dǎo)體器件的結(jié)構(gòu)及其制造方法沒有不同點(diǎn)。
[0046] 因此，在比較例的半導(dǎo)體器件的制造方法中，如果用與本實(shí)施方式的半導(dǎo)體器件 的制造方法同樣的工序形成P型基極層8,則來自p型基極層8的p型雜質(zhì)的擴(kuò)散不能充 分到達(dá)P型柱層4c的最上部的p型擴(kuò)散層4b。因此，p型基極層8和最上部的p型擴(kuò)散層 4b的連結(jié)部中的p型雜質(zhì)濃度的極小值，在比較例的半導(dǎo)體器件中會成為比本實(shí)施方式的 半導(dǎo)體器件小的值。
[0047] 其結(jié)果，在本實(shí)施方式的半導(dǎo)體器件中，與比較例的半導(dǎo)體器件相比，n+型源極層 9正下方的p型基極層8的部分中的p型雜質(zhì)濃度高。因此，本實(shí)施方式的半導(dǎo)體器件，與 比較例的半導(dǎo)體器件相比，由于因雪崩擊穿產(chǎn)生的針對正孔電流的P型基極層8中的電壓 降小，所以由n+型源極層9和p型基極層8構(gòu)成的寄生二極管難以接通。圖7示出了兩種 半導(dǎo)體器件的漏極一源極間電壓和漏極一源極間電流的特性。本實(shí)施方式的半導(dǎo)體器件， 在雪崩擊穿發(fā)生后，接通寄生二極管之前流動的漏極一源極間電流大。即，雪崩耐量高。 [0048] 在本實(shí)施方式的半導(dǎo)體器件的制造方法中，像上述那樣，形成p型基極層8的第二 外延層6,形成得比為了形成p型雜質(zhì)擴(kuò)散層4b和η型雜質(zhì)擴(kuò)散層3b所需的第一外延層5 薄。由此，在通過使P型雜質(zhì)擴(kuò)散形成P型基極層8時(shí)，p型基極層8的底容易與p型柱層 4c的最上部的p型雜質(zhì)擴(kuò)散層4b連結(jié)。其結(jié)果，在p型基極層8和p型柱層4c的最上部 的P型雜質(zhì)擴(kuò)散層4b的連結(jié)部中p型雜質(zhì)濃度高，即使有雪崩擊穿時(shí)的電流流動，由n+型 源極層9和p型基極層8構(gòu)成的寄生二極管也難以接通。即，雪崩耐量提高。
[0049] 與此相對，在比較例的半導(dǎo)體器件的制造方法中也是，在形成p型基極層8時(shí)，通 過增加離子注入的P型雜質(zhì)的注入量，通過熱處理增加擴(kuò)散，可以使P型基極層8和P型柱 層4c的最上部的p型雜質(zhì)擴(kuò)散層4c的連結(jié)部的p型雜質(zhì)濃度比p型柱層4c中的在第二 方向上相鄰的P型擴(kuò)散層4b的連結(jié)部的p型雜質(zhì)濃度高。但是，此時(shí)，由于在第一方向上 相鄰的P型基極層8c的間隙會縮短，所以電子從溝道層向η型柱層3c流動時(shí)的電阻增大， 半導(dǎo)體器件的接通電阻會增大。在本實(shí)施方式的半導(dǎo)體器件的制造方法中，這樣的接通電 阻的增大也不會發(fā)生。
[0050] 基于以上說明的，通過使用本實(shí)施方式的半導(dǎo)體器件的制造方法，可以維持半導(dǎo) 體器件的高耐壓和低接通電阻，且可以提高雪崩耐量。
[0051] 另外，在本實(shí)施方式的半導(dǎo)體器件的制造方法中，在形成p型雜質(zhì)注入層4a和η 型雜質(zhì)注入層3a時(shí)，先實(shí)施ρ型雜質(zhì)的離子注入之后再實(shí)施η型雜質(zhì)的離子注入，但離子 注入的順序當(dāng)然也可以相反。
[0052] (第二實(shí)施方式）
[0053] 用圖8和圖9說明本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件及其制造方法。圖8是第 二實(shí)施方式的半導(dǎo)體器件的剖面圖。圖9 (a)和（b)是分別示出本實(shí)施方式的半導(dǎo)體器件 的制造工序的一部分的工序的要部剖面的圖。另外，對與第一實(shí)施方式中說明過的構(gòu)成相 同的構(gòu)成的部分使用相同的附圖標(biāo)記或記號，其說明省略。主要說明與第一實(shí)施方式的不 同點(diǎn)。
[0054] 像圖8示出的剖面那樣，本實(shí)施方式的半導(dǎo)體器件中，η型柱層3d，不是通過在第 二方向上連結(jié)多個(gè)η型雜質(zhì)擴(kuò)散層而形成，而是由被由多個(gè)ρ型雜質(zhì)擴(kuò)散層4b形成的多個(gè) P型柱層4c中的每一個(gè)相鄰的ρ型柱層4c夾著的、η型半導(dǎo)體層22、第一 η型外延層25和 第二η型外延層26形成。
[0055] 另外，本實(shí)施方式的η型半導(dǎo)體層22、第一 η型外延層25和第二η型外延層26分 別具有比第一實(shí)施方式的η -型半導(dǎo)體層2、第一 η -形外延層5和第二η -形外延層6高的 η型雜質(zhì)濃度。這是因?yàn)?，為了維持超級結(jié)結(jié)構(gòu)的ρ型雜質(zhì)和η型雜質(zhì)的平衡，使本實(shí)施方 式的整個(gè)η型柱層3d的η型雜質(zhì)量與第一實(shí)施方式的整個(gè)η型柱層3c的η型雜質(zhì)量基本 雄且 寺里。
[0056] 關(guān)于上述點(diǎn)，本實(shí)施方式的半導(dǎo)體器件與第一實(shí)施方式的半導(dǎo)體器件不同。另外， 與此對應(yīng)，關(guān)于以下示出的點(diǎn)，本實(shí)施方式的半導(dǎo)體器件的制造方法與第一實(shí)施方式的半 導(dǎo)體器件的制造方法不同。像圖9所示的那樣，在本實(shí)施方式的半導(dǎo)體器件的制造方法中， 由于無須形成η型雜質(zhì)注入層3a，所以在第一實(shí)施方式的半導(dǎo)體器件的制造方法的制造工 序中，省略形成第一 η型雜質(zhì)注入層的工序和形成第二η型雜質(zhì)注入層的工序，實(shí)施到形成 第二外延層26的工序。
[0057] 然后，在實(shí)施熱處理的工序中，像圖9 (b)所示的那樣，通過在第二方向上連結(jié)從 多個(gè)第一 P型雜質(zhì)注入層4a和多個(gè)第二p型雜質(zhì)注入層4a擴(kuò)散p型雜質(zhì)而形成的多個(gè)p 型雜質(zhì)擴(kuò)散層4b，來形成多個(gè)p型柱層4c。多個(gè)η型柱層3d由構(gòu)成多個(gè)p型柱層4c的間 隙的η型半導(dǎo)體層22、第一 η型外延層25和第二η型外延層26構(gòu)成。即，多個(gè)η型柱層 3d由η型半導(dǎo)體層22、第一 η型外延層25和第二外延層26的中的、被多個(gè)ρ型柱層4c中 的各相鄰的P型柱層夾著的部分構(gòu)成。以下的制造工序與第一制造工序完全相同。
[0058] 在本實(shí)施方式的半導(dǎo)體器件的制造方法中也是，形成ρ型基極層8的第二外延層 26形成得比為了形成ρ型雜質(zhì)擴(kuò)散層4b所需的第一外延層25薄。因此，在本實(shí)施方式的 半導(dǎo)體器件的制造方法中也是，與第一實(shí)施方式的半導(dǎo)體器件的制造方法同樣地，可以維 持半導(dǎo)體器件的高耐壓和低接通電阻，且可以提高雪崩耐量。
[0059] 而且，在本實(shí)施方式的半導(dǎo)體器件的制造方法中，與第一實(shí)施方式的半導(dǎo)體器件 的制造方法相比，由于無需形成第一 η型雜質(zhì)注入層3a和第二η型雜質(zhì)注入層3a的工序， 所以制造成本可以大大減小。
[0060] (第三實(shí)施方式）
[0061] 用圖10說明本發(fā)明的第三實(shí)施方式的半導(dǎo)體器件。圖10是第三實(shí)施方式的半導(dǎo) 體器件的剖面圖。另外，對與第一實(shí)施方式中說明過的構(gòu)成相同的構(gòu)成的部分使用相同的 附圖標(biāo)記或記號，其說明省略。主要說明與第一實(shí)施方式的不同點(diǎn)。
[0062] 本實(shí)施方式的半導(dǎo)體器件，像圖10所示的那樣，是把第一實(shí)施方式的半導(dǎo)體器件 適用于IGBT時(shí)的情況。即，本實(shí)施方式的半導(dǎo)體器件，在n+型半導(dǎo)體襯底1與漏極電極14 (在IGBT中，集電極電極）之間，具有由p+型半導(dǎo)體構(gòu)成的p+形集電極層16。關(guān)于這一點(diǎn) 不同。因此，對本實(shí)施方式的半導(dǎo)體器件，也可以適用第一實(shí)施方式的半導(dǎo)體器件的制造方 法。
[0063] 本實(shí)施方式的半導(dǎo)體器件及其制造方法在中也是，得到與第一實(shí)施方式的半導(dǎo)體 器件及其制造方法同樣的效果。
[0064] 第二實(shí)施方式的半導(dǎo)體層及其制造方法也可以與本實(shí)施方式同樣地適用于IGBT。
[0065] 在以上說明過的實(shí)施方式中，說明了 ρ型柱層4c由4段雜質(zhì)擴(kuò)散層4b構(gòu)成時(shí)的 情況。但是，不限于此。與半導(dǎo)體器件的耐壓對應(yīng)地調(diào)整構(gòu)成P型柱層4c的ρ型雜質(zhì)擴(kuò)散 層4b的段數(shù)。
[〇〇66] 雖然說明了本發(fā)明的幾個(gè)實(shí)施方式，但這些實(shí)施方式是作為例子而提出的，并不 意圖限定本發(fā)明的范圍。這些新的實(shí)施方式能夠以其他的各種方式進(jìn)行實(shí)施，在不脫離發(fā) 明的要旨的范圍內(nèi)，能夠進(jìn)行各種的省略、置換、變更。這些實(shí)施方式或其變形包含于發(fā)明 的范圍或要旨中，并且包含于權(quán)利要求書記載的發(fā)明及其均等的范圍中。
【權(quán)利要求】
1. 一種半導(dǎo)體器件的制造方法，其特征在于，包括： 在第一導(dǎo)電類型的第一半導(dǎo)體層的表面，通過離子注入選擇性地形成多個(gè)第一第二導(dǎo) 電類型雜質(zhì)注入層的工序； 在上述第一半導(dǎo)體層上形成第一導(dǎo)電類型的第一外延層的工序； 在上述第一外延層的表面通過離子注入而選擇性地形成多個(gè)第二第二導(dǎo)電類型雜質(zhì) 注入層，以使得在與上述第一半導(dǎo)體層的表面垂直的第二方向上位于上述第一第二導(dǎo)電類 型雜質(zhì)注入層的上方的工序； 在上述第一外延層上形成上述第二方向上的厚度比上述第一外延層的厚度薄的第一 導(dǎo)電類型的第二外延層的工序； 通過熱處理，使上述第一第二導(dǎo)電類型雜質(zhì)注入層與上述第二第二導(dǎo)電類型雜質(zhì)注入 層在上述第二方向上結(jié)合，形成多個(gè)第二導(dǎo)電類型的柱層的工序； 在上述第二外延層的表面上形成與上述第二導(dǎo)電類型的柱層相接的第二導(dǎo)電類型的 第二半導(dǎo)體層的工序； 在上述第二半導(dǎo)體層的表面上選擇性地形成第一導(dǎo)電類型的第三半導(dǎo)體層的工序； 在上述第二半導(dǎo)體層上和第三半導(dǎo)體層上隔著柵絕緣膜形成柵極電極的工序； 形成與上述第二半導(dǎo)體層和上述第三半導(dǎo)體層電氣連接的第一電極的工序；以及 形成與上述第一半導(dǎo)體層電氣連接的第二電極的工序。
2. 如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其特征在于，還包括： 在上述第一導(dǎo)電類型的第一半導(dǎo)體層的表面中，在相鄰的上述第一第二導(dǎo)電類型雜質(zhì) 注入層之間，通過離子注入形成第一第一導(dǎo)電類型雜質(zhì)注入層的工序；以及 在上述第一外延層的表面中，在相鄰的上述第二第二導(dǎo)電類型雜質(zhì)注入層之間，通過 離子注入形成第二第一導(dǎo)電類型雜質(zhì)注入層的工序，且 通過上述熱處理，使上述第一第一導(dǎo)電類型雜質(zhì)注入層與上述第二第一導(dǎo)電類型雜質(zhì) 注入層在上述第二方向上結(jié)合，形成多個(gè)第一導(dǎo)電類型的柱層。
3. 如權(quán)利要求1或2所述的半導(dǎo)體器件的制造方法，其特征在于： 形成上述第二半導(dǎo)體層的工序具有：向上述第二外延層的上述表面選擇性地離子注入 第二導(dǎo)電類型雜質(zhì)的工序，以及為了使上述第二導(dǎo)電類型雜質(zhì)擴(kuò)散而實(shí)施熱處理的工序； 通過上述第二導(dǎo)電類型雜質(zhì)的擴(kuò)散而形成上述第二半導(dǎo)體層。
【文檔編號】H01L21/331GK104064461SQ201310363105
【公開日】2014年9月24日 申請日期:2013年8月20日 優(yōu)先權(quán)日:2013年3月22日
【發(fā)明者】福田達(dá)夫 申請人:株式會社東芝
【專利摘要】本發(fā)明提供一種半導(dǎo)體器件的制造方法，該半導(dǎo)體器件具有高耐壓、低接通電阻和高雪崩耐量。本發(fā)明的實(shí)施方式的半導(dǎo)體器件的制造方法中，在實(shí)施形成多個(gè)第一第二導(dǎo)電類型雜質(zhì)注入層（4a）的工序、形成第一導(dǎo)電類型的第一外延層（5）的工序、和形成多個(gè)第二第二導(dǎo)電類型雜質(zhì)注入層（4a）的工序之后，形成厚度比第一外延層薄的第一導(dǎo)電類型的第二外延層（6）。實(shí)施熱處理，使第一第二導(dǎo)電類型雜質(zhì)注入層和第二第二導(dǎo)電類型雜質(zhì)注入層結(jié)合，形成多個(gè)第二導(dǎo)電類型的柱層（4c）。在第二外延層（6）的表面上形成與第二導(dǎo)電類型柱層（4c）相接的第二導(dǎo)電類型的第二半導(dǎo)體層（8）。
【專利說明】半導(dǎo)體器件的制造方法
[0001] (相關(guān)申請）
[0002] 本申請享有以日本專利申請第2013 - 61136號（申請日：2013年3月22日）為基 礎(chǔ)申請的優(yōu)先權(quán)。本申請通過援引該基礎(chǔ)申請而包含基礎(chǔ)申請的全部內(nèi)容。
【技術(shù)領(lǐng)域】
[0003] 本發(fā)明的實(shí)施方式涉及半導(dǎo)體器件的制造方法。
【背景技術(shù)】
[0004] IGBT (Insulated Gate Bipolar Transistor)^ MOSFET (Metal Oxide Semiconductor Field Effect Transistor)等的絕緣柵型半導(dǎo)體器件，希望接通電阻低、耐 壓高、雪崩耐量高。但是，如果降低接通電阻，則絕緣柵型半導(dǎo)體器件的漂移層中耗盡層難 以變寬，所以耐壓降低。為了應(yīng)對該問題，使用在漂移層中在與襯底平行的方向上交互排列 P型半導(dǎo)體層和η型半導(dǎo)體層的超級結(jié)結(jié)構(gòu)。在超級結(jié)結(jié)構(gòu)中，即使流動電子電流的η型 半導(dǎo)體層的載流子濃度和流動空穴電流的Ρ型半導(dǎo)體層的雜質(zhì)濃度高，超級結(jié)結(jié)構(gòu)作為整 體虛擬地用作低濃度層，容易耗盡化。因此，漂移層中有超級結(jié)結(jié)構(gòu)的絕緣柵型半導(dǎo)體器件 可以維持耐壓，且減小接通電阻。絕緣柵型半導(dǎo)體器件，作為開關(guān)元件被連接到馬達(dá)等具有 電感的負(fù)荷而使用。如果M0SFET或IGBT從接通切換成截止，則電感造成的電動勢施加在 M0SFET的源極一漏極間（在IGBT中，發(fā)射極一集電極間）。如果施加超過耐壓的電壓，則在 超級結(jié)結(jié)構(gòu)中的Ρ型半導(dǎo)體層和η型半導(dǎo)體層的ρ - η結(jié)中，發(fā)生雪崩擊穿。雪崩擊穿導(dǎo) 致產(chǎn)生大量的電子電流和空穴電流。在M0SFET或IGBT等的絕緣柵型半導(dǎo)體器件中，在希 望是高耐壓的同時(shí)也希望雪崩耐量高，以便不會因雪崩擊穿造成的電流而被破壞。
【發(fā)明內(nèi)容】
[0005](發(fā)明要解決的問題）
[0006] 提供具有高耐壓、低接通電阻和高雪崩耐量的半導(dǎo)體器件的制造方法。
[0007] (用來解決問題的方案）
[0008] 本發(fā)明的實(shí)施方式的半導(dǎo)體器件的制造方法包括：形成多個(gè)第一第二導(dǎo)電類型雜 質(zhì)注入層的工序；形成第一導(dǎo)電類型的第一外延層的工序；形成多個(gè)第二第二導(dǎo)電類型雜 質(zhì)注入層的工序；形成第一導(dǎo)電類型的第二外延層的工序；形成多個(gè)第二導(dǎo)電類型的柱層 的工序；形成第二導(dǎo)電類型的第二半導(dǎo)體層的工序；形成第一導(dǎo)電類型的第三半導(dǎo)體層的 工序；形成柵極電極的工序；形成第一電極的工序；以及形成第二電極的工序。
[0009] 在形成多個(gè)第一第二導(dǎo)電類型雜質(zhì)注入層的工序中，在第一導(dǎo)電類型的第一半導(dǎo) 體層的表面，通過離子注入選擇性地形成多個(gè)第一第二導(dǎo)電類型雜質(zhì)注入層。在形成第一 導(dǎo)電類型的第一外延層的工序中，在第一半導(dǎo)體層上形成第一導(dǎo)電類型的第一外延層。在 形成多個(gè)第二第二導(dǎo)電類型雜質(zhì)注入層的工序中，在第一外延層的表面，通過離子注入選 擇性地形成多個(gè)第二第二導(dǎo)電類型雜質(zhì)注入層，以使得在與第一半導(dǎo)體層的表面垂直的第 二方向上位于第一第二導(dǎo)電類型雜質(zhì)注入層的上方。在形成第一導(dǎo)電類型的第二外延層的 工序中，在第一外延層上形成第二方向上的厚度比第一外延層的厚度薄的第一導(dǎo)電類型的 第二外延層。在形成多個(gè)第二導(dǎo)電類型的柱層的工序中，通過熱處理，使第一第二導(dǎo)電類型 雜質(zhì)注入層與第二第二導(dǎo)電類型雜質(zhì)注入層在第二方向上結(jié)合，形成多個(gè)第二導(dǎo)電類型的 柱層。在形成第二導(dǎo)電類型的第二半導(dǎo)體層的工序中，在第二外延層的表面上形成與上述 第二導(dǎo)電類型的柱層相接的第二導(dǎo)電類型的第二半導(dǎo)體層。在形成第一導(dǎo)電類型的第三半 導(dǎo)體層的工序中，在第二半導(dǎo)體層的表面上選擇性地形成第一導(dǎo)電類型的第三半導(dǎo)體層。 在形成柵極電極的工序中，在第二半導(dǎo)體層上和第三半導(dǎo)體層上隔著柵絕緣膜形成柵極電 極。在形成第一電極的工序中，形成與第二半導(dǎo)體層和第三半導(dǎo)體層電氣連接的第一電極。 在形成第二電極的工序中，形成與第一半導(dǎo)體層電氣連接的第二電極。
【專利附圖】
【附圖說明】
[0010] 圖1是第一實(shí)施方式的半導(dǎo)體器件的剖面圖。
[0011] 圖2 (a)和（b)是第一實(shí)施方式的半導(dǎo)體器件的制造工序的一部分的剖面圖。
[0012] 圖3 (a)?（c)是第一實(shí)施方式的半導(dǎo)體器件的制造工序的一部分的剖面圖。
[0013] 圖4 (a)和（b)是第一實(shí)施方式的半導(dǎo)體器件的制造工序的一部分的剖面圖。
[0014] 圖5 (a)和（b)是第一實(shí)施方式的半導(dǎo)體器件的制造工序的一部分的剖面圖。
[0015] 圖6是比較例的半導(dǎo)體器件的剖面圖。
[0016] 圖7是示出本實(shí)施方式的半導(dǎo)體器件和比較例的半導(dǎo)體器件的動作特性的圖。
[0017] 圖8是第二實(shí)施方式的半導(dǎo)體器件的剖面圖。
[0018] 圖9 (a)和（b)是第二實(shí)施方式的半導(dǎo)體器件的制造工序的一部分的剖面圖。
[0019] 圖10是第三實(shí)施方式的半導(dǎo)體器件的剖面圖。
【具體實(shí)施方式】
[0020] 以下，參照【專利附圖】
【附圖說明】本發(fā)明的實(shí)施方式。由于實(shí)施方式的說明中使用的圖是為了 容易說明而示意表示的，所以圖中的各要素的形狀、尺寸、大小關(guān)系等在實(shí)際的實(shí)施中不必 限于圖示的情況，在得到本發(fā)明的效果的范圍內(nèi)可以適當(dāng)變更。雖然以第一導(dǎo)電類型為η 型、第二導(dǎo)電類型為Ρ型進(jìn)行說明，但也可以分別是其相反的導(dǎo)電類型。作為半導(dǎo)體，以硅 為一例進(jìn)行說明，但也可以適用于SiC、GaN等的化合物半導(dǎo)體。作為絕緣膜，以氧化硅為一 例進(jìn)行說明，但也可以使用氮化硅、氮氧化硅等的其它絕緣體。η型的導(dǎo)電類型用η+、η、η ^ 表示時(shí)，η型雜質(zhì)濃度按該順序降低。ρ型也是同樣地，ρ型雜質(zhì)濃度按p+、p、pi勺順序降 低。絕緣柵型半導(dǎo)體器件，以M0SFET為例進(jìn)行說明，但本發(fā)明的各實(shí)施方式對于IGBT、IEGT (Injection Enhanced Gate Transistor)等也可以實(shí)施。
[0021] (第一實(shí)施方式）
[0022] 用圖1?圖7說明本發(fā)明的第一實(shí)施方式的半導(dǎo)體器件及其制造方法。圖1是第 一實(shí)施方式的半導(dǎo)體器件的剖面圖。圖2 (a)和（b)、圖3 (a)?（c)、圖4 (a)和（b)、和 圖5 (a)和（b)是分別示出本實(shí)施方式的半導(dǎo)體器件的制造工序的一部分的工序的剖面的 圖。圖6是比較例的半導(dǎo)體器件的剖面圖。圖7是比較本實(shí)施方式的半導(dǎo)體器件的動作特 性和比較例的半導(dǎo)體器件的動作特性的圖。
[0023] 像圖1所示的那樣，本實(shí)施方式的半導(dǎo)體器件是M0SFET，具有n+型半導(dǎo)體襯底1、 n -型半導(dǎo)體層2、n型柱層3c、p型柱層4c、p型基極層8、n+型源極層9、p+型接觸層10、柵 絕緣膜11、柵極電極12、層間絕緣膜13、源極電極15和漏極電極14。半導(dǎo)體例如是硅。
[0024] η -型半導(dǎo)體層2,設(shè)置在n+型半導(dǎo)體襯底1上，通過外延生長形成。多個(gè)p型柱 層4c和多個(gè)η型柱層3c設(shè)置在η -型半導(dǎo)體層2上，在與η -型半導(dǎo)體層2的表面平行的 第一方向上交互排列。
[0025] ρ型柱層4c由形成在η -型半導(dǎo)體層2以及設(shè)置在η -型半導(dǎo)體層2上的第一 η 一 形外延層5和第二η ^形外延層6中的多個(gè)ρ型雜質(zhì)擴(kuò)散層4b構(gòu)成。多個(gè)ρ型雜質(zhì)擴(kuò)散層 4b在與η +型半導(dǎo)體層2的表面垂直的第二方向上相互連結(jié)。
[0026] η型柱層3c也與ρ型柱4c層同樣地，由設(shè)置在ιΤ型半導(dǎo)體層2以及設(shè)置在ιΤ型 半導(dǎo)體層2上的第一 η ^形外延層5和第二外延層6的多個(gè)η型雜質(zhì)擴(kuò)散層3b構(gòu)成。ρ型 雜質(zhì)擴(kuò)散層4b和η型雜質(zhì)擴(kuò)散層3b的數(shù)目在本實(shí)施方式的情況下是4個(gè)。即，p型柱層 4c和η型柱層3c分別由4段p型雜質(zhì)擴(kuò)散層4b和η型雜質(zhì)擴(kuò)散層3b構(gòu)成。
[0027] p型柱層4c的p型雜質(zhì)的濃度和η型柱層3c的η型雜質(zhì)濃度分別比rT型半導(dǎo)體 層2的η型雜質(zhì)濃度高。ρ型柱層4c和η型柱層3c，在與η -型半導(dǎo)體層2的表面平行的 任意面內(nèi)，具有基本等量的Ρ型雜質(zhì)量和η型雜質(zhì)量。ρ型柱層4c和η型柱層3c構(gòu)成超級 結(jié)結(jié)構(gòu)，如果向P型柱層4c和η型柱層3c的p - η結(jié)施加反偏壓，則p型柱層4c和η型 柱層3c容易耗盡化。
[0028] ρ型基極層8設(shè)置在各ρ型柱層4c的上部，與各ρ型柱層4c電氣連接。n+型源 極層9選擇性地設(shè)置在ρ型基極層8的表面上。n+型源極層9的η型雜質(zhì)濃度比η-型半 導(dǎo)體層2的η型雜質(zhì)濃度和η型柱層3c的η型雜質(zhì)濃度高。
[0029] 在相鄰的ρ型基極層8上、被該相鄰的ρ型基極層8夾著的η型柱層3c (或與ρ 型基極層8相鄰的η型柱層3c)上、和被設(shè)置在該相鄰的ρ型基極層8的各表面上的n+型 源極層9上，隔著柵絕緣膜11設(shè)置柵極電極12。層間絕緣膜13設(shè)置成覆蓋在柵極電極12 上。
[0030] 源極電極15通過層間絕緣膜13的開口部與n+型源極層9和ρ型基極層8電氣連 接。P+型接觸層10設(shè)置在P型基極層8的表面上。源極電極15經(jīng)由P+型接觸層10與ρ 型基極層電氣連接。源極電極15經(jīng)由層間絕緣膜13與柵極電極12絕緣。p+型接觸層10 的P型雜質(zhì)濃度比P型基極層的P型雜質(zhì)濃度高。漏極電極14與n+型半導(dǎo)體層電氣連接。
[0031] 柵絕緣膜11和層間絕緣膜13例如是氧化硅、氮化硅或氮氧化硅。柵極電極12是 導(dǎo)電性的即可，例如為導(dǎo)電性多晶硅。
[0032] 在圖1中的本實(shí)施方式的半導(dǎo)體器件的剖面圖的右側(cè)，示出沿剖面圖的A - A線 的P型柱層4c中的ρ型雜質(zhì)濃度的分布。ρ型雜質(zhì)濃度，在相鄰的ρ型擴(kuò)散層4b的連結(jié)部 具有極小值，在相鄰的極小值和極小值之間或各P型雜質(zhì)擴(kuò)散層的中央附近具有極大值。P 型柱層4c的最上部的ρ型擴(kuò)散層4b與ρ型基極層8的連結(jié)部中的ρ型雜質(zhì)濃度的極小值， 比P型柱層4c中的相鄰的ρ型雜質(zhì)擴(kuò)散層4b的連結(jié)部的ρ型雜質(zhì)濃度的極小值大。
[0033] 下面說明本實(shí)施方式的半導(dǎo)體器件的制造方法。像圖2 (a)所示的那樣，實(shí)施形 成第一 P型雜質(zhì)注入層的工序。在設(shè)置在n+型半導(dǎo)體襯底1上的η -型半導(dǎo)體層2的表面 上，形成具有隔開了一定間隔（以下，第一間隔）的多個(gè)開口部的掩模Ml。經(jīng)由該開口部，ρ 型雜質(zhì)例如硼（B)通過離子注入而向型半導(dǎo)體層2的表面選擇性地注入。由此，從r^ 型半導(dǎo)體層2的表面開始向型半導(dǎo)體層2中，相互隔開上述第一間隔而形成多個(gè)第一 p 型雜質(zhì)注入層4a。多個(gè)第一 p型雜質(zhì)注入層4a沿與ιΤ型半導(dǎo)體層2的表面平行的第一方 向排列。然后，除去掩模Ml。
[0034] 然后，像圖2 (b)所示的那樣，實(shí)施形成第一 η型雜質(zhì)注入層的工序。在η-型半 導(dǎo)體層2的表面設(shè)置掩模M2,掩模M2在多個(gè)第一 ρ型雜質(zhì)注入層4a中的各相鄰的第一 ρ 型雜質(zhì)注入層4a之間的中心具有開口部。經(jīng)由該開口部，η型雜質(zhì)例如磷（P)通過離子注 入而向η-型半導(dǎo)體層2的表面選擇性地注入。由此，從η-型半導(dǎo)體層2的表面開始在η ^ 型半導(dǎo)體層2中，以沿第一方向相互隔開上述第一間隔地配置、且各自配置在多個(gè)第一ρ型 雜質(zhì)注入層4a中的各相鄰的第一 ρ型雜質(zhì)注入層之間的中心的方式形成多個(gè)第一 η型雜 質(zhì)注入層3a。然后，除去掩模M2。
[0035] 然后，實(shí)施形成第一外延層的工序。像圖3 (a)所示的那樣，通過外延生長，在η一 型半導(dǎo)體層2上形成第一 η -形外延層5。第一 η -形外延層5由η型雜質(zhì)濃度比η+型半導(dǎo) 體襯底低的型半導(dǎo)體構(gòu)成。
[0036] 然后，實(shí)施形成第二ρ型雜質(zhì)注入層的工序。像圖3 (b)所示的那樣，在第一外延 層5的表面上形成上述的掩模Ml，以使得各開口部配置在多個(gè)第一 ρ型雜質(zhì)注入層4a中的 各第一 P型雜質(zhì)注入層4a的正上方。經(jīng)由該掩模Ml的開口部，向第一外延層5的表面選 擇性地注入P型雜質(zhì)4。由此，多個(gè)第二ρ型雜質(zhì)注入層4a，沿上述第一方向相互隔開上述 第一間隔而排列，從第一外延層5的表面開始形成到第一外延層5中。同時(shí)，多個(gè)第二ρ型 雜質(zhì)注入層4a中的每一個(gè)，在與rT型半導(dǎo)體層2的表面垂直的第二方向上，配置在多個(gè)第 一 Ρ型雜質(zhì)注入層4a中的各第一 ρ型雜質(zhì)注入層4a的正上方。然后，除去掩模Ml。
[0037] 然后，實(shí)施形成第二η型雜質(zhì)注入層3a的工序。像圖3 (c)所示的那樣，上述的 掩模M2形成在第一外延層5的表面上，以使得各開口部配置在多個(gè)第一 η型雜質(zhì)注入層3a 中的各第一 η型雜質(zhì)注入層3a的正上方。經(jīng)由該掩模M2的開口部，向第一外延層5的表 面選擇性地注入η型雜質(zhì)3。由此，多個(gè)第二η型雜質(zhì)注入層3a，沿上述第一方向相互隔開 上述第一間隔而排列，從第一外延層5的表面開始形成到第一外延層5中。同時(shí)，多個(gè)第二 η型雜質(zhì)注入層3a中的每一個(gè)，在與型半導(dǎo)體層2的表面垂直的第二方向上，配置在多 個(gè)第一 η型雜質(zhì)注入層3a中的各第一 η型雜質(zhì)注入層3a的正上方。然后，除去掩模M2。
[0038] 包含上述形成第一外延層的工序、形成第二ρ型雜質(zhì)注入層的工序和形成第二η 型雜質(zhì)注入層的工序的一連串工序?qū)嵤┮淮位騼纱我陨?。在本?shí)施方式中，像圖4 (a)所 示的那樣，重復(fù)3次。其結(jié)果，第一 ρ型雜質(zhì)注入層4a和第二ρ型雜質(zhì)注入層4a由4段ρ 型雜質(zhì)注入層4a構(gòu)成。同樣地，第一 η型雜質(zhì)注入層3a和第二η型雜質(zhì)注入層3a也由4 段η型雜質(zhì)注入層3a構(gòu)成。
[0039] 然后，實(shí)施形成第二外延層的工序。像圖4 (b)所示的那樣，在實(shí)施上述一連串工 序后的最后形成的第一外延層5 (第3層的第一外延層）上，通過外延生長形成第二外延層 6,第二外延層6由具有比n+型半導(dǎo)體襯底1低的η型雜質(zhì)濃度的半導(dǎo)體構(gòu)成。第二外延 層6的第二方向上的膜厚比第一外延層5小。
[0040] 然后，實(shí)施熱處理。像圖5 (a)所示的那樣，通過使多個(gè)第一 η型雜質(zhì)注入層3a 和多個(gè)第二η型雜質(zhì)注入層3a的各雜質(zhì)擴(kuò)散，從多個(gè)第一 η型雜質(zhì)注入層3a和第二η型 雜質(zhì)注入層3a形成多個(gè)η型雜質(zhì)擴(kuò)散層3b。該多個(gè)η型雜質(zhì)擴(kuò)散層3b在第二方向上相互 連結(jié)，形成多個(gè)η型柱層3c。多個(gè)η型柱層3c沿第二方向延伸，沿第一方向排列。
[0041] 同時(shí)，通過使多個(gè)第一 p型雜質(zhì)注入層4a和多個(gè)第二p型雜質(zhì)注入層4a的各雜 質(zhì)擴(kuò)散，從多個(gè)第一 P型雜質(zhì)注入層4a和第二p型雜質(zhì)注入層4a開始形成多個(gè)p型雜質(zhì) 擴(kuò)散層4b。該多個(gè)p型雜質(zhì)擴(kuò)散層4b在第二方向上相互連結(jié)，形成多個(gè)p型柱層4c。多 個(gè)P型柱層4c沿第二方向延伸，沿第一方向排列。其結(jié)果，多個(gè)p型柱層4c和多個(gè)η型柱 層3c沿第一方向交互排列。
[0042] 然后，實(shí)施形成p型半導(dǎo)體層的工序。像圖5 (b)所示的那樣，p型基極層8形成 為，從第二外延層6的表面延伸到第二外延層中6,與多個(gè)p型柱層4c中的每一個(gè)電氣連 接。例如，用未圖示的掩模，通過離子注入選擇性地向第二外延層6的表面注入p型雜質(zhì)。 然后，實(shí)施熱處理，使上述P型雜質(zhì)從第二外延層6的表面擴(kuò)散到第二外延層6中。由此， P型基極層8形成為，與p型柱層4c的最上部的p型雜質(zhì)擴(kuò)散層4b的上部連結(jié)。
[0043] 然后，像圖6所示的那樣，實(shí)施在p型基極層8的表面上選擇性地形成n+型源極 層9的工序。實(shí)施在n+型源極層9上、p型基極層8上以及和與p型基極層8連結(jié)的p型 柱層4c相鄰的η型柱層3c上，隔著柵絕緣膜11形成柵極電極12的工序。實(shí)施形成與n+ 型源極層9和p型基極層8電氣連接的源極電極15的工序。進(jìn)而，實(shí)施形成與n+型半導(dǎo) 體襯底1電氣連接的漏極電極14的工序。由于這些工序是為了制造現(xiàn)有的M0SFET所使用 的現(xiàn)有的技術(shù)，所以詳細(xì)說明省略。
[0044] 然后，說明比較例的半導(dǎo)體器件。在比較例的半導(dǎo)體器件中，像圖6所示的那樣， 沿剖面圖的B - B線的p型柱層4c的深度方向的p型雜質(zhì)濃度的分布與本實(shí)施方式的半 導(dǎo)體器件不同。本實(shí)施方式的半導(dǎo)體器件的P型柱層4c的最上部的p型雜質(zhì)擴(kuò)散層4b和 P型基極層8的連結(jié)部中的p型雜質(zhì)濃度的極小值，比p型柱層4c中的在第二方向上相鄰 的P型雜質(zhì)擴(kuò)散層4b的連結(jié)部的p型雜質(zhì)濃度的極小值大。與此不同，在比較例的半導(dǎo)體 器件中，P型柱層4c的最上部的p型雜質(zhì)擴(kuò)散層4b和p型基極層8的連結(jié)部中的p型雜 質(zhì)濃度的極小值，比P型柱層4c中的在第二方向上相鄰的p型雜質(zhì)擴(kuò)散層4b的連結(jié)部的 P型雜質(zhì)濃度的極小值小。
[0045] 該不同是因?yàn)楸緦?shí)施方式的半導(dǎo)體器件的制造方法和比較例的半導(dǎo)體器件的制 造方法有不同點(diǎn)。在比較例的半導(dǎo)體器件的制造方法中，取代形成圖4 (b)所示的第二外 延層6,而形成了第一外延層5。即，比較例的第一外延層5的膜厚比本實(shí)施方式的第二外 延層6大。比較例的半導(dǎo)體器件的制造方法，只有這一點(diǎn)與本實(shí)施方式的半導(dǎo)體器件的制 造方法不同。除此以外，半導(dǎo)體器件的結(jié)構(gòu)及其制造方法沒有不同點(diǎn)。
[0046] 因此，在比較例的半導(dǎo)體器件的制造方法中，如果用與本實(shí)施方式的半導(dǎo)體器件 的制造方法同樣的工序形成P型基極層8,則來自p型基極層8的p型雜質(zhì)的擴(kuò)散不能充 分到達(dá)P型柱層4c的最上部的p型擴(kuò)散層4b。因此，p型基極層8和最上部的p型擴(kuò)散層 4b的連結(jié)部中的p型雜質(zhì)濃度的極小值，在比較例的半導(dǎo)體器件中會成為比本實(shí)施方式的 半導(dǎo)體器件小的值。
[0047] 其結(jié)果，在本實(shí)施方式的半導(dǎo)體器件中，與比較例的半導(dǎo)體器件相比，n+型源極層 9正下方的p型基極層8的部分中的p型雜質(zhì)濃度高。因此，本實(shí)施方式的半導(dǎo)體器件，與 比較例的半導(dǎo)體器件相比，由于因雪崩擊穿產(chǎn)生的針對正孔電流的P型基極層8中的電壓 降小，所以由n+型源極層9和p型基極層8構(gòu)成的寄生二極管難以接通。圖7示出了兩種 半導(dǎo)體器件的漏極一源極間電壓和漏極一源極間電流的特性。本實(shí)施方式的半導(dǎo)體器件， 在雪崩擊穿發(fā)生后，接通寄生二極管之前流動的漏極一源極間電流大。即，雪崩耐量高。 [0048] 在本實(shí)施方式的半導(dǎo)體器件的制造方法中，像上述那樣，形成p型基極層8的第二 外延層6,形成得比為了形成p型雜質(zhì)擴(kuò)散層4b和η型雜質(zhì)擴(kuò)散層3b所需的第一外延層5 薄。由此，在通過使P型雜質(zhì)擴(kuò)散形成P型基極層8時(shí)，p型基極層8的底容易與p型柱層 4c的最上部的p型雜質(zhì)擴(kuò)散層4b連結(jié)。其結(jié)果，在p型基極層8和p型柱層4c的最上部 的P型雜質(zhì)擴(kuò)散層4b的連結(jié)部中p型雜質(zhì)濃度高，即使有雪崩擊穿時(shí)的電流流動，由n+型 源極層9和p型基極層8構(gòu)成的寄生二極管也難以接通。即，雪崩耐量提高。
[0049] 與此相對，在比較例的半導(dǎo)體器件的制造方法中也是，在形成p型基極層8時(shí)，通 過增加離子注入的P型雜質(zhì)的注入量，通過熱處理增加擴(kuò)散，可以使P型基極層8和P型柱 層4c的最上部的p型雜質(zhì)擴(kuò)散層4c的連結(jié)部的p型雜質(zhì)濃度比p型柱層4c中的在第二 方向上相鄰的P型擴(kuò)散層4b的連結(jié)部的p型雜質(zhì)濃度高。但是，此時(shí)，由于在第一方向上 相鄰的P型基極層8c的間隙會縮短，所以電子從溝道層向η型柱層3c流動時(shí)的電阻增大， 半導(dǎo)體器件的接通電阻會增大。在本實(shí)施方式的半導(dǎo)體器件的制造方法中，這樣的接通電 阻的增大也不會發(fā)生。
[0050] 基于以上說明的，通過使用本實(shí)施方式的半導(dǎo)體器件的制造方法，可以維持半導(dǎo) 體器件的高耐壓和低接通電阻，且可以提高雪崩耐量。
[0051] 另外，在本實(shí)施方式的半導(dǎo)體器件的制造方法中，在形成p型雜質(zhì)注入層4a和η 型雜質(zhì)注入層3a時(shí)，先實(shí)施ρ型雜質(zhì)的離子注入之后再實(shí)施η型雜質(zhì)的離子注入，但離子 注入的順序當(dāng)然也可以相反。
[0052] (第二實(shí)施方式）
[0053] 用圖8和圖9說明本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件及其制造方法。圖8是第 二實(shí)施方式的半導(dǎo)體器件的剖面圖。圖9 (a)和（b)是分別示出本實(shí)施方式的半導(dǎo)體器件 的制造工序的一部分的工序的要部剖面的圖。另外，對與第一實(shí)施方式中說明過的構(gòu)成相 同的構(gòu)成的部分使用相同的附圖標(biāo)記或記號，其說明省略。主要說明與第一實(shí)施方式的不 同點(diǎn)。
[0054] 像圖8示出的剖面那樣，本實(shí)施方式的半導(dǎo)體器件中，η型柱層3d，不是通過在第 二方向上連結(jié)多個(gè)η型雜質(zhì)擴(kuò)散層而形成，而是由被由多個(gè)ρ型雜質(zhì)擴(kuò)散層4b形成的多個(gè) P型柱層4c中的每一個(gè)相鄰的ρ型柱層4c夾著的、η型半導(dǎo)體層22、第一 η型外延層25和 第二η型外延層26形成。
[0055] 另外，本實(shí)施方式的η型半導(dǎo)體層22、第一 η型外延層25和第二η型外延層26分 別具有比第一實(shí)施方式的η -型半導(dǎo)體層2、第一 η -形外延層5和第二η -形外延層6高的 η型雜質(zhì)濃度。這是因?yàn)?，為了維持超級結(jié)結(jié)構(gòu)的ρ型雜質(zhì)和η型雜質(zhì)的平衡，使本實(shí)施方 式的整個(gè)η型柱層3d的η型雜質(zhì)量與第一實(shí)施方式的整個(gè)η型柱層3c的η型雜質(zhì)量基本 雄且 寺里。
[0056] 關(guān)于上述點(diǎn)，本實(shí)施方式的半導(dǎo)體器件與第一實(shí)施方式的半導(dǎo)體器件不同。另外， 與此對應(yīng)，關(guān)于以下示出的點(diǎn)，本實(shí)施方式的半導(dǎo)體器件的制造方法與第一實(shí)施方式的半 導(dǎo)體器件的制造方法不同。像圖9所示的那樣，在本實(shí)施方式的半導(dǎo)體器件的制造方法中， 由于無須形成η型雜質(zhì)注入層3a，所以在第一實(shí)施方式的半導(dǎo)體器件的制造方法的制造工 序中，省略形成第一 η型雜質(zhì)注入層的工序和形成第二η型雜質(zhì)注入層的工序，實(shí)施到形成 第二外延層26的工序。
[0057] 然后，在實(shí)施熱處理的工序中，像圖9 (b)所示的那樣，通過在第二方向上連結(jié)從 多個(gè)第一 P型雜質(zhì)注入層4a和多個(gè)第二p型雜質(zhì)注入層4a擴(kuò)散p型雜質(zhì)而形成的多個(gè)p 型雜質(zhì)擴(kuò)散層4b，來形成多個(gè)p型柱層4c。多個(gè)η型柱層3d由構(gòu)成多個(gè)p型柱層4c的間 隙的η型半導(dǎo)體層22、第一 η型外延層25和第二η型外延層26構(gòu)成。即，多個(gè)η型柱層 3d由η型半導(dǎo)體層22、第一 η型外延層25和第二外延層26的中的、被多個(gè)ρ型柱層4c中 的各相鄰的P型柱層夾著的部分構(gòu)成。以下的制造工序與第一制造工序完全相同。
[0058] 在本實(shí)施方式的半導(dǎo)體器件的制造方法中也是，形成ρ型基極層8的第二外延層 26形成得比為了形成ρ型雜質(zhì)擴(kuò)散層4b所需的第一外延層25薄。因此，在本實(shí)施方式的 半導(dǎo)體器件的制造方法中也是，與第一實(shí)施方式的半導(dǎo)體器件的制造方法同樣地，可以維 持半導(dǎo)體器件的高耐壓和低接通電阻，且可以提高雪崩耐量。
[0059] 而且，在本實(shí)施方式的半導(dǎo)體器件的制造方法中，與第一實(shí)施方式的半導(dǎo)體器件 的制造方法相比，由于無需形成第一 η型雜質(zhì)注入層3a和第二η型雜質(zhì)注入層3a的工序， 所以制造成本可以大大減小。
[0060] (第三實(shí)施方式）
[0061] 用圖10說明本發(fā)明的第三實(shí)施方式的半導(dǎo)體器件。圖10是第三實(shí)施方式的半導(dǎo) 體器件的剖面圖。另外，對與第一實(shí)施方式中說明過的構(gòu)成相同的構(gòu)成的部分使用相同的 附圖標(biāo)記或記號，其說明省略。主要說明與第一實(shí)施方式的不同點(diǎn)。
[0062] 本實(shí)施方式的半導(dǎo)體器件，像圖10所示的那樣，是把第一實(shí)施方式的半導(dǎo)體器件 適用于IGBT時(shí)的情況。即，本實(shí)施方式的半導(dǎo)體器件，在n+型半導(dǎo)體襯底1與漏極電極14 (在IGBT中，集電極電極）之間，具有由p+型半導(dǎo)體構(gòu)成的p+形集電極層16。關(guān)于這一點(diǎn) 不同。因此，對本實(shí)施方式的半導(dǎo)體器件，也可以適用第一實(shí)施方式的半導(dǎo)體器件的制造方 法。
[0063] 本實(shí)施方式的半導(dǎo)體器件及其制造方法在中也是，得到與第一實(shí)施方式的半導(dǎo)體 器件及其制造方法同樣的效果。
[0064] 第二實(shí)施方式的半導(dǎo)體層及其制造方法也可以與本實(shí)施方式同樣地適用于IGBT。
[0065] 在以上說明過的實(shí)施方式中，說明了 ρ型柱層4c由4段雜質(zhì)擴(kuò)散層4b構(gòu)成時(shí)的 情況。但是，不限于此。與半導(dǎo)體器件的耐壓對應(yīng)地調(diào)整構(gòu)成P型柱層4c的ρ型雜質(zhì)擴(kuò)散 層4b的段數(shù)。
[〇〇66] 雖然說明了本發(fā)明的幾個(gè)實(shí)施方式，但這些實(shí)施方式是作為例子而提出的，并不 意圖限定本發(fā)明的范圍。這些新的實(shí)施方式能夠以其他的各種方式進(jìn)行實(shí)施，在不脫離發(fā) 明的要旨的范圍內(nèi)，能夠進(jìn)行各種的省略、置換、變更。這些實(shí)施方式或其變形包含于發(fā)明 的范圍或要旨中，并且包含于權(quán)利要求書記載的發(fā)明及其均等的范圍中。
【權(quán)利要求】
1. 一種半導(dǎo)體器件的制造方法，其特征在于，包括： 在第一導(dǎo)電類型的第一半導(dǎo)體層的表面，通過離子注入選擇性地形成多個(gè)第一第二導(dǎo) 電類型雜質(zhì)注入層的工序； 在上述第一半導(dǎo)體層上形成第一導(dǎo)電類型的第一外延層的工序； 在上述第一外延層的表面通過離子注入而選擇性地形成多個(gè)第二第二導(dǎo)電類型雜質(zhì) 注入層，以使得在與上述第一半導(dǎo)體層的表面垂直的第二方向上位于上述第一第二導(dǎo)電類 型雜質(zhì)注入層的上方的工序； 在上述第一外延層上形成上述第二方向上的厚度比上述第一外延層的厚度薄的第一 導(dǎo)電類型的第二外延層的工序； 通過熱處理，使上述第一第二導(dǎo)電類型雜質(zhì)注入層與上述第二第二導(dǎo)電類型雜質(zhì)注入 層在上述第二方向上結(jié)合，形成多個(gè)第二導(dǎo)電類型的柱層的工序； 在上述第二外延層的表面上形成與上述第二導(dǎo)電類型的柱層相接的第二導(dǎo)電類型的 第二半導(dǎo)體層的工序； 在上述第二半導(dǎo)體層的表面上選擇性地形成第一導(dǎo)電類型的第三半導(dǎo)體層的工序； 在上述第二半導(dǎo)體層上和第三半導(dǎo)體層上隔著柵絕緣膜形成柵極電極的工序； 形成與上述第二半導(dǎo)體層和上述第三半導(dǎo)體層電氣連接的第一電極的工序；以及 形成與上述第一半導(dǎo)體層電氣連接的第二電極的工序。
2. 如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其特征在于，還包括： 在上述第一導(dǎo)電類型的第一半導(dǎo)體層的表面中，在相鄰的上述第一第二導(dǎo)電類型雜質(zhì) 注入層之間，通過離子注入形成第一第一導(dǎo)電類型雜質(zhì)注入層的工序；以及 在上述第一外延層的表面中，在相鄰的上述第二第二導(dǎo)電類型雜質(zhì)注入層之間，通過 離子注入形成第二第一導(dǎo)電類型雜質(zhì)注入層的工序，且 通過上述熱處理，使上述第一第一導(dǎo)電類型雜質(zhì)注入層與上述第二第一導(dǎo)電類型雜質(zhì) 注入層在上述第二方向上結(jié)合，形成多個(gè)第一導(dǎo)電類型的柱層。
3. 如權(quán)利要求1或2所述的半導(dǎo)體器件的制造方法，其特征在于： 形成上述第二半導(dǎo)體層的工序具有：向上述第二外延層的上述表面選擇性地離子注入 第二導(dǎo)電類型雜質(zhì)的工序，以及為了使上述第二導(dǎo)電類型雜質(zhì)擴(kuò)散而實(shí)施熱處理的工序； 通過上述第二導(dǎo)電類型雜質(zhì)的擴(kuò)散而形成上述第二半導(dǎo)體層。
【文檔編號】H01L21/331GK104064461SQ201310363105
【公開日】2014年9月24日 申請日期:2013年8月20日 優(yōu)先權(quán)日:2013年3月22日
【發(fā)明者】福田達(dá)夫 申請人:株式會社東芝
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