半導(dǎo)體裝置制造方法
【專利摘要】本發(fā)明提供一種能夠不增加布線圖案寬度而提高半導(dǎo)體裝置的芯片的管腳級的ESD耐性的半導(dǎo)體裝置。根據(jù)實施方式，半導(dǎo)體裝置具有：多個焊盤；多個ESD保護(hù)電路，以使一個ESD保護(hù)電路對應(yīng)于一個焊盤的方式，連接于多個焊盤；以及I／O電路，連接于將多個ESD保護(hù)電路的輸出端彼此連接的連接部，輸入向多個焊盤輸入的至少一個輸入信號。
【專利說明】半導(dǎo)體裝置
[0001]本申請享受2012年9月10日申請的日本專利申請第2012 — 198792的優(yōu)先權(quán)，并在本申請中引用該日本專利申請的全部內(nèi)容。
【技術(shù)領(lǐng)域】
[0002]本發(fā)明的實施方式涉及半導(dǎo)體裝置。
【背景技術(shù)】
[0003]在電子設(shè)備中，由于靜電放電(Electro-Static Discharge:以下稱為ESD)引起的靜電破壞而米取用來保護(hù)電路的ESD對策。
[0004]為了評價ESD對策，以往按照設(shè)備或模塊的級別(level)，基于HBM (人體模式，human body mode)、MM (機(jī)器模式，machine mode)來進(jìn)行ESD耐性評價。例如，對于評價對象的設(shè)備或模塊，在HBM下施加2KV?3KV的電壓，在麗下施加200V的電壓，來進(jìn)行ESD耐性評價。
[0005]此外，以往，對于搭載了半導(dǎo)體裝置的電子設(shè)備或模塊的級別，例如還依照IEC -61000 - 4.2的ESD規(guī)格，在接觸放電下施加8KV的電壓，在氣體放電下施加15KV的電壓，來進(jìn)行ESD耐性評價，然而最近，有時即使是半導(dǎo)體裝置的芯片的管腳級也需要依照上述規(guī)格的同樣的ESD耐性評價。
[0006]通常，在芯片的管腳級，為了滿足規(guī)定規(guī)格的ESD耐性條件，在I / O設(shè)計中，需要電源箝位(power clamp)電路的功能提高、或增加布線圖案的寬度來降低布線電阻這樣的對策。
[0007]但是，布線圖案寬度的增加這一方法，不僅給芯片的布局設(shè)計帶來大的制約，而且作為結(jié)果，存在導(dǎo)致芯片面積的增加、以及芯片的成本增加的問題。

【發(fā)明內(nèi)容】

[0008]本發(fā)明要解決的課題在于，提供一種能夠不增加布線圖案寬度而提高半導(dǎo)體裝置的芯片的管腳級的ESD耐性的半導(dǎo)體裝置。
[0009]實施方式的半導(dǎo)體裝置，具有:多個第一焊盤；多個ESD保護(hù)電路，以使一個ESD保護(hù)電路對應(yīng)一個上述第一焊盤的方式連接于上述多個第一焊盤；以及I / O電路，連接于上述多個ESD保護(hù)電路的輸出。
[0010]此外，另一實施方式的半導(dǎo)體裝置，具備:至少一個焊盤；多個ESD保護(hù)電路；開關(guān)部，插入上述多個ESD保護(hù)電路的輸入部間；以及I / O電路，連接有上述多個ESD保護(hù)電路的輸出端；
[0011]上述一個焊盤，與直接連接的第一 ESD保護(hù)電路、和通過將上述開關(guān)部閉合而電連接的至少一個第二 ESD保護(hù)電路連接。
[0012]根據(jù)上述結(jié)構(gòu)的半導(dǎo)體裝置，能夠不增加布線圖案寬度而提高半導(dǎo)體裝置的芯片的管腳級的ESD耐性。【專利附圖】

【附圖說明】
[0013]圖1是表示實施方式的半導(dǎo)體裝置的芯片布局概念的圖。
[0014]圖2是用來說明實施方式的半導(dǎo)體裝置被搭載在半導(dǎo)體封裝中的狀態(tài)的圖。
[0015]圖3是用來說明實施方式的芯片I的包含ESD保護(hù)電路12的I/O部的結(jié)構(gòu)的電路圖。
[0016]圖4是用來說明實施方式的半導(dǎo)體裝置的變形例I的結(jié)構(gòu)的電路圖。
[0017]圖5是用來說明在實施方式的半導(dǎo)體裝置的變形例I中、對一個焊盤2cl設(shè)有多個ESD保護(hù)電路12的結(jié)構(gòu)的電路圖。
[0018]圖6是用來說明實施方式的半導(dǎo)體裝置的變形例2的結(jié)構(gòu)的、芯片IA上的焊盤2c的布局的圖。
[0019]圖7是用來說明實施方式的半導(dǎo)體裝置的變形例3的結(jié)構(gòu)的、芯片IB上的焊盤2c的布局的圖。
[0020]圖8是用來說明實施方式的半導(dǎo)體裝置的變形例4的結(jié)構(gòu)的、芯片IC的包含ESD保護(hù)電路12的I / O部的結(jié)構(gòu)的電路圖。
【具體實施方式】
[0021]以下，參照【專利附圖】

【附圖說明】實施方式。
[0022](結(jié)構(gòu))
[0023]圖1是表示本實施方式的半導(dǎo)體裝置的芯片布局概念的圖。圖2是用來說明本實施方式的半導(dǎo)體裝置被搭載在半導(dǎo)體封裝上的狀態(tài)的圖。
[0024]本實施方式的半導(dǎo)體芯片(以下簡稱為芯片)1中，如圖1所示，在矩形的芯片的兩個周邊部，例如連接鍵合引線(bonding wire)的多個焊盤2沿芯片I的兩邊配置為直線狀。
[0025]另外，這里，在具有矩形形狀的芯片I的兩邊的周邊部，多個焊盤2被配置為直線狀，但多個焊盤2也可以配置在四邊的周邊部，也可以不僅配置在周邊部。
[0026]芯片I的多個焊盤2的一部分焊盤2a、2b是電源用的焊盤，一部分的多個焊盤2c是應(yīng)被相互電連接的輸入輸出信號用的焊盤。如后述那樣，輸入輸出信號用的多個焊盤2c連接于I / O部3，該I / O部3包含使用了二極管的多個ESD保護(hù)電路。在芯片I的中央部配置有邏輯電路4，該邏輯電路4是實現(xiàn)各種功能的處理部。芯片I的處理部也可以是存儲器部等。因而，處理部包含輸入來自I / O部3的輸出信號的邏輯電路以及存儲器電路中的至少一個。
[0027]另外，在以下的說明中，關(guān)于包含多個ESD保護(hù)電路的I / O部3，對有關(guān)輸入輸出信號用焊盤的I / O部3進(jìn)行說明，對于輸入信號用焊盤也可以同樣地設(shè)置包含多個ESD保護(hù)電路的I / O部3。
[0028]如圖2所示，芯片I被封入搭載到用雙點劃線表示的半導(dǎo)體封裝100中。芯片I的多個焊盤2通過作為連接布線單元的鍵合引線101，連接到與管腳或焊球等多個外部連接端子連接的多個電極端子(以下稱作外部電極)102。半導(dǎo)體封裝100的多個外部連接端子(未圖示)連接到搭載半導(dǎo)體封裝100的印刷布線基板等的多個焊接區(qū)(land)。
[0029]如圖2所示，以使一組焊盤2c與一個外部電極102連接的方式，將輸入信號用的多個焊盤2c連接到多個外部電極102。多個焊盤2c通過各個外部電極102相互電連接。對芯片I輸入多個輸入信號，各輸入信號在邏輯電路4中被進(jìn)行規(guī)定的處理。被進(jìn)行了該規(guī)定的處理的各種信號作為多個輸出信號從芯片I輸出。
[0030]圖3是用來說明芯片I的包含ESD保護(hù)電路12的I / O部的結(jié)構(gòu)的電路圖。多個焊盤2中的焊盤2a及2b是電源用的焊盤。焊盤2a是被施加電源電壓VDD的電極，焊盤2b是連接地電位VSS的電極。電源箝位電路11設(shè)置在焊盤2a與2b之間。另外，圖3中，作為電源用的焊盤2，將焊盤2a和焊盤2b各示出了一個，但芯片I上也可以分別設(shè)置多個焊盤2a和2b ο
[0031]并且，在圖3中，焊盤2cl和2c2是多個焊盤2中的輸入信號用的電極。焊盤2cl和2c2連接到與焊盤2cl和2c2連接的一個外部電極102，是用來輸入一個輸入信號的一組焊盤。焊盤2cl和2c2通過兩條鍵合引線101，與半導(dǎo)體封裝100內(nèi)的一個外部電極102連接。
[0032]圖3中，僅不出了向一個外部電極102輸入的一個輸入信號用的焊盤2c I和2c2,但是在芯片I上設(shè)有多組輸入信號用的焊盤2c，各組的焊盤2c通過兩條鍵合引線101，與對應(yīng)的一個外部電極102連接。
[0033]另外,這里,對于向外部電極102輸入的一個輸入信號，設(shè)有兩個焊盤2cl和2c2,但如圖3中雙點劃線所示，對于一個輸入信號，也可以設(shè)置三個焊盤2cl、2c2、2c3，進(jìn)而，雖未圖不，對于一個輸入信號，也可以設(shè)置大于等于四個的焊盤。S卩，對于輸入各輸入信號的外部電極，可以設(shè)置大于等于3個的焊盤2c。
[0034]并且，這里，對于全部輸入信號中的各個輸入信號，設(shè)有包含多個ESD保護(hù)電路12的I / O部3，但也可以是，設(shè)置芯片I的多個輸入信號中的至少一個輸入信號用的、包含多個ESD保護(hù)電路12的I / O部3。
[0035]如以上那樣,芯片I對多個輸入信號分別設(shè)有一組焊盤2cl和2c2。
[0036]焊盤2cl和2c2分別連接到包含兩個二極管Dp、Dn和電阻R的ESD保護(hù)電路12。如圖3所示，焊盤2cl和2c2分別連接到連接有電阻R的一端的兩個二極管Dp和Dn的連接點Pl和P2。
[0037]具體而言，焊盤2cl連接到ESD保護(hù)電路12。ESD保護(hù)電路12的二極管Dp的陰極與電源電壓VDD連接，二極管Dp的陽極與二極管Dn的陰極連接。二極管Dn的陽極與作為基準(zhǔn)電位的地電位VSS連接。焊盤2cl連接到二極管Dp和Dn的連接點Pl。
[0038]焊盤2c2也與同樣的ESD保護(hù)電路12連接，并連接到ESD保護(hù)電路12的兩個二極管Dp和Dn的連接點P2。
[0039]S卩，多個(這里是兩個)ESD保護(hù)電路12與兩個焊盤2cl、2c2連接，使得一個ESD保護(hù)電路12與一個焊盤2c對應(yīng)。
[0040]并且，連接點Pl和P2分別連接電阻R的一端，兩個電阻R的另一端彼此用連接點Pc連接，該連接點Pc的電位被輸入I / O電路13。
[0041]S卩，I / O電路13連接到連接點Pc，該連接點Pc是兩個ESD保護(hù)電路12的輸出端彼此連接的連接部，向兩個焊盤2cl、2c2輸入的輸入信號被輸入I / O電路13。
[0042]I / O電路13是包含晶體管和電阻的緩沖電路、或者輸入輸出轉(zhuǎn)換電路等。I /O電路13的輸出被輸入邏輯電路4。[0043]如以上那樣，如圖2所示，芯片I的半導(dǎo)體封裝100上設(shè)有通過鍵合引線101連接了多個焊盤例如焊盤2cl、2c2的多個外部電極102。
[0044]芯片I按每個輸入信號設(shè)有兩個焊盤2cl和2c2。多個(這里是兩個)焊盤2c (這里是2cl、2c2)沿矩形的芯片I的至少一邊(這里是二邊)配置為直線狀。
[0045]各焊盤2cl和2c2與ESD保護(hù)電路12連接。兩個ESD保護(hù)電路12的輸出端彼此連接，其連接點的電位被輸入I / O電路13。I / O電路13的輸出被輸入邏輯電路4。
[0046]另外，在對一個輸入信號設(shè)有大于等于三個的焊盤2c的情況下，各焊盤2c連接到兩個二極管Dp和Dn的連接點，大于等于三個的ESD保護(hù)電路12的輸出端彼此連接，其連接點Pc的電位被輸入I / O電路13。
[0047](動作)
[0048]接著，說明圖1?圖3所示的芯片I的動作。
[0049]向各外部電極102輸入的一個輸入信號，經(jīng)作為兩條信號線的鍵合引線101，輸入兩個焊盤2cl、2c2。
[0050]輸入信號的電流分支而流過兩個焊盤2cl、2c2，分支后的兩個電流I1、12分別經(jīng)布線L1、L2，輸入ESD保護(hù)電路12。由于兩個ESD保護(hù)電路12的輸出端在連接點Pc連接，所以從兩個ESD保護(hù)電路12輸出的電流在連接點Pc合流，并輸入I / O電路13。經(jīng)過了I / O電路13的輸入信號被輸入邏輯電路4，被進(jìn)行規(guī)定的處理。
[0051]例如，在對某外部電極102施加了高電壓的靜電的情況下，其電壓還經(jīng)兩條鍵合引線101施加于焊盤2cl、2c2。
[0052]但是，由對外部電極102施加的電壓產(chǎn)生的電流I向兩個焊盤2cl、2c2分支，流過兩個焊盤2cl、2c2的電流I1、12分別經(jīng)布線L1、L2，流向?qū)?yīng)的ESD保護(hù)電路12。
[0053]由于兩條布線L1、L2相互并聯(lián)地連接到ESD保護(hù)電路12，所以流向布線L1、L2的電流I1、12減小，因此能夠?qū)崿F(xiàn)布線L1、L2的電阻值的余量(margin)。進(jìn)而,例如,若布線LI和L2是相同布線圖案寬度且為相同長度，則由于流過各布線L1、L2的電流I1、12成為整體電流I的一半，所以各電流11、12經(jīng)ESD保護(hù)電路12的二極管Dp或Dn而電荷容易向VDD側(cè)或VSS側(cè)逃脫。其結(jié)果，I / O電路13以及邏輯電路4變得難以被破壞。
[0054]在不利用上述的本實施方式那樣的結(jié)構(gòu)的現(xiàn)有半導(dǎo)體裝置中，采取提高電源箝位電路的功能以及增加布線圖案寬度等對策。例如，在增加布線圖案寬度的情況下，包括焊盤、ESD保護(hù)電路12以及I / O電路13在內(nèi)的電路部整體的面積增大。
[0055]但是，在上述的本實施方式那樣的結(jié)構(gòu)的情況下，雖然對一個輸入信號設(shè)置兩個焊盤和兩個ESD保護(hù)電路12，但不需要增加布線圖案寬度，且能夠使兩個焊盤的大小與以往的焊盤相比減小，所以能夠抑制芯片面積的增加。
[0056]此外，即使對一個輸入信號設(shè)置多個焊盤和ESD保護(hù)電路12，I / O電路13也是
一個即可。
[0057]因而，對于一個輸入信號，即使焊盤2c以及ESD保護(hù)電路12各自的數(shù)量為兩個、三個、四個，關(guān)于焊盤、ESD保護(hù)電路12以及I / O電路13的電路整體的面積，由于I / O電路13是一個即可，所以電路整體的面積不會成為2倍、3倍、4倍。例如，在焊盤、ESD保護(hù)電路12以及I / O電路13的面積比例如為4:1:5的情況下，即使焊盤及ESD保護(hù)電路各自的數(shù)量增加為兩個、三個、四個，在本實施方式中焊盤、ESD保護(hù)電路12以及I / O電路13的電路整體的面積也不會成為2倍、3倍、4倍，而是成為1.5倍、2倍、2.5倍。
[0058]因而，根據(jù)本實施方式，能夠?qū)崿F(xiàn)一種不增加布線圖案寬度而能夠提高芯片的管腳級的ESD耐性的半導(dǎo)體裝置，結(jié)果，在半導(dǎo)體裝置中，不會導(dǎo)致大的芯片面積的增加以及芯片的成本增加。
[0059]接著說明幾個變形例。
[0060]圖4是用來說明本實施方式的半導(dǎo)體裝置的變形例I的結(jié)構(gòu)的電路圖。圖4中，僅示出了被輸入一個輸入信號的兩個焊盤2cl、2c2。如圖4所示,在焊盤2cl、2c2間設(shè)有開關(guān)SW。開關(guān)SW的兩端與焊盤2cl和2c2連接。開關(guān)SW的開閉通過開關(guān)控制信號CS控制。若開關(guān)SW通過開關(guān)控制信號CS而閉合，則兩個焊盤2cl、2c2間導(dǎo)通。
[0061]輸出對開關(guān)SW的開閉進(jìn)行控制的開關(guān)控制信號CS的開關(guān)控制電路21，如圖1及圖2中雙點劃線所示那樣，設(shè)置在芯片I上。開關(guān)控制電路21構(gòu)成對控制開關(guān)SW的開閉的開關(guān)控制信號CS的輸出進(jìn)行控制的開關(guān)控制部。
[0062]在芯片I被搭載于半導(dǎo)體封裝100中之前的狀態(tài)下，在同時向兩個焊盤2cl、2c2施加了靜電的狀態(tài)下進(jìn)行ESD評價時，使用開關(guān)SW。
[0063]S卩，不僅在芯片I的狀態(tài)下對兩個焊盤2cl、2c2分別施加ESD評價用的規(guī)定的電壓，還能夠通過將這樣的開關(guān)SW設(shè)置在兩個焊盤2cl、2c2間，從而以等同于向兩個焊盤2cl、2c2所對應(yīng)的外部電極102施加了規(guī)定的電壓的狀態(tài)，進(jìn)行ESD評價。
[0064]具體而言，不僅能夠通過對兩個焊盤2cl、2c2分別施加規(guī)定的電壓，從而在芯片I的狀態(tài)下按每個焊盤進(jìn)行ESD評價，還能夠通過將開關(guān)SW閉合，從而成為與如同使兩個焊盤2c1、2c2與外部電極102連接、同時對兩個焊盤2c1、2c2施加了規(guī)定的電壓相同的狀態(tài)。
[0065]因而，在搭載于半導(dǎo)體封裝100之前的芯片I的狀態(tài)下，通過利用開關(guān)控制電路21進(jìn)行控制使得開關(guān)SW閉合，從而能夠在等同于宛如將兩個焊盤2cl、2c2與外部電極102連接、并對外部電極102施加了規(guī)定的電壓的狀態(tài)下，進(jìn)行ESD評價。
[0066]另外，在相對于一個輸入信號而焊盤2c為大于等于三個的情況下，多個開關(guān)SW設(shè)置在大于等于三個的焊盤2c的相鄰的各一對焊盤2c間。并且，將多個開關(guān)SW設(shè)置為，使得當(dāng)多個開關(guān)SW全部閉合時能夠同時對多個焊盤2c施加規(guī)定的電壓。
[0067]另外，圖4所示的變形例I中，通過經(jīng)開關(guān)SW將兩個焊盤2cl、2c2導(dǎo)通，來向兩個ESD保護(hù)電路12輸入共通信號，但焊盤的數(shù)量和ESD保護(hù)電路的數(shù)量不必相同。
[0068]圖5是用來說明在本實施方式的半導(dǎo)體裝置的變形例I中、對一個焊盤2cl設(shè)有多個ESD保護(hù)電路12的結(jié)構(gòu)的電路圖。即，如圖5所示，即使沒有焊盤2c2，也由于通過將開關(guān)SW閉合而向ESD保護(hù)電路12并行地輸入一個輸入信號，從而ESD耐性提高。
[0069]圖5那樣的結(jié)構(gòu)對于通過I / O部占用芯片的大量面積的情況是有效的。
[0070]因而，對于一個輸入，通過經(jīng)由一個焊盤且多個ESD保護(hù)電路、或者多個焊盤且多個ESD保護(hù)電路，從而ESD耐性提高。
[0071]圖6是用來說明本實施方式的半導(dǎo)體裝置的變形例2的結(jié)構(gòu)的芯片IA上的焊盤2c的布局的圖。
[0072]上述的圖1及圖2的情況下，設(shè)于芯片IA的多個焊盤沿芯片IA的二邊排列一列地配置,本變形例2中，兩個焊盤2cl、2c2中的一方配置在與芯片IA的一邊正交的方向上。
[0073]S卩，多個(這里是兩個)焊盤2c (2cl、2c2)沿與矩形的芯片I的至少一邊正交的方向配置。
[0074]如圖6所示，兩個焊盤2cl、2c2中的一方的焊盤2cl設(shè)置在芯片IA的兩邊的附近，另一方的焊盤2c2配置在邏輯電路4的正上方。另一方的焊盤2c2設(shè)置為，層疊在芯片IA的形成了 ESD保護(hù)電路12或I / O電路13的層之上。
[0075]另外，若對于一個輸入信號的焊盤2為三個，則如圖6中虛線所示，第三個焊盤2c3在比焊盤2c2更靠近芯片IA的內(nèi)側(cè)設(shè)置在與焊盤I的一邊正交的方向上。在對于一個輸入輸出信號的焊盤2為大于等于四個的情況下，也與第三個同樣地，進(jìn)一步在芯片IA的內(nèi)偵牝設(shè)置在與芯片IA的一邊正交的方向上。
[0076]根據(jù)這樣的結(jié)構(gòu)，由于兩個焊盤2c不僅配置在芯片IA的一邊，所以即使焊盤數(shù)量變?yōu)?倍(或大于等于3倍)，也不需要根據(jù)焊盤數(shù)量的增加而增大芯片IA的邊方向的尺寸，從而芯片IA緊湊。
[0077]圖7是用來說明本實施方式的半導(dǎo)體裝置的變形例3的結(jié)構(gòu)的芯片IB上的焊盤2c的布局的圖。
[0078]本變形例3中，當(dāng)對于一個輸入信號的焊盤2c為四個時，如圖7中虛線所示，對于一個輸入信號的四個焊盤2c配置為，沿芯片IB的邊緣設(shè)置兩個，并且沿與芯片IB的邊緣正交的方向設(shè)置兩個。
[0079]具體而言，如圖7所示，在對于一個輸入信號設(shè)有四個焊盤2cl、2c2、2c3、2c4的情況下，四個中的兩個焊盤2cl、2c2沿芯片IB的各邊配置，剩余的兩個焊盤2c3、2c4沿與芯片IB的各邊正交的方向配置。
[0080]即，多個焊盤2c的一部分沿矩形的芯片IB的至少一邊配置為直線狀，多個焊盤2c的剩余的一部分沿與矩形的芯片IB的至少一邊正交的方向配置。
[0081]根據(jù)這樣的結(jié)構(gòu)，也產(chǎn)生可以不根據(jù)焊盤數(shù)量的增加而增大芯片IB的邊方向的尺寸的效果。
[0082]另外，這里，說明了對一個輸入信號設(shè)置四個焊盤2c的情況，但也可以是，在設(shè)置更多的焊盤2c的情況下，使η個焊盤2c沿芯片IB的各邊緣配置，并且，使各剩余的焊盤2c沿與芯片IB的各邊緣正交的方向配置η個，來將多個焊盤2c配置為nXn的矩陣狀。
[0083]并且，在對一個輸入信號設(shè)置多個焊盤的情況下，沿芯片IB的一邊配置的焊盤2c的數(shù)量與沿與芯片IB的該邊正交的方向配置的焊盤2c的數(shù)量也可以不同。
[0084]圖8是用來說明實施方式的半導(dǎo)體裝置的變形例4的結(jié)構(gòu)的芯片IC的包含ESD保護(hù)電路12的I / O部的結(jié)構(gòu)的電路圖。圖8是將實施方式適用于WLCSP (Wafer LevelChip Size Package,晶片級芯片尺寸封裝)的變形例。對于圖8,對與圖3相同的結(jié)構(gòu)附加同一符號而省略說明。
[0085]焊盤2cl、2c2、2c3是輸入信號用的電極。焊盤2cl、2c2、2c3與外部電極110共通連接。焊盤2cl、2c2、2c3經(jīng)外部電極110及布線LlO而連接。
[0086]外部電極110形成在焊盤2cl、2c2、2c3、ESD保護(hù)電路12、I / O電路13、邏輯電路4的上層。圖8中為了簡略，外部電極110僅圖不了一個,但不限于一個,多個外部電極110在邏輯電路4等的上層形成為陣列狀。此外，外部電極110形成球電極，進(jìn)行來自芯片外部的信號的輸入輸出。
[0087]通過將外部電極110形成在焊盤2cl、2c2、2c3及邏輯電路4等的上層，能夠?qū)崿F(xiàn)一種能夠減小芯片面積并且能夠不增加布線圖案寬度而提高ESD耐壓的半導(dǎo)體裝置。
[0088]如以上那樣，根據(jù)上述的本實施方式以及各變形例，能夠?qū)崿F(xiàn)一種能夠不增加布線圖案寬度而提高芯片的管腳級的ESD耐性的半導(dǎo)體裝置，結(jié)果，在半導(dǎo)體裝置中，不會導(dǎo)致大的芯片面積的增加以及芯片的成本增加。
[0089]說明了本發(fā)明的幾個實施方式，但這些實施方式是作為例子而例示的，并不意欲限定發(fā)明的范圍。這些新的實施方式能夠以其他各種形態(tài)實施，在不脫離發(fā)明主旨的范圍內(nèi)，能夠進(jìn)行各種省略、替換、變更。這些實施方式及其變形包含在發(fā)明的范圍及主旨中，并包含在權(quán)利要求的范圍所記載的發(fā)明及其等同范圍內(nèi)。
【權(quán)利要求】
1.一種半導(dǎo)體裝置，具有: 多個第一焊盤； 多個ESD保護(hù)電路，以使一個ESD保護(hù)電路對應(yīng)一個上述第一焊盤的方式連接于上述多個第一焊盤；以及 I / O電路，連接于上述多個ESD保護(hù)電路的輸出。
2.根據(jù)權(quán)利要求1記載的半導(dǎo)體裝置， 還具備與上述多個第一焊盤連接的外部電極， 上述多個第一焊盤通過鍵合引線分別與上述外部電極連接。
3.根據(jù)權(quán)利要求1記載的半導(dǎo)體裝置，還具有: 設(shè)置在上述多個第一焊盤間的開關(guān)部；以及 對上述開關(guān)部的開閉進(jìn)行控制的開關(guān)控制部。
4.根據(jù)權(quán)利要求1記載的半導(dǎo)體裝置， 上述多個第一焊盤沿上述半導(dǎo)體芯片的至少一邊配置為直線狀。
5.根據(jù)權(quán)利要求1記載 的半導(dǎo)體裝置， 上述多個第一焊盤配置在上述半導(dǎo)體裝置的內(nèi)部。
6.根據(jù)權(quán)利要求1記載的半導(dǎo)體裝置， 上述多個第一焊盤的一部分沿上述半導(dǎo)體芯片的至少一邊配置為直線狀，上述多個第一焊盤的剩余的一部分配置在上述半導(dǎo)體裝置的內(nèi)部。
7.根據(jù)權(quán)利要求5記載的半導(dǎo)體裝置， 配置在上述半導(dǎo)體裝置的內(nèi)部的上述多個第一焊盤層疊在配置有上述ESD保護(hù)電路的層之上。
8.根據(jù)權(quán)利要求6記載的半導(dǎo)體裝置， 配置在上述半導(dǎo)體裝置的內(nèi)部的上述多個第一焊盤層疊在配置有上述ESD保護(hù)電路的層之上。
9.根據(jù)權(quán)利要求2記載的半導(dǎo)體裝置， 上述外部電極包括球電極。
10.根據(jù)權(quán)利要求9記載的半導(dǎo)體裝置， 上述外部電極形成在與上述多個ESD保護(hù)電路不同的層上。
11.根據(jù)權(quán)利要求10記載的半導(dǎo)體裝置， 上述半導(dǎo)體裝置以晶片級芯片尺寸封裝WLCSP構(gòu)成。
12.根據(jù)權(quán)利要求10記載的半導(dǎo)體裝置， 上述外部電極包括輸入信號的電極。
13.根據(jù)權(quán)利要求5記載的半導(dǎo)體裝置， 上述半導(dǎo)體裝置的半導(dǎo)體芯片具有矩形狀， 上述多個第一焊盤沿與矩形的上述半導(dǎo)體芯片的至少一邊正交的方向配置。
14.根據(jù)權(quán)利要求6記載的半導(dǎo)體裝置， 上述半導(dǎo)體裝置的半導(dǎo)體芯片具有矩形狀， 上述多個第一焊盤沿與矩形的上述半導(dǎo)體芯片的至少一邊正交的方向配置。
15.一種半導(dǎo)體裝置，具備:至少一個焊盤； 多個ESD保護(hù)電路； 開關(guān)部，插入上述多個ESD保護(hù)電路的輸入部之間；以及 I / O電路，連接有上述多個ESD保護(hù)電路的輸出端， 上述一個焊盤，與直接連接的第一 ESD保護(hù)電路、和通過將上述開關(guān)部閉合而電連接的至少一個第二 ESD保護(hù)電路連接。
16.根據(jù)權(quán)利要求15記載的半導(dǎo)體裝置， 還具備與上述多個第一焊盤連接的外部電極， 上述多個第一焊盤通過鍵合引線分別與上述外部電極連接。
17.根據(jù)權(quán)利要求16記載的半導(dǎo)體裝置， 上述外部電極包括球電極。
18.根據(jù)權(quán)利要求17記載的半導(dǎo)體裝置， 上述外部電極形成在與上述多個ESD保護(hù)電路不同的層上。
19.根據(jù)權(quán)利要求18記載的半導(dǎo)體裝置， 上述半導(dǎo)體裝置以晶片 級芯片尺寸封裝WLCSP構(gòu)成。
20.根據(jù)權(quán)利要求16記載的半導(dǎo)體裝置， 上述外部電極包括輸入信號的電極。
【文檔編號】H01L27/02GK103681654SQ201310318354
【公開日】2014年3月26日 申請日期:2013年7月26日 優(yōu)先權(quán)日:2012年9月10日
【發(fā)明者】瀨田涉二 申請人:株式會社東芝