半導(dǎo)體器件的制作方法
【專利摘要】一種半導(dǎo)體器件包括：第一導(dǎo)電類型的半導(dǎo)體襯底，形成在半導(dǎo)體襯底中的第二導(dǎo)電類型的第一區(qū)域，形成在第一區(qū)域中的第一導(dǎo)電類型的第二區(qū)域，形成在第二區(qū)域中的第二導(dǎo)電類型的源區(qū)，形成在第一區(qū)域中的第二導(dǎo)電類型的漏區(qū)，在漏區(qū)的側(cè)面上包括第一區(qū)域與第二區(qū)域之間的一部分邊界的第一結(jié)部分，在與第一結(jié)部分不同的位置處包括第一區(qū)域與第二區(qū)域之間的一部分邊界的第二結(jié)部分，形成在第一結(jié)上方的柵極，以及形成在第二結(jié)部分上方并且電性獨立于柵極的導(dǎo)體圖案。本發(fā)明提供的半導(dǎo)體器件能夠提高擊穿電壓，提高半導(dǎo)體器件的性能。
【專利說明】半導(dǎo)體器件
【技術(shù)領(lǐng)域】
[0001]本文于此討論的實施例涉及一種半導(dǎo)體器件。
【背景技術(shù)】
[0002]作為在高壓下運行的晶體管中的一種，LDMOS (橫向雙擴(kuò)散金屬氧化物半導(dǎo)體)晶體管是已知的。LDMOS晶體管包括布置在柵極與漏擴(kuò)散層之間的與漏擴(kuò)散層導(dǎo)電類型相同的輕摻雜擴(kuò)散層(漂移區(qū))，以減輕柵漏之間的電場強(qiáng)度以由此提高漏極擊穿電壓。
[0003]下面是相關(guān)的實例:日本特開專利2009-170468 ;日本特開專利2011-096967 ;以及日本特開專利2012-104678。
[0004]但是，有一些情況確保LDMOS晶體管的期望擊穿電壓是困難的，依賴于結(jié)構(gòu)，例如形成在襯底中的擴(kuò)散層與柵極之間的布局關(guān)系，和使用模式。因此，這種結(jié)構(gòu)的晶體管以及包括這種結(jié)構(gòu)晶體管的器件具有降低性能的風(fēng)險。

【發(fā)明內(nèi)容】

[0005]因此，本發(fā)明實施例的一個方案的目的是提供一種包括LDMOS晶體管的高性能半導(dǎo)體器件，其能夠在各種應(yīng)用中實現(xiàn)期望電壓。
[0006]根據(jù)實施例的一個方案，提供一種半導(dǎo)體器件，包括:第一導(dǎo)電類型的半導(dǎo)體襯底，形成在半導(dǎo)體襯底中的與第一導(dǎo)電類型相反的第二導(dǎo)電類型的第一區(qū)域，形成在第一區(qū)域中的第一導(dǎo)電類型的第二區(qū)域，形成在第二區(qū)域中的第二導(dǎo)電類型的源區(qū)，形成在第一區(qū)域中的第二導(dǎo)電類型的漏區(qū)，在漏區(qū)的側(cè)面上包括第一區(qū)域與第二區(qū)域之間的一部分邊界的第一結(jié)部分，在不同于第一結(jié)部分的位置處包括第一區(qū)域與第二區(qū)域之間的一部分邊界的第二結(jié)部分，形成在第一結(jié)上方的柵極，和形成在第二結(jié)部分上方并且電性獨立于柵極的導(dǎo)體圖案。
【專利附圖】

【附圖說明】
[0007]圖1、圖14和圖15是示出根據(jù)實施例的半導(dǎo)體器件結(jié)構(gòu)的俯視圖；
[0008]圖2A和圖2B是示出根據(jù)實施例的半導(dǎo)體器件結(jié)構(gòu)的橫截面圖；
[0009]圖3A和圖3B是不出第一參考的半導(dǎo)體器件結(jié)構(gòu)的俯視圖和不意橫截面圖；
[0010]圖4是示出漂移長度、漏極擊穿電壓與Rm.A之間關(guān)系的曲線圖；
[0011]圖5是示出依賴于漏極擊穿電壓模擬漂移長度的結(jié)果和實際測量結(jié)果的曲線圖；
[0012]圖6是模擬中使用的二維橫截面結(jié)構(gòu)；
[0013]圖7A、圖7B、圖7C是解釋第一參考的半導(dǎo)體器件中的耗盡層在擊穿處的擴(kuò)展(expansion)的俯視圖和橫截面圖；
[0014]圖8A和圖8B是示出第二參考的半導(dǎo)體器件結(jié)構(gòu)的俯視圖和示意橫截面圖；
[0015]圖9A、圖9B、圖9C是解釋第二參考的半導(dǎo)體器件中的耗盡層在擊穿處的擴(kuò)展的俯視圖和橫截面圖(部分I);[0016]圖10A、圖10B、圖1OC是解釋第二參考的半導(dǎo)體器件中的耗盡層在擊穿處的擴(kuò)展的俯視圖和橫截面圖(部分2)；
[0017]圖11是示例使用負(fù)耐壓η溝道LDMOS晶體管的電路的視圖；
[0018]圖12是解釋第二參考的半導(dǎo)體器件的問題的視圖；
[0019]圖13是解釋根據(jù)實施例的半導(dǎo)體器件的有益效果的視圖；
[0020]圖16是示出根據(jù)實施例的半導(dǎo)體器件、第一參考的半導(dǎo)體器件和第二參考的半導(dǎo)體器件的漏極擊穿電壓和負(fù)擊穿電壓的曲線圖；
[0021]圖 17Α-17Β、圖 18Α-18Β、圖 19Α-19Β、圖 20Α-20Β、圖 21Α-21Β、圖 22Α-22Β、圖23Α-23Β、圖 24Α-24Β、圖 25Α-25Β、圖 26Α-26Β、圖 27Α-27Β、圖 28Α-28Β、圖 29Α-29Β、圖30Α-30Β、圖31Α-31Β和圖32Α-32Β是示出根據(jù)實施例的半導(dǎo)體器件制造方法的橫截面圖；
[0022]圖33是示出根據(jù)實施例的改型的半導(dǎo)體器件結(jié)構(gòu)的俯視圖；以及
[0023]圖34、圖35和圖36是解釋圖15的布局的有益效果的俯視圖。
【具體實施方式】
[0024]將參考圖1至圖36描述根據(jù)實施例的半導(dǎo)體器件和半導(dǎo)體器件的制造方法。
[0025]首先，將參考圖1至圖2Β描述根據(jù)本實施例的半導(dǎo)體器件的結(jié)構(gòu)。
[0026]圖1是示出根據(jù)本實施例的半導(dǎo)體器件結(jié)構(gòu)的俯視圖。圖2Α和2Β是示出根據(jù)本實施例的半導(dǎo)體器件結(jié)構(gòu)的示意橫截面圖。圖2Α是圖1的A-A'線橫截面圖，圖2Β是圖1的B-B'線橫截面圖。
[0027]η型漂移區(qū)18形成在硅襯底10從表面至其指定深度的區(qū)域中。P型體區(qū)26形成在η型漂移區(qū)18的從硅襯底10的表面至深度比η型漂移區(qū)18底部淺的區(qū)域中。ρ型體區(qū)26的底部和側(cè)面被η型漂移區(qū)18包圍。ρη結(jié)102形成在η型漂移區(qū)18與ρ型體區(qū)26的側(cè)面之間。Pn結(jié)104形成在η型漂移區(qū)18與ρ型體區(qū)26的底部之間。在η型漂移區(qū)18周圍環(huán)形(circular)區(qū)域的硅襯底10中形成ρ阱28，包圍η型漂移區(qū)18并與η型漂移區(qū)18間隔開。
[0028]在硅襯底10的表面?zhèn)戎校纬上薅ㄓ性磪^(qū)20a、20b、20c和20d的器件隔離絕緣膜20。形成有源區(qū)20a，在形成η型漂移區(qū)18的區(qū)域中暴露一部分硅襯底。形成有源區(qū)20b，暴露ρη結(jié)102上方的一部分區(qū)域。形成有源區(qū)20c，在形成ρ型體區(qū)26的區(qū)域中暴露一部分娃襯底10。形成有源區(qū)20d,暴露娃襯底10的形成P講28的環(huán)形區(qū)域。有源區(qū)20b位于有源區(qū)20a與有源區(qū)20c之間。
[0029]柵極36形成在有源區(qū)20b上方，具有柵絕緣膜32介于其間。柵極36形成在位于有源區(qū)20b中的ρη結(jié)102上方。在有源區(qū)20b中的一部分ρ型體區(qū)26沒有被柵極36覆蓋，在表面?zhèn)鹊挠性磪^(qū)20b的該區(qū)域中形成η型源區(qū)60。η型漏區(qū)58形成在有源區(qū)20a的表面?zhèn)戎?。P型抽頭(tap)區(qū)62形成在有源區(qū)20c的表面?zhèn)戎?。P型接觸區(qū)64形成在有源區(qū)20d的表面?zhèn)戎小?br> [0030]導(dǎo)體圖案(conductor pattern)38形成在ρη結(jié)102上方?jīng)]有形成柵極36的區(qū)域中，具有器件隔離絕緣膜20介于其間。也就是說，在俯視圖中觀看為環(huán)形(circular)的ρη結(jié)201上方，柵極36和導(dǎo)體圖案38被布置為環(huán)形。柵極36與導(dǎo)體圖案38彼此電隔離。
[0031]如上所述，根據(jù)本實施例的半導(dǎo)體器件是η溝道LDMOS晶體管，包括η型漂移區(qū)18、ρ型體區(qū)26、η型漏區(qū)58、η型源區(qū)60、ρ型抽頭區(qū)62、柵極36和導(dǎo)體圖案38等。
[0032]層間絕緣膜74形成在形成有η溝道LDMOS晶體管的硅襯底10上方。在層間絕緣膜74上方形成互連(interconnection)78,所述互連78通過埋入層間絕緣膜74的接觸栓76與η溝道LDMOS晶體管的各端子連接。
[0033]如圖1所示，導(dǎo)體圖案38通過互連78、ρ型接觸區(qū)64等與ρ阱28電連接。如圖2Α所示，η型源區(qū)60和ρ型抽頭區(qū)62通過互連78互相連接。
[0034]在根據(jù)本實施例的半導(dǎo)體器件中，例如ρ型抽頭區(qū)62和η型源區(qū)60與負(fù)側(cè)(negative side)上的電源電壓Vss連接。例如相對低的正電壓Vgs施加到柵極36與η型源區(qū)60之間，相對高的電壓Vds施加到η型漏區(qū)58。超過閾值電壓Vth的電壓Vgs施加到柵極36，由此電子從η型源區(qū)60流動到η型漏區(qū)58。作為電子傳輸路徑的η型漂移區(qū)18是相對輕摻雜的，由此耗盡層在η型漂移區(qū)18中擴(kuò)展，并且高電壓能夠被施加到η型漏區(qū)58。
[0035]適用于η型漏區(qū)58的電壓上限(漏極擊穿電壓)受例如η型漂移區(qū)18與ρ型體區(qū)26之間的結(jié)擊穿電壓的影響。結(jié)擊穿電壓的值受耗盡層寬度的影響，而耗盡層寬度受η型漂移區(qū)18的雜質(zhì)濃度和從η型體區(qū)26 (ρη結(jié)102)到η型漏區(qū)58的距離D (漂移長度)的影響。也就是說，隨著η型漂移區(qū)18被更輕地?fù)诫s以及使漂移長度D更大，能夠?qū)Ζ切吐﹨^(qū)58施加更高的電壓。但是，當(dāng)η型漂移區(qū)18被這樣輕摻雜，并且這樣使漂移長度D變大時，晶體管的導(dǎo)通電阻Ron增大，考慮到例如它們，來設(shè)計漂移長度D和η型漂移區(qū)18的濃度。
[0036]在根據(jù)本實施例的半導(dǎo)體器件中，高電壓通常施加到所有的柵極36、ρ型抽頭區(qū)62、η型源區(qū)60和η型漏區(qū)58。在這種情況下，ρ型體區(qū)26與硅襯底10之間的擊穿(punch-through)被η型漂移區(qū)18抑制。但是,隨著η型漂移區(qū)18被更輕地?fù)诫s,擊穿更容易發(fā)生(擊穿電壓降低)?？紤]到例如這一點，再加上漏極擊穿電壓、導(dǎo)通電阻Ron等，來設(shè)計η型漂移區(qū)18的濃度。
[0037]這里示例η型漏區(qū)58和η型源區(qū)60分別地提供在不同有源區(qū)20a、20b中，并且器件隔離絕緣膜20提供在η型漏區(qū)58和η型源區(qū)60之間的情況。這產(chǎn)生在柵極36端部處柵絕緣膜32的介電擊穿能夠被抑制的效應(yīng)等。依賴于半導(dǎo)體器件的運行條件、漂移長度D、n型漂移區(qū)18的濃度等，不必要提供η型漏區(qū)58與η型源區(qū)60之間的器件隔離絕緣膜20。在這樣的情況下，提供一有源區(qū)，該有源區(qū)暴露出η型漏區(qū)58、η型源區(qū)60、和η型漏區(qū)58與η型源區(qū)60之間的η型漂移區(qū)18和ρ型體區(qū)26。在該有源區(qū)中，柵極36沿η型漂移區(qū)18與ρ型體區(qū)26之間的ρη結(jié)102提供，η型漏區(qū)58提供在η型漂移區(qū)18中，與柵極36分開，并且η型源區(qū)60提供在ρ型體區(qū)60中。
[0038]這里還示例η型源區(qū)60和ρ型抽頭區(qū)62分別地提供在不同有源區(qū)20b、20c中的情況，但是不必要提供η型源區(qū)60與ρ型抽頭區(qū)62之間的器件隔離絕緣膜20。η型源區(qū)60和ρ型抽頭區(qū)62可以形成在同一有源區(qū)中。
[0039]如上所述，在根據(jù)本實施例的半導(dǎo)體器件中，柵極36和導(dǎo)體圖案38環(huán)形布置，覆蓋η型漂移區(qū)18與ρ型體區(qū)之間的ρη結(jié)102上方的區(qū)域。在根據(jù)本實施例的半導(dǎo)體器件中，以這樣的布局提供柵極36和導(dǎo)體圖案38，由此實現(xiàn)高擊穿電壓。下面將詳述這一點。
[0040]首先，為了比較，作為不包括上述導(dǎo)體圖案38的半導(dǎo)體器件，將參考圖3Α至圖7C描述第一參考的半導(dǎo)體器件。
[0041]圖3A和3B是示出第一參考的半導(dǎo)體器件結(jié)構(gòu)的俯視圖和示意橫截面圖。圖4是示出漂移長度、漏極擊穿電壓與Ron.Α之間關(guān)系的曲線圖。圖5是示出依賴于漏極擊穿電壓模擬漂移長度的結(jié)果和實際測量結(jié)果的曲線圖。圖6是在模擬中使用的二維橫截面結(jié)構(gòu)。圖7Α、7Β和7C是解釋第一參考的半導(dǎo)體器件中的耗盡層在擊穿處擴(kuò)展的俯視圖和橫截面圖。
[0042]圖3Α和圖3Β是示出第一參考的半導(dǎo)體器件結(jié)構(gòu)的視圖。圖3Α是俯視圖，圖3Β是圖3Α的A-A'線橫截面圖。
[0043]如圖3Α和3Β所示，第一參考的半導(dǎo)體器件與圖1和圖2示出的根據(jù)本實施例的半導(dǎo)體器件10的不同在于前者不包括導(dǎo)體圖案38。
[0044]除了上述的漏極擊穿電壓之外，決定高耐壓晶體管特性的因素是由晶體管的導(dǎo)通電阻和占有面積(occupied area) A的乘積(Ron.A)表達(dá)的值。導(dǎo)通電阻Ron是通過給漏極施加大約0.1V的小電壓并且當(dāng)柵極導(dǎo)通時將漏電壓除以漏極中流過的電流所給出的值。隨著Ron.A變小，晶體管的特性變好。Ron.A根據(jù)例如漂移長度D變化，并且隨著漂移長度D變大，導(dǎo)通電阻Ron變大，以及占有面積A變大。也就是說，漂移長度D、漏極擊穿電壓和Ron.Α能夠具有圖4示出的關(guān)系。在圖4示出的關(guān)系中，當(dāng)使漂移長度D變大以由此增大漏極擊穿電壓時，Ron.A變大，并且當(dāng)使漂移長度D變小以減小Ron.A時，漏極擊穿電壓下降。在高耐壓晶體管的電路設(shè)計中，例如這樣的關(guān)系被考慮以決定期望的特性。
[0045]根據(jù)圖4的關(guān)系，在圖3示出的半導(dǎo)體器件中，也是隨著漂移長度D增大，漏極擊穿電壓預(yù)料為增大。但是，在圖3示出的半導(dǎo)體器件的實際結(jié)構(gòu)中，當(dāng)漂移長度D在指定長度之上時，經(jīng)常漏極擊穿電壓不對應(yīng)于漂移長度D而增加。
[0046]圖5示出依賴于漏極擊穿電壓漂移長度的模擬和實際測量結(jié)果。模擬是通過所謂的計算機(jī)輔助設(shè)計技術(shù)(TCAD)在圖6的二維結(jié)構(gòu)上進(jìn)行的。實際測量是通過實際制造圖3示出的半導(dǎo)體器件而在其上進(jìn)行的。
[0047]如圖5所示，在圖6的二維結(jié)構(gòu)上的模擬示出使漂移長度D變長，漏極擊穿電壓增力口。另一方面，在利用實際形成的半導(dǎo)體器件的實際測量中，漏極擊穿電壓對應(yīng)于漂移長度D而增大，直到漂移長度D達(dá)到大約1.5 μ m，但是當(dāng)漂移長度D大于大約1.5 μ m時，漏極擊穿電壓是大約40V并且基本恒定。因而，在實際形成的半導(dǎo)體器件中，即使當(dāng)漂移長度D大于指定值時，也不能夠得到比大約40V更高的漏極擊穿電壓。對于這點，考慮下面的原因。
[0048]圖7A-7C是解釋第一參考的半導(dǎo)體器件中擊穿時耗盡層的擴(kuò)展的視圖。圖7A是俯視圖，圖7B是圖7A的A-A'線橫截面圖，圖7C是圖7A的B-B'線橫截面圖。在圖7中，耗盡層的邊緣E通過虛線圖示。
[0049]這里假設(shè)如下情況:漂移長度D是3.0 μ m，對柵極36、n型源區(qū)60、p型抽頭區(qū)62和硅襯底10施加的電壓是0V，對η型漏區(qū)58施加的電壓是漏極擊穿電壓的值。如圖5所示，3 μ m的漂移長度D在模擬中對應(yīng)不少于55V的擊穿電壓，但在實際測量中對應(yīng)僅40V的擊穿電壓。
[0050]如圖7A和7B所示，在柵極36被布局的部分中，寬度(耗盡層寬度)為Wa的耗盡層沿柵極36擴(kuò)展。這是因為對柵極36施加OV的電壓。另一方面，在沒有柵極36布局的部分中，如圖7C所示，由η型漂移區(qū)18和ρ型體區(qū)26的濃度決定的寬度(耗盡層寬度)為Wb的耗盡層擴(kuò)展。在圖7A-7C的情況下，耗盡層寬度Wa大于耗盡層寬度Wb。
[0051]擊穿傾向于在耗盡層窄的部分發(fā)生。這是因為電場在耗盡層更窄的部分更增強(qiáng)。因此，在第一參考的半導(dǎo)體器件中，擊穿傾向于發(fā)生在耗盡層寬度Wb較小的部分。在耗盡層寬度為Wb的部分處，擊穿電壓不依賴于漂移長度D，而是由η型漂移區(qū)18和P型體區(qū)26的濃度決定，不像在耗盡層寬度為Wa的部分處。耗盡層寬度為Wb的部分的擊穿電壓是大約40V，由此考慮在實際測量的條件下，如圖5所示，即使將漂移長度D設(shè)定為比指定值長，晶體管的擊穿電壓也在大約40V處變?yōu)楹愣?，且不再升高?br> [0052]在η型漂移區(qū)18側(cè)面上的耗盡層寬度為Wa的部分處的耗盡層邊緣E被η型漏區(qū)58阻擋不擴(kuò)展，這通?？s短漂移長度D并且使耗盡層寬度Wa比耗盡層寬度Wb窄。在這種情況下，漏極擊穿電壓依賴于漂移長度D。這對應(yīng)于圖5示出的漂移長度D小于1.5 μ m時在實際測量數(shù)據(jù)中看出的趨勢，并且漏極擊穿電壓隨漂移長度D的增大而增大。
[0053]在圖5的模擬中，因為模擬是在圖6的二維結(jié)構(gòu)上進(jìn)行，所以漏極擊穿電壓依賴于漂移長度D。也就是說，除了圖7A-7C示出的晶體管部分之外的耗盡層寬度為Wb的部分，即沒有布局柵極36的區(qū)域中η型漂移區(qū)18與ρ型體區(qū)26之間的ρη結(jié)102不包括在進(jìn)行模擬的結(jié)構(gòu)中。
[0054]接下來，進(jìn)一步為了比較，作為包括沿η型漂移區(qū)18與ρ型體區(qū)26之間的ρη結(jié)102提供的環(huán)形珊極的半導(dǎo)體器件，第二參考的半導(dǎo)體器件將參考圖8Α至圖12進(jìn)行描述。
[0055]圖8Α和8Β是示出第二參考的半導(dǎo)體器件結(jié)構(gòu)的俯視圖和示意橫截面圖。圖9A-9C和圖10A-10C是解釋第二參考的半導(dǎo)體器件中的耗盡層在擊穿時的擴(kuò)展的俯視圖和橫截面圖。圖11是示例利用負(fù)耐壓η溝道LDMOS晶體管的電路的視圖。圖12是解釋第二參考的半導(dǎo)體器件的問題的視圖。
[0056]圖8Α和圖8Β是示出第二參考的半導(dǎo)體器件結(jié)構(gòu)的視圖。圖8Α是俯視圖，圖8Β是圖8Α的A-A'線的橫截面圖。
[0057]如圖8Α和圖8Β所示，第二參考的半導(dǎo)體器件與根據(jù)圖1和圖2所示的本實施例的半導(dǎo)體器件的不同在于，前者中柵極36是沿ρη結(jié)102環(huán)形布置的。
[0058]圖9A-9C是解釋第二參考的半導(dǎo)體器件擊穿時耗盡層的擴(kuò)展的視圖。圖9Α是俯視圖，圖9Β是圖9Α的A-Ai線的橫截面圖，圖9C是圖9Α的B-Bi線的橫截面圖。在圖9中，耗盡層的邊緣E通過虛線圖示。
[0059]這里假設(shè)如下情況:施加到柵極36、η型源區(qū)60、ρ型抽頭區(qū)56和硅襯底10的電壓是0V，并且施加到η型漏區(qū)58的電壓是漏極擊穿電壓的值。
[0060]環(huán)形柵極36沿ρη結(jié)102提供，由此，在η型漏區(qū)58與η型源區(qū)60不相對的部分中產(chǎn)生的耗盡層寬度Wb變得比第一參考的半導(dǎo)體器件的耗盡層寬度Wb寬，在第一參考的半導(dǎo)體器件中提供了島狀柵極36。也就是說，在第二參考的半導(dǎo)體器件中，在除了晶體管部分之外的部分中，寬度為Wb的耗盡層與在晶體管部分中產(chǎn)生的耗盡層的寬度Wa相等。這是因為施加OV電壓的環(huán)形柵極36也布局在除了晶體管部分的這部分中，并且其電場擴(kuò)展耗盡層的寬度，使其大于由η型漂移區(qū)18和ρ型體區(qū)26的濃度決定的寬度。
[0061]這樣，在第二參考的半導(dǎo)體器件中，提供環(huán)形柵極36，由此圍繞ρη結(jié)102的耗盡層擴(kuò)展，避免耗盡層部分地變窄，并且能夠避免在ρη結(jié)102周圍的擊穿。因此，與上述第一參考的結(jié)構(gòu)相比能夠提高漏極擊穿電壓。[0062]這里將進(jìn)一步描述第二參考的半導(dǎo)體器件的柵極36的寬度。
[0063]如圖9A-9C所示，在柵極36被η型漏區(qū)58和η型源區(qū)60夾在中間的部分，從P型體區(qū)26到柵極36外邊緣的寬度被限定為La。在其它部分處，從ρ型體區(qū)26到柵極36外邊緣的寬度被限定為Lb。
[0064]圖9A-9C示例出了柵極36被提供為La=Lb的情況。在柵極36被提供為La=Lb的情況下，能夠使在η型漏區(qū)58和η型源區(qū)60互相相對處晶體管部分的耗盡層寬度Wa和除了晶體管部分之外的部分的耗盡層寬度Wb彼此相等。因此，能夠避免耗盡層寬度在ρη結(jié)102周圍部分地變窄，并且能夠抑制擊穿。
[0065]如圖10A-10C所示，柵極36能夠被提供為La < Lb。
[0066]圖10A-10C示出了第二參考的半導(dǎo)體器件的另一實例。圖1OA是俯視圖，圖1OB是圖1OA的A-A'線的橫截面圖，圖1OC是圖1OA的B-B'線的橫截面圖。
[0067]圖10還示出擊穿時耗盡層的擴(kuò)展。這里假設(shè)如下情況:施加到柵極36、η型源區(qū)60、ρ型抽頭區(qū)62和硅襯底10的電壓為0V，并且施加到η型漏區(qū)58的電壓是漏極擊穿電壓值。在圖10A-10C中，耗盡層的邊緣E通過虛線圖示。在圖1OA中，為描述方便省略了器件隔離區(qū)20，柵極36下的ρη結(jié)102和柵絕緣膜32通過實線示出。
[0068]如在圖10A-10C的半導(dǎo)體器件中，環(huán)形柵極36可以被設(shè)計為La < Lb。在這種情況下，η型漏區(qū)58與η型源區(qū)60之間的部分即晶體管部分的耗盡層寬度Wa變得比其它部分的耗盡層寬度Wb窄。因此，在ρη結(jié)102周圍，晶體管部分傾向于以低于其它部分電壓的電壓擊穿。也就是說，柵極36被設(shè)計為La < Lb，由此晶體管的漏極擊穿電壓依賴于漂移長度D而變化，這允許在電路設(shè)計中基于漂移長度D估計漏極擊穿電壓。
[0069]這里已經(jīng)描述了柵極36被提供為La=Lb和La < Lb的情況，但是柵極36能夠被提供為La > Lb。即使柵極36提供為La > Lb,也能夠使除了晶體管部分之外的部分的耗盡層寬度Wb與柵極36不是環(huán)形的情況相比變寬，并且能夠抑制擊穿。
[0070]在利用η溝道LDMOS晶體管的一般模式中，對P型體區(qū)26不施加比施加到硅襯底10的電壓更負(fù)的電壓，但是η溝道LDMOS晶體管可以用于這種電壓關(guān)系的電路結(jié)構(gòu)中。例如，在圖11的電路中，OV的電壓施加到η溝道LDMOS晶體管的漏極D，并且-16V?+18V的電壓施加到η溝道LDMOS晶體管的源極S和背柵極B。在這種電路中利用的η溝道LDMOS晶體管經(jīng)常被稱為負(fù)耐壓η溝道LDMOS晶體管。
[0071]當(dāng)假設(shè)在第二參考的半導(dǎo)體器件中作為負(fù)耐壓η溝道LDMOS晶體管運行時，在圖12中示例出的電壓施加到晶體管的各端子。也就是說，例如-16V的電壓施加到柵極36、η型源區(qū)60和ρ型抽頭區(qū)62，并且例如OV的電壓施加到η型漏區(qū)58和硅襯底10(ρ型接觸區(qū) 64)。
[0072]此時，被圖12中的虛線包圍的部分中，形成P型寄生晶體管110，其具有硅襯底10作為源區(qū)，P型體區(qū)26作為漏區(qū)，η型漂移區(qū)18作為背柵極，和柵極36作為柵極。當(dāng)施加上述的驅(qū)動電壓時，-16V的電壓施加到ρ型寄生晶體管110的柵極和漏區(qū)，OV的電壓施加到源區(qū)和背柵極。P型寄生晶體管110的場閾值電壓是大約-7V，驅(qū)動電壓的施加導(dǎo)通ρ型寄生晶體管110，電流流過硅襯底10與ρ型體區(qū)26之間。因此，硅襯底10與ρ型體區(qū)26之間的擊穿電壓降低，結(jié)果是在比基于漂移長度D估計的漏極擊穿電壓低的施加電壓下發(fā)生擊穿。[0073]從這樣的觀點，在根據(jù)本實施例的半導(dǎo)體器件中，第二參考的半導(dǎo)體器件的環(huán)形柵極被分為在柵極本質(zhì)上起作用(intrinsically acts)的有源區(qū)20b上方延伸的部分和在器件隔離絕緣膜20上方延伸的部分。也就是說，環(huán)形柵極被分開在形成在有源區(qū)20b上延伸部分中的柵極36中和形成在器件隔離絕緣膜20上延伸部分中的導(dǎo)體圖案38中。器件隔離絕緣膜20上方延伸的導(dǎo)體圖案38與硅襯底10電性連接，由此當(dāng)晶體管以負(fù)耐壓η溝道LDMOS晶體管被驅(qū)動時，ρ型寄生晶體管110不導(dǎo)通。
[0074]當(dāng)假設(shè)根據(jù)本實施例的半導(dǎo)體器件作為負(fù)耐壓LDMOS晶體管運行時，圖13示例出的電壓施加到晶體管的各端子。也就是說，例如-16V的電壓施加到柵極36、η型源區(qū)60和P型抽頭區(qū)62，并且例如OV的電壓施加到導(dǎo)體圖案38、η型漏區(qū)58和硅襯底10 (ρ型接觸區(qū) 64)。 [0075]此時，由于施加到對應(yīng)于柵極的導(dǎo)體圖案38的電壓為0V，被圖13中虛線包圍的ρ型寄生晶體管Iio不導(dǎo)通，并且硅襯底10與P型體區(qū)26之間沒有電流流動。因此，硅襯底10與ρ型體區(qū)26之間的擊穿電壓不降低，能夠避免以低于基于漂移長度D估計的漏極擊穿電壓的施加電壓發(fā)生擊穿。
[0076]當(dāng)根據(jù)本實施例的半導(dǎo)體器件不作為負(fù)耐壓LDMOS晶體管而是作為普通的η溝道LDMOS晶體管運行時，運行與上述的第二參考的半導(dǎo)體器件的運行相同。也就是說，參考圖9Α和圖1OC解釋的第二參考的半導(dǎo)體器件的效應(yīng)也通過根據(jù)本實施例的半導(dǎo)體器件產(chǎn)生。也就是說，根據(jù)本實施例的半導(dǎo)體器件的導(dǎo)體圖案38以與第二參考的半導(dǎo)體器件的柵極36的部分(該部分在器件隔離絕緣膜20上方延伸)相同的方式起作用。因為導(dǎo)體圖案38，除了晶體管部分之外的部分的耗盡層寬度Wb能夠增大，由此能夠避免以低于基于漂移長度D估計的漏極擊穿電壓的施加電壓發(fā)生擊穿。能夠例如通過使導(dǎo)體圖案38的寬度大于柵極36的寬度實現(xiàn)La < Lb的關(guān)系。
[0077]圖14和圖15是根據(jù)本實施例的半導(dǎo)體器件具體布局實例的俯視圖。圖15是圖14中被虛線包圍部分的放大圖。在圖中，標(biāo)記表示接觸區(qū)。
[0078]如圖14所示，η型漏區(qū)58通過第一級互連78a引出并且與第二級互連80a連接。η型源區(qū)60和ρ型抽頭區(qū)62通過第一級互連78b引出并且互相連接，而且與第二級互連80b連接。ρ型接觸區(qū)64與第一級互連78c連接?；ミB78c沿ρ型接觸區(qū)64環(huán)形提供。柵極36通過第一級互連78d引出并且與第二級互連80d連接。導(dǎo)體圖案38與互連78c連接。
[0079]柵極36與導(dǎo)體圖案38之間的部分能夠被如圖15示例的那樣布局。在圖中，“A”表示器件隔離絕緣膜20上方的柵極36的交疊長度，基于設(shè)計規(guī)則被決定，并且例如為大約1.6μπι。在圖中，“C”表示柵極36與導(dǎo)體圖案38之間的間隔，基于設(shè)計規(guī)則被決定，并且為大約0.26μπι。在圖中，“B”被基于漏極擊穿電壓決定，并且優(yōu)選較長以提高漏極擊穿電壓。為了使“C”滿足設(shè)計規(guī)則，除了使“B”的長度較長以由此提高漏極擊穿電壓之外，優(yōu)選如圖15所示，在與柵極36相對的導(dǎo)體圖案38的側(cè)邊中形成臺階(step)，以由此使導(dǎo)體圖案38與柵極36間隔部分的寬度變大。導(dǎo)體圖案38與柵極36間隔部分的寬度是例如大約
6.2 μ m0
[0080]η型漏區(qū)58與ρη結(jié)102之間的距離比η型源區(qū)60與ρη結(jié)102之間的距離長。
[0081]不必要在與柵極36相鄰的導(dǎo)體圖案38的部分中形成如圖15所示的凹部，如圖33所示，導(dǎo)體圖案38與柵極36的間隔部分可以是直的。
[0082]但是，在與柵極36相鄰的導(dǎo)體圖案38的部分中提供凹部產(chǎn)生以下效應(yīng)。
[0083]在圖33的布局中，柵極36的寬度是Wl并且導(dǎo)體圖案38的寬度是A(參見圖34)。這里可以考慮的是盡管LDMOS區(qū)域的面積(通過柵極36和導(dǎo)體圖案38的外邊緣限定的面積)被保持，寬度A被增大到所需的寬度B以提高漏極擊穿電壓。在這種情況下，如果圖33的布局被保持，則隨著寬度A增大到寬度B，柵極36的寬度Wl降低到寬度W2(參見圖35)。
[0084]在這一點，圖15的布局產(chǎn)生能夠?qū)?dǎo)體圖案38的寬度增大到寬度B而柵極36的寬度Wl保持的效應(yīng)，并且能夠得到所需的漏極擊穿電壓。從另一觀點，該效應(yīng)是即使當(dāng)導(dǎo)體圖案38的寬度增大時，也能夠避免LDMOS的占有面積增大。
[0085]圖16是在上述各結(jié)構(gòu)上測量的漏極擊穿電壓和負(fù)擊穿電壓的結(jié)果的圖表。在圖表中，由?標(biāo)記表示的標(biāo)記點代表漏極擊穿電壓，并且由標(biāo)記表示的標(biāo)記點代表負(fù)擊穿電壓。
[0086]漏極擊穿電壓BVds被限定為當(dāng)Vg=Vs=Vb=Vpsub=OV,從OV至100V標(biāo)示(tracing)Vd,當(dāng)Id變成IOOnA時給出的Vd。負(fù)擊穿電壓被限定為當(dāng)Vd=Vpsub=OV,從OV至-100V標(biāo)示Vg、Vs和Vb，當(dāng)Ib+Is+Ig變成IOOnA時給出的Vb。Vg是要施加到柵極36的柵電壓。Vs是要施加到η型源區(qū)60的源電壓。Vd是要通過η型漏區(qū)58施加到η型漂移區(qū)18的漏電壓。Vb是要通過ρ型抽頭區(qū)62施加到ρ型體區(qū)26的背柵電壓。Vpsub是要通過ρ型接觸區(qū)64施加到硅襯底10的襯底電壓。Id、Ib、Is、Ig分別代表漏電流、襯底電流、源電流和柵電流。
[0087]如圖16所示，在第一參考的半導(dǎo)體器件中，漏極擊穿電壓是大約40V，負(fù)擊穿電壓是大約-38V。在第二參考的半導(dǎo)體器件中，漏極擊穿電壓可以提高到大約52V，但是負(fù)擊穿電壓降低到大約-7V。
[0088]另一方面，在根據(jù)本實施例的半導(dǎo)體器件中，漏極擊穿電壓可以提高到大約52V，與第二參考的半導(dǎo)體器件的漏極擊穿電壓相等，此外，負(fù)擊穿電壓可以保持在大約-37V，與第一參考的半導(dǎo)體器件的負(fù)擊穿電壓相當(dāng)。
[0089]接下來，將參考圖17A至圖32B描述根據(jù)本實施例的半導(dǎo)體器件的制造方法。
[0090]圖17A-32B是示出根據(jù)本實施例的半導(dǎo)體器件制造方法的橫截面圖。圖17A-22B是沿圖1的A-A'線的橫截面圖。圖23A-28B是沿圖1的B-B'線的橫截面圖。圖29A至32B是在制造方法的步驟中周邊晶體管的橫截面圖。
[0091]首先，在ρ型半導(dǎo)體襯底例如P型硅襯底10上通過例如熱氧化法形成氧化硅膜12作為犧牲氧化膜。
[0092]接下來，通過光刻形成光刻膠膜14，光刻膠膜14暴露出要形成η型漂移區(qū)18的區(qū)域。
[0093]接下來，以光刻膠膜14作為掩模，注入例如磷(P)、砷(As)或其它的η型雜質(zhì)離子以形成η型摻雜區(qū)(impurity region)16 (圖17A和23A)。例如，以例如2MeV的加速能量與例如5X IO12CnT2的劑量注入磷離子以形成η型摻雜區(qū)16。
[0094]然后通過例如灰化法去除光刻膠膜14。
[0095]然后在例如氮氣的惰性氣氛中進(jìn)行例如1150°C和6小時的熱處理，以擴(kuò)散和激活η型摻雜區(qū)16的雜質(zhì)并且形成η型漂移區(qū)18 (圖17Β和23Β)。[0096]接下來,通過例如STI (淺溝槽隔離，Shallow Trench Isolation)方法在有η型漂移區(qū)18形成于其中的硅襯底10的表面?zhèn)戎行纬善骷綦x絕緣膜20。不特別限制器件隔離絕緣膜20的深度，但是該深度是大約200-400nm，例如300nm。
[0097]這樣，在硅襯底10的表面?zhèn)戎?，有源區(qū)20a、20b、20c、20d、20e、20f、20g、20h等被器件隔離絕緣膜20限定(圖18A、24A和29A)。不特別限制器件隔離絕緣膜20的形成方法，可以通過例如STI方法之外的LOCOS (娃的局部氧化,LOCal Oxidation of Silicon)法形成。
[0098]有源區(qū)20a、20b和20c分別對應(yīng)于η型漏區(qū)、η型源區(qū)和溝道區(qū)，并且η溝道LDMOS晶體管的P型抽頭區(qū)形成在η型漂移區(qū)18中。有源區(qū)20d對應(yīng)于襯底抽頭區(qū)布局，包圍η溝道LDMOS晶體管要形成于其中的區(qū)域。有源區(qū)20e對應(yīng)于η型低壓晶體管要形成于其中的區(qū)域。有源區(qū)20f對應(yīng)于η型低壓晶體管要形成于其中的ρ阱的ρ型接觸區(qū)。有源區(qū)20g對應(yīng)于ρ型低壓晶體管要形成于其中的區(qū)域。有源區(qū)20h對應(yīng)于ρ型低壓晶體管要形成于其中的η阱的η型接觸區(qū)。
[0099]在器件隔離絕緣膜20已經(jīng)形成之后，覆蓋有源區(qū)20a_20h的膜不嚴(yán)格與氧化硅膜12相同，而是在形成器件隔離絕緣膜20中形成的另一氧化硅膜，但是被描述為氧化硅膜12以簡化描述。
[0100]然后，通過光刻形成光刻膠膜22，光刻膠膜22暴露出P型體區(qū)16要形成于其中的區(qū)域。光刻膠膜22的開口包括如圖18B和24B所示的有源區(qū)20c和一部分有源區(qū)20b。
[0101]然后，以光刻膠22為掩模，注入如硼(B)或其它P型雜質(zhì)離子以在P型體區(qū)要形成于其中的區(qū)域中形成P型摻雜區(qū)24 (圖18B和24B)。例如，以例如150keV_500keV的加速能量與例如lX1012Cm_2-3X1013Cm_2的劑量注入硼離子。這種離子注入可以分成多次以不同加速能量進(jìn)行。為了晶體管的閾值電壓控制，也可以以例如5keV-30keV的加速能量與例如lX1013cm_2的劑量注入雜質(zhì)離子。
[0102]接下來，通過例如灰化法去除光刻膠膜22。
[0103]接下來，在例如氮氣的惰性氣氛中進(jìn)行例如1050°C和30分鐘的熱處理，以擴(kuò)散和激活P型摻雜區(qū)24的雜質(zhì)并且形成P型體區(qū)26 (圖19A和25A)。
[0104]然后，以相同的方式，分別在η型低壓晶體管要形成于其中的區(qū)域中和ρ型低壓晶體管要形成于其中的區(qū)域中形成ρ阱28和η阱30。ρ阱28還形成在包圍η溝道LDMOS晶體管要形成于其中的區(qū)域的襯底抽頭區(qū)(有源區(qū)20d)中，與η型漂移區(qū)18間隔開(圖19Β、25Β 和 29Β)。
[0105]通過用于形成ρ型體區(qū)26的熱處理一起進(jìn)行用于形成ρ阱28和η阱30的熱處理。P型漂移區(qū)18可以在器件隔離絕緣膜20已經(jīng)形成之后形成，如形成ρ型體區(qū)26那樣。
[0106]然后，通過利用例如氫氟酸水溶液(hydrofluoric acid aqueous solution)的濕法蝕刻去除形成在有源區(qū)20a-20h表面上的氧化硅膜12。
[0107]接下來，通過例如熱氧化法，在η溝道LDMOS晶體管要形成于其中的區(qū)域中生長例如16nm厚的氧化硅膜，以形成柵絕緣膜32 (圖20A和26A)。氧化硅膜生長在低壓晶體管要形成于其中的區(qū)域以形成柵絕緣膜34 (圖30A)。柵絕緣膜32、34的膜厚度基于各晶體管的運行電壓而決定。
[0108]形成柵絕緣膜32、34的方法不限于熱氧化法，并且可以通過例如CVD(化學(xué)氣相沉積)方法或其它方法沉積。
[0109]然后，通過例如CVD法將例如180nm厚的多晶硅膜沉積在整個表面上。
[0110]接下來，通過光刻和干法蝕刻圖案化沉積的多晶硅膜，以形成η溝道LDMOS晶體管的柵極36、導(dǎo)體圖案38和低壓晶體管的柵極40 (圖20Β、26Β和30Β)。
[0111]接下來通過光刻形成光刻膠膜42，光刻膠膜42暴露出有源區(qū)20a、20b、30e和20h。
[0112]然后，通過利用光刻膠膜42、暴露于光刻膠膜42之外的柵極36和器件隔離膜20作為掩模，注入η型雜質(zhì)離子。這樣，形成將是η型晶體管的LDD區(qū)的η型摻雜區(qū)44 (圖21Α、27Α和31Α)。η型摻雜區(qū)44通過注入形成，例如，以例如10keV_50keV的加速能量與例如I X IO1W-1 X IO14CnT2的劑量注入磷離子。
[0113]接下來，通過例如灰化法去除光刻膠膜42。
[0114]以相同的方式，利用暴露有源區(qū)20c、20d、20f和20g的光刻膠膜(未示出)和暴露于光刻膠膜之外的柵極36和器件隔離絕緣膜20為掩模，注入η型雜質(zhì)離子。這樣，形成將是P型低壓晶體管的LDD區(qū)的P型摻雜區(qū)46。P型摻雜區(qū)46通過注入形成，例如，以例如5keV-20keV的加速能量與例如I X IO13CnT2-1 X IO14CnT2的劑量注入硼離子。
[0115]然后，通過例如灰化法去除在形成P型摻雜區(qū)46中利用的光刻膠膜(未示出)。
[0116]在上述的實例中，用于LDD區(qū)的雜質(zhì)擴(kuò)散區(qū)不僅形成在晶體管的源/漏區(qū)中，還形成在有源區(qū)20a、20c、20d、20f和20h中，這些是接觸區(qū)但可以不是必須形成。
[0117]然后，通過例如CVD法沉積氧化硅膜，然后回蝕氧化硅膜以在柵極36、40和導(dǎo)體圖案38的側(cè)壁上形成側(cè)壁絕緣膜48。
[0118]接下來，通過光刻形成光刻膠膜50，光刻膠膜50暴露出有源區(qū)20a、20b、20e和20h。
[0119]然后，通過利用光刻膠膜50、以及暴露于光刻膠膜50之外的柵極36、40、側(cè)壁絕緣膜46和器件隔離絕緣膜20為掩模，注入η型雜質(zhì)離子。這樣，在有源區(qū)20a、20b、20e和20h中形成η型摻雜區(qū)52 (圖21Β、27Β和31Β)。
[0120]接下來，通過例如灰化法去除光刻膠膜50。
[0121]接下來，通過光刻形成光刻膠膜54，光刻膠膜54暴露出有源區(qū)20c、20d、20f和20g。
[0122]然后，通過利用光刻膠膜54和暴露于光刻膠膜54之外的器件隔離絕緣膜20為掩模，注入P型雜質(zhì)離子。這樣，在有源區(qū)20c、20d、20f和20g中形成P型摻雜區(qū)56(圖22A、28A 和 32A)。
[0123]接下來，通過例如灰化法去除光刻膠膜54。
[0124]然后，在例如氮氣氣氛的惰性氣氛中進(jìn)行熱處理以激活注入的雜質(zhì)。這樣，在有源區(qū)20a的表面?zhèn)戎行纬搔切蛽诫s區(qū)52的η型漏區(qū)58。在有源區(qū)20b的表面?zhèn)戎行纬搔切蛽诫s區(qū)52的η型源區(qū)60。在有源區(qū)20c的表面?zhèn)戎行纬蒔型摻雜區(qū)56的p型抽頭區(qū)62。在有源區(qū)20d的表面?zhèn)戎行纬蒔型摻雜區(qū)56的P型接觸區(qū)64。在有源區(qū)20e中形成η型摻雜區(qū)44、52的η型源/漏區(qū)66。在有源區(qū)20f的表面?zhèn)戎行纬蒔型摻雜區(qū)56的p型接觸區(qū)68。在有源區(qū)20g中形成P型摻雜區(qū)46、56的p型源/漏區(qū)68。在有源區(qū)20h的表面?zhèn)戎行纬搔切蛽诫s區(qū)52的η型接觸區(qū)72。[0125]這樣，指定的晶體管形成在硅襯底10上的上述指定區(qū)域中。
[0126]接下來，在具有晶體管形成于其上的硅襯底10上，通過例如CVD法沉積絕緣膜以形成層間絕緣膜74。
[0127]然后，通過已知的互連形成工藝，將接觸栓76埋入層間絕緣膜74中，形成通過接觸栓76與晶體管的各端子連接的第一級互連層78。接觸栓76可以由鎢(W)、鋁(Al)、銅(Cu)或其它材料形成。可以利用鈦(Ti)、鉭(Ta)或其它材料作為防止這些金屬擴(kuò)散的阻擋金屬?；ミB層78可以由鎢、鋁、銅或其它材料形成，鈦、鉭或其它材料能夠用作阻擋金屬。
[0128]之后，根據(jù)需要，進(jìn)行指定的后端工藝，例如第二級和其后的互連層等的形成，完成半導(dǎo)體器件。
[0129]如上所述，根據(jù)本實施例，能夠提高漏極擊穿電壓，并且能夠避免降低負(fù)擊穿電壓。因此能夠在各種各樣的應(yīng)用中實現(xiàn)所需的擊穿電壓，如一般LDMOS晶體管和負(fù)耐壓LDMOS晶體管的應(yīng)用等，并且能夠提高半導(dǎo)體器件的性能。
[0130]上述實施例能夠覆蓋其它各種改型。
[0131]例如，在上述實例中，示例出了 η溝道LDMOS晶體管，但是可能反轉(zhuǎn)η型導(dǎo)電類型和P型導(dǎo)電類型以形成P溝道LDMOS晶體管。在這種情況下，能夠得到與如上所述相同的效應(yīng)。
[0132]在以上實施例中描述的半導(dǎo)體器件的各組成部分、組成材料、制造條件等的俯視和橫截面配置僅是一種實例，并且能夠依照本領(lǐng)域技術(shù)人員的技術(shù)常識等適當(dāng)?shù)馗男秃妥兓?br> [0133]這里引用的所有實例和條件性語言以教示為目的幫助讀者理解本發(fā)明和發(fā)明人貢獻(xiàn)的和概念，以促進(jìn)技術(shù)，并且解釋為不限于這些特別引用的實例和條件，說明書中這些實例的組合也不涉及顯示本發(fā)明的優(yōu)劣。盡管已經(jīng)詳細(xì)描述本發(fā)明的實施例，應(yīng)該理解的是可以據(jù)此做出不違背本發(fā)明的精神和范圍的各種變化、替換和更改。
【權(quán)利要求】
1.一種半導(dǎo)體器件，包括: 第一導(dǎo)電類型的半導(dǎo)體襯底； 形成在所述第一半導(dǎo)體襯底中的與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型的第一區(qū)域； 形成在所述第一區(qū)域中的所述第一導(dǎo)電類型的第二區(qū)域； 形成在所述第二區(qū)域中的所述第二導(dǎo)電類型的源區(qū)； 形成在所述第一區(qū)域中的所述第二導(dǎo)電類型的漏區(qū)； 包括所述第一區(qū)域與所述第二區(qū)域之間的一部分邊界的第一結(jié)部分，位于所述漏區(qū)的側(cè)面上； 包括所述第一區(qū)域與所述第二區(qū)域之間的一部分邊界的第二結(jié)部分，位于不同于所述第一結(jié)部分的位置處； 形成在所述第一結(jié)上方的柵極；以及 形成在所述第二結(jié)部分上方并且電性獨立于所述柵極的導(dǎo)體圖案。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中 所述導(dǎo)體圖案與所述半導(dǎo)體襯底電連接。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中 所述柵極具有第一寬度，以及 所述導(dǎo)體圖案具有大于所述第一寬度的第二寬度。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中 所述柵極和所述導(dǎo)體圖案環(huán)形布局，環(huán)繞所述第二區(qū)域。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中 所述導(dǎo)體圖案包括第一部分和第二部分， 所述第一部分位于比所述第二部分更靠近于所述柵極處， 所述第二部分與所述第一部分相連接，以及 所述第一部分的寬度小于所述第二部分的寬度。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中 所述導(dǎo)體圖案形成在所述第二結(jié)部分上方，具有器件隔離絕緣膜介于其間。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中 所述源區(qū)位于以第一距離遠(yuǎn)離所述第一結(jié)部分處，以及 所述漏區(qū)位于以比所述第一距離大的第二距離遠(yuǎn)離所述第一結(jié)部分處。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中 所述柵極和所述導(dǎo)體圖案由相同材料形成。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中 第一電壓被施加到所述半導(dǎo)體襯底和所述導(dǎo)體圖案，以及 低于所述第一電壓的第二電壓被施加到所述第二區(qū)域。
【文檔編號】H01L29/78GK103545374SQ201310300798
【公開日】2014年1月29日 申請日期:2013年7月17日 優(yōu)先權(quán)日:2012年7月17日
【發(fā)明者】小野田道廣 申請人:富士通半導(dǎo)體股份有限公司