一種晶體管、集成電路以及集成電路的制造方法
【專利摘要】本發(fā)明提供一種晶體管、集成電路以及集成電路的制造方法，涉及半導(dǎo)體【技術(shù)領(lǐng)域】。本發(fā)明的晶體管包括第一半導(dǎo)體襯底、位于第一半導(dǎo)體襯底的第一表面上的柵極、位于第一半導(dǎo)體襯底內(nèi)的源極和漏極，以及位于第一半導(dǎo)體襯底的第二表面上用于連接源極的源極連接端子和用于連接漏極的漏極連接端子。本發(fā)明的晶體管，源極端子和漏極連接端子與柵極分別位于半導(dǎo)體襯底的上下兩個(gè)表面，可有效降低柵極與源極、漏極間的耦合電容，提高晶體管的性能。本發(fā)明的集成電路使用了上述晶體管，可以有效降低耦合電容，提高集成電路的性能。本發(fā)明的集成電路的制造方法，用于制造上述集成電路，制得的集成電路也具有上述優(yōu)點(diǎn)。
【專利說明】
—種晶體管、集成電路以及集成電路的制造方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體【技術(shù)領(lǐng)域】，具體而言涉及一種晶體管、集成電路以及集成電路的制造方法。

【背景技術(shù)】
[0002]在半導(dǎo)體【技術(shù)領(lǐng)域】中，晶體管，特別是金屬氧化物半導(dǎo)體場效應(yīng)晶體管(M0SFET)，是集成電路的關(guān)鍵組件?，F(xiàn)有技術(shù)中，晶體管一般包括源極、漏極和柵極三個(gè)端子(terminal )，并且，其所有的電極(源極、漏極和柵極)和電極的連接端子均位于半導(dǎo)體襯底的同一側(cè)。
[0003]隨著半導(dǎo)體技術(shù)工藝節(jié)點(diǎn)的不斷減小，晶體管等器件的尺寸不斷縮小，柵極與源極、漏極之間的距離(space)不斷減小，導(dǎo)致柵極與源極、漏極之間的耦合電容不斷增大。并且，位于源極和漏極上方的接觸孔(contacts)由于受到與源極和漏極處于半導(dǎo)體襯底同一側(cè)且位于源極和漏極中間的柵極結(jié)構(gòu)的限制，也導(dǎo)致接觸孔內(nèi)的金屬(即，源極和漏極的連接端)與柵極之間的耦合電容不斷增大，即，導(dǎo)致柵極與源極、漏極之間的耦合電容不斷增大。
[0004]柵極與源極、漏極之間的耦合電容不斷增大，嚴(yán)重影響了晶體管的性能，進(jìn)而影響了使用該晶體管的集成電路的性能。雖然現(xiàn)有技術(shù)中的鰭型場效應(yīng)晶體管(Fin FET)可以在一定程度上解決耦合電容的問題，但隨著器件尺寸的不斷縮小，該技術(shù)的效果可能變得越來越不明顯。
[0005]因此，為解決上述問題，本發(fā)明提出一種新的晶體管、使用該晶體管的集成電路以及該集成電路的制造方法。


【發(fā)明內(nèi)容】

[0006]針對(duì)現(xiàn)有技術(shù)的不足，本發(fā)明提供一種晶體管、集成電路以及集成電路的制造方法。
[0007]本發(fā)明實(shí)施例一提供一種晶體管，包括:第一半導(dǎo)體襯底、位于所述第一半導(dǎo)體襯底的第一表面上的柵極、位于所述第一半導(dǎo)體襯底內(nèi)的源極和漏極，以及位于所述第一半導(dǎo)體襯底的第二表面上用于連接所述源極的源極連接端子和用于連接所述漏極的漏極連接端子；其中，所述第一表面與所述第二表面為所述第一半導(dǎo)體襯底的相對(duì)的兩個(gè)表面。
[0008]其中，所述晶體管還包括位于所述第一半導(dǎo)體襯底的第一表面上用于連接所述柵極的柵極連接端子。
[0009]其中，所述源極連接端子、所述漏極連接端子和所述柵極連接端子的材料為金屬硅化物。
[0010]其中，所述晶體管還包括位于所述第一半導(dǎo)體襯底的所述第二表面上的體電極。
[0011]其中，所述體電極的材料為金屬硅化物。
[0012]本發(fā)明實(shí)施例二提供一種集成電路,該集成電路包括第一半導(dǎo)體襯底和至少一個(gè)晶體管，其中，所述晶體管包括:位于所述第一半導(dǎo)體襯底的第一表面上的柵極、位于所述第一半導(dǎo)體襯底內(nèi)的源極和漏極，以及位于所述第一半導(dǎo)體襯底的第二表面上用于連接所述源極的源極連接端子和用于連接所述漏極的漏極連接端子；
[0013]其中，所述第一表面與所述第二表面為所述第一半導(dǎo)體襯底的相對(duì)的兩個(gè)表面。
[0014]其中，所述晶體管還包括位于所述第一半導(dǎo)體襯底的第一表面上用于連接所述柵極的柵極連接端子。
[0015]其中，所述源極連接端子、所述漏極連接端子和所述柵極連接端子的材料為金屬硅化物。
[0016]其中，所述晶體管還包括位于所述第一半導(dǎo)體襯底的所述第二表面上的體電極。
[0017]其中，所述體電極的材料為金屬硅化物。
[0018]其中，所述集成電路還包括:位于所述晶體管所在區(qū)域之外的區(qū)域的硅通孔，所述娃通孔貫穿位于所述第一半導(dǎo)體襯底內(nèi)的第一體介電層。
[0019]本發(fā)明實(shí)施例三提供一種集成電路的制造方法，所述方法包括:
[0020]步驟TlOl:提供第一半導(dǎo)體襯底，在所述第一半導(dǎo)體襯底的第一表面內(nèi)形成具有第一深度的淺溝槽隔離；
[0021]步驟T102:在所述第一半導(dǎo)體襯底的第一表面上形成柵極絕緣層、柵極和柵極側(cè)壁；
[0022]步驟T103:在所述第一半導(dǎo)體襯底的所述第一表面內(nèi)形成源極和漏極；
[0023]步驟T104:在所述第一半導(dǎo)體襯底的第二表面上形成用于連接所述源極的源極連接端子和用于連接所述漏極的漏極連接端子。
[0024]其中，在所述步驟T103和所述步驟T104之間，還包括如下步驟:
[0025]在所述第一半導(dǎo)體襯底的第一表面上形成用于連接所述柵極的柵極連接端子。
[0026]其中，在所述步驟T104中，同時(shí)還形成位于所述第一半導(dǎo)體襯底的所述第二表面上的體電極。
[0027]其中，在所述步驟T103與所述步驟T104之間還包括如下步驟:
[0028]從所述第一半導(dǎo)體襯底的所述第二表面對(duì)所述第一半導(dǎo)體襯底內(nèi)的源極和漏極區(qū)域進(jìn)行離子注入處理；
[0029]對(duì)所述第一半導(dǎo)體襯底進(jìn)行退火處理。
[0030]其中，在所述步驟T103與所述步驟T104之間還包括如下步驟:
[0031]在所述第一半導(dǎo)體襯底的所述第一表面上接合作為承載襯底的第二半導(dǎo)體襯底；
[0032]對(duì)所述第一半導(dǎo)體襯底的第二表面進(jìn)行減薄處理至第二深度，其中，所述第二深度大于或等于所述第一深度，所述第二表面與所述第一表面為所述第一半導(dǎo)體襯底的相對(duì)的兩個(gè)表面。
[0033]其中，接合第二半導(dǎo)體襯底和進(jìn)行減薄處理的步驟，可以位于上述的從第二表面對(duì)第一半導(dǎo)體襯底內(nèi)的源極和漏極區(qū)域進(jìn)行離子注入處理以及對(duì)第一半導(dǎo)體襯底進(jìn)行退火處理的步驟之前或之后，優(yōu)選位于該步驟之前。
[0034]其中，在所述步驟TlOl中，在形成所述淺溝槽隔離之前，在所述第一半導(dǎo)體襯底內(nèi)形成平行于所述第一半導(dǎo)體襯底的上表面的減薄停止層；在所述對(duì)所述第一半導(dǎo)體襯底的第二表面進(jìn)行減薄處理的步驟中，所述減薄處理停止于所述減薄停止層之上。
[0035]其中，在所述步驟TlOl和所述步驟T102之間還包括從所述第一半導(dǎo)體襯底的所述第一表面進(jìn)行離子注入以形成阱區(qū)和溝道的步驟。
[0036]其中，在所述步驟T104之后還包括:
[0037]步驟T105:對(duì)所述第一半導(dǎo)體襯底的所述第二表面進(jìn)行刻蝕以形成貫穿所述第一半導(dǎo)體襯底的第一溝槽；
[0038]步驟T106:在所述第一溝槽中填充介電材料并進(jìn)行平坦化處理以形成覆蓋所述第二表面的第一體介電層。
[0039]其中，在所述步驟T106之后還包括步驟T107:
[0040]形成貫穿所述第一體介電層位于所述第一溝槽內(nèi)的部分的硅通孔。
[0041]其中，在所述步驟T106與所述步驟T107之間還包括如下步驟:
[0042]在所述第一半導(dǎo)體襯底的所述第二表面上形成層間介電層，并在所述層間介電層內(nèi)形成位于所述源極連接端子和所述漏極連接端子之上的接觸孔。
[0043]本發(fā)明的晶體管，源極端子和漏極連接端子與柵極分別位于半導(dǎo)體襯底的上下兩個(gè)表面，可以有效地降低柵極與源極、漏極之間的耦合電容，提高晶體管的性能。本發(fā)明的集成電路使用了上述晶體管，有效地降低了耦合電容，提高了集成電路的性能。本發(fā)明的集成電路的制造方法，用于制造上述集成電路，制得的集成電路也具有上述優(yōu)點(diǎn)。

【專利附圖】

【附圖說明】
[0044]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來解釋本發(fā)明的原理。
[0045]附圖中:
[0046]圖1A為本發(fā)明實(shí)施例一的一種晶體管結(jié)構(gòu)的示意性剖視圖；
[0047]圖1B為本發(fā)明實(shí)施例一的另一種晶體管結(jié)構(gòu)的示意性剖視圖；
[0048]圖2為本發(fā)明實(shí)施例二的一種集成電路的結(jié)構(gòu)的示意性剖視圖；
[0049]圖3A至3J為本發(fā)明實(shí)施例三的一種集成電路的制造方法的相關(guān)步驟形成的圖形的示意性剖視圖；
[0050]圖4為本發(fā)明實(shí)施例三的一種集成電路的制造方法的一種示意性流程圖；
[0051]圖5為本發(fā)明實(shí)施例三的一種集成電路的制造方法的另一種示意性流程圖。

【具體實(shí)施方式】
[0052]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對(duì)本發(fā)明更為徹底的理解。然而，對(duì)于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個(gè)或多個(gè)這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對(duì)于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0053]應(yīng)當(dāng)理解的是，本發(fā)明能夠以不同形式實(shí)施，而不應(yīng)當(dāng)解釋為局限于這里提出的實(shí)施例。相反地，提供這些實(shí)施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領(lǐng)域技術(shù)人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對(duì)尺寸可能被夸大。自始至終相同附圖標(biāo)記表示相同的元件。
[0054]應(yīng)當(dāng)明白，當(dāng)元件或?qū)颖环Q為“在...上”、“與...相鄰”、“連接到”或“耦合到”其它元件或?qū)訒r(shí)，其可以直接地在其它元件或?qū)由?、與之相鄰、連接或耦合到其它元件或?qū)?，或者可以存在居間的元件或?qū)?。相反，?dāng)元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或?qū)訒r(shí)，則不存在居間的元件或?qū)?。?yīng)當(dāng)明白，盡管可使用術(shù)語第一、第二、第三等描述各種元件、部件、區(qū)、層和/或部分，這些元件、部件、區(qū)、層和/或部分不應(yīng)當(dāng)被這些術(shù)語限制。這些術(shù)語僅僅用來區(qū)分一個(gè)元件、部件、區(qū)、層或部分與另一個(gè)元件、部件、區(qū)、層或部分。因此，在不脫離本發(fā)明教導(dǎo)之下，下面討論的第一元件、部件、區(qū)、層或部分可表示為第二元件、部件、區(qū)、層或部分。
[0055]空間關(guān)系術(shù)語例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在這里可為了方便描述而被使用從而描述圖中所示的一個(gè)元件或特征與其它元件或特征的關(guān)系。應(yīng)當(dāng)明白，除了圖中所示的取向以外，空間關(guān)系術(shù)語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉(zhuǎn)，然后，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特征將取向?yàn)樵谄渌蛱卣鳌吧稀?。因此，示例性術(shù)語“在...下面”和“在...下”可包括上和下兩個(gè)取向。器件可以另外地取向(旋轉(zhuǎn)90度或其它取向)并且在此使用的空間描述語相應(yīng)地被解釋。
[0056]在此使用的術(shù)語的目的僅在于描述具體實(shí)施例并且不作為本發(fā)明的限制。在此使用時(shí)，單數(shù)形式的“一”、“一個(gè)”和“所述/該”也意圖包括復(fù)數(shù)形式，除非上下文清楚指出另外的方式。還應(yīng)明白術(shù)語“組成”和/或“包括”，當(dāng)在該說明書中使用時(shí)，確定所述特征、整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個(gè)或更多其它的特征、整數(shù)、步驟、操作、元件、部件和/或組的存在或添加。在此使用時(shí)，術(shù)語“和/或”包括相關(guān)所列項(xiàng)目的任何及所有組合。
[0057]這里參考作為本發(fā)明的理想實(shí)施例(和中間結(jié)構(gòu))的示意圖的橫截面圖來描述發(fā)明的實(shí)施例。這樣，可以預(yù)期由于例如制造技術(shù)和/或容差導(dǎo)致的從所示形狀的變化。因此，本發(fā)明的實(shí)施例不應(yīng)當(dāng)局限于在此所示的區(qū)的特定形狀，而是包括由于例如制造導(dǎo)致的形狀偏差。例如，顯示為矩形的注入?yún)^(qū)在其邊緣通常具有圓的或彎曲特征和/或注入濃度梯度，而不是從注入?yún)^(qū)到非注入?yún)^(qū)的二元改變。同樣，通過注入形成的埋藏區(qū)可導(dǎo)致該埋藏區(qū)和注入進(jìn)行時(shí)所經(jīng)過的表面之間的區(qū)中的一些注入。因此，圖中顯示的區(qū)實(shí)質(zhì)上是示意性的，它們的形狀并不意圖顯示器件的區(qū)的實(shí)際形狀且并不意圖限定本發(fā)明的范圍。
[0058]為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟以及詳細(xì)的結(jié)構(gòu)，以便闡釋本發(fā)明提出的半導(dǎo)體器件的制造方法。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。
[0059]實(shí)施例一
[0060]本實(shí)施例提供一種場效應(yīng)晶體管(FET，簡稱“晶體管”)，包括半導(dǎo)體襯底、位于所述半導(dǎo)體襯底的第一表面(上表面)上的柵極、位于所述半導(dǎo)體襯底內(nèi)的源極和漏極，以及位于所述半導(dǎo)體襯底的第二表面(下表面)上用于連接所述源極的源極連接端子和用于連接所述漏極的漏極連接端子；其中，所述第一表面與所述第二表面為所述半導(dǎo)體襯底的相對(duì)的兩個(gè)表面。
[0061]下面，參照?qǐng)D1A和圖1B來詳細(xì)描述本發(fā)明實(shí)施例提出的晶體管的結(jié)構(gòu)。圖1A為本發(fā)明實(shí)施例的一種晶體管的結(jié)構(gòu)的示意性剖視圖；圖1B為本發(fā)明實(shí)施例的另一種晶體管的結(jié)構(gòu)的示意性剖視圖。
[0062]如圖1A所示，本實(shí)施例的晶體管包括:第一半導(dǎo)體襯底(簡稱半導(dǎo)體襯底)100、位于第一半導(dǎo)體襯底100第一表面(上表面)上的柵極1012以及位于第一半導(dǎo)體襯底100內(nèi)的源極(包括源極第一部分10151源極第二部分1111)和漏極(包括漏極第一部分10152和漏極第二部分1112);還包括位于第一半導(dǎo)體襯底100的第二表面上的用于連接源極(具體地，指源極第二部分1111)的源極連接端子1121以及用于連接漏極(具體地，指漏極第二部分1112)的漏極連接端子1122。其中，第一表面和第二表面為半導(dǎo)體襯底的兩個(gè)相對(duì)的表面。
[0063]在圖1A所示的示例中，源極包括源極第一部分10151源極第二部分1111，漏極包括漏極第一部分10152和漏極第二部分1112,源極第一部分10151源極第二部分1111 一般為分別從第一半導(dǎo)體襯底100的第一表面和第二表面進(jìn)行離子注入實(shí)現(xiàn)，漏極第一部分10152和漏極第二部分1112也是如此。然而，在本實(shí)施例中，源極和漏極也可以均為一體結(jié)構(gòu)，通過從第一半導(dǎo)體襯底100的第一表面深注入至第二表面實(shí)現(xiàn)。
[0064]進(jìn)一步的，本實(shí)施例的晶體管還包括位于第一半導(dǎo)體襯底100的第一表面上的用于連接?xùn)艠O1012的柵極連接端子106。
[0065]在本實(shí)施例中，源極連接端子1121、漏極連接端子1122和柵極連接端子106均可以為金屬硅化物106。此外，源極連接端子1121、漏極連接端子1122和柵極連接端子106還可以為銅、鋁等金屬或離子摻雜區(qū)等。
[0066]該晶體管，由于源極連接端子1121和漏極連接端子1122與柵極1012分別處于第一半導(dǎo)體襯底100的第一表面和第二表面兩個(gè)不同的表面，因此，可以在一定程度上降低源極和漏極與柵極之間的耦合電容，提高晶體管的性能。
[0067]本實(shí)施例的晶體管，還可以包括柵極絕緣層1011、柵極側(cè)壁1014以及輕摻雜區(qū)1013等。關(guān)于柵極絕緣層1011、柵極側(cè)壁1014以及輕摻雜區(qū)1013的具體結(jié)構(gòu)和材料，可以參照現(xiàn)有技術(shù)中的各種方案來實(shí)現(xiàn)，在此并不進(jìn)行限定。
[0068]本實(shí)施還提供另一種晶體管，如圖1B所示。與上述圖1A所示的晶體管的不同之處在于，該晶體管還包括體電極(body terminal) 1123,體電極1123位于第一半導(dǎo)體襯底100的第二表面(下表面)上。示例性的，體電極1123位于源極連接端子1121和漏極連接端子1122之間。體電極1123的材料可以為金屬、金屬硅化物或其他合適的材料。其中，體電極1123是晶體管的第四端，其連接至柵極、源極和漏極所在的半導(dǎo)體襯底。當(dāng)該種晶體管應(yīng)用于集成電路之中時(shí)，體電極1123可以用于將晶體管調(diào)制至運(yùn)行。在集成電路中，晶體管的體電極(也稱體端)通常和電路中的最高或最低電壓相連。
[0069]本實(shí)施例的晶體管，源極連接端子1121和漏極連接端子1122與柵極1012分別處于第一半導(dǎo)體襯底100的第一表面和第二表面兩個(gè)不同的表面，因此可以有效地降低柵極與源極、漏極之間的耦合電容，提高晶體管的性能。
[0070]本發(fā)明實(shí)施例提供一種晶體管的制造方法，用于制造實(shí)施例一中的晶體管。本實(shí)施例的晶體管的制造方法，包括如下步驟:
[0071]步驟ElOl:提供第一半導(dǎo)體襯底100，在所述第一半導(dǎo)體襯底100的第一表面(上表面)上形成柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括柵絕緣層1011、柵極1012和柵極側(cè)壁1014。
[0072]步驟E102:在第一半導(dǎo)體襯底100的第一表面(上表面)內(nèi)形成源極和漏極。
[0073]其中，一種可行的實(shí)現(xiàn)方案為，源極包括源極第一部分10151源極第二部分1111，漏極包括漏極第一部分10152和漏極第二部分1112，步驟E102包括:
[0074]步驟E1021:從第一半導(dǎo)體襯底100的第一表面進(jìn)行離子注入形成源極第一部分10151和漏極第一部分10152 ；
[0075]步驟E1022:從第一半導(dǎo)體襯底100的第二表面(下表面)進(jìn)行離子注入形成源極第二部分1111和漏極第二部分1112，其中，源極第一部分10151和源極第二部分1111構(gòu)成源極，漏極第一部分10152和漏極第二部分1112構(gòu)成漏極。形成的圖形，如圖1A所示。
[0076]此外，源極和漏極也可以為一體結(jié)構(gòu)，通過從第一半導(dǎo)體襯底100的第一表面進(jìn)行深注入至第二表面來實(shí)現(xiàn)。
[0077]步驟E103:形成位于第一半導(dǎo)體襯底100的第二表面上用于連接源極的源極連接端子1121和用于連接漏極的漏極連接端子1122。
[0078]本實(shí)施例的晶體管的制造方法，還可以在步驟ElOl中包括進(jìn)行輕摻雜以形成輕摻雜區(qū)1013的步驟。
[0079]進(jìn)一步的，在步驟ElOl中，還可以包括形成位于柵極之上的柵極連接端子106的步驟。
[0080]在本實(shí)施例中，源極連接端子1121、漏極連接端子1122和柵極連接端子106的材料均可以為金屬硅化物或金屬等其他合適的材料。
[0081]其中，在步驟E103之中，在形成源極連接端子1121和漏極連接端子1122的同時(shí)，還可以同時(shí)在第一半導(dǎo)體襯底100的第二表面上形成體電極1123，如圖1B所示。
[0082]本發(fā)明的晶體管的制造方法，用于制造上述晶體管，制得的晶體管也具有上述優(yōu)點(diǎn)。即，有效降低柵極與源極、漏極之間的耦合電容，提高晶體管的性能。
[0083]實(shí)施例二
[0084]本實(shí)施例提供一種集成電路，包括實(shí)施例一所述的晶體管。本實(shí)施例的集成電路，由于降低了晶體管的柵極與源極、漏極之間的耦合電容，因此可以提高整個(gè)集成電路的性倉泛。
[0085]下面，參照?qǐng)D2來詳細(xì)描述本發(fā)明實(shí)施例提出的集成電路的一種示例性的結(jié)構(gòu)。如圖2所示，本實(shí)施例的集成電路包括第一半導(dǎo)體襯底(簡稱半導(dǎo)體襯底)100和設(shè)置于其上的晶體管10，其中，晶體管10包括位于第一半導(dǎo)體襯底100第一表面(上表面)上的柵極1012、以及位于第一半導(dǎo)體襯底100內(nèi)的源極(包括源極第一部分10151源極第二部分1111)和漏極(包括漏極第一部分10152和漏極第二部分1112);還包括位于第一半導(dǎo)體襯底100的第二表面上的用于連接源極(具體地，指源極第二部分1111)的源極連接端子1121以及用于連接漏極(具體地，指漏極第二部分1112)的漏極連接端子1122。其中，第一表面和第二表面為半導(dǎo)體襯底的兩個(gè)相對(duì)的表面。在本實(shí)施例中，晶體管10的個(gè)數(shù)為至少一個(gè)，為了表示的簡要，圖2僅示出了其中的一個(gè)晶體管10。
[0086]在圖2所示的示例中，源極包括源極第一部分10151源極第二部分1111，漏極包括漏極第一部分10152和漏極第二部分1112,源極第一部分10151源極第二部分1111 一般為分別從第一半導(dǎo)體襯底100的第一表面和第二表面進(jìn)行離子注入實(shí)現(xiàn)，漏極第一部分10152和漏極第二部分1112也是如此。然而，在本實(shí)施例中，源極和漏極也可以均為一體結(jié)構(gòu)，通過從第一半導(dǎo)體襯底100的第一表面深注入至第二表面實(shí)現(xiàn)。
[0087]進(jìn)一步的，本實(shí)施例的晶體管還包括位于第一半導(dǎo)體襯底100的第一表面上的用于連接?xùn)艠O1012的柵極連接端子106。
[0088]在本實(shí)施例中，源極連接端子1121、漏極連接端子1122和柵極連接端子106均可以為金屬硅化物106。此外，源極連接端子1121、漏極連接端子1122和柵極連接端子106還可以為銅、鋁等金屬或摻雜離子(即，用離子摻雜區(qū)作為源極連接端子1121、漏極連接端子1122或柵極連接端子106)等。
[0089]本實(shí)施例中，晶體管10還可以包括體電極(body terminal) 1123,其中，體電極1123位于第一半導(dǎo)體襯底100的第二表面(下表面)。此時(shí)，晶體管10的結(jié)構(gòu)如圖2中的晶體管10’所示。在本實(shí)施例中，晶體管10’可以視為晶體管10的一種特例。體電極1123的材料可以為金屬、金屬硅化物或其他合適的材料。體電極1123是晶體管的第四端，其連接至柵極、源極和漏極所在的半導(dǎo)體襯底。當(dāng)該種晶體管應(yīng)用于集成電路之中時(shí)，體電極1123可以用于將晶體管調(diào)制至運(yùn)行。在本實(shí)施例的集成電路中，晶體管10的體電極(也稱體端)1123與電路中的最高或最低電壓相連。本領(lǐng)域的技術(shù)人員可以理解，雖然本實(shí)施例在圖2中同時(shí)示出了晶體管10和晶體管10’，但是這并不代表本實(shí)施例的集成電路必須同時(shí)包括上述兩種晶體管(即，晶體管10和晶體管10’)，相反地，本實(shí)施例的集成電路可以僅包括其中的一種晶體管(晶體管10或晶體管10’)，也可以同時(shí)包括上述兩種晶體管(晶體管10和晶體管10’)，在此并不進(jìn)行限定。
[0090]在本實(shí)施例的集成電路中，晶體管10還可以包括柵極絕緣層1011、柵極側(cè)壁1014以及輕摻雜區(qū)1013等。關(guān)于柵極絕緣層1011、柵極側(cè)壁1014以及輕摻雜區(qū)1013的具體結(jié)構(gòu)和材料，可以參照現(xiàn)有技術(shù)中的各種方案來實(shí)現(xiàn)，在此并不進(jìn)行限定。
[0091]本發(fā)明實(shí)施例的集成電路，進(jìn)一步還包括位于晶體管10所在區(qū)域之外的區(qū)域的娃通孔115,娃通孔115貫穿位于第一半導(dǎo)體襯底100內(nèi)的第一體介電層113。在本實(shí)施例中，硅通孔115的作用在于連接位于第一半導(dǎo)體襯底100上表面(第一表面)和下表面(第二表面)的器件。示例性地，硅通孔115可以通過金屬層117、接觸孔1162、漏極連接端子1122與晶體管10的漏極在第一半導(dǎo)體襯底100的第二表面(下表面)相連，如圖2所示。硅通孔115也可以通過源極上的源極連接端子1121、接觸孔1161以及金屬層等與源極相連，或者，硅通孔115也可以通過其他金屬層以及其他結(jié)構(gòu)與其他器件相連，在此并不進(jìn)行限定。在本實(shí)施例中，硅通孔115的個(gè)數(shù)可以為一個(gè)或多個(gè)，并不進(jìn)行限定。在本實(shí)施例中，硅通孔115的存在,在便于連接位于第一半導(dǎo)體襯底100上表面(第一表面)和下表面(第二表面)的器件的同時(shí)，也可以在一定程度上降低后續(xù)封裝工藝的復(fù)雜度。
[0092]本實(shí)施例的集成電路，還可以包括位于晶體管10的柵極連接端子106上方的接觸孔108、層間介電層107、層間介電層114以及其他膜層或結(jié)構(gòu)，在此不再贅述。
[0093]本發(fā)明的集成電路，由于所采用的晶體管10的源極連接端子和漏極連接端子與柵極分別位于第一半導(dǎo)體襯底100的上下兩個(gè)表面(第一表面和第二表面)，因此，可以有效降低柵極與源極、漏極之間的耦合電容，提高集成電路的性能。
[0094]實(shí)施例三
[0095]下面，參照?qǐng)D3A-圖3J和圖4、圖5來描述本發(fā)明實(shí)施例提出的集成電路的制造方法一個(gè)示例性方法的詳細(xì)步驟。其中，圖3A至3J為本發(fā)明實(shí)施例的一種集成電路的制造方法的相關(guān)步驟形成的圖形的示意性剖視圖；圖4為本發(fā)明實(shí)施例的一種集成電路的制造方法的一種示意性流程圖；圖5為本發(fā)明實(shí)施例的一種集成電路的制造方法的另一種示意性流程圖。
[0096]本發(fā)明實(shí)施例的集成電路的制造方法，可以用于制造實(shí)施例三所述的集成電路，具體包括如下步驟:
[0097]步驟Al:提供第一半導(dǎo)體襯底100，在第一半導(dǎo)體襯底100內(nèi)形成平行于第一半導(dǎo)體襯底100上表面的減薄停止層(也可稱作“刻蝕停止層”)101，如圖3A所示。其中，減薄停止層101在第一半導(dǎo)體襯底100中具有第一深度H1。
[0098]在本實(shí)施例中，第一半導(dǎo)體襯底100的第一表面(或“上表面”),是指第一半導(dǎo)體襯底100形成有晶體管的柵極的表面；第二表面(“下表面”)則指第一半導(dǎo)體襯底100的與“第一表面”相對(duì)的另一表面?！吧疃取钡挠?jì)算方法以第一半導(dǎo)體襯底100的第一表面為參照，“某一層具有第一深度H1”是指該層距離第一半導(dǎo)體襯底100的第一表面的距離為H1，具體可參見圖3A對(duì)Hl的標(biāo)示，其他情形以此類推。
[0099]在本實(shí)施例中，第一半導(dǎo)體襯底100—般采用體硅(bulk Si)。減薄停止層101可以采用氧化物(氧化硅)或其他合適的材料。
[0100]其中，形成減薄停止層101的方法可以包括如下步驟:
[0101]步驟AlOl:對(duì)第一半導(dǎo)體襯底100進(jìn)行氧注入處理以在第一半導(dǎo)體襯底的第一深度Hl位置處形成氧離子層；
[0102]步驟A102:對(duì)第一半導(dǎo)體襯底100進(jìn)行加熱處理以在所述氧離子層的位置形成氧化硅層。即，形成了減薄停止層101。
[0103]此外，形成減薄停止層101的方法，還可以采用外延生長法形成，此處不再贅述。
[0104]在本實(shí)施例中，減薄停止層101的作用主要在于作為后續(xù)對(duì)第一半導(dǎo)體襯底100進(jìn)行減薄處理時(shí)的停止層。在本實(shí)施例中，形成減薄停止層101的工藝步驟可以根據(jù)實(shí)際情況予以省略。
[0105]步驟A2:在第一半導(dǎo)體襯底100中形成淺溝槽隔離(STI) 102，淺溝槽隔離102在第一半導(dǎo)體襯底100具有第二深度H2，如圖3B所示。第二深度H2小于等于第一深度H1。
[0106]其中，淺溝槽隔離102的數(shù)量為多個(gè)，不同的淺溝槽隔離102的深度可以不同。
[0107]步驟A3:從第一半導(dǎo)體襯底100的第一表面(上表面)進(jìn)行離子注入，形成阱區(qū)(Well)和溝道(Channel)。為了表示的簡要，圖中未示出阱區(qū)和溝道。
[0108]步驟A4:在第一半導(dǎo)體襯底100的第一表面(上表面)上形成柵極絕緣層1011、柵極1012、輕摻雜區(qū)1013和柵極側(cè)壁1014，如圖3C所示。
[0109]其中，形成輕摻雜區(qū)1013的方法為離子注入。形成柵極絕緣層1011、柵極金屬層1012和柵極側(cè)壁1014的方法，可以采用現(xiàn)有技術(shù)中各種可行的方案來實(shí)現(xiàn)，此處不再贅述。
[0110]在本實(shí)施例中，為了表示的簡要，最終制得的集成電路的相關(guān)附圖中僅示意性地示出了兩個(gè)晶體管，因此中間步驟亦僅示出了形成兩個(gè)晶體管的圖形。
[0111]步驟A5:在第一半導(dǎo)體襯底100的第一表面(上表面)形成源極第一部分10151和漏極第一部分10152，如圖3C所示。
[0112]其中，形成源極第一部分10151和漏極第一部分10152的方法為離子注入。
[0113]步驟A6:在柵極1012之上形成柵極連接端子106，如圖3C所示。
[0114]其中，形成柵極連接端子106的方法，可以采用現(xiàn)有技術(shù)中的形成金屬硅化物的方法或其他各種方法，此處不再贅述。
[0115]步驟A7:在第一半導(dǎo)體襯底100的第一表面(上表面)形成層間介電層(ILD) 107,并在層間介電層107內(nèi)形成柵極接觸孔108，如圖3D所示。
[0116]在形成柵極接觸孔108之后，一般還包括形成金屬層的步驟，此處不再贅述。即，還包括進(jìn)行后段制程(BEOL)工藝以在第一半導(dǎo)體襯底100的第一表面形成金屬互連結(jié)構(gòu)的步驟。
[0117]步驟A8:在第一半導(dǎo)體襯底100的第一表面上接合用于作為承載襯底(carriersubstrate)的第二半導(dǎo)體襯底110。
[0118]示例性地，第二半導(dǎo)體襯底110通過粘合層109與位于第一半導(dǎo)體襯底100第一表面的層間介電層107粘合,如圖3E所不。
[0119]其中，粘合層107的材料可以為氧化物層或其他合適的材料。第二半導(dǎo)體襯底110可以為各種半導(dǎo)體襯底，其作用在于用于承載和支撐第一半導(dǎo)體襯底100。
[0120]步驟A9:對(duì)第一半導(dǎo)體襯底100的第二表面(下表面)進(jìn)行減薄處理至第一深度H1，如圖3F所示。
[0121]其中，減薄處理至第一深度Hl是指將減薄處理后的第一半導(dǎo)體襯底100的厚度與第一深度Hl相同。當(dāng)?shù)谝话雽?dǎo)體襯底100中形成有減薄停止層101時(shí)，優(yōu)選使得減薄工藝停止于減薄停止層101之上，即，第一半導(dǎo)體襯底100位于減薄停止層101之上的部分被完全去除,如圖3F所示。
[0122]在本實(shí)施例中，如果選擇厚度合適的第一半導(dǎo)體襯底，也可以省略步驟A9。
[0123]步驟AlO:在第一半導(dǎo)體襯底100的第二表面(下表面)形成與源極第一部分10151相連的源極第二部分1111和與漏極第一部分10152相連的漏極第二部分1112，如圖3G所
/Jn ο
[0124]其中，源極第一部分10151和源極第二部分1111共同構(gòu)成了晶體管的源極，漏極第一部分10152和漏極第二部分1112共同構(gòu)成了晶體管的漏極。示例性的，形成源極第二部分1111和漏極第二部分1112的方法可以包括如下步驟:
[0125]步驟A1001:從第一半導(dǎo)體襯底100的第二表面(下表面)對(duì)第一半導(dǎo)體襯底100內(nèi)的源極和漏極區(qū)域進(jìn)行離子注入處理；
[0126]步驟A1002:對(duì)第一半導(dǎo)體襯底100進(jìn)行退火(anneal)處理。其中，退火處理優(yōu)選采用激光熱退火。
[0127]在步驟A1002中進(jìn)行退火處理的目的在于使得注入的離子進(jìn)一步向源極第一部分10151和漏極第一部分10152位置處擴(kuò)散，以使得源極第二部分1111和漏極第二部分1112分別與源極第一部分10151和漏極第二部分10152形成良好的電接觸。
[0128]在上述示例中，通過步驟A5和步驟AlO最終形成了晶體管的源極和漏極。實(shí)際上，形成源極和漏極的步驟，也可以在步驟A5中通過一步實(shí)現(xiàn)，即，在步驟A5中，從第一半導(dǎo)體襯底100的第一表面進(jìn)行深注入至第二表面來直接形成源極和漏極，此時(shí)源極和漏極為一體結(jié)構(gòu)。本實(shí)施例的源極和漏極，最終均貫穿第一半導(dǎo)體襯底100的第二表面。
[0129]步驟All:在經(jīng)減薄處理的半導(dǎo)體襯底100的第二表面形成用于連接源極的源極連接端子1121和用于連接漏極的漏極連接端子1122，如圖3G所示。
[0130]其中，源極連接端子1121和漏極連接端子1122的材料均可以為金屬硅化物106 ；這一情況下可以采用現(xiàn)有技術(shù)中的形成金屬硅化物的方法來完成步驟Al I。此外，源極連接端子1121和漏極連接端子1122的材料還可以為銅、鋁等金屬或摻雜離子(即，用離子摻雜區(qū)作為源極連接端子1121和漏極連接端子1122)等。
[0131]在形成源極連接端子1121和漏極連接端子1122的同時(shí)，還可以在第一半導(dǎo)體襯底100的第二表面上形成體電極1123。體電極1123的材料，可以為金屬硅化物、金屬或其他合適的材料,本實(shí)施例并不對(duì)此進(jìn)行限定。
[0132]步驟A12:在第一半導(dǎo)體襯底100的第二表面上形成第一體介電層113，如圖3H所
/Jn ο
[0133]其中，第一體介電層113包括位于第一半導(dǎo)體襯底100第二表面之上的部分和嵌入第一半導(dǎo)體襯底100的部分，如圖3H所示。
[0134]其中，第一體介電層113可以為氧化硅或其他合適的材料。
[0135]示例性的，步驟A12 —般包括如下步驟:
[0136]步驟A1201:對(duì)第一半導(dǎo)體襯底100的第二表面進(jìn)行刻蝕，形成貫穿第一半導(dǎo)體襯底100的第一溝槽。
[0137]其中，第一溝槽一般位于擬形成硅通孔的位置處。
[0138]步驟A1202:在第一溝槽中填充介電材料并進(jìn)行平坦化處理，以形成覆蓋所述第二表面的第一體介電層113。其中，介電材料可以為氧化物。
[0139]其中，進(jìn)行平坦化處理，具體是指在填充介電材料后對(duì)第一半導(dǎo)體襯底100的第二表面進(jìn)行平坦化處理。平坦化處理后，第一半導(dǎo)體襯底100的第二表面均被第一體介電層113所覆蓋，如圖3H所示。進(jìn)行平坦化處理的工藝，可以為化學(xué)機(jī)械拋光(CMP)或其他方法。
[0140]步驟A13:在第一半導(dǎo)體襯底100的第二表面(下表面)形成層間介電層(ILD)114，并在層間介電層114內(nèi)形成位于源極連接端子1121和漏極連接端子1122之上的接觸孔，具體地，包括位于源極連接端子1121之上的接觸孔1161和位于漏極連接端子1122之上的接觸孔1162，如圖31所示。
[0141]在形成接觸孔1161和接觸孔1162的同時(shí)，還可以形成位于體電極1123之上的接觸孔1163。
[0142]步驟A14:形成貫穿第一體介電層113位于所述第一溝槽內(nèi)的部分的硅通孔115，如圖31所示。
[0143]其中，硅通孔115的作用在于連接位于第一半導(dǎo)體襯底100第一表面和第二表面的器件。在本實(shí)施例中，硅通孔115可以為一個(gè)或多個(gè)。
[0144]步驟A15:去除用于作為承載襯底的第二半導(dǎo)體襯底110和粘合層109，如圖1J所
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[0145]其中，第二半導(dǎo)體襯底110僅用于在對(duì)第一半導(dǎo)體襯底100進(jìn)行減薄處理以及后續(xù)其他工藝時(shí)支撐第一半導(dǎo)體襯底110，當(dāng)完成集成電路的制造(指在第一半導(dǎo)體襯底100上形成功能完整的電路結(jié)構(gòu)之后、進(jìn)行劃片封裝之前)后，應(yīng)去除第二半導(dǎo)體襯底110和粘合層109。
[0146]至此，完成了本實(shí)施例的集成電路的制造方法的相關(guān)步驟的介紹，后續(xù)可以通過劃片、封裝等步驟完成最終的集成電路的制造，此處不再贅述。
[0147]此外，本實(shí)施例的集成電路的制造方法，除包括形成晶體管和硅通孔等組件的步驟之外，還可以包括形成其他各種組件(比如集成無源器件、MEMS器件等)的步驟，在此并不進(jìn)行限定。本領(lǐng)域的技術(shù)人員可以理解，本實(shí)施例意在描述本實(shí)施例的集成電路的制造方法的關(guān)鍵步驟，對(duì)于其他步驟，本領(lǐng)域的技術(shù)人員可以根據(jù)現(xiàn)有技術(shù)實(shí)現(xiàn)，因此本實(shí)施例未進(jìn)行贅述。
[0148]根據(jù)本實(shí)施例的集成電路的制造方法制得的集成電路，由于所采用的晶體管的源極連接端子和漏極連接端子與柵極分別位于第一半導(dǎo)體襯底100的上下兩個(gè)表面(第一表面和第二表面)，因此可以有效降低柵極與源極、漏極之間的耦合電容，提高集成電路的性倉泛。
[0149]圖4示出了本發(fā)明實(shí)施例提出的一種集成電路的制造方法的一種示意性流程圖，用于簡要示出該制造方法的典型流程。具體包括:
[0150]步驟TlOl:提供第一半導(dǎo)體襯底，在所述第一半導(dǎo)體襯底的第一表面內(nèi)形成具有第一深度的淺溝槽隔離；
[0151]步驟T102:在所述第一半導(dǎo)體襯底的第一表面上形成柵極絕緣層、柵極和柵極側(cè)壁；
[0152]步驟T103:在所述第一半導(dǎo)體襯底的所述第一表面內(nèi)形成源極和漏極；
[0153]步驟T104:在所述第一半導(dǎo)體襯底的第二表面上形成用于連接所述源極的源極連接端子和用于連接所述漏極的漏極連接端子。
[0154]圖5示出了本發(fā)明實(shí)施例提出的一種集成電路的制造方法的另一種示意性流程圖，用于相對(duì)詳細(xì)地示出該制造方法的一種典型流程。具體包括:
[0155]步驟TlOl:提供第一半導(dǎo)體襯底，在所述第一半導(dǎo)體襯底的第一表面內(nèi)形成具有第一深度的淺溝槽隔離；
[0156]步驟T102:在所述第一半導(dǎo)體襯底的第一表面上形成柵極絕緣層、柵極和柵極側(cè)壁；
[0157]步驟T103:在所述第一半導(dǎo)體襯底的所述第一表面內(nèi)形成源極和漏極；
[0158]步驟T104:在所述第一半導(dǎo)體襯底的第二表面上形成用于連接所述源極的源極連接端子和用于連接所述漏極的漏極連接端子；
[0159]步驟T105:對(duì)所述第一半導(dǎo)體襯底的所述第二表面進(jìn)行刻蝕以形成貫穿所述第一半導(dǎo)體襯底的第一溝槽；
[0160]步驟T106:在所述第一溝槽中填充介電材料并進(jìn)行平坦化處理以形成覆蓋所述第二表面的第一體介電層；
[0161]步驟T107:形成貫穿所述第一體介電層位于所述第一溝槽內(nèi)的部分的硅通孔。
[0162]本發(fā)明已經(jīng)通過上述實(shí)施例進(jìn)行了說明，但應(yīng)當(dāng)理解的是，上述實(shí)施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實(shí)施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實(shí)施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書及其等效范圍所界定。
【權(quán)利要求】
1.一種晶體管，其特征在于，包括:第一半導(dǎo)體襯底、位于所述第一半導(dǎo)體襯底的第一表面上的柵極、位于所述第一半導(dǎo)體襯底內(nèi)的源極和漏極，以及位于所述第一半導(dǎo)體襯底的第二表面上用于連接所述源極的源極連接端子和用于連接所述漏極的漏極連接端子；其中，所述第一表面與所述第二表面為所述第一半導(dǎo)體襯底的相對(duì)的兩個(gè)表面。
2.如權(quán)利要求1所述的晶體管，其特征在于，所述晶體管還包括位于所述第一半導(dǎo)體襯底的第一表面上用于連接所述柵極的柵極連接端子。
3.如權(quán)利要求2所述的晶體管，其特征在于，所述源極連接端子、所述漏極連接端子和所述柵極連接端子的材料為金屬硅化物。
4.如權(quán)利要求1所述的晶體管，其特征在于，所述晶體管還包括位于所述第一半導(dǎo)體襯底的所述第二表面上的體電極。
5.如權(quán)利要求4所述的晶體管，其特征在于，所述體電極的材料為金屬硅化物。
6.一種集成電路，其特征在于，包括第一半導(dǎo)體襯底和至少一個(gè)晶體管，所述晶體管包括:位于所述第一半導(dǎo)體襯底的第一表面上的柵極、位于所述第一半導(dǎo)體襯底內(nèi)的源極和漏極，以及位于所述第一半導(dǎo)體襯底的第二表面上用于連接所述源極的源極連接端子和用于連接所述漏極的漏極連接端子； 其中，所述第一表面與所述第二表面為所述第一半導(dǎo)體襯底的相對(duì)的兩個(gè)表面。
7.如權(quán)利要求6所述的集成電路，其特征在于，所述晶體管還包括位于所述第一半導(dǎo)體襯底的第一表面上用于連接所述柵極的柵極連接端子。
8.如權(quán)利要求7所述的集成電路，其特征在于，所述源極連接端子、所述漏極連接端子和所述柵極連接端子的材料為金屬硅化物。
9.如權(quán)利要求6所述的集成電路，其特征在于，所述晶體管還包括位于所述第一半導(dǎo)體襯底的所述第二表面上的體電極。
10.如權(quán)利要求9所述的集成電路，其特征在于，所述體電極的材料為金屬硅化物。
11.如權(quán)利要求6所述的集成電路，其特征在于，所述集成電路還包括:位于所述晶體管所在區(qū)域之外的區(qū)域的硅通孔，其中，所述硅通孔貫穿位于所述第一半導(dǎo)體襯底內(nèi)的第一體介電層。
12.—種集成電路的制造方法，其特征在于，所述方法包括: 步驟TlOl:提供第一半導(dǎo)體襯底，在所述第一半導(dǎo)體襯底的第一表面內(nèi)形成具有第一深度的淺溝槽隔離； 步驟T102:在所述第一半導(dǎo)體襯底的第一表面上形成柵極絕緣層、柵極和柵極側(cè)壁； 步驟T103:在所述第一半導(dǎo)體襯底的所述第一表面內(nèi)形成源極和漏極； 步驟T104:在所述第一半導(dǎo)體襯底的第二表面上形成用于連接所述源極的源極連接端子和用于連接所述漏極的漏極連接端子。
13.如權(quán)利要求12所述的集成電路的制造方法，其特征在于，在所述步驟T103和所述步驟T104之間，還包括如下步驟: 在所述第一半導(dǎo)體襯底的第一表面上形成用于連接所述柵極的柵極連接端子。
14.如權(quán)利要求12所述的集成電路的制造方法，其特征在于，在所述步驟T104中，同時(shí)還形成位于所述第一半導(dǎo)體襯底的所述第二表面上的體電極。
15.如權(quán)利要求12所述的集成電路的制造方法，其特征在于，在所述步驟T103與所述步驟T104之間還包括如下步驟: 從所述第一半導(dǎo)體襯底的所述第二表面對(duì)所述第一半導(dǎo)體襯底內(nèi)的源極和漏極區(qū)域進(jìn)行離子注入處理； 對(duì)所述第一半導(dǎo)體襯底進(jìn)行退火處理。
16.如權(quán)利要求12所述的集成電路的制造方法，其特征在于，在所述步驟T103與所述步驟T104之間還包括如下步驟: 在所述第一半導(dǎo)體襯底的所述第一表面上接合作為承載襯底的第二半導(dǎo)體襯底； 對(duì)所述第一半導(dǎo)體襯底的第二表面進(jìn)行減薄處理至第二深度，其中，所述第二深度大于或等于所述第一深度，所述第二表面與所述第一表面為所述第一半導(dǎo)體襯底的相對(duì)的兩個(gè)表面。
17.如權(quán)利要求16所述的集成電路的制造方法，其特征在于， 在所述步驟TlOl中，在形成所述淺溝槽隔離之前，在所述第一半導(dǎo)體襯底內(nèi)形成平行于所述第一半導(dǎo)體襯底的上表面的減薄停止層； 在所述對(duì)所述第一半導(dǎo)體襯底的第二表面進(jìn)行減薄處理的步驟中，所述減薄處理停止于所述減薄停止層之上。
18.如權(quán)利要求12所述的集成電路的制造方法，其特征在于，在所述步驟T104之后還包括: 步驟T105:對(duì)所述第一半導(dǎo)體襯底的所述第二表面進(jìn)行刻蝕以形成貫穿所述第一半導(dǎo)體襯底的第一溝槽； 步驟T106:在所述第一溝槽中填充介電材料并進(jìn)行平坦化處理以形成覆蓋所述第二表面的第一體介電層。
19.如權(quán)利要求18所述的集成電路的制造方法，其特征在于，在所述步驟T106之后還包括步驟T107: 形成貫穿所述第一體介電層位于所述第一溝槽內(nèi)的部分的硅通孔。
20.如權(quán)利要求19所述的集成電路的制造方法，其特征在于，在所述步驟T106與所述步驟T107之間還包括如下步驟: 在所述第一半導(dǎo)體襯底的所述第二表面上形成層間介電層，并在所述層間介電層內(nèi)形成位于所述源極連接端子和所述漏極連接端子之上的接觸孔。
【文檔編號(hào)】H01L29/417GK104241357SQ201310242364
【公開日】2014年12月24日 申請(qǐng)日期:2013年6月18日 優(yōu)先權(quán)日:2013年6月18日
【發(fā)明者】黃河, 李海艇, 周強(qiáng) 申請(qǐng)人:中芯國際集成電路制造(上海)有限公司