一種集成電路及其制造方法
【專利摘要】本發(fā)明提供一種集成電路及其制造方法，涉及半導(dǎo)體【技術(shù)領(lǐng)域】。本發(fā)明的集成電路，將采用不同側(cè)壁和底部絕緣的第一組晶體管、第二組晶體管、第三組晶體管以及集成無(wú)源器件和MEMS器件等組件，通過(guò)晶圓加工流程集成到單一芯片之上，相對(duì)于現(xiàn)有通過(guò)系統(tǒng)集成封裝技術(shù)所制作的射頻前端模塊，具有更高的信噪比、更低的功耗、更小的器件尺寸以及更低的成本。本發(fā)明的集成電路的制造方法，用于制造上述集成電路，在制得的集成電路具有上述優(yōu)點(diǎn)的同時(shí)，可以降低最終射頻前端模塊封裝的復(fù)雜度和制造成本。
【專利說(shuō)明】一種集成電路及其制造方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體【技術(shù)領(lǐng)域】，具體而言涉及一種集成電路及其制造方法。

【背景技術(shù)】
[0002]在半導(dǎo)體【技術(shù)領(lǐng)域】中，射頻前端模塊(Rad1 Frequency Frond-End Module,簡(jiǎn)稱RF FEM)是無(wú)線通信設(shè)備(例如手機(jī)、平板電腦等)中的關(guān)鍵組件。在現(xiàn)有技術(shù)中，射頻前端模塊(RF FEM)通常由多個(gè)不同的芯片通過(guò)系統(tǒng)級(jí)封裝(SiP)實(shí)現(xiàn)。一般而言，射頻前端模塊(RF FEM)通常包括功率放大器內(nèi)核(Power amplifier core)、功率放大器控制器(PA controller)、調(diào)諧器(Tuners)、射頻開關(guān)(RF switch)、濾波器(FiIters)、雙工機(jī)(Duplexer)等不同芯片以及包括包絡(luò)檢測(cè)(envelope tracking)芯片在內(nèi)的其他芯片。其中，功率放大器內(nèi)核通常采用砷化鎵(GaAs)芯片或高電壓(HV)及功率(POWER)互補(bǔ)型金屬氧化物半導(dǎo)體(CMOS)芯片；功率放大器控制器通常采用CMOS芯片，調(diào)諧器通常采用射頻CMOS芯片，射頻開關(guān)通常采用絕緣體上硅金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(SOI M0S)，濾波器通常采用射頻集成無(wú)源器件(RF IB))，雙工機(jī)通常采用微機(jī)電系統(tǒng)(MEMS)，而其他芯片(如包絡(luò)檢測(cè)芯片)通常采用CMOS芯片。
[0003]然而，在現(xiàn)有技術(shù)中，射頻前端模塊(RF FEM)由于由多個(gè)不同的芯片經(jīng)過(guò)系統(tǒng)級(jí)封裝(SiP)得到,系統(tǒng)級(jí)封裝上各芯片間的互連,往往采用引線接合法(Wire bonding)來(lái)實(shí)現(xiàn)。因此，現(xiàn)有的射頻前端模塊(RF FEM)具有模塊尺寸大、信噪比(SNR)低、功耗大等缺點(diǎn)。此外，制造射頻前端模塊的方法(即，系統(tǒng)級(jí)封裝方法)往往具有工藝復(fù)雜度高、成本高等缺點(diǎn)。
[0004]因此，為了解決上述問(wèn)題，本發(fā)明提出一種新的集成電路及其制造方法。


【發(fā)明內(nèi)容】

[0005]針對(duì)現(xiàn)有技術(shù)的不足，本發(fā)明提供一種集成電路及其制造方法，通過(guò)單一芯片實(shí)現(xiàn)現(xiàn)有技術(shù)中的射頻前端模塊(RF FEM)的部分或全部功能。
[0006]本發(fā)明實(shí)施例一提供一種集成電路，包括:包括:第一半導(dǎo)體襯底、位于所述第一半導(dǎo)體襯底的第二表面上的第一體介電層、位于所述第一半導(dǎo)體襯底的第一表面的第一區(qū)域的第一組晶體管和位于所述第一半導(dǎo)體襯底第一表面的第二區(qū)域的第二組晶體管。
[0007]其中，位于所述第一區(qū)域的所述第一組晶體管中的各個(gè)晶體管之間由位于所述第一半導(dǎo)體襯底內(nèi)的第一組淺溝槽隔離所隔離，底部由所述第一體介電層位于所述第一區(qū)域的部分所隔離；
[0008]位于所述第二區(qū)域的所述第二組晶體管中的各個(gè)晶體管之間由位于所述第一半導(dǎo)體襯底內(nèi)的第一組深溝槽隔離所隔離，底部由所述第一體介電層位于所述第二區(qū)域的部分所隔離。
[0009]其中，所述第一組淺溝槽隔離靠近所述第一半導(dǎo)體襯底的所述第二表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為第一距離；
[0010]所述第一組深溝槽隔離靠近所述第一半導(dǎo)體襯底的所述第二表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為第二距離；
[0011 ] 并且，所述第二距離大于所述第一距離。
[0012]其中，所述第一距離為0.01-0.5微米，所述第二距離為0.5-10微米。
[0013]其中，所述第一組晶體管為低壓MOS晶體管，所述第二組晶體管為高壓MOS晶體管。
[0014]其中，所述第二組晶體管為橫向擴(kuò)散MOS晶體管。
[0015]其中，所述第一組晶體管為用于實(shí)現(xiàn)功率放大器控制器功能的晶體管組，所述第二組晶體管為用于實(shí)現(xiàn)功率放大器內(nèi)核功能的晶體管組。
[0016]其中，所述集成電路還包括位于所述第一半導(dǎo)體襯底的所述第一表面的第三區(qū)域的第三組晶體管。
[0017]其中，位于所述第三區(qū)域的所述第三組晶體管中的各個(gè)晶體管之間由位于第一半導(dǎo)體襯底內(nèi)的第二組淺溝槽隔離所隔離，底部由所述第一體介電層位于所述第三區(qū)域的部分所隔離。
[0018]其中，所述第二組淺溝槽隔離靠近所述第一半導(dǎo)體襯底的所述第二表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為所述第一距離。
[0019]其中，所述第一體介電層位于所述第一區(qū)域的部分的靠近所述第一半導(dǎo)體襯底的所述第一表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為第三距離；
[0020]所述第一體介電層位于所述第二區(qū)域的部分的靠近所述第一半導(dǎo)體襯底的所述第一表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為所述第三距離；
[0021]所述第一體介電層在其位于所述第三區(qū)域的部分具有朝向所述第一半導(dǎo)體襯底的所述第一表面的第一凸起，并且所述第一凸起的靠近所述第一半導(dǎo)體襯底的所述第一表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為第四距離；
[0022]其中，所述第三距離大于所述第四距離，并且，所述第三距離大于或等于所述第二距離，所述第四距離大于或等于所述第一距離。
[0023]其中，所述第三組晶體管為全耗盡型MOS晶體管。
[0024]其中，所述第三組晶體管為用于實(shí)現(xiàn)射頻開關(guān)的功能的晶體管組。
[0025]其中，所述第一體介電層還包括位于所述第一半導(dǎo)體襯底的第四區(qū)域和第五區(qū)域的部分，其中，所述第一體介電層在其位于所述第一半導(dǎo)體襯底的第四區(qū)域和第五區(qū)域的部分具有朝向所述第一半導(dǎo)體襯底的所述第一表面的第二凸起，并且所述第二凸起貫穿所述第一半導(dǎo)體襯底。
[0026]其中，所述集成電路還包括位于所述第一半導(dǎo)體襯底的第四區(qū)域的硅通孔，所述硅通孔貫穿所述第一體介電層的所述第二凸起位于所述第一半導(dǎo)體襯底的第四區(qū)域的部分。
[0027]其中，所述集成電路還包括位于所述第一體介電層位于所述第一半導(dǎo)體襯底的第五區(qū)域的部分的上方的集成無(wú)源器件。
[0028]其中，所述集成無(wú)源器件包括電容和/或電感。
[0029]其中，所述集成無(wú)源器件為用于實(shí)現(xiàn)濾波器功能的無(wú)源器件。
[0030]其中，所述集成電路還包括設(shè)置于所述第一體介電層位于所述第一半導(dǎo)體襯底的第四區(qū)域的部分和/或第五區(qū)域的部分的上方的微機(jī)電系統(tǒng)(MEMS)器件。
[0031]其中，進(jìn)一步的，所述微機(jī)電系統(tǒng)(MEMS)器件為用于實(shí)現(xiàn)雙工機(jī)功能的微機(jī)電系統(tǒng)器件。
[0032]其中，所述集成電路還包括位于所述第一組晶體管、所述第二組晶體管和所述第三組晶體管至少其中之一的上方或下方的微機(jī)電系統(tǒng)(MEMS)器件。
[0033]進(jìn)一步的，所述微機(jī)電系統(tǒng)(MEMS)器件為用于實(shí)現(xiàn)雙工機(jī)功能的微機(jī)電系統(tǒng)器件。
[0034]其中，所述集成電路還包括位于所述第一半導(dǎo)體襯底的第一表面上的作為承載襯底的第二半導(dǎo)體襯底，并且，所述集成電路還包括設(shè)置于所述第二半導(dǎo)體襯底內(nèi)的微機(jī)電系統(tǒng)(MEMS)器件。
[0035]進(jìn)一步的，所述微機(jī)電系統(tǒng)(MEMS)器件為用于實(shí)現(xiàn)雙工機(jī)功能的微機(jī)電系統(tǒng)器件。
[0036]本發(fā)明實(shí)施例二提供一種集成電路的制造方法，所述方法包括:
[0037]提供第一半導(dǎo)體襯底，在所述第一半導(dǎo)體襯底的第一表面的第一區(qū)域和第二區(qū)域分別形成第一組晶體管和第二組晶體管，在所述第一半導(dǎo)體襯底的第二表面上形成第一體介電層。
[0038]其中，所述方法還包括:在所述第一半導(dǎo)體襯底的第一區(qū)域形成第一組淺溝槽隔離，在所述第一半導(dǎo)體襯底的第二區(qū)域形成第一組深溝槽隔離；其中，
[0039]位于所述第一區(qū)域的所述第一組晶體管中的各個(gè)晶體管之間由所述第一組淺溝槽隔離所隔離，底部由所述第一體介電層位于所述第一區(qū)域的部分所隔離；
[0040]位于所述第二區(qū)域的所述第二組晶體管中的各個(gè)晶體管之間由所述第一組深溝槽隔離所隔離，底部由所述第一體介電層位于所述第二區(qū)域的部分所隔離。
[0041]其中，所述第一組淺溝槽隔離靠近所述第一半導(dǎo)體襯底的所述第二表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為第一距離；
[0042]所述第一組深溝槽隔離靠近所述第一半導(dǎo)體襯底的所述第二表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為第二距離；
[0043]其中，所述第二距離大于所述第一距離。
[0044]其中，所述第一距離為0.01-0.5微米，所述第二距離為0.5-10微米。
[0045]其中，所述第一組晶體管為低壓MOS晶體管，所述第二組晶體管為高壓MOS晶體管。
[0046]其中，所述第二組晶體管為橫向擴(kuò)散MOS晶體管。
[0047]其中，所述第一組晶體管為用于實(shí)現(xiàn)功率放大器控制器功能的晶體管組，所述第二組晶體管為用于實(shí)現(xiàn)功率放大器內(nèi)核功能的晶體管組。
[0048]其中，所述集成電路的制造方法包括:
[0049]步驟SlOl:提供第一半導(dǎo)體襯底，在所述第一半導(dǎo)體襯底內(nèi)形成位于所述第一半導(dǎo)體襯底的第三區(qū)域的島狀水平隔離層；
[0050]步驟S102:在所述第一半導(dǎo)體襯底的第一區(qū)域和第三區(qū)域分別形成第一組淺溝槽隔離和第二組淺溝槽隔離，在所述第一半導(dǎo)體襯底的第二區(qū)域形成第一組深溝槽隔離；
[0051]步驟S103:在所述第一半導(dǎo)體襯底的第一區(qū)域、第二區(qū)域和第三區(qū)域分別形成第一組晶體管、第二組晶體管和第三組晶體管，其中，所述第一組晶體管、第二組晶體管和第三組晶體管均位于所述第一半導(dǎo)體襯底的第一表面一側(cè)；
[0052]步驟S104:從所述第一半導(dǎo)體襯底的第二表面對(duì)所述第一半導(dǎo)體襯底進(jìn)行刻蝕，以在所述第三區(qū)域形成露出所述島狀水平隔離層的第一溝槽；
[0053]步驟S105:在所述第一溝槽中填充介電材料并進(jìn)行平坦化處理，以形成包括位于所述第一區(qū)域、第二區(qū)域和第三區(qū)域的部分的第一體介電層。
[0054]其中，所述第一組淺溝槽隔離靠近所述第一半導(dǎo)體襯底的與所述第一表面相對(duì)的第二表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為第一距離；
[0055]所述第二組淺溝槽隔離靠近所述第一半導(dǎo)體襯底的所述第二表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為所述第一距離；
[0056]所述第一組深溝槽隔離靠近所述第一半導(dǎo)體襯底的所述第二表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為第二距離；
[0057]所述第一體介電層位于所述第一區(qū)域的部分的靠近所述第一半導(dǎo)體襯底的所述第一表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為第三距離；
[0058]所述第一體介電層位于所述第二區(qū)域的部分的靠近所述第一半導(dǎo)體襯底的所述第一表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為所述第三距離；
[0059]所述第一體介電層在其位于所述第三區(qū)域的部分具有位于所述第一溝槽內(nèi)且朝向所述第一半導(dǎo)體襯底的所述第一表面的第一凸起，所述第一凸起的靠近所述第一半導(dǎo)體襯底的所述第一表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為第四距離；
[0060]并且，所述島狀水平隔離層靠近所述第一半導(dǎo)體襯底的所述第一表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為所述第四距離；
[0061]其中，所述第二距離大于所述第一距離，所述第三距離大于所述第四距離，并且，所述第三距離大于或等于所述第二距離，所述第四距離大于或等于所述第一距離。
[0062]其中，所述第三組晶體管為全耗盡型MOS晶體管。
[0063]其中，在所述步驟S103和所述步驟S104之間還包括步驟S1034:
[0064]進(jìn)行后段制程工藝以在所述第一半導(dǎo)體襯底的所述第一表面形成金屬互連結(jié)構(gòu)。
[0065]其中，形成所述島狀水平隔離層的方法包括:從所述第一半導(dǎo)體襯底的所述第二表面對(duì)所述第一半導(dǎo)體襯底進(jìn)行非硅離子注入以在所述第一半導(dǎo)體襯底的第一深度位置處形成非硅離子層，其中所述非硅離子包括氧離子、碳離子、氮離子或它們之中至少兩者的組合。
[0066]其中，在所述形成非硅離子層的步驟之后，還包括對(duì)所述第一半導(dǎo)體襯底進(jìn)行高溫處理的步驟。
[0067]其中，在所述步驟S1034與所述步驟S104之間還包括如下步驟:
[0068]步驟S10341:在所述第一半導(dǎo)體襯底的所述第一表面接合作為承載襯底的第二半導(dǎo)體襯底；
[0069]步驟S10342:對(duì)所述第一半導(dǎo)體襯底的所述第二表面進(jìn)行減薄處理以使得減薄處理后的第一半導(dǎo)體襯底的第二表面距所述第一半導(dǎo)體襯底的第一表面的距離為第三距離。
[0070]其中，在所述步驟SlOl中，在形成所述島狀水平隔離層之前，在所述第一半導(dǎo)體襯底內(nèi)形成距所述第一半導(dǎo)體襯底的所述第一表面的距離為所述第三距離的減薄停止層；
[0071]在所述步驟S10342中，所述減薄處理停止于所述減薄停止層之上。
[0072]其中，形成所述減薄停止層的步驟包括:從所述第一半導(dǎo)體襯底的所述第二表面對(duì)所述第一半導(dǎo)體襯底進(jìn)行非硅離子注入以在所述第一半導(dǎo)體襯底的第二深度位置處形成非硅離子層，其中所述非硅離子包括氧離子、碳離子、氮離子或它們之中至少兩者的組口 ο
[0073]其中，在所述形成非硅離子層的步驟之后，還包括對(duì)所述第一半導(dǎo)體襯底進(jìn)行高溫處理的步驟。
[0074]其中，在所述步驟S104中，在從所述第一半導(dǎo)體襯底的第二表面對(duì)所述第一半導(dǎo)體襯底進(jìn)行刻蝕以在所述第三區(qū)域形成露出所述島狀水平隔離層的第一溝槽的同時(shí)，還在所述第一半導(dǎo)體襯底的第四區(qū)域和第五區(qū)域形成貫穿經(jīng)減薄處理的所述第一半導(dǎo)體襯底的第二溝槽；
[0075]在所述步驟S105中，在所述第一溝槽中填充介電材料的同時(shí)在所述第二溝槽中填充介電材料，并且，經(jīng)平坦化處理形成的所述第一體介電層除包括位于所述第一半導(dǎo)體襯底的第一區(qū)域、第二區(qū)域和第三區(qū)域的部分之外，還包括位于所述第一半導(dǎo)體襯底的第四區(qū)域和第五區(qū)域的部分，所述第一體介電層在其位于所述第一半導(dǎo)體襯底的第四區(qū)域和第五區(qū)域的部分具有位于所述第二溝槽內(nèi)且朝向所述第一半導(dǎo)體襯底的所述第一表面并貫穿所述第一半導(dǎo)體襯底的第二凸起。
[0076]其中，在所述步驟S105之后還包括步驟S106:
[0077]在所述第一半導(dǎo)體襯底的第四區(qū)域形成硅通孔，所述硅通孔貫穿所述第一體介電層的所述第二凸起位于所述第一半導(dǎo)體襯底的第四區(qū)域的部分。
[0078]其中，在所述步驟S106之后還包括步驟S107:
[0079]在所述第一體介電層位于所述第一半導(dǎo)體襯底的第五區(qū)域的部分的上方形成集成無(wú)源器件。
[0080]其中，所述集成無(wú)源器件包括電容和/或電感。
[0081]其中，所述集成無(wú)源器件為用于實(shí)現(xiàn)濾波器功能的無(wú)源器件。
[0082]其中，在所述步驟S105之后還包括步驟S106’:
[0083]在所述第一體介電層位于所述第一半導(dǎo)體襯底的第四區(qū)域的部分和/或第五區(qū)域的部分的上方形成微機(jī)電系統(tǒng)(MEMS)器件。
[0084]進(jìn)一步的，所述微機(jī)電系統(tǒng)(MEMS)器件為用于實(shí)現(xiàn)雙工機(jī)功能的微機(jī)電系統(tǒng)器件。
[0085]其中，在所述步驟S105之后還包括步驟S106’’:
[0086]在所述第一組晶體管、所述第二組晶體管和所述第三組晶體管至少其中之一的上方形成微機(jī)電系統(tǒng)(MEMS)器件。
[0087]進(jìn)一步的，所述微機(jī)電系統(tǒng)(MEMS)器件為用于實(shí)現(xiàn)雙工機(jī)功能的微機(jī)電系統(tǒng)器件。
[0088]其中，在所述步驟S10341中，所述第二半導(dǎo)體襯底內(nèi)形成有微機(jī)電系統(tǒng)(MEMS)器件。
[0089]進(jìn)一步的，所述微機(jī)電系統(tǒng)(MEMS)器件為用于實(shí)現(xiàn)雙工機(jī)功能的微機(jī)電系統(tǒng)器件。
[0090]本發(fā)明的集成電路，與現(xiàn)有技術(shù)中通過(guò)系統(tǒng)集成封裝技術(shù)所制作的射頻前端模塊(RF FEM)相比，具有更高的信噪比(SNR)、更低的功耗、更小的器件尺寸以及更低的成本。本發(fā)明的集成電路的制造方法，可以降低封裝復(fù)雜度和制造成本，并且，根據(jù)該方法所制造的集成電路，與現(xiàn)有技術(shù)中的射頻前端模塊相比，具有信噪比高、功耗低、器件尺寸小等優(yōu)點(diǎn)。

【專利附圖】

【附圖說(shuō)明】
[0091]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來(lái)解釋本發(fā)明的原理。
[0092]附圖中:
[0093]圖1A為本發(fā)明實(shí)施例一的一種集成電路的結(jié)構(gòu)的一種示意性剖視圖；
[0094]圖1B為本發(fā)明實(shí)施例一的一種集成電路的結(jié)構(gòu)的另一種示意性剖視圖；
[0095]圖2A至2J為本發(fā)明實(shí)施例二的一種集成電路的制造方法的相關(guān)步驟形成的圖形的示意性剖視圖；
[0096]圖3為本發(fā)明實(shí)施例二的一種集成電路的制造方法的一種示意性流程圖；
[0097]圖4為本發(fā)明實(shí)施例二的一種集成電路的制造方法的另一種示意性流程圖。

【具體實(shí)施方式】
[0098]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對(duì)本發(fā)明更為徹底的理解。然而，對(duì)于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無(wú)需一個(gè)或多個(gè)這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對(duì)于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0099]應(yīng)當(dāng)理解的是，本發(fā)明能夠以不同形式實(shí)施，而不應(yīng)當(dāng)解釋為局限于這里提出的實(shí)施例。相反地，提供這些實(shí)施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領(lǐng)域技術(shù)人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對(duì)尺寸可能被夸大。自始至終相同附圖標(biāo)記表示相同的元件。
[0100]應(yīng)當(dāng)明白，當(dāng)元件或?qū)颖环Q為“在...上”、“與...相鄰”、“連接到”或“耦合到”其它元件或?qū)訒r(shí)，其可以直接地在其它元件或?qū)由?、與之相鄰、連接或耦合到其它元件或?qū)?，或者可以存在居間的元件或?qū)?。相反，?dāng)元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或?qū)訒r(shí)，則不存在居間的元件或?qū)印?yīng)當(dāng)明白，盡管可使用術(shù)語(yǔ)第一、第二、第三等描述各種元件、部件、區(qū)、層和/或部分，這些元件、部件、區(qū)、層和/或部分不應(yīng)當(dāng)被這些術(shù)語(yǔ)限制。這些術(shù)語(yǔ)僅僅用來(lái)區(qū)分一個(gè)元件、部件、區(qū)、層或部分與另一個(gè)元件、部件、區(qū)、層或部分。因此，在不脫離本發(fā)明教導(dǎo)之下，下面討論的第一元件、部件、區(qū)、層或部分可表示為第二元件、部件、區(qū)、層或部分。
[0101]空間關(guān)系術(shù)語(yǔ)例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在這里可為了方便描述而被使用從而描述圖中所示的一個(gè)元件或特征與其它元件或特征的關(guān)系。應(yīng)當(dāng)明白，除了圖中所示的取向以外，空間關(guān)系術(shù)語(yǔ)意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉(zhuǎn)，然后，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特征將取向?yàn)樵谄渌蛱卣鳌吧稀?。因此，示例性術(shù)語(yǔ)“在...下面”和“在...下”可包括上和下兩個(gè)取向。器件可以另外地取向(旋轉(zhuǎn)90度或其它取向)并且在此使用的空間描述語(yǔ)相應(yīng)地被解釋。
[0102]在此使用的術(shù)語(yǔ)的目的僅在于描述具體實(shí)施例并且不作為本發(fā)明的限制。在此使用時(shí)，單數(shù)形式的“一”、“一個(gè)”和“所述/該”也意圖包括復(fù)數(shù)形式，除非上下文清楚指出另外的方式。還應(yīng)明白術(shù)語(yǔ)“組成”和/或“包括”，當(dāng)在該說(shuō)明書中使用時(shí)，確定所述特征、整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個(gè)或更多其它的特征、整數(shù)、步驟、操作、元件、部件和/或組的存在或添加。在此使用時(shí)，術(shù)語(yǔ)“和/或”包括相關(guān)所列項(xiàng)目的任何及所有組合。
[0103]這里參考作為本發(fā)明的理想實(shí)施例(和中間結(jié)構(gòu))的示意圖的橫截面圖來(lái)描述發(fā)明的實(shí)施例。這樣，可以預(yù)期由于例如制造技術(shù)和/或容差導(dǎo)致的從所示形狀的變化。因此，本發(fā)明的實(shí)施例不應(yīng)當(dāng)局限于在此所示的區(qū)的特定形狀，而是包括由于例如制造導(dǎo)致的形狀偏差。例如，顯示為矩形的注入?yún)^(qū)在其邊緣通常具有圓的或彎曲特征和/或注入濃度梯度，而不是從注入?yún)^(qū)到非注入?yún)^(qū)的二元改變。同樣，通過(guò)注入形成的埋藏區(qū)可導(dǎo)致該埋藏區(qū)和注入進(jìn)行時(shí)所經(jīng)過(guò)的表面之間的區(qū)中的一些注入。因此，圖中顯示的區(qū)實(shí)質(zhì)上是示意性的，它們的形狀并不意圖顯示器件的區(qū)的實(shí)際形狀且并不意圖限定本發(fā)明的范圍。
[0104]為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟以及詳細(xì)的結(jié)構(gòu)，以便闡釋本發(fā)明提出的集成電路及其制造方法。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。
[0105]實(shí)施例一
[0106]下面，參照?qǐng)D1A和圖1B來(lái)描述本發(fā)明實(shí)施例提出的集成電路的結(jié)構(gòu)。其中，圖1A為本發(fā)明實(shí)施例的一種集成電路的結(jié)構(gòu)的一種示意性剖視圖，圖1B為本發(fā)明實(shí)施例一的一種集成電路的結(jié)構(gòu)的另一種示意性剖視圖。
[0107]本實(shí)施例提供一種集成電路，其可以作為手機(jī)等通信設(shè)備的射頻前端模塊(RFFEM)ο如圖1A所不,本實(shí)施例的集成電路包括:第一半導(dǎo)體襯底100、位于第一半導(dǎo)體襯底100上的第一體介電層1001以及位于第一半導(dǎo)體襯底100的第一區(qū)域的第一組晶體管
1102、位于第一半導(dǎo)體襯底100的第二區(qū)域的第二組晶體管1202和位于第一半導(dǎo)體襯底100的第三區(qū)域的第三組晶體管1302。其中，第一組晶體管1102為核心MOS晶體管(CoreM0S)，一般為低壓MOS晶體管，第二組晶體管1202為高壓MOS晶體管(HV M0S)，第三組晶體管1302為全耗盡型MOS晶體管(FD M0S)。進(jìn)一步的，第二組晶體管為L(zhǎng)DMOS晶體管(B卩，橫向擴(kuò)散MOS晶體管)。在本實(shí)施例中，第一組晶體管1102、第二組晶體管1202和第三組晶體管1302均包括多個(gè)晶體管，為了表示的簡(jiǎn)要，在圖1A中每組晶體管僅示意性地示出了一個(gè)。其中，第三組晶體管1302可以為絕緣體上硅(SOI)晶體管。
[0108]在本實(shí)施例中，第一組晶體管1102中的各個(gè)晶體管之間由位于第一半導(dǎo)體襯底100的第一區(qū)域且具有第一深度Hl的第一組淺溝槽隔離(STI)IlOl所隔離，底部由第一體介電層1001位于所述第一區(qū)域的部分1104所隔離，其中所述第一體介電層1001位于所述第一區(qū)域的部分1104在所述第一半導(dǎo)體襯底100內(nèi)具有第三深度H3 ;第二組晶體管1202中的各個(gè)晶體管之間被位于第一半導(dǎo)體襯底100的第二區(qū)域且具有第二深度H2的第一組深溝槽隔離(DTI) 1201所隔離，底部由所述第一體介電層1001位于所述第二區(qū)域的部分1204所隔離，其中所述第一體介電層1001位于所述第二區(qū)域的部分1204在所述第一半導(dǎo)體襯底100內(nèi)具有第三深度H3 ;第三組晶體管1302中的各個(gè)晶體管之間被位于第一半導(dǎo)體襯底100的第三區(qū)域且具有第一深度Hl的第二組淺溝槽隔離(STI)1301所隔離，底部由所述第一體介電層1001位于所述第三區(qū)域的部分所隔離，第一體介電層1001在其位于所述第三區(qū)域的部分具有朝向第一半導(dǎo)體襯底100的第一表面的第一凸起1304，其中第一凸起1304在所述第一半導(dǎo)體襯底100內(nèi)具有第四深度H4。其中，第一體介電層1001的第一凸起1304嵌入到第一半導(dǎo)體襯底100之中，其頂部與第一半導(dǎo)體襯底100的第二表面(背面)處于同一平面，底部?jī)?yōu)選與第二淺溝槽隔離1301以及第三組晶體管1302的底部相接觸。在本實(shí)施例中，第二深度H2大于第一深度H1，第三深度H3大于第四深度H4，并且，第三深度H3大于或等于第二深度H2，第四深度H4大于或等于第一深度Hl，并且第三深度H3小于或等于第一半導(dǎo)體襯底100的厚度。其中，第一組淺溝槽隔離(STI)llOl、第一組深溝槽隔離(DTI) 1201和第二組淺溝槽隔離(STI) 1301可以視為各組晶體管的隔離側(cè)壁(簡(jiǎn)稱側(cè)壁)。第一體介電層1001可以視為各組晶體管的底部。即，第一組晶體管、第二組晶體管、第三組晶體管采用了不同側(cè)壁和底部絕緣。
[0109]在本實(shí)施例中，第一半導(dǎo)體襯底100的第一表面(“正面”)，是指第一半導(dǎo)體襯底100形成有晶體管的表面；第二表面(“背面或“反面”)，則指第一半導(dǎo)體襯底100的與“第一表面”相對(duì)的另一表面。并且，在本實(shí)施例中，“深度”就是通常意義上“距離”，“深度”的計(jì)算方法以第一半導(dǎo)體襯底100的第一表面為參照，“某一層具有第一深度Hl (或第二深度H2，或第三深度H3，或第四深度H4)”是指該層距離第一半導(dǎo)體襯底100的第一表面的距離為Hl (或H2或H3或H4)，具體可參見圖1A對(duì)H1、H2、H3和H4的標(biāo)示，其他情形以此類推。具體而言，在本實(shí)施例中，第一組淺溝槽隔離1101靠近第一半導(dǎo)體襯底100的第二表面的一側(cè)距第一半導(dǎo)體襯底100的第一表面的距離為“第一距離"Hl ;第一組深溝槽隔離1201靠近第一半導(dǎo)體襯底100的第二表面的一側(cè)距第一半導(dǎo)體襯底100的第一表面的距離為“第二距離” H2 ;第二組淺溝槽隔離(STI) 1301靠近第一半導(dǎo)體襯底100的第二表面的一側(cè)距第一半導(dǎo)體襯底100的第一表面的距離也為“第一距離”Hl ;第一體介電層1001位于所述第一區(qū)域的部分1101的靠近第一半導(dǎo)體襯底100的第一表面的一側(cè)距第一半導(dǎo)體襯底100的第一表面的距離為第三距離H3 ;第一體介電層1001位于所述第二區(qū)域的部分的靠近第一半導(dǎo)體襯底100的第一表面的一側(cè)距第一半導(dǎo)體襯底100的第一表面的距離也為第三距離H3 ;第一體介電層1001在其位于所述第三區(qū)域的部分具有朝向第一半導(dǎo)體襯底100的第一表面的第一凸起1304，并且第一凸起1304的靠近第一半導(dǎo)體襯底100的第一表面的一側(cè)距第一半導(dǎo)體襯底100的第一表面的距離為第四距離H4 ;其中，第三距離H3大于第四距離H4，并且，第三距離H3大于或等于第二距離H2，第四距離H4大于或等于所述第一距離Hl0
[0110]在本實(shí)施例的集成電路中，如圖1A所示，第一組晶體管1102所在區(qū)域的半導(dǎo)體襯底的厚度與第二組晶體管1202所在區(qū)域的半導(dǎo)體襯底的厚度相同，但是，位于第一組晶體管1202中不同的晶體管的側(cè)面的第一組淺溝槽隔離1101的深度小于位于第二組晶體管1202中不同的晶體管的側(cè)面的第一組深溝槽隔離1201。第三組晶體管1302所在區(qū)域的半導(dǎo)體襯底的厚度小于第一組晶體管1102所在區(qū)域的半導(dǎo)體襯底的厚度以及第二組晶體管1202所在區(qū)域的半導(dǎo)體襯底的厚度，位于第三組晶體管1302中不同晶體管側(cè)面的第二組淺溝槽隔離1301的深度與第一組淺溝槽隔離1101的深度相同。
[0111]示例性地，本實(shí)施例的集成電路還包括位于第一半導(dǎo)體襯底100的第六區(qū)域的第四組晶體管1402，第四組晶體管1402中的各個(gè)晶體管之間由位于第一半導(dǎo)體襯底100的第六區(qū)域且具有第一深度的第三組淺溝槽隔離(STIM401所隔離，底部由第一體介電層1001位于第六區(qū)域的部分所隔離，其中第一體介電層1001位于第六區(qū)域的部分具有第二深度H2。其中，第四組晶體管1402的結(jié)構(gòu)與第一組晶體管1102相同，也用于作為核心晶體管器件。在本示例中，由于第四組晶體管1402的結(jié)構(gòu)與第一組晶體管1102相同，因此，第六區(qū)域可以視為第一區(qū)域的一部分。在本實(shí)施例中，第四組晶體管1402的上方還可以設(shè)置有微機(jī)電系統(tǒng)(MEMS)器件14031,具體地,微機(jī)電系統(tǒng)(MEMS)器件14031可以設(shè)置于位于第一體介電層1001上方的第二體介電層1002內(nèi)，如圖1A所示。
[0112]本實(shí)施例的集成電路進(jìn)一步還包括位于第一半導(dǎo)體襯底100的第四區(qū)域的硅通孔(TSV)1505和第一半導(dǎo)體襯底100的第五區(qū)域的硅通孔1605，硅通孔1505和硅通孔1605貫穿第一體介電層1001位于第一半導(dǎo)體襯底100的第四區(qū)域和第五區(qū)域中的部分1504。其中，第一體介電層1001位于第一半導(dǎo)體襯底100的第四區(qū)域和第五區(qū)域的部分1504貫穿第一半導(dǎo)體襯底100，并且，第一體介電層1001位于第一半導(dǎo)體襯底100的第四區(qū)域和第五區(qū)域的部分1504的上下表面分別與第一半導(dǎo)體襯底100的第一表面(正面)和第二表面(背面)處于同一水平面。在本實(shí)施例中，硅通孔1505和硅通孔1605的作用在于連接位于第一半導(dǎo)體襯底100第一表面(正面)和第二表面(背面)的器件。其中，娃通孔1505和娃通孔1605均可以為一個(gè)或多個(gè)，為了表示簡(jiǎn)要，圖1A中僅示出了一個(gè)硅通孔1505和一個(gè)硅通孔1605。需要解釋的是，本實(shí)施例的第一體介電層1001包括位于第一半導(dǎo)體襯底100的第三區(qū)域的部分1304、位于第一半導(dǎo)體襯底100的第四區(qū)域和第五區(qū)域的部分1504和位于第一半導(dǎo)體襯底100的其他區(qū)域的部分1100，如圖1A所示。并且，1100、1304和1504 —般為一個(gè)整體，圖1A中分區(qū)域示出只是為了便于描述和說(shuō)明。
[0113]本實(shí)施例的集成電路進(jìn)一步還包括位于第一半導(dǎo)體襯底100的第五區(qū)域的集成無(wú)源器件(iro)，該集成無(wú)源器件包括電容16061和電感16062。在本實(shí)施例中，集成無(wú)源器件位于第一體介電層1001位于第一半導(dǎo)體襯底100的第五區(qū)域的部分的上方，如圖1A所示。其中，電容16061和電感16062均可以為一個(gè)或多個(gè)，為了表示簡(jiǎn)要，圖1A中僅示出了一個(gè)電感和一個(gè)電容。在本實(shí)施例中，集成無(wú)源器件也可以僅包括電容或電感，對(duì)于電容或電感的數(shù)量，本實(shí)施例并不進(jìn)行限定。在本實(shí)施例中，電容16061通過(guò)硅通孔1605與第一半導(dǎo)體襯底100第一表面(也稱正面或上表面)的其他部件相連，當(dāng)集成無(wú)源器件不包括電容16061時(shí)，硅通孔1605可以予以省略。
[0114]本實(shí)施例的集成電路一般還包括位于第一半導(dǎo)體襯底100的第一表面上的作為承載襯底的第二半導(dǎo)體襯底103,第二半導(dǎo)體襯底103 —般通過(guò)粘合層102與位于第一半導(dǎo)體襯底100第一表面的金屬間介電層或其他膜層粘合，如圖1A所示。其中，所述第二半導(dǎo)體襯底103可以作為該集成電路的封裝的一部分。當(dāng)然，本實(shí)施例的集成電路也可以不包括第二半導(dǎo)體襯底103。
[0115]在本實(shí)施例中，該集成電路還包括后段金屬互連結(jié)構(gòu)、焊盤結(jié)構(gòu)(如焊盤1507、焊盤16071和焊盤16072以及連接焊盤1506等)以及層間介電層、金屬間介電層等結(jié)構(gòu)，如圖1A所示。
[0116]在本實(shí)施例中，該集成電路除集成第一組晶體管1102、第二組晶體管1202、第三組晶體管1302、第四組晶體管1402以及集成無(wú)源器件和MEMS器件等組件之外，還可以集成其他各種組件，在此并不進(jìn)行限定。當(dāng)然，本實(shí)施例的集成電路也可以僅包括上述各個(gè)組件中的至少兩者，例如，僅包括第一組晶體管1102和第二組晶體管1202，或僅包括第一組晶體管1102和第三組晶體管1302等，在此并不進(jìn)行限定。
[0117]圖1B示出了本發(fā)明實(shí)施例的集成電路的結(jié)構(gòu)的另一種示意性剖視圖。該集成電路的結(jié)構(gòu)與圖1A示出的集成電路的結(jié)構(gòu)的不同之處在于，該集成電路所包括的微機(jī)電系統(tǒng)(MEMS)器件14032設(shè)置于作為承載襯底的第二半導(dǎo)體襯底103內(nèi)，如圖1B所示。在本發(fā)明實(shí)施例中，微機(jī)電系統(tǒng)(MEMS)器件除了可以設(shè)置在圖1A和圖1B所示的位置之外，還可以設(shè)置于其他任意合適的位置，例如=MEMS器件可以設(shè)置于位于第一體半導(dǎo)體襯底100的第一表面上的金屬互連結(jié)構(gòu)與第二半導(dǎo)體襯底103之間的介電層(例如粘合層102)內(nèi)，設(shè)置于第二體介電層1002上方的其他體介電層(一般為層間介電層或金屬間介電層)內(nèi)。實(shí)際上，在本實(shí)施例的集成電路中，除形成第一組晶體管1102、第二組晶體管1202、第三組晶體管1302及第四組晶體管1402等晶體管的膜層以及形成金屬互連結(jié)構(gòu)(B卩，金屬互聯(lián)層)的膜層之外其他的膜層(一般為層間介電層或金屬間介電層)之上或之內(nèi)均可以設(shè)置MEMS器件，例如，MEMS器件可以位于所述第一組晶體管、所述第二組晶體管和所述第三組晶體管至少其中之一的上方或下方。并且，MEMS器件可以設(shè)置于第一半導(dǎo)體襯底100的包括第一區(qū)域、第二區(qū)域、第三區(qū)域、第四區(qū)域、第五區(qū)域和第六區(qū)域在內(nèi)的各個(gè)區(qū)域。關(guān)于MEMS器件的具體結(jié)構(gòu)、MEMS器件與集成電路中其他部件的連接關(guān)系以及MEMS器件的具體制作方法等，本領(lǐng)域的技術(shù)人員可以根據(jù)實(shí)際需要參照現(xiàn)有技術(shù)進(jìn)行選擇，此處不再贅述。
[0118]本實(shí)施例的集成電路，由于集成了第一組晶體管1102、第二組晶體管1202、第三組晶體管1302、第四組晶體管1402以及集成無(wú)源器件和MEMS器件等組件，因此可以用于實(shí)現(xiàn)射頻前端模塊(RFFEM)功能。其中，第一組晶體管1102可以用于實(shí)現(xiàn)功率放大器控制器的功能，第二組晶體管1202可以用于實(shí)現(xiàn)功率放大器內(nèi)核的功能，第三組晶體管1302可以用于實(shí)現(xiàn)射頻開關(guān)的功能，第四組晶體管1402可以用于實(shí)現(xiàn)調(diào)諧器的功能，MEMS器件可以用于實(shí)現(xiàn)雙工機(jī)的功能，集成無(wú)源器件(例如電容16061和電感16062)可以用于實(shí)現(xiàn)濾波器的功能。當(dāng)然，本發(fā)明也同樣適用于其他系統(tǒng)集成芯片，例如CPU、MCU、多電壓電源管理系統(tǒng)集成芯片等，以將不同底絕緣深度的晶體管和被動(dòng)器件組集成到同一半導(dǎo)體襯底上。
[0119]本實(shí)施例的集成電路，由于第一組晶體管1102等各組晶體管之間通過(guò)淺溝槽隔離或深溝槽隔離以及第一體介電層1001進(jìn)行隔離，具有較好的噪聲隔離效果，可以避免該集成電路中的不同的組成部分之間的噪聲干擾，使得整個(gè)集成電路在整體上具有更高的信噪比(SNR)。而現(xiàn)有技術(shù)中的射頻前端模塊(RF FEM)通過(guò)多個(gè)芯片通過(guò)系統(tǒng)級(jí)封裝實(shí)現(xiàn)，不同芯片間的走線會(huì)導(dǎo)致噪聲的產(chǎn)生，往往信噪比較低。本領(lǐng)域的技術(shù)人員可以理解，現(xiàn)有的典型的RF器件技術(shù)如SOI器件，SOI上面的晶體管雖然有SOI中的氧化硅夾層實(shí)現(xiàn)底部絕緣，但是下部的硅基襯底仍然與晶體管甚至晶體管互連器件有電偶合作用，因而負(fù)面地影響了這些射頻晶體管的信噪性能。而本發(fā)明實(shí)施例中的第三組晶體管，作為用于實(shí)現(xiàn)射頻開關(guān)功能的晶體管其結(jié)構(gòu)與現(xiàn)有技術(shù)中的上述SOI器件并不相同，其底部通過(guò)第一體介電層絕緣、周圍通過(guò)第二組淺溝槽隔離絕緣，第一體介電層優(yōu)選與第二組淺溝槽隔離相連接，因此可以具有更好的信噪性能。
[0120]此外，本實(shí)施例的集成電路顯然比通過(guò)多個(gè)芯片通過(guò)系統(tǒng)級(jí)封裝實(shí)現(xiàn)的射頻前端模塊具有更小的器件尺寸和更低的功耗以及更低的成本。并且，由于本實(shí)施例的集成電路通過(guò)單一芯片形式實(shí)現(xiàn)射頻前端模塊的功能，因此可以比較容易地實(shí)現(xiàn)多模多基帶等功能更加全面的通信功能。
[0121]簡(jiǎn)言之，本發(fā)明的集成電路，將采用不同側(cè)壁和底部絕緣的第一組晶體管、第二組晶體管、第三組晶體管以及集成無(wú)源器件和MEMS器件等組件，通過(guò)晶圓加工流程集成到單一芯片之上，與現(xiàn)有技術(shù)中通過(guò)系統(tǒng)集成封裝技術(shù)所制作的射頻前端模塊(RF FEM)相比，具有更高的信噪比、更低的功耗、更小的器件尺寸以及更低的成本。
[0122]需要強(qiáng)調(diào)的是，在本實(shí)施例的優(yōu)選實(shí)施例中，使得第三距離H3等于第二距離H2并且第四距離H4等于第一距離H1，因而深溝槽隔離、淺溝槽隔離均與位于晶體管底部的第一體介電層1001相接觸，形成了完全的介電隔離，因此在將不同高度的器件集成到同一半導(dǎo)體襯底(第一半導(dǎo)體襯底)上時(shí)，可以具有良好的信噪表現(xiàn)，即具有更高的信噪比。
[0123]實(shí)施例二
[0124]下面，參照?qǐng)D2A-圖2J以及圖3、圖4來(lái)描述本發(fā)明實(shí)施例提出的集成電路的制造方法一個(gè)示例性方法的詳細(xì)步驟。其中，圖2A至2J為本發(fā)明實(shí)施例的一種集成電路的制造方法的相關(guān)步驟形成的圖形的示意性剖視圖；圖3為本發(fā)明實(shí)施例的一種集成電路的制造方法的一種示意性流程圖；圖4為本發(fā)明實(shí)施例的一種集成電路的制造方法的另一種示意性流程圖。
[0125]本發(fā)明實(shí)施例的集成電路的制造方法，用于制造實(shí)施例一所述的集成電路，具體包括如下步驟:
[0126]步驟Al:提供第一半導(dǎo)體襯底100，在第一半導(dǎo)體襯底100中形成平行于第一半導(dǎo)體襯底100表面的減薄停止層101，在第一半導(dǎo)體襯底100的第三區(qū)域形成平行于位于第一半導(dǎo)體襯底100中且平行于第一半導(dǎo)體襯底100表面的島狀水平隔離層(horizontalisolat1n layer)1300。其中，島狀水平隔離層1300在第一半導(dǎo)體襯底100中具有第四深度H4，減薄停止層101在第一半導(dǎo)體襯底100中具有第三深度H3，第三深度H3大于第四深度H4。形成的圖形，如圖2A所示。
[0127]在本實(shí)施例中，第一半導(dǎo)體襯底100的第一表面(或“正面”)，是指第一半導(dǎo)體襯底100形成有晶體管(例如第一組晶體管1202)的表面；第二表面(“背面或“反面”)則指第一半導(dǎo)體襯底100的與“第一表面”相對(duì)的另一表面。并且，在本實(shí)施例中，“深度”就是通常意義上“距離”，“深度”的計(jì)算方法以第一半導(dǎo)體襯底100的第一表面為參照，“某一層具有第三深度H3 (或第四深度H4)”是指該層距離第一半導(dǎo)體襯底100的第一表面的距離為H3 (或H4)，具體可參見圖2A對(duì)H3和H4的標(biāo)示，其他情形以此類推。
[0128]在本實(shí)施例中，示例性的，第一半導(dǎo)體襯底100包括第一區(qū)域、第二區(qū)域、第三區(qū)域、第四區(qū)域、第五區(qū)域和第六區(qū)域等六個(gè)區(qū)域，如圖2A所示。實(shí)際上，第一半導(dǎo)體襯底100也可以包括少于六個(gè)區(qū)域或多于六個(gè)區(qū)域的情況。各個(gè)區(qū)域通常用于形成不同的器件，當(dāng)然，其中的某兩個(gè)或多個(gè)區(qū)域也可以形成相同的器件，在此并不進(jìn)行限定。
[0129]在本實(shí)施例中，第一半導(dǎo)體襯底100—般采用體硅(bulk Si)。減薄停止層101和島狀水平隔離層1300均可以采用氧化物(氧化硅)或其他合適的材料。示例性的，減薄停止層101和島狀水平隔離層1300均為氧化硅。
[0130]其中，形成減薄停止層101的方法可以包括:從第一半導(dǎo)體襯底100的所述第二表面對(duì)第一半導(dǎo)體襯底100進(jìn)行非硅離子注入以在第一半導(dǎo)體襯底100的第二深度H3位置處形成非硅離子層。其中，該非硅離子層即可作為減薄停止層101。其中，所述非硅離子包括氧離子、碳離子、氮離子或它們之中至少兩者的組合。
[0131]進(jìn)一步的，在所述形成非硅離子層的步驟之后還可以包括對(duì)所述第一半導(dǎo)體襯底進(jìn)行高溫處理的步驟。
[0132]形成島狀水平隔離層1300的方法，可以與形成減薄停止層101的方法相同，區(qū)別僅在于:在形成島狀水平隔離層1300時(shí)應(yīng)當(dāng)將形成的非硅離子層的位置控制在第一半導(dǎo)體襯底100的第三區(qū)域。此外，形成減薄停止層101的方法，還可以采用外延生長(zhǎng)法形成，此處不再贅述。
[0133]在本實(shí)施例中，減薄停止層101的作用主要在于作為后續(xù)對(duì)第一半導(dǎo)體襯底100進(jìn)行減薄處理時(shí)的停止層。在本實(shí)施例中，形成減薄停止層101的工藝步驟可以根據(jù)實(shí)際情況予以省略。
[0134]步驟A2:在第一半導(dǎo)體襯底100中形成淺溝槽隔離(STI)和深溝槽隔離(DTI)。
[0135]具體地，在第一半導(dǎo)體襯底100的第一區(qū)域形成具有第一深度Hl的第一組淺溝槽隔離1101，在第一半導(dǎo)體襯底100的第二區(qū)域形成具有第二深度H2的第一組深溝槽隔離1201，在第一半導(dǎo)體襯底100的第三區(qū)域形成具有第一深度Hl的第二組淺溝槽隔離1301，在第一半導(dǎo)體襯底100的第六區(qū)域形成具有第一深度Hl的第三組淺溝槽隔離1401，如圖2B所示。
[0136]其中，H2大于H1。在本實(shí)施例中，可以先形成第一組淺溝槽隔離1101、第二組淺溝槽隔離1301和第三組淺溝槽隔離1401，再形成第一組深溝槽隔離1201。
[0137]在本實(shí)施例中，第一組淺溝槽隔離1101靠近第一半導(dǎo)體襯底100的第二表面的一側(cè)距第一半導(dǎo)體襯底100的第一表面的距離為“第一距離”Hl (即，第一組淺溝槽隔離1101具有第一深度Hl);第一組深溝槽隔離1201靠近第一半導(dǎo)體襯底100的第二表面的一側(cè)距第一半導(dǎo)體襯底100的第一表面的距離為“第二距離"H2 (即，第一組深溝槽隔離1201具有第二深度H2);第二組淺溝槽隔離(STI) 1301靠近第一半導(dǎo)體襯底100的第二表面的一側(cè)距第一半導(dǎo)體襯底100的第一表面的距離也為“第一距離”Hl (即，第二組淺溝槽隔離1301具有第一深度Hl);減薄停止層101的靠近第一半導(dǎo)體襯底100的第一表面的一側(cè)距第一半導(dǎo)體襯底100的第一表面的距離為H3 (S卩，減薄停止層101在第一半導(dǎo)體襯底100中具有第三深度H3);島狀水平隔離層1300靠近第一半導(dǎo)體襯底100的第一表面的一側(cè)距第一半導(dǎo)體襯底100的第一表面的距離為第四距離H4(S卩，島狀水平隔離層1300在第一半導(dǎo)體襯底100中具有第四深度H4)。其中，第三距離H3大于第四距離H4，并且，第三距離H3大于或等于第二距離H2，第四距離H4大于或等于所述第一距離Hl。
[0138]步驟A3:在第一半導(dǎo)體襯底100的第一區(qū)域、第二區(qū)域、第三區(qū)域和第六區(qū)域分別形成第一組晶體管1102、第二組晶體管1202、第三組晶體管1302和第四組晶體管1402，如圖2C所示。其中，第一組晶體管1102、第二組晶體管1202、第三組晶體管1302和第四組晶體管1402均位于第一半導(dǎo)體襯底100的第一表面一側(cè)，如圖2C所示。
[0139]在本實(shí)施例中，第一組晶體管1102、第二組晶體管1202、第三組晶體管1302和第四組晶體管1402均包括多個(gè)晶體管，為了表示的簡(jiǎn)要，在圖2C及相關(guān)附圖中每組晶體管僅示意性地示出了一個(gè)晶體管。并且，在本實(shí)施例中，對(duì)形成第一組晶體管1102、第二組晶體管1202、第三組晶體管1302和第四組晶體管1402的先后順序并不進(jìn)行限定，本領(lǐng)域的技術(shù)人員可以根據(jù)實(shí)際需要進(jìn)行選擇。
[0140]其中，第一組晶體管1102為核心MOS晶體管(Core M0S)，一般為低壓MOS晶體管，第二組晶體管1202為高壓MOS晶體管(HVMOS)，第三組晶體管1302為全耗盡型MOS晶體管(FD M0S)，第四組晶體管1402也為核心MOS晶體管(Core M0S)。進(jìn)一步的，第二組晶體管為L(zhǎng)DMOS晶體管(即，橫向擴(kuò)散MOS晶體管)。由于第四組晶體管1402的結(jié)構(gòu)與第一組晶體管1102相同，因此，第六區(qū)域可以視為第一區(qū)域的一部分。在本實(shí)施例中，如果后續(xù)包括形成微機(jī)電系統(tǒng)(MEMS)器件的步驟，可以單獨(dú)在第四組晶體管1402的上方形成MEMS器件而不在第一組晶體管1102的上方形成。
[0141]其中，第一組晶體管1102中的各個(gè)晶體管之間被位于第一半導(dǎo)體襯底100的第一區(qū)域且具有第一深度Hl的第一組淺溝槽隔離(STI) 1101所隔離；第二組晶體管1202中的各個(gè)晶體管之間被位于第一半導(dǎo)體襯底100的第二區(qū)域且具有第二深度H2的第一組深溝槽隔離(DTI )1201所隔離；第三組晶體管1302中的各個(gè)晶體管之間被位于第一半導(dǎo)體襯底100的第三區(qū)域且具有第一深度Hl的第二組淺溝槽隔離(STI)1301所隔離；第四組晶體管1402中的各個(gè)晶體管之間被位于第一半導(dǎo)體襯底100的第六區(qū)域且具有第一深度Hl的第三組淺溝槽隔離(STI) 1401所隔離。
[0142]步驟A4:進(jìn)行后段制程(BEOL)工藝以在第一半導(dǎo)體襯底100的正面形成金屬互連結(jié)構(gòu)，如圖2D所示。
[0143]具體地，通過(guò)半導(dǎo)體器件的后段制程(BEOL)工藝，在第一半導(dǎo)體襯底100的第一區(qū)域、第二區(qū)域、第三區(qū)域、第六區(qū)域、第四區(qū)域和第五區(qū)域分別形成第一金屬互連結(jié)構(gòu)
1103、第二金屬互連結(jié)構(gòu)1203、第三金屬互連結(jié)構(gòu)1303、第四金屬互連結(jié)構(gòu)1403、第五金屬互連結(jié)構(gòu)1503和第六金屬互連結(jié)構(gòu)1603，如圖2D所示。形成金屬互連結(jié)構(gòu)的方法，可以采用現(xiàn)有技術(shù)中的各種方法。在形成金屬互連結(jié)構(gòu)時(shí)，還需在第一半導(dǎo)體襯底100上形成層間介電層、金屬層等膜層，此處不再贅述。
[0144]步驟A5:在第一半導(dǎo)體襯底100的第一表面接合用于作為承載襯底(carriersubstrate)的第二半導(dǎo)體襯底103。示例性地,第二半導(dǎo)體襯底103通過(guò)粘合層102與位于第一半導(dǎo)體襯底100第一表面的金屬間介電層粘合,如圖2E所不。
[0145]其中，粘合層102的材料可以為氧化物層或其他合適的材料。第二半導(dǎo)體襯底103可以為各種半導(dǎo)體襯底，其作用在于用于承載和支撐第一半導(dǎo)體襯底100。其中，第二半導(dǎo)體襯底103可以在后續(xù)工藝中去除，也可以予以保留。如予以保留，第二半導(dǎo)體襯底103可以在后續(xù)封裝工藝中作為集成電路的封裝的一部分。將作為承載襯底的第二半導(dǎo)體襯底103予以保留作為集成電路的封裝的一部分，可以節(jié)省材料、降低成本。
[0146]步驟A6:對(duì)第一半導(dǎo)體襯底100的第二表面進(jìn)行減薄處理至第三深度H3，如圖2F所示。
[0147]其中，第二表面是與第一表面相對(duì)的表面；減薄處理至第三深度H3是指將減薄處理后的第一半導(dǎo)體襯底100的厚度為H3，即，減薄處理后的第一半導(dǎo)體襯底100的第二表面距第一半導(dǎo)體襯底100的第一表面的距離為第三距離H3。當(dāng)?shù)谝话雽?dǎo)體襯底100中形成有減薄停止層101時(shí)，優(yōu)選使得減薄工藝停止于減薄停止層101之上，即，第一半導(dǎo)體襯底100位于減薄停止層101之上的部分被完全去除，如圖2F所示。
[0148]步驟A7:在第一半導(dǎo)體襯底100上形成第一體介電層1001，如圖2G所示。
[0149]其中，第一體介電層1001在其位于第三區(qū)域的部分具有朝向第一半導(dǎo)體襯底100的第一表面的第一凸起1304，第一凸起1304的靠近第一半導(dǎo)體襯底100的第一表面的一側(cè)距第一半導(dǎo)體襯底100的第一表面的距離為第四距離H4 ;第一體介電層1001在其位于第一半導(dǎo)體襯底100的第四區(qū)域和第五區(qū)域的部分具有朝向第一半導(dǎo)體襯底100的第一表面并貫穿第一半導(dǎo)體襯底100的第二凸起1504，如圖2G所示。第一體介電層1001還包括位于第一半導(dǎo)體襯底100的第一區(qū)域的部分1104、位于第一半導(dǎo)體襯底100的第二區(qū)域的部分1204以及位于第一半導(dǎo)體襯底100的其他區(qū)域的部分。并且，第一體介電層1001位于所述第一區(qū)域的部分1104的靠近第一半導(dǎo)體襯底100的第一表面的一側(cè)距第一半導(dǎo)體襯底100的第一表面的距離為第三距離H3 ;第一體介電層1001位于所述第二區(qū)域的部分1204的靠近第一半導(dǎo)體襯底100的第一表面的一側(cè)距第一半導(dǎo)體襯底100的第一表面的距離為第三距離H3，如圖2G所示。其中，第一體介電層1001可以為氧化硅或其他合適的材料；優(yōu)選的，第一體介電層1001為氧化娃。
[0150]在本實(shí)施例中，第一體介電層位于第三區(qū)域的部分具有朝向第一半導(dǎo)體襯底100的第一表面的第一凸起1304，第一凸起1304的底部與第一半導(dǎo)體襯底100 (指經(jīng)過(guò)減薄處理的第一半導(dǎo)體襯底)的第二表面處于同一平面，頂部?jī)?yōu)選與第二淺溝槽隔離1301以及第三組晶體管1302的底部相接觸。第一體介電層位于第四區(qū)域和第五區(qū)域的部分具有朝向第一半導(dǎo)體襯底100的第一表面的第二凸起1504，第二凸起1504的上下表面分別與經(jīng)過(guò)減薄處理的第一半導(dǎo)體襯底100的第一表面(正面)和第二表面(反面)處于同一水平面。
[0151]示例性的，步驟A7 —般包括如下步驟:
[0152]步驟A701:對(duì)第一半導(dǎo)體襯底100進(jìn)行刻蝕，在第三區(qū)域形成露出島狀水平隔離層1300的第一溝槽，并在第四區(qū)域和第五區(qū)域形成貫穿經(jīng)減薄處理的第一半導(dǎo)體襯底100的第二溝槽；
[0153]步驟A702:在第一溝槽和第二溝槽中填充介電材料并進(jìn)行平坦化處理，以形成第一體介電層1001。其中，第一體介電層1001在其位于第三區(qū)域的部分具有位于第一溝槽內(nèi)且朝向第一半導(dǎo)體襯底100的第一表面的第一凸起1304，第一體介電層1001在其位于第一半導(dǎo)體襯底100的第四區(qū)域和第五區(qū)域的部分具有位于所述第二溝槽內(nèi)且朝向第一半導(dǎo)體襯底100的第一表面并貫穿第一半導(dǎo)體襯底100的第二凸起1504。其中，介電材料可以為氧化物。
[0154]其中，進(jìn)行平坦化處理，具體是指在填充介電材料后對(duì)第一半導(dǎo)體襯底100的第二表面進(jìn)行平坦化處理。平坦化處理后，第一半導(dǎo)體襯底100的第二表面均被第一體介電層1001所覆蓋，如圖2G所示。進(jìn)行平坦化處理的工藝，可以為化學(xué)機(jī)械拋光(CMP)或其他方法。
[0155]步驟AS:形成貫穿第一體介電層1001位于第四區(qū)域和第五區(qū)域的部分的第二凸起1504的硅通孔1505和硅通孔1605，如圖2H所示。
[0156]其中，硅通孔1505和硅通孔1605的作用在于連接位于第一半導(dǎo)體襯底100第一表面和第二表面的器件。在本實(shí)施例中，娃通孔1505和娃通孔1605均可以為一個(gè)或多個(gè)，為了表示的簡(jiǎn)要，圖2H及后續(xù)其他附圖僅示出了一個(gè)硅通孔1505和一個(gè)硅通孔1605。
[0157]步驟A9:在第一體介電層1001位于第五區(qū)域的部分的上方形成集成無(wú)源器件(IPD)0其中，集成無(wú)源器件包括電容和/或電感元件。
[0158]示例性的，如圖21所示在第一體介電層1001位于第五區(qū)域的部分的上方形成電容16061和電感16062，其中，電容16061為平板電容，包括由金屬層形成的上電極和下電極。不例性的，電容16061和電感16062形成于位于第一體介電層1001上方的第二體介電層1002中。其中，電容16061和電感16062均可以為一個(gè)或多個(gè)，為了表示簡(jiǎn)要，圖21及相關(guān)附圖中僅示出了一個(gè)電感和一個(gè)電容。在本實(shí)施例中，集成無(wú)源器件也可以僅包括電容或電感，對(duì)于電容或電感的數(shù)量，本實(shí)施例并不進(jìn)行限定。在本實(shí)施例中，電容16061通過(guò)硅通孔1605與第一半導(dǎo)體襯底100第一表面的其他部件相連，當(dāng)集成無(wú)源器件不包括電容16061時(shí)，硅通孔1605可以予以省略。在本步驟中，還可以在形成集成無(wú)源器件的同時(shí)，形成位于硅通孔1505上方的連接焊盤1506。
[0159]步驟AlO:形成用于連接硅通孔和集成無(wú)源器件的焊盤結(jié)構(gòu)。
[0160]示例性的，如圖2J所示，形成焊盤結(jié)構(gòu)1507、16071和16072，其中，焊盤結(jié)構(gòu)1507用于將硅通孔1505引向集成電路的外部，焊盤結(jié)構(gòu)16071用于將電容16061引向集成電路的外部，焊盤結(jié)構(gòu)16072用于將電感16062引向集成電路的外部。
[0161]至此，完成了本實(shí)施例的集成電路的制造方法的相關(guān)步驟的介紹，后續(xù)可以通過(guò)劃片、封裝等步驟完成最終的集成電路的制造，此處不再贅述。
[0162]在本實(shí)施例中，在步驟A7和AlO之間，還可以包括在第一體介電層1001位于第一半導(dǎo)體襯底100的第四區(qū)域的部分和/或第五區(qū)域的部分的上方形成微機(jī)電系統(tǒng)(MEMS)器件的步驟(記作步驟AS’)，示例性的，在步驟AS之后步驟A9之前，形成第二體介電層1002和位于其中的MEMS器件14031，如圖21和2J所示。并且，在步驟A7和AlO之間，還可以包括在第一組晶體管1102、第二組晶體管1202和第三組晶體管1302至少其中之一的上方形成微機(jī)電系統(tǒng)(MEMS)器件的步驟(記作步驟AS’’)。其中，步驟AS’和步驟AS’’可以與步驟A8同步、可以與步驟A9同步、可以位于步驟A8與步驟A9之間、可以位于步驟A9之后、還可以位于步驟AS之前，本實(shí)施例并不對(duì)此進(jìn)行限定。此外，在步驟A5中，提供的第二半導(dǎo)體襯底103內(nèi)還可以形成有微機(jī)電系統(tǒng)(MEMS)器件。并且，在步驟A5中，還可以先在金屬互連結(jié)構(gòu)之上的介電層(例如層間介電層或金屬間介電層)內(nèi)或之上形成MEMS器件，再接合第二半導(dǎo)體襯底103。在本實(shí)施例中，在形成第一組晶體管1102、第二組晶體管1202、第三組晶體管1302及第四組晶體管1402等晶體管以及金屬互連結(jié)構(gòu)之后，在各個(gè)層間介電層或金屬間介電層之上或之內(nèi)均可以形成MEMS器件，例如，MEMS器件可以位于所述第一組晶體管、所述第二組晶體管和所述第三組晶體管至少其中之一的上方或下方。并且，形成的MEMS器件可以位于第一半導(dǎo)體襯底100的包括第一區(qū)域、第二區(qū)域、第三區(qū)域、第四區(qū)域、第五區(qū)域和第六區(qū)域在內(nèi)的各個(gè)區(qū)域。關(guān)于MEMS器件的具體結(jié)構(gòu)、MEMS器件與集成電路中其他部件的連接關(guān)系以及MEMS器件的具體制作方法等，本領(lǐng)域的技術(shù)人員可以根據(jù)實(shí)際需要參照現(xiàn)有技術(shù)進(jìn)行選擇，此處不再贅述。
[0163]此外，本實(shí)施例的集成電路的制造方法，除包括形成第一組晶體管1102、第二組晶體管1202、第三組晶體管1302、第四組晶體管1402以及集成無(wú)源器件和MEMS器件等組件的步驟之外，還可以包括形成其他各種組件的步驟，在此并不進(jìn)行限定。當(dāng)然，本實(shí)施例的集成電路的制造方法也可以僅形成包括上述各個(gè)組件中的至少兩者的集成電路，例如，形成的集成電路僅包括第一組晶體管1102和第二組晶體管1202，或僅包括第一組晶體管1102和第三組晶體管1302等，在此并不進(jìn)行限定。
[0164]根據(jù)本實(shí)施例的集成電路的制造方法制得的集成電路，集成了第一組晶體管1102、第二組晶體管1202、第三組晶體管1302、第四組晶體管1402以及集成無(wú)源器件和MEMS器件等組件，可以用于實(shí)現(xiàn)射頻前端模塊(RF FEM)功能。其中，第一組晶體管1102可以用于實(shí)現(xiàn)功率放大器控制器的功能，第二組晶體管1202可以用于實(shí)現(xiàn)功率放大器內(nèi)核的功能，第三組晶體管1302可以用于實(shí)現(xiàn)射頻開關(guān)的功能，第四組晶體管1402可以用于實(shí)現(xiàn)調(diào)諧器的功能，MEMS器件可以用于實(shí)現(xiàn)雙工機(jī)的功能，集成無(wú)源器件(例如電容16061和電感16062)可以用于實(shí)現(xiàn)濾波器的功能。當(dāng)然，本發(fā)明也同樣適用于其他系統(tǒng)集成芯片，例如CPU、MCU、多電壓電源管理系統(tǒng)集成芯片等，以將不同底絕緣深度的晶體管和被動(dòng)器件組集成到同一半導(dǎo)體襯底上。
[0165]本實(shí)施例的集成電路的制造方法，由于形成了淺溝槽隔離或深溝槽隔離以及第一體介電層等，可以對(duì)第一組晶體管1102等各組件之間進(jìn)行隔離，因而可以避免該集成電路中的不同的組件之間的噪聲干擾，使得整個(gè)集成電路在整體上具有更高的信噪比(SNR)。而現(xiàn)有技術(shù)中的射頻前端模塊(RF FEM)通過(guò)多個(gè)芯片通過(guò)系統(tǒng)級(jí)封裝實(shí)現(xiàn)，不同芯片間的走線會(huì)導(dǎo)致噪聲的產(chǎn)生，往往信噪比較低。
[0166]此外，本實(shí)施例的集成電路的制造方法制得的集成電路，顯然比通過(guò)多個(gè)芯片通過(guò)系統(tǒng)級(jí)封裝實(shí)現(xiàn)的射頻前端模塊具有更小的器件尺寸和更低的功耗。而相對(duì)于現(xiàn)有技術(shù)中通過(guò)系統(tǒng)級(jí)封裝的方式實(shí)現(xiàn)射頻前端模塊，本實(shí)施例的集成電路的制造方法，由于采用單一芯片的形式來(lái)實(shí)現(xiàn)，封裝的復(fù)雜度將得到大幅的降低，因而制造成本也會(huì)得到降低。
[0167]概括而言，本實(shí)施例集成電路的制造方法，可以降低封裝的復(fù)雜度和制造成本，并且，根據(jù)該方法所制得的集成電路，與現(xiàn)有技術(shù)中的射頻前端模塊相比，具有信噪比高、功耗低、器件尺寸小等優(yōu)點(diǎn)。
[0168]圖3示出了本發(fā)明實(shí)施例提出的一種集成電路的制造方法的一種示意性流程圖，用于簡(jiǎn)要示出該制造方法的典型流程。具體包括:
[0169]步驟SlOl:提供第一半導(dǎo)體襯底，在所述第一半導(dǎo)體襯底內(nèi)形成位于所述第一半導(dǎo)體襯底的第三區(qū)域且距所述第一半導(dǎo)體襯底的第一表面具有第一深度的島狀水平隔離層；
[0170]步驟S102:在所述第一半導(dǎo)體襯底的第一區(qū)域和第三區(qū)域分別形成具有所述第一深度的第一組淺溝槽隔離和第二組淺溝槽隔離，在所述第一半導(dǎo)體襯底的第二區(qū)域形成具有第二深度的第一組深溝槽隔離，其中，所述第二深度大于所述第一深度；
[0171]步驟S103:在所述第一半導(dǎo)體襯底的第一區(qū)域、第二區(qū)域和第三區(qū)域分別形成第一組晶體管、第二組晶體管和第三組晶體管，其中，所述第一組晶體管、第二組晶體管和第三組晶體管均位于所述第一半導(dǎo)體襯底的第一表面一側(cè)；
[0172]步驟S104:從所述第一半導(dǎo)體襯底的第二表面對(duì)所述第一半導(dǎo)體襯底進(jìn)行刻蝕，以在所述第三區(qū)域形成露出所述島狀水平隔離層的第一溝槽，其中所述第二表面是與所述第一表面相對(duì)的表面；
[0173]步驟S105:在所述第一溝槽中填充介電材料并進(jìn)行平坦化處理，以形成包括位于所述第一區(qū)域、第二區(qū)域和第三區(qū)域的部分的第一體介電層。
[0174]圖4示出了本發(fā)明實(shí)施例提出的一種集成電路的制造方法的另一種示意性流程圖，用于相對(duì)詳細(xì)地示出該制造方法的一種典型流程。具體包括:
[0175]步驟SlOl:提供第一半導(dǎo)體襯底，在所述第一半導(dǎo)體襯底內(nèi)形成位于所述第一半導(dǎo)體襯底的第三區(qū)域且距所述第一半導(dǎo)體襯底的第一表面具有第一深度的島狀水平隔離層；
[0176]步驟S102:在所述第一半導(dǎo)體襯底的第一區(qū)域和第三區(qū)域分別形成具有所述第一深度的第一組淺溝槽隔離和第二組淺溝槽隔離，在所述第一半導(dǎo)體襯底的第二區(qū)域形成具有第二深度的第一組深溝槽隔離，其中，所述第二深度大于所述第一深度；
[0177]步驟S103:在所述第一半導(dǎo)體襯底的第一區(qū)域、第二區(qū)域和第三區(qū)域分別形成第一組晶體管、第二組晶體管和第三組晶體管，其中，所述第一組晶體管、第二組晶體管和第三組晶體管均位于所述第一半導(dǎo)體襯底的第一表面一側(cè)；
[0178]步驟S104:從所述第一半導(dǎo)體襯底的第二表面對(duì)所述第一半導(dǎo)體襯底進(jìn)行刻蝕，以在所述第三區(qū)域形成露出所述島狀水平隔離層的第一溝槽，其中所述第二表面是與所述第一表面相對(duì)的表面；
[0179]步驟S105:在所述第一溝槽中填充介電材料并進(jìn)行平坦化處理，以形成包括位于所述第一區(qū)域、第二區(qū)域和第三區(qū)域的部分的第一體介電層；
[0180]步驟S106:在所述第一半導(dǎo)體襯底的第四區(qū)域形成硅通孔，所述硅通孔貫穿所述第一體介電層位于所述第一半導(dǎo)體襯底的第四區(qū)域的部分；
[0181]步驟S107:在所述第一體介電層位于所述第一半導(dǎo)體襯底的第五區(qū)域的部分的上方形成集成無(wú)源器件。
[0182]本發(fā)明已經(jīng)通過(guò)上述實(shí)施例進(jìn)行了說(shuō)明，但應(yīng)當(dāng)理解的是，上述實(shí)施例只是用于舉例和說(shuō)明的目的，而非意在將本發(fā)明限制于所描述的實(shí)施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實(shí)施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書及其等效范圍所界定。
【權(quán)利要求】
1.一種集成電路，其特征在于，包括:第一半導(dǎo)體襯底、位于所述第一半導(dǎo)體襯底的第二表面上的第一體介電層、位于所述第一半導(dǎo)體襯底的第一表面的第一區(qū)域的第一組晶體管和位于所述第一半導(dǎo)體襯底第一表面的第二區(qū)域的第二組晶體管。
2.如權(quán)利要求1所述的集成電路，其特征在于， 位于所述第一區(qū)域的所述第一組晶體管中的各個(gè)晶體管之間由位于所述第一半導(dǎo)體襯底內(nèi)的第一組淺溝槽隔離所隔離，底部由所述第一體介電層位于所述第一區(qū)域的部分所隔離； 位于所述第二區(qū)域的所述第二組晶體管中的各個(gè)晶體管之間由位于所述第一半導(dǎo)體襯底內(nèi)的第一組深溝槽隔離所隔離，底部由所述第一體介電層位于所述第二區(qū)域的部分所隔離。
3.如權(quán)利要求2所述的集成電路，其特征在于， 所述第一組淺溝槽隔離靠近所述第一半導(dǎo)體襯底的所述第二表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為第一距離； 所述第一組深溝槽隔離靠近所述第一半導(dǎo)體襯底的所述第二表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為第二距離； 其中，所述第二距離大于所述第一距離。
4.如權(quán)利要求3所述的集成電路，其特征在于，所述第一距離為0.01-0.5微米，所述第二距離為0.5-10微米。
5.如權(quán)利要求1所述的集成電路，其特征在于，所述第一組晶體管為低壓MOS晶體管，所述第二組晶體管為高壓MOS晶體管。
6.如權(quán)利要求5所述的集成電路，其特征在于，所述第二組晶體管為橫向擴(kuò)散MOS晶體管。
7.如權(quán)利要求1所述的集成電路，其特征在于，所述第一組晶體管為用于實(shí)現(xiàn)功率放大器控制器功能的晶體管組，所述第二組晶體管為用于實(shí)現(xiàn)功率放大器內(nèi)核功能的晶體管組。
8.如權(quán)利要求3所述的集成電路，其特征在于，所述集成電路還包括位于所述第一半導(dǎo)體襯底的所述第一表面的第三區(qū)域的第三組晶體管。
9.如權(quán)利要求8所述的集成電路，其特征在于，位于所述第三區(qū)域的所述第三組晶體管中的各個(gè)晶體管之間由位于第一半導(dǎo)體襯底內(nèi)的第二組淺溝槽隔離所隔離，底部由所述第一體介電層位于所述第三區(qū)域的部分所隔離。
10.如權(quán)利要求9所述的集成電路，其特征在于，所述第二組淺溝槽隔離靠近所述第一半導(dǎo)體襯底的所述第二表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為所述第一距離。
11.如權(quán)利要求9所述的集成電路，其特征在于， 所述第一體介電層位于所述第一區(qū)域的部分的靠近所述第一半導(dǎo)體襯底的所述第一表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為第三距離； 所述第一體介電層位于所述第二區(qū)域的部分的靠近所述第一半導(dǎo)體襯底的所述第一表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為所述第三距離； 所述第一體介電層在其位于所述第三區(qū)域的部分具有朝向所述第一半導(dǎo)體襯底的所述第一表面的第一凸起，并且所述第一凸起的靠近所述第一半導(dǎo)體襯底的所述第一表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為第四距離； 其中，所述第三距離大于所述第四距離，并且，所述第三距離大于或等于所述第二距離，所述第四距離大于或等于所述第一距離。
12.如權(quán)利要求8所述的集成電路，其特征在于，所述第三組晶體管為全耗盡型MOS晶體管。
13.如權(quán)利要求8所述的集成電路，其特征在于，所述第三組晶體管為用于實(shí)現(xiàn)射頻開關(guān)功能的晶體管組。
14.如權(quán)利要求8所述的集成電路，其特征在于，所述第一體介電層還包括位于所述第一半導(dǎo)體襯底的第四區(qū)域和第五區(qū)域的部分，其中，所述第一體介電層在其位于所述第一半導(dǎo)體襯底的第四區(qū)域和第五區(qū)域的部分具有朝向所述第一半導(dǎo)體襯底的所述第一表面的第二凸起，并且所述第二凸起貫穿所述第一半導(dǎo)體襯底。
15.如權(quán)利要求14所述的集成電路，其特征在于，所述集成電路還包括位于所述第一半導(dǎo)體襯底的第四區(qū)域的硅通孔，所述硅通孔貫穿所述第一體介電層的所述第二凸起位于所述第一半導(dǎo)體襯底的第四區(qū)域的部分。
16.如權(quán)利要求14所述的集成電路，其特征在于，所述集成電路還包括位于所述第一體介電層位于所述第一半導(dǎo)體襯底的第五區(qū)域的部分的上方的集成無(wú)源器件。
17.如權(quán)利要求16所述的集成電路，其特征在于，所述集成無(wú)源器件包括電容和/或電感。
18.如權(quán)利要求16所述的集成電路，其特征在于，所述集成無(wú)源器件為用于實(shí)現(xiàn)濾波器功能的無(wú)源器件。
19.如權(quán)利要求14所述的集成電路，其特征在于，所述集成電路還包括設(shè)置于所述第一體介電層位于所述第一半導(dǎo)體襯底的第四區(qū)域的部分和/或第五區(qū)域的部分的上方的微機(jī)電系統(tǒng)(MEMS)器件。
20.如權(quán)利要求19所述的集成電路，其特征在于，所述微機(jī)電系統(tǒng)(MEMS)器件為用于實(shí)現(xiàn)雙工機(jī)功能的微機(jī)電系統(tǒng)器件。
21.如權(quán)利要求8所述的集成電路，其特征在于，所述集成電路還包括位于所述第一組晶體管、所述第二組晶體管和所述第三組晶體管至少其中之一的上方或下方的微機(jī)電系統(tǒng)(MEMS)器件。
22.如權(quán)利要求21所述的集成電路，其特征在于，所述微機(jī)電系統(tǒng)(MEMS)器件為用于實(shí)現(xiàn)雙工機(jī)功能的微機(jī)電系統(tǒng)器件。
23.如權(quán)利要求1所述的集成電路，其特征在于，所述集成電路還包括位于所述第一半導(dǎo)體襯底的第一表面上的作為承載襯底的第二半導(dǎo)體襯底，并且，所述集成電路還包括設(shè)置于所述第二半導(dǎo)體襯底內(nèi)的微機(jī)電系統(tǒng)(MEMS)器件。
24.如權(quán)利要求23所述的集成電路，其特征在于，所述微機(jī)電系統(tǒng)(MEMS)器件為用于實(shí)現(xiàn)雙工機(jī)功能的微機(jī)電系統(tǒng)器件。
25.一種集成電路的制造方法，其特征在于，所述方法包括: 提供第一半導(dǎo)體襯底，在所述第一半導(dǎo)體襯底的第一表面的第一區(qū)域和第二區(qū)域分別形成第一組晶體管和第二組晶體管，在所述第一半導(dǎo)體襯底的第二表面上形成第一體介電層。
26.如權(quán)利要求25所述的集成電路的制造方法，其特征在于，所述方法還包括:在所述第一半導(dǎo)體襯底的第一區(qū)域形成第一組淺溝槽隔離，在所述第一半導(dǎo)體襯底的第二區(qū)域形成第一組深溝槽隔離；其中， 位于所述第一區(qū)域的所述第一組晶體管中的各個(gè)晶體管之間由所述第一組淺溝槽隔離所隔離，底部由所述第一體介電層位于所述第一區(qū)域的部分所隔離； 位于所述第二區(qū)域的所述第二組晶體管中的各個(gè)晶體管之間由所述第一組深溝槽隔離所隔離，底部由所述第一體介電層位于所述第二區(qū)域的部分所隔離。
27.如權(quán)利要求26所述的集成電路的制造方法，其特征在于， 所述第一組淺溝槽隔離靠近所述第一半導(dǎo)體襯底的所述第二表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為第一距離； 所述第一組深溝槽隔離靠近所述第一半導(dǎo)體襯底的所述第二表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為第二距離； 其中，所述第二距離大于所述第一距離。
28.如權(quán)利要求27所述的集成電路的制造方法，其特征在于，所述第一距離為0.01-0.5微米，所述第二距離為0.5-10微米。
29.如權(quán)利要求25所述的集成電路的制造方法，其特征在于，所述第一組晶體管為低壓MOS晶體管，所述第二組晶體管為高壓MOS晶體管。
30.如權(quán)利要求29所述的集成電路的制造方法，其特征在于，所述第二組晶體管為橫向擴(kuò)散MOS晶體管。
31.如權(quán)利要求25所述的集成電路的制造方法，其特征在于，所述第一組晶體管為用于實(shí)現(xiàn)功率放大器控制器功能的晶體管組，所述第二組晶體管為用于實(shí)現(xiàn)功率放大器內(nèi)核功能的晶體管組。
32.如權(quán)利要求25所述的集成電路的制造方法，其特征在于，所述方法包括: 步驟SlOl:提供第一半導(dǎo)體襯底，在所述第一半導(dǎo)體襯底內(nèi)形成位于所述第一半導(dǎo)體襯底的第三區(qū)域的島狀水平隔離層； 步驟S102:在所述第一半導(dǎo)體襯底的第一區(qū)域和第三區(qū)域分別形成第一組淺溝槽隔離和第二組淺溝槽隔離，在所述第一半導(dǎo)體襯底的第二區(qū)域形成第一組深溝槽隔離； 步驟S103:在所述第一半導(dǎo)體襯底的第一區(qū)域、第二區(qū)域和第三區(qū)域分別形成第一組晶體管、第二組晶體管和第三組晶體管，其中，所述第一組晶體管、第二組晶體管和第三組晶體管均位于所述第一半導(dǎo)體襯底的第一表面一側(cè)； 步驟S104:從所述第一半導(dǎo)體襯底的第二表面對(duì)所述第一半導(dǎo)體襯底進(jìn)行刻蝕，以在所述第三區(qū)域形成露出所述島狀水平隔離層的第一溝槽； 步驟S105:在所述第一溝槽中填充介電材料并進(jìn)行平坦化處理，以形成包括位于所述第一區(qū)域、第二區(qū)域和第三區(qū)域的部分的第一體介電層。
33.如權(quán)利要求32所述的集成電路的制造方法，其特征在于， 所述第一組淺溝槽隔離靠近所述第一半導(dǎo)體襯底的與所述第一表面相對(duì)的第二表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為第一距離； 所述第二組淺溝槽隔離靠近所述第一半導(dǎo)體襯底的所述第二表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為所述第一距離； 所述第一組深溝槽隔離靠近所述第一半導(dǎo)體襯底的所述第二表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為第二距離； 所述第一體介電層位于所述第一區(qū)域的部分的靠近所述第一半導(dǎo)體襯底的所述第一表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為第三距離； 所述第一體介電層位于所述第二區(qū)域的部分的靠近所述第一半導(dǎo)體襯底的所述第一表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為所述第三距離； 所述第一體介電層在其位于所述第三區(qū)域的部分具有位于所述第一溝槽內(nèi)且朝向所述第一半導(dǎo)體襯底的所述第一表面的第一凸起，所述第一凸起的靠近所述第一半導(dǎo)體襯底的所述第一表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為第四距離； 并且，所述島狀水平隔離層靠近所述第一半導(dǎo)體襯底的所述第一表面的一側(cè)距所述第一半導(dǎo)體襯底的所述第一表面的距離為所述第四距離； 其中，所述第二距離大于所述第一距離，所述第三距離大于所述第四距離，并且，所述第三距離大于或等于所述第二距離，所述第四距離大于或等于所述第一距離。
34.如權(quán)利要求32所述的集成電路的制造方法，其特征在于，所述第三組晶體管為全耗盡型MOS晶體管。
35.如權(quán)利要求32所述的集成電路的制造方法，其特征在于，在所述步驟S103和所述步驟S104之間還包括步驟S1034: 進(jìn)行后段制程工藝以在所述第一半導(dǎo)體襯底的所述第一表面形成金屬互連結(jié)構(gòu)。
36.如權(quán)利要求32所述的集成電路的制造方法，其特征在于，形成所述島狀水平隔離層的方法包括:從所述第一半導(dǎo)體襯底的所述第二表面對(duì)所述第一半導(dǎo)體襯底進(jìn)行非硅離子注入以在所述第一半導(dǎo)體襯底的第一深度位置處形成非硅離子層，其中所述非硅離子包括氧離子、碳離子、氮離子或它們之中至少兩者的組合。
37.如權(quán)利要求36所述的集成電路的制造方法，其特征在于，在所述形成非硅離子層的步驟之后，還包括對(duì)所述第一半導(dǎo)體襯底進(jìn)行高溫處理的步驟。
38.如權(quán)利要求35所述的集成電路的制造方法，其特征在于，在所述步驟S1034與所述步驟S104之間還包括如下步驟: 步驟S10341:在所述第一半導(dǎo)體襯底的所述第一表面接合作為承載襯底的第二半導(dǎo)體襯底； 步驟S10342:對(duì)所述第一半導(dǎo)體襯底的所述第二表面進(jìn)行減薄處理以使得減薄處理后的第一半導(dǎo)體襯底的第二表面距所述第一半導(dǎo)體襯底的第一表面的距離為第三距離。
39.如權(quán)利要求38所述的集成電路的制造方法，其特征在于， 在所述步驟SlOl中，在形成所述島狀水平隔離層之前，在所述第一半導(dǎo)體襯底內(nèi)形成距所述第一半導(dǎo)體襯底的所述第一表面的距離為所述第三距離的減薄停止層； 在所述步驟S10342中，所述減薄處理停止于所述減薄停止層之上。
40.如權(quán)利要求39所述的集成電路的制造方法，其特征在于，形成所述減薄停止層的步驟包括:從所述第一半導(dǎo)體襯底的所述第二表面對(duì)所述第一半導(dǎo)體襯底進(jìn)行非硅離子注入以在所述第一半導(dǎo)體襯底的第二深度位置處形成非硅離子層，其中所述非硅離子包括氧離子、碳離子、氮離子或它們之中至少兩者的組合。
41.如權(quán)利要求40所述的集成電路的制造方法，其特征在于，在所述形成非硅離子層的步驟之后，還包括對(duì)所述第一半導(dǎo)體襯底進(jìn)行高溫處理的步驟。
42.如權(quán)利要求32所述的集成電路的制造方法，其特征在于， 在所述步驟S104中，在從所述第一半導(dǎo)體襯底的第二表面對(duì)所述第一半導(dǎo)體襯底進(jìn)行刻蝕以在所述第三區(qū)域形成露出所述島狀水平隔離層的第一溝槽的同時(shí)，還在所述第一半導(dǎo)體襯底的第四區(qū)域和第五區(qū)域形成貫穿經(jīng)減薄處理的所述第一半導(dǎo)體襯底的第二溝槽； 在所述步驟S105中，在所述第一溝槽中填充介電材料的同時(shí)在所述第二溝槽中填充介電材料，并且，經(jīng)平坦化處理形成的所述第一體介電層除包括位于所述第一半導(dǎo)體襯底的第一區(qū)域、第二區(qū)域和第三區(qū)域的部分之外，還包括位于所述第一半導(dǎo)體襯底的第四區(qū)域和第五區(qū)域的部分，所述第一體介電層在其位于所述第一半導(dǎo)體襯底的第四區(qū)域和第五區(qū)域的部分具有位于所述第二溝槽內(nèi)且朝向所述第一半導(dǎo)體襯底的所述第一表面并貫穿所述第一半導(dǎo)體襯底的第二凸起。
43.如權(quán)利要求42所述的集成電路的制造方法，其特征在于，在所述步驟S105之后還包括步驟S106: 在所述第一半導(dǎo)體襯底的第四區(qū)域形成硅通孔，所述硅通孔貫穿所述第一體介電層的所述第二凸起位于所述第一半導(dǎo)體襯底的第四區(qū)域的部分。
44.如權(quán)利要求43所述的集成電路的制造方法，其特征在于，在所述步驟S106之后還包括步驟S107: 在所述第一體介電層位于所述第一半導(dǎo)體襯底的第五區(qū)域的部分的上方形成集成無(wú)源器件。
45.如權(quán)利要求44所述的集成電路的制造方法，其特征在于，所述集成無(wú)源器件包括電容和/或電感。
46.如權(quán)利要求44所述的集成電路的制造方法，其特征在于，所述集成無(wú)源器件為用于實(shí)現(xiàn)濾波器功能的無(wú)源器件。
47.如權(quán)利要求42所述的集成電路的制造方法，其特征在于，在所述步驟S105之后還包括步驟S106’: 在所述第一體介電層位于所述第一半導(dǎo)體襯底的第四區(qū)域的部分和/或第五區(qū)域的部分的上方形成微機(jī)電系統(tǒng)(MEMS)器件。
48.如權(quán)利要求47所述的集成電路的制造方法，其特征在于，所述微機(jī)電系統(tǒng)(MEMS)器件為用于實(shí)現(xiàn)雙工機(jī)功能的微機(jī)電系統(tǒng)器件。
49.如權(quán)利要求32所述的集成電路的制造方法，其特征在于，在所述步驟S105之后還包括步驟S106’’: 在所述第一組晶體管、所述第二組晶體管和所述第三組晶體管至少其中之一的上方形成微機(jī)電系統(tǒng)(MEMS)器件。
50.如權(quán)利要求49所述的集成電路的制造方法，其特征在于，所述微機(jī)電系統(tǒng)(MEMS)器件為用于實(shí)現(xiàn)雙工機(jī)功能的微機(jī)電系統(tǒng)器件。
51.如權(quán)利要求38所述的集成電路的制造方法，其特征在于，在所述步驟S10341中，所述第二半導(dǎo)體襯底內(nèi)形成有微機(jī)電系統(tǒng)(MEMS)器件。
52.如權(quán)利要求51所述的集成電路的制造方法，其特征在于，所述微機(jī)電系統(tǒng)(MEMS)器件為用于實(shí)現(xiàn)雙工機(jī)功能的微機(jī)電系統(tǒng)器件。
【文檔編號(hào)】H01L21/762GK104241279SQ201310242363
【公開日】2014年12月24日 申請(qǐng)日期:2013年6月18日 優(yōu)先權(quán)日:2013年6月18日
【發(fā)明者】黃河, 克里夫·德勞利 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司