高電子遷移率晶體管及其制造方法
【專利摘要】本發(fā)明提供了一種半導體結(jié)構(gòu)，包括第一III-V化合物層。第二III-V化合物層設(shè)置在第一III-V化合物層上并且與第一III-V化合物層在成分上不同。載流子溝道位于第一III-V化合物層與第二III-V化合物層之間。源極部件和漏極部件設(shè)置在第二III-V化合物層上。柵電極設(shè)置在源極部件與漏極部件之間的第二III-V化合物層上。氟區(qū)嵌入柵電極下方的第二III-V化合物層中。擴散勢壘層設(shè)置在第二III-V化合物層的頂部。柵極介電層設(shè)置在第二III-V化合物層上方。柵極介電層具有位于氟區(qū)上并位于至少部分柵電極下方的氟段。本發(fā)明公開了高電子遷移率晶體管及其制造方法。
【專利說明】高電子遷移率晶體管及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明總的來說涉及半導體結(jié)構(gòu)，更具體地，涉及高電子遷移率晶體管(HEMT)以及用于形成高電子遷移率晶體管的方法。
【背景技術(shù)】
[0002]在半導體技術(shù)中，III族-V族(或II1-V)半導體化合物由于它們的特性而被用于形成各種集成電路器件，諸如聞功率場效應晶體管、聞頻晶體管或聞電子遷移率晶體管(HEMT)。HEMT是場效應晶體管，代替摻雜區(qū)域結(jié)合不同帶隙的兩種材料之間的結(jié)(即異質(zhì)結(jié))作為溝道，金屬氧化物半導體場效應晶體管(MOSFET)通常就是這種情形。與MOSFET相t匕，HEMT具有許多有吸引力的性能，包括高電子遷移率以及在高頻下傳輸信號的能力等。
[0003]從應用的角度看，增強型(E型)HEMT具有許多優(yōu)點。E型HEMT可使得負極性電源消除，并因此降低了電路復雜度且減少了成本。盡管上文提到了許多引人注意的性能，但在發(fā)展基于化合物的II1-V半導體器件的過程中存在許多挑戰(zhàn)。針對這些II1-V半導體化合物的配置和材料的各種技術(shù)已經(jīng)進行了嘗試并進一步改善了晶體管器件的性能。
[0004]通常，在制造工藝中會向半導體的層中摻雜添加物。鎂(Mg)是用于P型氮化鎵(P-GaN)的一種常見摻雜劑。Mg經(jīng)常會擴散到有源層中并影響性能，具體地，是影響二維電子氣(2DEG)和HEMT器件的電流密度。

【發(fā)明內(nèi)容】

[0005]根據(jù)本發(fā)明的第一方面，提供一種半導體結(jié)構(gòu)，包括:第一 II1-V化合物層；第二II1-V化合物層，設(shè)置在所述第一 II1-V化合物層上并與所述第一 II1-V化合物層在成分上不同，其中，所述第一 II1-V化合物層與所述第二 II1-V化合物層之間設(shè)有載流子溝道；源極部件和漏極部件，設(shè)置在所述第二 II1-V化合物層上；柵電極，設(shè)置在所述源極部件與所述漏極部件之間的所述第二 II1-V化合物層的上方；第三II1-V化合物層，設(shè)置在所述第二II1-V化合物層上方，其中，所述第二 II1-V化合物層與所述第三II1-V化合物層之間設(shè)有擴散勢壘層；以及柵極介電層，設(shè)置在所述第二 II1-V化合物層的一部分上方同時設(shè)置在所述第三II1-V化合物層的整個頂面上方。
[0006]優(yōu)選地，位于所述柵電極下方的所述載流子溝道包括耗盡區(qū)。
[0007]優(yōu)選地，柵極介電層的厚度在大約3nm至大約20nm的范圍內(nèi)。
[0008]優(yōu)選地，所述柵極介電層包括氧化硅、氮化硅、氧化鎵、氧化鋁、氧化鈧、氧化鋯、氧化鑭或氧化鉿。
[0009]優(yōu)選地，所述第三II1-V化合物層的寬度小于所述柵電極的寬度。
[0010]優(yōu)選地，所述柵電極包括鈦(Ti)、氮化鈦(TiN)、鈦鎢(TiW)、鎢(W)、鎳(Ni)、金(Au)或銅(Cu)。
[0011]優(yōu)選地，所述的半導體結(jié)構(gòu)還包括介電覆蓋層，所述介電覆蓋層位于所述柵極介電層下方并位于所述第二 II1-V化合物層上方。[0012]優(yōu)選地,所述源極部件和所述漏極部件中均不包括Au但包括Al、Ti或Cu。
[0013]根據(jù)本發(fā)明的第二方面，提供一種半導體結(jié)構(gòu)，包括:氮化鎵(GaN)層，設(shè)置在襯底上；氮化鋁鎵(AlGaN)層，設(shè)置在所述GaN層上，所述AlGaN層中嵌有氟區(qū)；氮化銦鎵(InGaN)層，設(shè)置在所述AlGaN層上；P型GaN層，設(shè)置在所述InGaN層上；源極部件和漏極部件，彼此間隔并設(shè)置在所述AlGaN層上；柵電極，設(shè)置在所述源極部件和漏極部件之間的所述AlGaN層上方；以及柵極介電層的一部分，設(shè)置在所述柵電極和所述AlGaN層之間，其中所述柵極介電層的所述一部分基本覆蓋所述P型GaN層。
[0014]優(yōu)選地，在所述GaN層與所述AlGaN層之間設(shè)有載流子溝道，所述載流子溝道包括位于所述柵電極下方的耗盡區(qū)。
[0015]優(yōu)選地，所述柵極介電層的厚度在大約3nm至大約20nm之間。
[0016]優(yōu)選地，所述柵極介電層包括氧化硅、氮化硅、氧化鎵、氧化鋁、氧化鈧、氧化鋯、氧化鑭或氧化鉿。
[0017]優(yōu)選地,所述源極部件和所述漏極部件均不包括Au但包括Al、Ti或Cu。
[0018]優(yōu)選地，所述柵電極包括鈦(Ti)、氮化鈦(TiN)、鈦鎢(TiW)、鎢(W)、鎳(Ni)、金(Au)或銅(Cu)。
[0019]根據(jù)本發(fā)明的第三方面，提供一種形成半導體結(jié)構(gòu)的方法，所述方法包括:在第一II1-V化合物層上外延生長第二 II1-V化合物層，其中在所述第一 II1-V化合物層與所述第二 II1-V化合物層之間設(shè)置載流子溝道；在所述第二 II1-V化合物層上形成源極部件和漏極部件；在所述第二 II1-V化合物層上形成第三II1-V化合物層，其中在所述第二 II1-V化合物層與所述第三II1-V化合物層之間設(shè)置擴散勢壘層；在所述第二 II1-V化合物層的一部分上和所述第三II1-V化合物層的頂面上沉積柵極介電層；以及在所述源極部件與漏極部件之間的處理過的柵極介電層上形成柵電極。
[0020]優(yōu)選地，處理所述柵極介電層包括:將具有氟的多種摻雜劑注入所述柵極介電層和所述第二 II1-V化合物層中。
【專利附圖】

【附圖說明】
[0021]根據(jù)以下詳細描述和附圖可以理解本公開內(nèi)容。需要強調(diào)的是，根據(jù)行業(yè)標準慣例，各個部件沒有按比例繪制。實際上，為了討論的清楚，可以任意增大或減小各個部件的尺寸。
[0022]圖1是根據(jù)本公開的一個或多個實施例的具有高電子遷移率晶體管(HEMT)的半導體結(jié)構(gòu)的截面圖。
[0023]圖2是根據(jù)本公開的一個或多個實施例的具有HEMT的半導體結(jié)構(gòu)的形成方法的流程圖。
[0024]圖3至圖7是根據(jù)圖2方法的一個實施例的處于各個制造階段的具有HEMT的半導體結(jié)構(gòu)的截面圖。
【具體實施方式】
[0025]下面詳細討論說明性實施例的制造和使用。然而，應該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中具體化的可應用發(fā)明構(gòu)思。所討論的具體實施例僅僅是說明性的而不限制本發(fā)明的范圍。
[0026]通過芯片區(qū)之間的劃線在襯底上標記出多個半導體芯片區(qū)。襯底將經(jīng)受各種清洗、分層、圖案化、蝕刻以及摻雜步驟以形成集成電路。這里的術(shù)語“襯底”通常是指其上形成各種層和器件結(jié)構(gòu)的塊狀襯底。在一些實施例中，塊狀襯底包括硅或化合物半導體，諸如GaAs, InP、Si/Ge或SiC。這些層的實例包括介電層、摻雜層、多晶硅層、擴散勢壘層或?qū)щ妼?。器件結(jié)構(gòu)的實例包括晶體管、電阻器和/或電容器，它們通過互連層而互連至附加集成電路。
[0027]圖1是根據(jù)本公開的一個或多個實施例的具有高電子遷移率晶體管(HEMT)和InGaN擴散勢壘層130的半導體結(jié)構(gòu)100的截面圖。
[0028]參照圖1，示出了具有HEMT的半導體結(jié)構(gòu)100。該半導體結(jié)構(gòu)100包括襯底102。在一些實施例中，襯底102包括碳化硅(SiC)襯底、藍寶石襯底或硅襯底。
[0029]半導體結(jié)構(gòu)100還包括形成在兩種不同半導體材料層(諸如具有不同帶隙的材料層)之間的異質(zhì)結(jié)。例如，半導體結(jié)構(gòu)100包括非摻雜窄帶間隙溝道層和寬帶隙η型施體供應層(donor-supply layer)。在至少一個實例中，半導體結(jié)構(gòu)100包括形成在襯底102上的第一 II1-V化合物層(或被稱為溝道層)104和形成在溝道層104上的第二 II1-V化合物層(或稱為施體供應層)106。溝道層104和施體供應層106是由元素周期表中的II1-V族構(gòu)成的化合物。然而，溝道層104和施體供應層106在組成上彼此不同。溝道層104為非摻雜或非故意摻雜(UID)。在半導體結(jié)構(gòu)100的當前實例中，溝道層104包括氮化鎵(GaN)層(還稱作GaN層104)。施體供應層106包括氮化鋁鎵(AlGaN)層(還稱作AlGaN層106)。GaN層104與AlGaN層106直接相互接觸。在另一實例中，溝道層104包括GaAs層或InP層。施體供應層106包括AlGaAs層或Al InP層。
[0030]GaN層104是非摻雜的?？蛇x地，GaN層104是非故意摻雜的，諸如由于用于形成GaN層104的前體而輕摻雜有η型摻雜物。在一個實例中，GaN層104的厚度在大約0.5微米至大約10微米的范圍內(nèi)。
[0031]AlGaN層106是非故意摻雜的。在一個實例中，AlGaN層106的厚度在大約5納米(nm)至大約50納米(nm)的范圍內(nèi)。
[0032]InGaN擴散勢壘層130可防止HEMT器件退化。InGaN中形成的極化感應場的方向與AlGaN中場的方向相反，從而提升InGaN覆蓋的HEMTs中的導帶。相較于傳統(tǒng)的AlGaN/GaN的HEMTs，該設(shè)計可降低2DEG溝道密度并可以生成正閾值電壓(Vth)。
[0033]GaN層104與AlGaN層106之間存在帶隙中斷。由AlGaN層106中的壓電效應產(chǎn)生的電子落入GaN層104，因此在GaN層104中生成高速移動傳導電子的非常薄的層108。該薄層108被稱作二維電子氣體(2-DEG)，形成載流子溝道(還被稱作載流子溝道108 )。2-DEG的薄層108位于AlGaN層106與GaN層104的界面處。因此，由于GaN層104非摻雜或非故意摻雜并且電子可在不碰撞雜質(zhì)或者充分減少與雜質(zhì)的碰撞的情況下自由移動，所以載流子溝道具有高電子遷移率。
[0034]半導體結(jié)構(gòu)100還可以包括安置在AlGaN層與p_GaN層之間的InGaN擴散勢壘層130。因為InGaN中的Mg的擴散系數(shù)低于AlGaN中的Mg的擴散系數(shù)，所以InGaN擴散勢壘層130可防止擴散進入HEMT有源層中。在一個實例中，InGaN擴散勢壘層130的厚度在大約3nm至大約15nm的范圍內(nèi)。[0035]半導體結(jié)構(gòu)100還包括設(shè)置在AlGaN層106上并配置成電連接至載流子溝道108的源極部件和漏極部件。源極部件和漏極部件中的每一個均包括金屬件112。在一個實例中，金屬件112不包括金(Au )但是包括鋁(Al)、鈦(Ti )或銅(Cu )。
[0036]半導體結(jié)構(gòu)100還包括介電覆蓋層110，其設(shè)置在AlGaN層106的未被金屬件112占用的頂面上。介電覆蓋層Iio進一步包括暴露P型GaN結(jié)構(gòu)123和AlGaN層106的用于形成柵電極的部分的開口。介電覆蓋層110中的開口的寬度大于P型GaN結(jié)構(gòu)123的寬度。介電覆蓋層110保護下面的AlGaN層106免受之后具有等離子體的工藝的損害。
[0037]半導體結(jié)構(gòu)100還包括位于第一 II1-V化合物層104與第二 II1-V化合物層106中的隔離區(qū)114。隔離區(qū)114將結(jié)構(gòu)100中的HEMT與襯底102中的其他器件隔離。在一個實例中，隔離區(qū)114包括具有氧類或氮類的摻雜區(qū)。
[0038]半導體結(jié)構(gòu)100還包括柵極介電層119，其在介電覆蓋層110上以及源極部件和漏極部件的頂面上設(shè)置。柵極介電層119還沿著開口的內(nèi)表面設(shè)置以及在AlGaN層106的暴露部分上設(shè)置。在一個實例中，柵極介電層119的厚度在大約3nm至大約20nm的范圍內(nèi)。在一些實例中，柵極介電層119包括氧化硅、氮化硅、氧化鎵、氧化鋁、氧化鈧、氧化鋯、氧化鑭或氧化鉿。
[0039]在一些實施例中，半導體結(jié)構(gòu)100還包括保護層(未示出)。該保護層在金屬件112的頂面上和柵極介電層119的下部設(shè)置。保護層還包括與介電覆蓋層110中的開口對齊的開口。保護層中的開口與介電覆蓋層110中的開口的結(jié)合暴露了 P型GaN結(jié)構(gòu)123和部分AlGaN層106，用于形成柵電極。保護層還覆蓋了源極部件和漏極部件，并防止源極部件和漏極部件在形成隔離區(qū)116的退火工藝期間暴露。
[0040]半導體結(jié)構(gòu)100還包括柵電極128，其在源極部件和漏極部件之間設(shè)置在AlGaN層106上方的開口上。柵電極128包括導電材料層，其配置用于偏壓并電連接于載流子溝道108。在多個實例中，導電材料層包括耐火金屬或其化合物，例如鈦(Ti)、氮化鈦(TiN)、鈦鎢(TiW)和鎢(W)。在另一實例中，導電材料層包括鎳(Ni)、金(Au)或銅(Cu)。
[0041]半導體結(jié)構(gòu)100還包括位于載流子溝道108中的耗盡區(qū)126，其位于介電覆蓋層110中的開口下方。載流子溝道108由于耗盡區(qū)126而成為常閉。應當施加正柵極電壓來打開該HEMT的載流子溝道108。該HMET還被稱作與耗盡型HEMT相對的增強型HEMT。耗盡型HEMT具有常開載流子溝道并且應該施加負柵極電壓以關(guān)閉載流子溝道。
[0042]在上述實施例中，柵電極128、源極/漏極部件和GaN層104中的載流子溝道108配置為晶體管。當向柵極堆棧施加電壓時，可調(diào)整晶體管的器件電流。
[0043]圖2是根據(jù)本公開的一個或多個實施例的具有HEMT的半導體結(jié)構(gòu)的形成方法200的流程圖?，F(xiàn)在參照圖2中方法200的流程圖，在操作201中，提供第一 II1-V化合物層。第一 II1-V化合物層形成在襯底上。接下來，方法200繼續(xù)操作202，在第一 II1-V化合物層上外延生長第二 II1-V化合物層。方法200繼續(xù)操作203，在第二 II1-V化合物層上形成源極部件和漏極部件。方法200繼續(xù)操作204，在第二 II1-V化合物層的一部分上沉積柵極介電層。方法200繼續(xù)操作206，在源極部件和漏極部件之間的處理過的柵極介電層上形成柵電極。應當注意，在圖2方法200之前、期間或之后可以提供附加的工藝。
[0044]圖3至圖7示出了根據(jù)圖2方法200的多個實施例的處于各個制造階段的具有HEMT的半導體結(jié)構(gòu)100的截面圖。為更好地理解本公開的發(fā)明構(gòu)思已經(jīng)簡化了各附圖。[0045]參照圖3，其是在執(zhí)行操作201、202和203之后半導體結(jié)構(gòu)100的襯底102的一部分的放大截面圖。在一些實施例中，襯底102包括碳化硅(SiC)襯底、藍寶石襯底或硅襯底。第一 II1-V化合物層104 (也被稱為溝道層)生長在襯底102上。在圖2至圖7的實施例中，第一 II1-V化合物層104是指氮化鎵(GaN)層(也被稱為GaN層104)。GaN層104可利用含鎵前體和含氮前體通過金屬有機物汽相外延(MOVPE)來外延生長。含鎵前體包括三甲基鎵(TMG)、三乙基鎵(TEG)或其它合適的化學物。含氮前體包括氨(NH3)、叔丁基丙烯酰胺(TBAm)、苯肼或其它合適的化學物。在圖2至圖7的實施例中，GaN層104的厚度在大約
0.5微米至大約10微米的范圍內(nèi)。在其他實施例中，第一 II1-V化合物層104可包括GaAs層或InP層。
[0046]第二 II1-V化合物層106 (也被稱為施體供給層)生長在第一 II1-V化合物層104上。在第一 II1-V化合物層104和第二 II1-V化合物層106之間限定了界面。2-DEG的載流子溝道108位于界面處。在至少一個實施例中，第二 II1-V化合物層106是指氮化鋁鎵(AlGaN)層(也被稱為AlGaN層106)。在圖2至圖7的實施例中，AlGaN層106使用含鋁前體、含鎵前體以及含氮前體通過MOVPE在GaN層104上外延生長。含鋁前體包括三甲基鋁(TMA)、三乙基鋁(TEA)或其它合適的化學物。含鎵前體包括TMG、TEG或其它合適的化學物。含氮前體包括氨、TBAm、苯肼或其它合適的化學物。在圖2至圖7的實施例中，AlGaN層106的厚度在大約5納米至大約50納米的范圍內(nèi)。在其他實施例中，第二 II1-V化合物層106可包括AlGaAs層或AlInP層。
[0047]此外，第二 II1-V化合物層106可包括InGaN擴散勢壘層130。InGaN擴散勢壘層130可以在大約300mbar至大約500mbar的范圍內(nèi)以及大約700° C至大約900° C的范圍內(nèi)生長。InGaN擴散勢壘層130的銦成分可以在大約5%至大約10%的范圍內(nèi)。
[0048]然后，P型 GaN層在第二 II1-V化合物層106上設(shè)置。在P型GaN層的頂面上形成圖案化的掩模層(即，未示出的光刻膠層)，并執(zhí)行蝕刻處理以移除部分P型GaN層。由于光刻處理，可形成P型GaN結(jié)構(gòu)123。
[0049]接下來，介電覆蓋層110沉積在第二 II1-V化合物層106的頂面107上和P型GaN結(jié)構(gòu)123的頂面上方。因此，P型GaN結(jié)構(gòu)123被有效地嵌入在介電覆蓋層110中。在圖2至圖?的實施例中，介電覆蓋層110的厚度在大約100 A至大約5000人的范圍內(nèi)。在一些實施例中，介電覆蓋層110包括Si02*Si3N4。在一個實例中，介電覆蓋層110是Si3N4并且其在無等離子體的情況下使用SiH4和NH3氣體通過執(zhí)行低壓化學汽相沉積(LPCVD)法形成。操作溫度在大約650°C至大約800°C的范圍內(nèi)。操作壓力在大約0.1Torr和大約ITorr之間的范圍內(nèi)。介電覆蓋層110保護下面的第二 II1-V化合物層106免受之后具有等離子體的工藝的損害。接下來，通過光刻和蝕刻工藝在介電覆蓋層110中限定出兩個開口以露出第二 II1-V化合物層106的一部分。
[0050]金屬層沉積在介電覆蓋層110上方，溢過開口并接觸第二 II1-V化合物層106。光刻膠層(未示出)形成在金屬層上方并被顯影以在開口上方形成部件。通過反應離子蝕刻(RIE)工藝蝕刻金屬層露出的部分直到下面的介電覆蓋層110，來去除未被光刻膠層的部件覆蓋的金屬層。在蝕刻工藝之后生成金屬件112。金屬件112被配置為HEMT的源極部件或漏極部件。在形成金屬件112之后去除光刻膠層。介電覆蓋層110保護下面的第二 II1-V化合物層106在形成金屬件112的蝕刻工藝期間免受損害。第二 II1-V化合物層106下方的2-DEG的載流子溝道108中的載流子在蝕刻工藝期間不會受影響。半導體結(jié)構(gòu)100的電性能會受到正面地影響。因此，總裝配的產(chǎn)量會增加。
[0051]在一些實施例中，金屬件112的金屬層包括一種或多種導電材料。在至少一個實例中，金屬層不包括金(Au)但包括鈦(Ti)、氮化鈦(TiN)或銅鋁(AlCu)合金。在另一個實例中，金屬層包括底部Ti/TiN層、位于底部Ti/TiN層上方的AlCu層以及位于AlCu層上方的頂部Ti層。金屬層的形成方法包括原子層沉積(ALD)或物理汽相沉積(PVD)工藝。在金屬件112里不使用Au的情況下，方法200也能在硅襯底上集成電路的生產(chǎn)線中執(zhí)行?？梢韵柚圃旃に嚿嫌葾u產(chǎn)生的污染問題。
[0052]接下來，保護層(未示出)可選地沉積在介電覆蓋層110和金屬件112的頂面上。在一些實施例中，保護層包括介電材料，諸如SiO2或Si3N4。在一個實例中，保護層為Si3N4并且其可通過執(zhí)行等離子體增強化學汽相沉積(PECVD)法來形成。
[0053]圖4示出了在第一 II1-V化合物層104和第二 II1-V化合物層106中形成隔離區(qū)114之后的結(jié)構(gòu)100。隔離區(qū)114將結(jié)構(gòu)100中的HEMT與襯底102中的其他器件隔離開。在一個實例中，通過具有氧類或氮類的注入工藝形成隔離區(qū)114。保護層覆蓋源極部件和漏極部件，并防止源極部件和漏極部件在用于隔離區(qū)114形成的注入工藝之后的退火工藝期間暴露。
[0054]圖5示出了在介電覆蓋層110中(如果保護層存在也在保護層中)形成開口 116之后的結(jié)構(gòu)100。圖案化掩模層(未示出)在介電覆蓋層110的頂面上形成，并且執(zhí)行蝕刻工藝以去除部分介電覆蓋層110 (如果保護層存在則同時去除部分保護層)。開口 116露出了第二 II1-V化合物層106的頂面107的一部分，并露出了 P型GaN結(jié)構(gòu)123的頂面。具體地，開口 116的寬度大于P型GaN結(jié)構(gòu)123的寬度，以便第二 II1-V化合物層106的一部分在P型GaN結(jié)構(gòu)123的任一側(cè)暴露出來。開口 116配置為用于之后柵電極形成的位置。
[0055]圖6示出了在操作204中沉積柵極介電層118之后的結(jié)構(gòu)100。在介電覆蓋層110上，沿著開口 116的內(nèi)表面和在第二 II1-V化合物層106的暴露部分上以及P型GaN結(jié)構(gòu)123的頂面沉積柵極介電層118。柵極介電層118還沉積在源極部件和漏極部件上。在一些實施例中，柵極介電層118的厚度在大約3nm至大約20nm的范圍內(nèi)。在一些實例中，柵極介電層118包括氧化硅、氮化硅、氧化鎵、氧化鋁、氧化鈧、氧化鋯、氧化鑭或氧化鉿。在一個實施例中，通過原子層沉積(ALD)法形成柵極介電層118。ALD法基于汽相化學工藝的順序使用。大多數(shù)ALD反應使用兩種化學物，通常稱為前體。這些前體以順序方式一次一個地與表面反應。通過重復地將前體暴露于生長表面，可沉積柵極介電層118。ALD法以高質(zhì)量提供了均勻厚度的柵極介電層118。在一個實例中，柵極介電層118是氧化鋯。在一些實施例中，第一前體包括四(乙基甲基氨基)鋯(TEMAZr)或氯化鋯(ZrCl4)。在一些實施例中，第二前體包括氧以氧化第一前體材料來形成單層。在一些實例中，第二前體包括臭氧(03)、氧、水(Η20)、Ν20或Η20-Η202。在另一些實施例中，通過等離子體增強化學汽相沉積(PECVD)或低壓化學汽相沉積(LPCVD)形成柵極介電層118。
[0056]圖7示出了執(zhí)行在柵極介電層119的P型GaN結(jié)構(gòu)123上形成柵電極128的操作206之后的結(jié)構(gòu)100。柵電極128位于耗盡區(qū)126上方的第二 II1-V化合物層106的上方。在一個實例中，柵電極層在柵極介電層119上沉積并溢過圖7所示開口 116。在柵電極層上執(zhí)行光刻和蝕刻工藝以限定出源極與漏極部件之間的柵電極128。在一些實施例中，柵電極128包括導電材料層，導電材料層包括耐火金屬或其化合物，例如鈦(Ti)、氮化鈦(TiN)、鈦鎢(TiW)及鎢(W)。在另一個實例中，柵電極128包括鎳(Ni)、金(Au)或銅(Cu)。
[0057]本公開的多個實施例可用于改善具有高電子移動率晶體管(HEMT)的半導體結(jié)構(gòu)的性能。例如，在傳統(tǒng)方法中，可以蝕刻第二 II1-V化合物層106的一部分以形成用于增強型HEMT的凹槽。在蝕刻該凹槽期間，難以控制同一襯底102上的半導體芯片區(qū)之間的蝕刻均勻性。同一半導體芯片區(qū)或同一襯底102中的每個HEMT的電性能不能被精確地控制。金屬件112不包括Au但包括Al、Ti或Cu。本公開的一個方面描述了半導體結(jié)構(gòu)。半導體結(jié)構(gòu)包括第一 II1-V化合物層。第二 II1-V化合物層設(shè)置在第一 II1-V化合物層上并且在成分上與第一 II1-V化合物層不同。載流子溝道位于第一 II1-V化合物層與第二 II1-V化合物層之間。源極部件和漏極部件設(shè)置在第二 II1-V化合物層上。柵電極設(shè)置在源極部件和漏極部件之間的第二 II1-V化合物層上。氟區(qū)嵌入在柵電極下方的第二 II1-V化合物層中。柵極介電層設(shè)置在第二 II1-V化合物層上方。柵極介電層具有氟段，其位于氟區(qū)上并位于至少部分柵電極下方。
[0058]本公開的另一方面描述了半導體結(jié)構(gòu)。該半導體結(jié)構(gòu)包括設(shè)置在襯底上的GaN層。AlGaN層設(shè)置在GaN層上。源極部件和漏極部件在AlGaN層上間隔設(shè)置。柵電極設(shè)置在源極部件與漏極部件之間的AlGaN層上方。柵極介電層的一部分設(shè)置在柵電極和AlGaN層之間。InGaN擴散勢壘層130可設(shè)置AlGaN層的頂部并位于鎂摻雜的P型GaN覆蓋層下方。
[0059]本公開還描述了形成半導體結(jié)構(gòu)的方法的方面。該方法包括提供第一 II1-V化合物層。在第一 II1-V化合物層上外延生長第二 II1-V化合物層。載流子溝道位于第一II1-V化合物層與第二 II1-V化合物層之間。在第二 II1-V化合物層上形成源極部件和漏極部件。在第二 II1-V化合物層的一部分上沉積柵極介電層。對第二 II1-V化合物層的所述一部分上的柵極介電層用氟進行處理。在源極部件與漏極部件之間的處理過的柵極介電層上形成柵電極。
[0060]盡管已經(jīng)詳細描述了實施例及其優(yōu)點，但應該理解，可以進行各種改變、替換和更改而不背離所附權(quán)利要求限定的實施例的精神和范圍。此外，本申請的范圍并不限于說明書中所描述的工藝、機械裝置、制造、物質(zhì)成分、工具、方法和步驟的具體實施例。本領(lǐng)域技術(shù)人員很容易理解，根據(jù)本公開可以利用與本文描述的對應實施例執(zhí)行基本相同功能或?qū)崿F(xiàn)基本相同結(jié)果的當前存在的或可進一步開發(fā)的工藝、機械裝置、制造、物質(zhì)成分、工具、方法或步驟。因此，所附權(quán)利要求的范圍旨在包括在這種工藝、機械裝置、制造、物質(zhì)成分、工具、方法或步驟。
【權(quán)利要求】
1.一種半導體結(jié)構(gòu),包括: 第一 II1-V化合物層； 第二 II1-V化合物層，設(shè)置在所述第一 II1-V化合物層上并與所述第一 II1-V化合物層在成分上不同，其中，所述第一 II1-V化合物層與所述第二 II1-V化合物層之間設(shè)有載流子溝道； 源極部件和漏極部件，設(shè)置在所述第二 II1-V化合物層上； 柵電極，設(shè)置在所述源極部件與所述漏極部件之間的所述第二 II1-V化合物層的上方； 第三II1-V化合物層，設(shè)置在所述第二 II1-V化合物層上方，其中，所述第二 II1-V化合物層與所述第三II1-V化合物層之間設(shè)有擴散勢壘層；以及 柵極介電層，設(shè)置在所述第二 II1-V化合物層的一部分上方同時設(shè)置在所述第三II1-V化合物層的整個頂面上方。
2.根據(jù)權(quán)利要求1所述的半導體結(jié)構(gòu)，其中，位于所述柵電極下方的所述載流子溝道包括耗盡區(qū)。
3.根據(jù)權(quán)利要求1所述的半導體結(jié)構(gòu)，其中，所述柵極介電層的厚度在大約3nm至大約20nm的范圍內(nèi)。
4.根據(jù)權(quán)利要求1所述的半導體結(jié)構(gòu)，其中，所述柵極介電層包括氧化硅、氮化硅、氧化鎵、氧化鋁、氧化鈧、氧化鋯、氧化鑭或氧化鉿。
5.根據(jù)權(quán)利要求1所述的半導體結(jié)構(gòu)，其中，所述第三II1-V化合物層的寬度小于所述柵電極的寬度。
6.根據(jù)權(quán)利要求1所述的半導體結(jié)構(gòu)，其中，所述柵電極包括鈦(Ti)、氮化鈦(TiN)、鈦鎢(TiW)、鎢(W)、鎳(Ni)、金(Au)或銅(Cu)。
7.根據(jù)權(quán)利要求1所述的半導體結(jié)構(gòu)，還包括介電覆蓋層，所述介電覆蓋層位于所述柵極介電層下方并位于所述第二 II1-V化合物層上方。
8.根據(jù)權(quán)利要求1所述的半導體結(jié)構(gòu)，其中，所述源極部件和所述漏極部件中均不包括Au但包括Al、Ti或Cu。
9.一種半導體結(jié)構(gòu),包括: 氮化鎵(GaN)層，設(shè)置在襯底上； 氮化鋁鎵(AlGaN)層，設(shè)置在所述GaN層上，所述AlGaN層中嵌有氟區(qū)； 氮化銦鎵(InGaN)層，設(shè)置在所述AlGaN層上； P型GaN層，設(shè)置在所述InGaN層上； 源極部件和漏極部件，彼此間隔并設(shè)置在所述AlGaN層上； 柵電極，設(shè)置在所述源極部件和漏極部件之間的所述AlGaN層上方；以及柵極介電層的一部分，設(shè)置在所述柵電極和所述AlGaN層之間，其中所述柵極介電層的所述一部分基本覆蓋所述P型GaN層。
10.一種形成半導體結(jié)構(gòu)的方法，所述方法包括: 在第一 II1-V化合物層上外延生長第二 II1-V化合物層，其中在所述第一 II1-V化合物層與所述第二 II1-V化合物層之間設(shè)置載流子溝道； 在所述第二 II1-V化合物層上形成源極部件和漏極部件；在所述第二 II1-V化合物層上形成第三II1-V化合物層，其中在所述第二 II1-V化合物層與所述第三II1-V化合物層之間設(shè)置擴散勢壘層； 在所述第二 II1-V化合物層的一部分上和所述第三II1-V化合物層的頂面上沉積柵極介電層；以及 在所述源極部件與漏極部件之間的處理過的柵極介電層上形成柵電極。
【文檔編號】H01L21/335GK104009074SQ201310228868
【公開日】2014年8月27日 申請日期:2013年6月8日 優(yōu)先權(quán)日:2013年2月22日
【發(fā)明者】劉柏均, 陳祈銘, 喻中一 申請人:臺灣積體電路制造股份有限公司