用于基板接合的平坦化基板表面的制作方法
【專利摘要】公開了用于接合基板表面的方法、接合基板組件和用于接合基板組件的設計結構。通過使用器件基板(10)的第一表面(15)形成產品芯片(25)的器件結構(18、19、20、21)。在產品芯片上形成用于器件結構的互連結構的布線層(26)。布線層被平整化。臨時操作晶片(52)被可去除地接合到平整化后的布線層。響應可去除地將臨時操作晶片接合到平整化后的第一布線層，器件基板的與第一表面相對的第二表面(54)被接合到最終操作基板(56)。然后從組件去除臨時操作晶片。
【專利說明】用于基板接合的平坦化基板表面

【技術領域】
[0001]本發(fā)明涉及半導體器件制造，特別是涉及用于接合基板表面的方法、接合基板組件和用于接合基板組件的設計結構。

【背景技術】
[0002]藍寶石上硅(SOS)是一般適于需求的器件應用的絕緣體上硅(SOI)半導體制造技術中的一種。SOS基板包含藍寶石的絕緣塊體晶片和絕緣塊體基板上的硅的高質量器件層。藍寶石基板事實上消除了在塊體硅技術中出現(xiàn)的寄生漏電容。形成SOS基板的常規(guī)方法是在高溫下將薄硅層沉積于塊體藍寶石晶片上，并可包含非晶表面層的外延再生長。通常在加熱藍寶石基板上通過硅烷氣體(SiH4)的分解來沉積硅。利用器件層制造器件結構。
[0003]需要改進的擴展接合基板制造技術的能力的用于接合基板表面的方法、接合基板組件和用于接合基板組件的設計結構。


【發(fā)明內容】

[0004]根據(jù)本發(fā)明的一個實施例，提出了一種涉及具有第一表面和與第一表面相對的第二表面的器件基板的基板接合方法。該方法包括利用器件基板的第一表面形成至少一個產品芯片的器件結構；形成用于至少一個產品芯片的器件結構的互連結構的布線層；并將布線層平整化。響應于將布線層平整化，將臨時操作晶片可去除地接合到布線層。響應于將臨時操作晶片可去除地接合到布線層，將器件基板的第二表面接合到最終操作基板。
[0005]根據(jù)本發(fā)明的另一實施例，提出了一種接合基板組件，包括包含第一表面和與第一表面相對的第二表面的器件基板。該設計結構進一步包含接合到器件基板的第二表面的最終操作基板和具有在器件結構的第一表面上的器件結構的至少一個產品芯片。該設計結構進一步包含用于器件結構的互連結構。互連結構包含具有頂面的層間電介質層、突出于頂面之上第一導電特征、以及突出于頂面之上第二導電特征。第二導電特征通過間隙與第一導電特征橫向地分開。并且，第一導電特征和第二導電特征具有相對于頂面測量的高度。至少一個絕緣體層填充間隙并具有相對于頂面測量的厚度，該厚度大于第一導電特征和第二導電特征的高度。
[0006]根據(jù)本發(fā)明的另一實施例，提出了一種可被用于集成電路的設計、制造或仿真的機器讀取的設計結構，該設計結構包括包含第一表面和與第一表面相對的第二表面的器件基板。該設計結構進一步包括接合到器件基板的第二表面的最終操作基板以及具有在器件結構的第一表面上的器件結構的至少一個產品芯片。該設計結構進一步包括用于器件結構的互連結構，所述互連結構包含具有頂面的層間電介質層、突出于頂面之上的第一導電特征、以及突出于頂面之上的第二導電特征，第二導電特征通過間隙與第一導電特征橫向地分開，并且，第一導電特征和第二導電特征具有相對于頂面測量的高度。至少一個絕緣體層填充間隙并具有相對于頂面測量的厚度，該厚度大于第一導電特征和第二導電特征的高度。該設計結構包含網(wǎng)單。該設計結構還可作為用于交換集成電路的布局數(shù)據(jù)的數(shù)據(jù)格式駐留于存儲介質上。該設計結構可駐留于可編程門陣列中。

【專利附圖】

【附圖說明】
[0007]包含于本說明書中并構成其一部分的附圖示出本發(fā)明的各種實施例，并與以上給出的本發(fā)明的一般描述和以下給出的實施例的詳細描述一起用于解釋本發(fā)明的實施例。
[0008]圖1?7是用于形成根據(jù)本發(fā)明的實施例的接合基板組件的基板接合處理的連續(xù)階段的剖視圖。
[0009]圖1A是圖1的基板的放大圖。
[0010]圖8是圖4所示的晶片接合處理的階段中的器件基板上的相鄰的裸片的剖視圖。
[0011]圖9是根據(jù)本發(fā)明的替代性實施例的基板接合處理中的階段的與圖2類似的剖視圖。
[0012]圖10根據(jù)本發(fā)明的替代性實施例的基板接合處理中的階段的與圖3類似的剖視圖。
[0013]圖11根據(jù)本發(fā)明的替代性實施例的基板接合處理中的初始階段的與圖5類似的首1J視圖。
[0014]圖12是用于半導體設計、制造和/或測試中的設計處理的流程圖。

【具體實施方式】
[0015]一般地，本發(fā)明的實施例涉及晶片或基板的接合，特別是涉及改善基板的接合完整性。器件基板的一個表面包含具有有源器件結構以及可加入無源器件結構的后端(BEOL)結構的裸片?？赏ㄟ^將器件基板的表面平整化來提供改進的接合完整性，該表面可以是BEOL互連結構的布線層的露出表面，該露出表面與器件基板的在接合處理中與其它基板關聯(lián)的表面相對。換句話說，平整化的表面不是參與接合處理的接觸表面，而是在開始以可去除的方式與諸如玻璃基板的臨時操作基板耦合的相對表面。臨時操作基板在將器件的接觸表面與最終操作基板結合的接合處理中提供機械支持，并在晶片接合之后被去除。得到的接合基板組件可在例如高性能射頻集成電路中獲得使用。
[0016]參照圖1，并且，根據(jù)本發(fā)明的實施例，絕緣體上半導體(SOI)基板的代表形式的器件基板10包含塊體基板12、器件層14和將器件層14與塊體基板12分開的埋入絕緣體層16。器件層14包含半導體材料，諸如單晶硅或主要包含硅的其它單晶材料。塊體基板12也可由諸如單晶硅的半導體材料構成。埋入絕緣體層16可包含電絕緣材料，特別是可以是包含二氧化硅(例如，S12)的埋入氧化物層。埋入絕緣體層16使塊體基板12與明顯比塊體基板12薄的器件層14電隔離。器件層14沿連續(xù)的平面界面與埋入絕緣體層16的頂面直接接觸。可通過本領域技術人員熟悉的諸如晶片接合技術或注氧隔離(SIMOX)技術的任何適當?shù)某Ｒ?guī)技術來制造器件基板10。器件層14和埋入絕緣體層16的厚度可作為制造處理的設計參數(shù)被選擇。
[0017]塊體基板12、器件層14和埋入絕緣體層16各自分別沿橫向延伸到器件基板10的外周緣17，在圖1A中能最清楚地看到這一點。器件層14具有通過器件層14的厚度與埋入絕緣體層16分開的表面15。塊體基板12具有通過塊體基板12的厚度與埋入絕緣體層16分開的表面13。器件基板10的彼此相對的表面13、15沿橫向延伸到器件基板10的外周緣17并分別構成器件基板10的前后表面。外周緣17從表面13延伸到表面15。由此，表面13、15通過塊體基板12、器件層14和埋入絕緣體層16的合成厚度t彼此分開。器件層14和/或埋入絕緣體層16可幾乎延伸到外周緣17，但終止于外周緣17附近處(例如，1mm ?5mm)。
[0018]在前端(FEOL)處理中，利用器件層14的表面15上的各區(qū)域來制造器件結構18、
19、20和21，作為產品芯片25的集成電路的有源電路。通過跨器件基板10的表面15使用所描述的處理流程來并行地制造產品芯片25 (圖1A)。通過本領域技術人員熟悉的FEOL技術形成產品芯片25上的器件結構18?21，并且，各產品芯片25可包含分布于跨器件層14的不同位置處的多個器件結構類型。集成電路的有源電路可包含諸如場效應晶體管、雙極結晶體管、結場效應晶體管等的器件。
[0019]在代表性的實施例中，器件結構18?21是通過本領域技術人員熟悉的互補金屬氧化物半導體(CMOS)工藝制造的場效應晶體管。器件結構18?21中的每一個包含柵電極、位于柵電極與器件層14之間的柵電介質層、和器件層14的半導體材料中的源區(qū)/漏區(qū)。構成柵電極的導體可包含例如金屬、硅化物、多結晶硅(多晶硅)或通過CVD工藝等沉積的任何其它適當?shù)牟牧稀烹娊橘|層可包含任何適當?shù)碾娊橘|或絕緣材料，包含但不限于二氧化硅、氧氮化硅、諸如氧化鉿或氧氮化鉿的高k電介質材料或這些電介質材料的分層組合?？赏ㄟ^使用在45nm、32nm、22nm和其它先進技術節(jié)點中使用的先柵極方法或后柵極(替換金屬柵極)方法形成器件結構18-21。可通過用離子注入、摻雜劑擴散或它們的組合來摻雜器件層14的半導體材料，來形成源區(qū)/漏區(qū)。器件結構18-21可包含諸如暈圈(halo)區(qū)域、輕度摻雜漏極(LDD)區(qū)域等的其它部分。例如，通過標準塊體CMOS工藝特有的常規(guī)的圖案化、蝕刻、電介質填充和平整化處理，在器件層14中形成為器件結構18-21提供電隔離的淺溝槽隔離區(qū)域。
[0020]隨后進行標準后端(BEOL)處理以制造連接有源器件結構18-21的互連結構，以在產品芯片25中的每一個上形成希望的集成電路。互連結構可包含與器件結構18-21耦合的布線層，并且可包含支持用于信號、時鐘、電力等的導電路徑的多達8個以上的布線層。在代表性的實施例中，互連結構是具有布線層22、24、26的多級互連結構。諸如二極管、電阻器、電容器、變容二極管和電感器的無源電路元件可集成到互連結構中。
[0021]布線層22包含配置于層間電介質層28中的互連線和導體填充通孔形式的多個導電特征30。導電特征30與器件結構18-21耦合并且通過層間電介質層28被電絕緣。布線層24包含作為導電特征配置于層間電介質層32中的導體填充通孔38。導體填充通孔38通過層間電介質層32被電絕緣。導電特征30之間以及導體填充通孔38之間的間隙分別被層間電介質層28、32的電介質材料填充。
[0022]本領域技術人員可以理解，可通過鑲嵌工藝特有的沉積、拋光、光刻和蝕刻技術形成布線層22、24。特別地，層間電介質層28被沉積，并且，通過使用已知的光刻和蝕刻技術在層間電介質層28中限定通孔開口和/或溝槽的圖案。得到的通孔開口和/或溝槽與襯套(即，鉭和氮化鉭的雙層)對齊。導體(例如，銅)的厚層沉積于層間電介質層28上以溢出通孔和/或溝槽。通過諸如化學機械拋光(CMP)處理，導體層被平整化，從而將導體去除直至層間電介質層28的頂面的水平以保持導電特征30。通過使用層間電介質層28重復該處理以形成布線層24的導體填充通孔38。特別地，在鑲嵌工藝中，可在形成布線層24的導體填充通孔38時將層間電介質層32的頂面31平整化。在本發(fā)明中，也可使用諸如消減鋁圖案化的其它的金屬化方法，以構建一個或更多個布線層22、24。
[0023]用于布線層22、24的導體的候選導電材料包含但不限于銅(Cu)、鋁(Al)或這些金屬的合金?？赏ㄟ^化學氣相沉積(CVD)或諸如電鍍或無電鍍的電化學工藝來沉積這些類型的金屬。層間電介質層28、32可包含任何適當?shù)挠袡C或無機電介質材料，諸如S12、富氫碳氧化硅(SiCOH)、氟硅酸鹽玻璃(FSG)或可通過諸如低壓化學氣相沉積(LPCVD)或等離子體增強化學氣相沉積(PECVD)的CVD來沉積的其它類型的低k電介質材料。
[0024]作為可選地在布線層24中出現(xiàn)的代表性的無源電路元件，示出MM電容器27。MM電容器27包含板電極和作為電絕緣體設置在各相鄰的板電極對之間的板間電介質層。但是，可從互連結構中省略MM電容器27。
[0025]作為特定互連結構中的頂部布線層的布線層26包含分別接觸層間電介質層32的頂面31的布線34和接合焊盤36。接合焊盤36通過導體填充通孔38與布線層22中的導電特征30并與MM電容器27電耦合且機械耦合。導體填充通孔38可包含通過CVD沉積的一個或更多個難熔金屬，比如鎢(W)。
[0026]布線34和接合焊盤36可以是通過使用消減蝕刻處理用鋁冶金法制造的導電特征。在代表性的實施例中，布線34和接合焊盤36直接接觸層間電介質層32的頂面31。但是，諸如Ti/TiN雙層的襯套層可作為擴散壁壘位于層間電介質層32與布線34之間以及層間電介質層32與接合焊盤36之間。
[0027]布線34可被用作用于跨各產品芯片25傳送信號和電力的線。接合焊盤36可以是與正電源電壓(Vdd)或接地電壓(Vss)耦合的電力分配焊盤、用于向或從產品芯片25上的有源電路(例如，器件結構18-21)傳送信號的I/O焊盤、或與產品芯片25的有源電路電隔離的偽焊盤。在分割為裸片之后，可通過大量的不同技術中的任一種(例如通過壓縮焊接或者C4 (控制塌陷芯片連接,Controlled Collapse Chip Connect1n))使用接合焊盤36和其它類似的接合焊盤將產品芯片25與諸如電路板的其他結構物理耦合和電耦合。
[0028]布線34和接合焊盤36各自突出于層間電介質層32的頂面31之上，并包含以高度h與頂面31間隔開的各頂面35a?d。布線34和接合焊盤36的高度h可以為0.5 μ m或更高的量級，并且可高達4?5 μ m或者可以甚至更高。接合焊盤36的頂面35b的表面積可比布線34中的一些或全部的各頂面35a、35c、35d的表面積大。在布線34和接合焊盤36與層間電介質層32的頂面31之間存在未填充且開放的間隙37a?C。間隙37a?c具有等于布線34和接合焊盤36的高度h的高度。頂面31的各表面區(qū)域通過可具有各種寬度并且不限于具有相同寬度的間隙37a?c被露出。
[0029]參考圖2，其中用類似的附圖標記表示與圖1類似的特征，并且在隨后的制造階段中，在層間電介質層32的頂面31的露出表面區(qū)域上以及在布線34和接合焊盤36的頂面35a?d上，形成絕緣體層40。用于絕緣體40的候選電介質材料可包含但不限于硅的氧化物(例如，S12)、FSG、氮化硅(Si3N4)或氧氮化硅。在一個實施例中，絕緣體層40包含利用包括硅烷(SiH4)、氧氣(O2)和氬氣(Ar)的處理氣體的混合物通過高密度等離子體化學氣相沉積(HDPCVD)處理沉積的二氧化硅。由于向形成絕緣體層的沉積處理增加濺射部分，因此，HDPCVD處理可被控制以有效地促進沉積中的間隙填充。特別地，絕緣體層40的電介質材料可以以包含最少的縫隙或空隙的狀態(tài)填充布線34和接合焊盤36之間的間隙37a?C，并且，在一個實施例可以沒有空隙。
[0030]絕緣體層40具有可沿層間電介質層32的頂面31的法向測量的層厚在代表性的實施例中，層厚h約等于布線34和接合焊盤36的高度h。但是，絕緣體層40的層厚h可小于高度h或大于高度h。絕緣體層40的填充間隙37a~c的部分用于減小間隙深度。布線34和接合焊盤36的分布特征在絕緣體層40中被再現(xiàn)，使得絕緣體層40的頂面39不共面，其中峰覆蓋布線34和接合焊盤36，而谷覆蓋間隙37a~C。峰與谷之間的高度差約等于布線34和接合焊盤36的高度h。在正視圖中，在從峰到谷的各過渡處出現(xiàn)臺階。[0031 ] 絕緣體層42保形地沉積于絕緣體層40的頂面39上。用于絕緣體層42的候選電介質材料可包含但不限于諸如S12的硅的氧化物或通過例如PECVD處理保形沉積的FSG。絕緣體層42在垂直和水平表面上可以是高度保形的(即，具有大致相同的厚度，例如，處于平均厚度的±2%~±5%內)。在一個實施例中，絕緣體層40和42可包含相同的電介質材料。
[0032]絕緣體層42具有可沿層間電介質層32的頂面31的法向測量的層厚t2。絕緣體層42可比絕緣體層40薄，并且，在代表性的實施例中，絕緣體層42的層厚t2可小于絕緣體層40的層厚^的50%。增加絕緣體層42會增加電介質材料的附加厚度，特別是增加絕緣體層40的占據(jù)間隙37a~c的部分上的電介質材料的附加的覆蓋層。
[0033]來自布線34和接合焊盤36的絕緣體層40中的分布特征在絕緣體層42中被再現(xiàn)。作為結果，絕緣體層42的頂面41與覆蓋布線34和接合焊盤36的峰和覆蓋間隙37a~c的谷不共面。峰谷距離約等于布線34和接合焊盤36的高度h。特別地，在正視圖中，在布線34和接合焊盤36上的絕緣體層40、42的升高部分與間隙37a~c上的絕緣體層40、42的降低部分之間存在高度差Λ形式的臺階高度。
[0034]在替代性實施例中，可從處理流程省略絕緣體層42的沉積。省略絕緣體層42且僅存在絕緣體層40可能適于布線34和接合焊盤36之間的間隔足夠大的情況。絕緣體層40、42還可覆蓋設置在外周緣17內的所有器件基板10，特別是可覆蓋所有的產品芯片25。包含絕緣體層40、42的電介質材料可具有大于諸如聚酰胺的聚合物材料的硬度和/或剛度?？山Y合絕緣體層40、42施加附加層，并且附加層可具有與絕緣體層40、42之一或兩者相比類似或不同的成分。絕緣體層40、42之一或兩者可被分為單獨沉積但累積提供總目標層厚的子層。
[0035]參考圖3，其中用類似的附圖標記表示與圖2類似的特征，并且在隨后的制造階段中，施加諸如化學機械拋光(CMP)的拋光處理，以使絕緣體層40、42平整化，以提供具有沒有或者缺少源自布線34和接合焊盤36的明顯分布特征的平坦化頂面46的復合絕緣體層44。絕緣體層40的殘留部分接觸布線34和接合焊盤36的頂面區(qū)域。絕緣體層40的殘留部分接觸間隙37a~c中的層間電介質層32的頂面31的表面區(qū)域，并且，絕緣體層42的殘留部分接觸絕緣體層40的這些殘留部分。
[0036]作為拋光的結果，絕緣體層44包含具有橫向和/或堆疊布置的絕緣體層40、42的復合體，并可具有小于絕緣體層42的厚度t2的厚度t3。雖然絕緣體層40、42的斷面被示為絕緣體層44的分段的斷面，但本領域技術人員可以理解，絕緣體層40、42的斷面可不具有很好地限定的邊界，并可包含電介質材料的連續(xù)鄰接斷面。為了提高結束CMP處理時的頂面46的平整性，絕緣體層42提供電介質材料的附加的覆蓋層。
[0037]絕緣體層40、42的表面分布特征通過CMP處理被平坦化和平滑化以形成絕緣體層44的平整化的頂面46。為了執(zhí)行CMP處理，器件基板10被加載到CMP系統(tǒng)中，使得最高點突出于與拋光盤直接接觸的絕緣體層42的頂面41之上。器件基板10被壓在拋光盤上，并且，料漿被分配到拋光盤上。料漿可包含具有堿性PH值的載體流體和懸浮于載體流體中的摩擦材料(例如，細分的硅石)。器件基板10和拋光盤相對于彼此旋轉和/或振蕩以結合施加的壓力產生機械力。在絕緣體層40、42之間捕獲的料漿首先去除絕緣體層40、42的高點，并在完全去除絕緣體層42的位置上去除絕緣體層40。CMP處理中的材料去除將在亞微米級上拋光基板表面的蝕刻效果和研磨相結合。CMP處理持續(xù)給定的拋光時間，或者直到出現(xiàn)檢測到的結束點。優(yōu)選地，拋光處理部分地去除絕緣體層42但不去除絕緣體層42的整個厚度，使得布線34和接合焊盤36被復合絕緣體層44的厚度t3覆蓋。在CMP處理之后，可從頂面46清除殘留的料漿?？赏ㄟ^使用本領域技術人員已知的用于拋光絕緣體層40、42的電介質材料(例如，二氧化硅)的標準拋光盤和料漿用商業(yè)CMP工具進行CMP處理。
[0038]這里使用的平整化是平坦化和平滑化絕緣體層40、42以提供絕緣體層44的缺少底層器件結構18-21的大部分或全部分布特征的平滑和平坦頂面46的處理(例如，CMP處理)。通過在絕緣體層40、42中沉積附加的電介質材料并然后反向拋光電介質材料以去除來自布線34和接合焊盤36的分布特征，實現(xiàn)平整化。
[0039]高度差Λ (圖2)可通過平整化明顯減小，并可被減小以提供絕緣體層44的所有區(qū)域的平整性。但是，可仍對絕緣體層44的覆蓋器件結構18-21的區(qū)域和絕緣體層44的覆蓋間隙37a?c的區(qū)域保持臺階高度差，同時仍考慮頂面46的平整化。臺階高度差源自絕緣體層44覆蓋器件結構18-21的圖案化區(qū)域和絕緣體層44覆蓋間隙37a?c的非圖案化區(qū)域的拋光率差。在一個實施例中，臺階高度差可處于布線34和接合焊盤36的原高度的10%或更小的量級。例如，如果布線34和接合焊盤36的高度為4 μ m，那么臺階高度差可以為0.4 μ m或更小。
[0040]分布特征可跨整個器件基板10減小，使得平坦化和平滑化的絕緣體層44在外周緣17內沿周圍覆蓋整個表面區(qū)域，特別是與所有的產品芯片25對應的表面區(qū)域。
[0041]參考圖4，其中用類似的附圖標記表示與圖3類似的特征，并且在隨后的制造階段中，在與接合焊盤36的表面區(qū)域的一部分對應的絕緣體層44中限定開口 48。可通過光刻法和蝕刻處理在絕緣體層44中限定開口 48。光刻處理可能需要在絕緣體層44的頂面46上施加諸如感光聚酰亞胺(PSPI)的感光聚合物、軟固化、通過光掩模將抗蝕劑曝光為有效地在開口 48的預期位置上在抗蝕劑中限定潛在窗口的放射圖案、顯影以形成窗口和硬固化。可通過在溶劑中溶解聚合物以形成前體、跨頂面46通過旋轉涂敷處理將前體展開為涂層、以及然后使涂層變干以去除溶劑并部分地酰亞胺化和交聯(lián)聚合物，來制備感光聚合物。
[0042]通過依賴于作為蝕刻掩模的圖案化抗蝕劑的、諸如反應離子蝕刻(RIE)的各向異性干蝕刻,來實現(xiàn)在感光聚合物中的窗口內形成開口 48的蝕刻處理?？赏ㄟ^不同的蝕刻化學品在單個蝕刻步驟或多個蝕刻步驟中進行蝕刻處理，如果包含氧化物的話，則包含用于絕緣體層44的標準氧化物RIE處理。可在形成開口 48之后從頂面46去除感光聚合物。絕緣體層44可保留于布線34上，使得布線34保持被電介質材料覆蓋。感光聚酰亞胺可通過諸如氧等離子體暴露的灰化或諸如HF溶液的化學溶液來剝離。
[0043]在替代性實施例中，接合焊盤36的開口可在處理流程中推遲直到涉及最終操作基板的轉移動作之后。
[0044]參考圖5，其中用類似的附圖標記表示與圖4類似的特征，并且在隨后的制造階段中，粘接劑層50被施加到絕緣體層44的頂面46上，并且，臨時操作基板52通過粘接劑層50與絕緣體層44粘性接合。臨時操作基板52足夠厚，以用于在隨后的處理步驟中減薄塊體基板12之后的機械操作。臨時操作基板52可包含玻璃且粘接劑層可包含聚合物粘接劑。粘接劑層50的粘接強度被選擇為使得可從頂面46去除臨時操作基板52。作為粘接劑接合的替代，也可使用其它的技術以臨時附接臨時操作基板52。
[0045]參考圖6，其中用類似的附圖標記表示與圖5類似的特征，并且在隨后的制造階段中，通過研磨、蝕刻和/或CMP完全去除塊體基板12，以露出埋入絕緣體層16的表面54。埋入絕緣體層16可通過CMP或其它的拋光處理或蝕刻處理被部分去除，使得埋入絕緣體層16在前進到下一制造階段之前被減薄。但是，埋入絕緣體層16在結束本制造階段時不被完全去除，使得表面54處于相對于埋入絕緣體層16的初始厚度的中間位置上。
[0046]參考圖7，其中用類似的附圖標記表示與圖6類似的特征，并且在隨后的制造階段中，器件基板10的器件層14、器件結構18-21、BEOL互連結構的布線層22、24以及布線34和接合焊盤36作為從臨時操作基板52到最終操作基板56的轉移層被原樣轉移以形成組件。特別地，通過去除塊體基板12露出的埋入絕緣體層16的表面54與最終操作基板56的表面58接觸，并且，這些表面54、58被接合在一起。在各種實施例中，最終操作基板56可包含藍寶石、諸如砷化鎵(GaAs)的II1-V族半導體材料、玻璃、氧化硅晶片、藍寶石上的氧化物層等。如果最終操作基板56包含藍寶石基板且器件層14包含硅，那么接觸表面54、58之間的接合可形成藍寶石上硅(SOS)基板。最終操作基板56具有通過最終操作基板56的厚度與表面58分開的另一表面59。
[0047]接觸表面54、58可通過將接觸表面54、58暴露于能夠增加它們的相互接合能力的條件的接合處理被接合在一起。平坦、平滑且清潔的表面54、58可在不存在中間層或外力的情況下通過直接接合被結合。當表面54、58進入接觸關系時，基于諸如范德瓦爾茲力的物理力出現(xiàn)弱的接合。晶片對然后在足夠的溫度下和足夠的持續(xù)期內經受低溫熱處理或退火以使物理力轉變成化學接合。例如，代表性的接合處理可包含在小于或等于400°C的溫度下以足以促進接觸表面之間的表面間接合的持續(xù)期進行的熱退火。熱退火的溫度足夠低，使得溫度敏感的器件結構18-21和可能的其它結構不會明顯地受到不利影響。通過諸如等離子體激活或化學激活的預處理，可降低熱退火的溫度?？蛇x地，器件基板10和最終操作基板56可在熱退火中被夾在一起以提供壓緊。還一般在包含諸如N2的非氧化氣體的受控氣氛中執(zhí)行可在存在或不存在外力的情況下執(zhí)行的熱退火。
[0048]通過粘接劑層50調整的器件基板10與臨時操作基板52的接合強度比器件基板10與最終操作基板56的接合強度弱。作為結果，可通過沿粘接劑層50與絕緣體層44的頂面56之間的相對較弱的界面的優(yōu)先分層來釋放和去除臨時操作基板52。最終結果是，最終操作基板56與埋入絕緣體層16的電介質材料結合?？赏ㄟ^例如灰化處理從粘接劑層50去除殘留粘接劑。
[0049]在通過使用器件層14制造產品芯片25 (圖1A)之后，并且，在示出的實施例中，在制造互連結構的布線層22、24之后，出現(xiàn)最終操作基板56與器件基板10的接合。由此，在代表性的實施例中，在完成FEOL處理和BEOL處理之后，出現(xiàn)層轉移。
[0050]布線34和接合焊盤36的平整化在絕緣體層44上提供了與臨時操作基板52接合并與塊體基板12的表面13和埋入絕緣體層16的表面54相對的、平坦化且平滑的頂面46。電介質材料對間隙37a?c的填充以及對布線34和接合焊盤36產生的表面分布特征的減少改善了在接觸表面54、58之間出現(xiàn)的晶片接合的完整性和質量。晶片接合完整性的改善不依賴于諸如MIM電容器27的無源元件的有無。通過對與器件基板10的埋入絕緣體層16的(與最終操作基板56的表面58的接合處理所涉及的)表面54相對的頂面46進行平整化來獲得接合完整性的改善。平整化的頂面46可在物理上與器件基板10的埋入絕緣體層16的(與最終操作基板56的表面58的接合處理所涉及的)表面54區(qū)分，但是是與表面54相對的表面。在向最終操作基板56轉移轉移層之前，平整化的頂面46以可去除的方式與臨時操作基板52耦合。
[0051]絕緣體層44的頂面46通過塊體基板12、埋入絕緣體層16、器件層14和互連結構的布線層22、24的厚度與塊體基板12的表面13分開。在先于晶片接合而去除塊體基板12之后，絕緣體層44的頂面46與塊體基板12的表面13相對，并且通過埋入絕緣體層16、器件層14和互連結構的布線層22、24的厚度與埋入絕緣體層16的表面54分開。
[0052]參考圖8，其中用類似的附圖標記表示與圖4類似的特征，產品芯片60、62是產品芯片25 (圖1A)的代表，并且，產品芯片60、62中的每一個包含圖4所示的平整化結構的復制版本。切口通道64被設置在各相鄰的一對產品芯片60、62之間。切口通道64具有與產品芯片60的邊界65和與產品芯片62的邊界67。分別與切口通道64類似的其它的切口通道被設置在相鄰的一對產品芯片25之間。在將各個產品芯片25分割成相應的多個裸片的過程中，切口通道被用作切割道。
[0053]具體而言，并且，繼續(xù)參照圖8，切口通道64作為產品芯片60、62之間的無效空間被保留，使得可在不損傷產品芯片60、62的情況下分割產品芯片60、62。可以使用切割鋸或激光裝置以沿各切口通道64切割或劃切器件基板10和最終操作基板56，并由此在物理上將產品芯片60、62分成離散的裸片。
[0054]可通過與形成布線34和接合焊盤36相同的處理步驟在切口通道64中形成測試焊盤66。測試焊盤66可與內置于切口通道64中的測試集成電路結構耦合。與接合焊盤36類似并在平整化之前，測試焊盤66突出于層間電介質層32的頂面31之上。測試焊盤66的頂面69可以以與層間電介質層32的頂面31之上的接合焊盤36相同的高度h突出于層間電介質層32的頂面31之上。
[0055]絕緣體層40、42也沉積于切口通道64中并填充與測試焊盤66相鄰的開放空間并覆蓋測試焊盤66。當絕緣體層40、42通過CMP處理被平坦化和平滑化以形成復合絕緣體層44時，絕緣體層44 (圖7)的頂面46還跨切口通道64橫向延伸?？稍谂c邊界65、67相鄰的位置上在絕緣體層44中形成劃線通道。由此，絕緣體層40、42的沉積和隨后的CMP處理可跨包含產品裸片之間的切口通道的器件基板10的直徑提供全局的平整化。
[0056]參考附圖9，用類似的附圖標記表示與圖2類似的特征，并且根據(jù)替代性的實施例，反掩模層70可在絕緣體層42的頂面41上形成并且通過常規(guī)的光刻處理被圖案化。反掩模層70可包含通過旋轉涂敷處理施加并然后在軟烘焙處理中被加熱以去除過量的溶劑并促進部分凝固的放射敏感抗蝕劑。在光刻處理中，抗蝕劑通過使用光掩模被曝光以進行放射成像，在曝光之后被烘焙，并被顯影以限定用作反掩模層70的抗蝕劑材料的殘留區(qū)域。
[0057]在圖案化之后，反掩模層70包含延伸到絕緣體層42的深度的孔徑或開口 72。開口 72用作基本上與絕緣體層40、42的覆蓋接合焊盤36的部分的位置一致的窗口。開口 72可在尺寸上比接合焊盤36的表面積稍小，以確保隨后的蝕刻處理將在接合焊盤36上停止。反掩模層70覆蓋并保護絕緣體層40、42的殘留。
[0058]使用諸如RIE處理的蝕刻處理以在通過反掩模層70中的開口 72露出的表面區(qū)域上至少部分地去除絕緣體層40、42的電介質材料。在代表性的實施例中，絕緣體層40、42的整個厚度被去除。作為替代方案，去除的厚度可小于絕緣體層40、42的整個厚度，使得電介質材料的減薄區(qū)域覆蓋接合焊盤36。在反掩模層70被去除之后，可利用清潔處理以去除殘留的掩模材料。
[0059]使用反掩模層70可通過在本地減小相對較高特征的高度來改善CMP處理的表面均勻性。例如，接合焊盤36和絕緣體層40、42的特征高度可以為接合焊盤36的高度h的至少兩倍。作為數(shù)值例，接合焊盤36可具有4μ m高度，絕緣體層40可具有4μηι高度，絕緣體層42可具有I μ m高度，這提供9 μ m的特征高度。在通過使用反掩模層70蝕刻之后，必須在接合焊盤36上被去除的電介質材料的體積被減少，這降低了用于實現(xiàn)圖3的結構的CMP處理的要求。
[0060]處理在上述的圖3的制造階段中繼續(xù)以生成圖7?8所示的接合結構。
[0061]參考圖10，用類似的附圖標記表示與圖3類似的特征，并且根據(jù)替代性實施例，可在復合絕緣體層44的平坦化的頂面46上形成層80，并且，在代表性的實施例中，該層80處于與頂面46的直接接觸關系中。層80應是保形的，使得在施加層80之后保持頂面46的平整性。
[0062]層80可包含蝕刻選擇性與下層的絕緣體層44的電介質材料不同、且在成分上與被組合為形成絕緣體層44的絕緣體層40、42的電介質材料中的至少一種不同的電介質材料。在一個實施例中，層80可包含通過使用CVD或其它的適當?shù)某练e處理沉積的氮化硅(Si3N4)，并且，絕緣體層40、42可包含二氧化硅。當接合焊盤36開放(圖4)時，可通過針對絕緣體層44、80的不同材料選擇不同的蝕刻化學品，在多個蝕刻步驟中進行蝕刻處理。
[0063]處理在上述的圖4的制造階段中繼續(xù)，以生成與圖7和圖8類似并在最終的結構中添加層80的接合結構。
[0064]參考圖11，其中用類似的附圖標記表示與圖1和圖5類似的特征，并且，根據(jù)替代性實施例，可在形成布線層24的導體填充通孔38和層間電介質層32之后中斷BEOL處理。層間電介質層32的頂面31和導體填充通孔38的頂面39通過與上述的平整化處理類似的CMP處理(圖4)被平整化，以形成絕緣體層44的頂面46。在具有多個布線層的互連結構中，可在制造任何任意的布線層之后中斷BEOL處理以執(zhí)行晶片接合處理。
[0065]臨時操作基板52通過粘接劑層50與以上在圖5的上下文中描述的層間電介質層32的頂面31粘接接合，并且，處理如圖6和圖7所述的那樣繼續(xù)。在埋入絕緣體層16的表面54與最終操作基板56的表面58接合且臨時操作基板52和粘接劑層50被去除之后，可如以上在圖1的上下文中描述的那樣形成布線層24。
[0066]通過平整化與器件基板10的埋入絕緣體層16的(與最終操作基板56的表面58的接合處理所涉及的)表面54相對的層間電介質層32的頂面31來獲得接合完整性的改善。平整化的頂面31可與器件基板10的埋入絕緣體層16的(與最終操作基板56的表面58的接合處理所涉及的)表面54區(qū)分，但是是與表面54相對的表面。在向最終操作基板56轉移之前，平整化的頂面31以可去除的方式與臨時操作基板52耦合。
[0067]圖12表示例如用于半導體IC邏輯設計、仿真、測試、布局和制造中的示例性設計流程100的框圖。設計流程100包含用于處理設計結構或器件以生成以上描述的并在圖5?7和圖9?11中表示的設計結構和/或器件的、在邏輯上或在功能上相當?shù)谋硎镜奶幚?、機器和/或機構。由設計流程100處理和/或生成的設計結構可在機器可讀傳送或存儲介質上被編碼以包括當在數(shù)據(jù)處理系統(tǒng)上被執(zhí)行或被處理時生成硬件部件、電路、器件或系統(tǒng)的邏輯、結構、機械或其它功能等效表示的數(shù)據(jù)和/或指令。機器包含但不限于用于諸如設計、制造或仿真電路、部件、器件或系統(tǒng)的IC設計處理中的任何機器。例如，機器可包含:光刻機、用于生成掩模的機器和/或設備(例如，e束書寫器)、用于仿真設計結構的計算機或設備、用于制造或測試過程中的任何裝置或用于將設計結構的在功能上相當?shù)谋硎揪幊痰饺魏谓橘|中的任何機器(例如，用于將可編程門陣列編程的機器)。
[0068]設計流程100可根據(jù)被設計的表示類型而改變。例如，用于構建專用IC(ASIC)的設計流程100可與用于設計標準部件的設計流程100或用于將設計實例化為可編程陣列(例如為可編程門陣列(PGA)或由Altera? inc.或Xilinx? inc.提供的現(xiàn)場可編程門陣列)的設計流程100不同。
[0069]圖12示出包含優(yōu)選通過設計處理104處理的輸入設計結構102的多個這種設計結構。設計結構102可以是通過設計處理104生成和處理以生成硬件裝置的在邏輯上相當?shù)墓δ鼙硎镜倪壿嫹抡嬖O計結構。設計結構102可以進一步地或者替代性地包含當通過設計處理104被處理時生成硬件器件的物理結構的功能表示的數(shù)據(jù)和/或程序指令。不管是否代表功能和/或結構設計特征，都可通過使用諸如通過核開發(fā)人員/設計人員實現(xiàn)的電子計算機輔助設計(ECAD)來生成設計結構102。當在機器可讀數(shù)據(jù)的傳送、門陣列或存儲介質上被編碼時，設計結構102可通過設計處理104內的一個或更多個硬件和/或軟件模塊被訪問和處理以仿真或者在功能上表示諸如圖5?7和圖9?11所示的那些的電子部件、電路、電子或邏輯模塊、裝置、器件或系統(tǒng)。因而，設計結構102可包含文件或其它數(shù)據(jù)結構，包括人和/或機器可讀源代碼、編譯結構和當通過設計或仿真數(shù)據(jù)處理系統(tǒng)被處理時在功能上仿真或代表電路或硬件邏輯設計的其它層級的計算機可執(zhí)行代碼結構。這種數(shù)據(jù)結構可包含與諸如Verilog和VHDL的低級HDL設計語言和/或諸如C或C++的高級設計語言相符合并且/或者兼容的硬件描述語言(HDL)設計實體或其它數(shù)據(jù)結構。
[0070]設計處理104優(yōu)選使用和加入用于綜合、翻譯或處理圖5?7和圖9?11所示的部件、電路、器件或邏輯結構的設計/仿真功能等同物的硬件和/或軟件模塊，以生成可包含諸如設計結構102的設計結構的網(wǎng)單106。網(wǎng)單106可包含例如表示描述與集成電路設計中的其它元件和電路的連接的布線、離散部件、邏輯門、控制電路、I/O器件、模型等的列表的編譯后或處理后的數(shù)據(jù)結構?？赏ㄟ^使用迭代處理來綜合網(wǎng)單106，在該迭代處理中，網(wǎng)單106根據(jù)用于器件的設計規(guī)范和參數(shù)被重新綜合一次或更多次。與這里描述的其它設計結構類型一樣，網(wǎng)單106可被記錄于機器可讀數(shù)據(jù)存儲介質上或者被編程到可編程門陣列中。介質可以是諸如磁或光盤驅動器、可編程門陣列、壓縮快擦寫或其它快擦寫存儲器的非易失性存儲介質。另外，或者在替代方案中，介質可以是數(shù)據(jù)分組可通過因特網(wǎng)或其它適當聯(lián)網(wǎng)手段在其上傳送和中間存儲的系統(tǒng)或高速緩存存儲器、緩沖器空間或者電學或光學傳導器件和材料。
[0071]設計處理104可包含用于處理包含網(wǎng)單106的各種輸入數(shù)據(jù)結構類型的硬件和軟件模塊。對于給定的制造技術(例如，不同的技術節(jié)點32nm、45nm、84nm等)，這種數(shù)據(jù)結構類型可駐留于例如庫元件108內，并包含一組的共用元件、電路和器件，包括模型、布局和符號表示。數(shù)據(jù)結構類型還可包含設計規(guī)范110、表征數(shù)據(jù)112、驗證數(shù)據(jù)114、設計規(guī)則116以及可包含輸入測試圖案、輸出測試結果和其它測試信息的測試數(shù)據(jù)文件118。設計處理104還可包含例如諸如應力分析、熱分析、機械事件仿真、和用于諸如鑄造、成型和裸片加壓形成等操作的處理仿真的標準機械設計處理。機械設計領域技術人員可以想到在不背離本發(fā)明的范圍和精神的情況下的用于設計處理104中的可能的機械設計工具和應用的范圍。設計處理104還可包含用于執(zhí)行諸如定時分析、驗證、設計規(guī)則檢查、位置和路線操作等的標準電路設計處理的模塊。
[0072]設計處理104使用并加入諸如HDL編譯器和仿真模型構建工具的邏輯和物理設計工具以與示出的支持數(shù)據(jù)結構中的一些或全部一起并連同任何附加的機械設計或數(shù)據(jù)(如果適用的話)來處理設計結構102，以生成第二設計結構120。設計結構120以用于交換機械裝置和結構的數(shù)據(jù)的數(shù)據(jù)格式(例如，存儲于IGES、DXF、Parasolid XT, JT>DRG中的信息或用于存儲或呈現(xiàn)這種機械設計結構的任何其它適當?shù)母袷?駐留于存儲介質或可編程門陣列上。與設計結構102類似，設計結構120優(yōu)選包含駐留于傳送或數(shù)據(jù)存儲介質上并且當通過ECAD系統(tǒng)被處理時生成圖5?7和圖9?11所示的本發(fā)明的一個或多個實施例的邏輯上或者功能上的等同形式的一個或更多個文件、數(shù)據(jù)結構或其它計算機編碼數(shù)據(jù)或指令。在一個實施例中，設計結構120可包含在功能上仿真圖5?7和圖9?11所示的器件的編譯后的可執(zhí)行HDL仿真模型。
[0073]設計結構120還可使用用于交換集成電路的布局數(shù)據(jù)的數(shù)據(jù)格式和/或符號數(shù)據(jù)格式(例如，以⑶SII (⑶S2)、GL1、0ASIS、映射文件或用于存儲這種設計數(shù)據(jù)結構的任何其它適當?shù)母袷絹泶鎯Φ男畔?。設計結構120可包含諸如例如符號數(shù)據(jù)、映射文件、測試數(shù)據(jù)文件、設計內容文件、制造數(shù)據(jù)、布局參數(shù)、布線、金屬層級、通孔、形狀、用于通過制造線路由的數(shù)據(jù)和制造商或其它設計人員/開發(fā)人員制造以上描述并在圖5?7和圖9?11中顯示的器件或結構所需要的任何其它數(shù)據(jù)的信息。設計結構120然后可前進到階段122，例如，在階段122中，設計結構120前進到流片，被發(fā)布到制造、被發(fā)布到掩模室，被發(fā)送到另一設計室，被送回顧客等。
[0074]上述的方法被用于集成電路芯片的制造?？捎芍圃焐桃栽季问?即，具有多個未封裝芯片的單個晶片)作為裸片，或者以封裝形式分發(fā)得到的集成電路芯片。在后一種情況下，芯片被安裝于單芯片封裝(諸如塑料載體，具有固定于母板或其它高級載體上的引線)或多芯片封裝(諸如具有表面互連和埋入互連中的任一者或兩者的陶瓷載體)中。在任何情況下，芯片然后作為(a)諸如母板的中間產品或(b)最終產品的一部分與其它的芯片、離散電路元件和/或其它信號處理器件集成。最終產品可以是包含集成電路芯片的任何產品，涵蓋從玩具和其它低端應用到具有顯示器、鍵盤或其它輸入裝置和中央處理器的先進計算機產品。
[0075]這里，為了建立基準框架，作為例子而不是限制來參照諸如“垂直”、“水平”等的術語。這里使用的術語“水平”被定義為與半導體基板的常規(guī)面平行的面，與其實際的三維空間取向無關。術語“垂直”指的是與剛剛限定的水平垂直的方向。術語“橫向”指的是水平面內的維度。
[0076]應當理解，當元件被描述為與另一元件“連接”或“耦合”時，它可直接與另一元件連接或耦合，或者可存在一個或更多個居間的元件。相反，當元件被描述為與另一元件“直接連接”或“直接耦合”時，不存在居間的元件。當元件被描述為與另一元件“間接連接”或“間接耦合”時，存在至少一個居間的元件。
[0077]雖然通過各種實施例的描述示出了本發(fā)明并且相當詳細地描述了這些實施例，但 申請人:不是要將所附的權利要求限于或以任何形式局限于這種細節(jié)。對于本領域技術人員來說，其它的優(yōu)點和修改將是十分明顯的。因此，本發(fā)明在其更寬的方面上不限于顯示和描述的特定的細節(jié)、代表性的裝置和方法以及說明性的例子。
【權利要求】
1.一種涉及具有第一表面和與第一表面相對的第二表面的器件基板的基板接合方法，該方法包括: 利用器件基板的第一表面形成至少一個產品芯片的器件結構； 形成用于所述至少一個產品芯片的器件結構的互連結構的第一布線層； 將第一布線層平整化； 響應于將第一布線層平整化，將臨時操作晶片可去除地接合到第一布線層；和響應于將臨時操作晶片可去除地接合到第一布線層，將器件基板的第二表面接合到最終操作基板。
2.根據(jù)權利要求1的方法，其中，互連 結構包含具有頂面的層間電介質層，第一布線層包含突出于層間電介質層的頂面之上的第一導電特征和第二導電特征，并且，第一導電特征和第二導電特征通過間隙被分開，并且將第一布線層平整化還包含: 用包含第一電介質材料的第一絕緣體層填充第一導電特征和第二導電特征之間的間隙。
3.根據(jù)權利要求2的方法，還包括: 在第一絕緣體層上沉積包含第二電介質材料的第二絕緣體層。
4.根據(jù)權利要求3的方法，其中，第一絕緣體層和第二絕緣體層各自包含第一導電特征上的第一部分和間隙上的第二部分，第一部分以第一高度突出于層間電介質層的頂面之上，并且，第二部分以第二高度突出于層間電介質層的頂面之上，并且所述方法還包括: 拋光第一絕緣體層和第二絕緣體層以減小第一高度與第二高度之間的差值。
5.根據(jù)權利要求4的方法,其中,在拋光之后,第一絕緣體層的第一電介質材料覆蓋第一導電特征的頂面和第二導電特征的頂面，并且，第二絕緣體層的第二電介質材料覆蓋至少部分填充間隙的第一絕緣體層的第一電介質材料。
6.根據(jù)權利要求4的方法，還包括: 在拋光第一絕緣體層和第二絕緣體層之后，在第一絕緣體層和第二絕緣體層的拋光后的表面上沉積包含第三電介質材料的第三絕緣體層， 其中，第三電介質材料在成分上與第一電介質材料和第二電介質材料中的至少一個不同。
7.根據(jù)權利要求4的方法，還包括: 在拋光第一絕緣體層和第二絕緣體層之前，在第二絕緣體層上沉積反掩模層； 在反掩模層中形成與第一導電特征上的第一和第二絕緣體層的第一部分對準的開口；和 通過蝕刻處理至少部分地去除通過開口露出的第二絕緣體層的第一部分。
8.根據(jù)權利要求7的方法，其中，通過開口露出的第一絕緣體層完全被去除，并且所述方法還包括: 通過蝕刻處理至少部分地去除通過開口露出的第一絕緣體層的第一部分。
9.根據(jù)權利要求2的方法，其中，填充間隙的第一電介質材料沒有空隙，并且，用包含第一電介質材料的第一絕緣體層填充第一導電特征和第二導電特征之間的間隙包含: 通過高密度等離子體化學氣相沉積(HDPCVD)處理來沉積二氧化硅作為第一電介質材料。
10.根據(jù)權利要求1的方法，其中，利用器件基板的第一表面來形成第一產品芯片和第二產品芯片的器件結構，第一產品芯片通過切口通道與第二產品芯片分開，并且，當互連結構的第一布線層被平整化時，切口通道被平整化。
11.根據(jù)權利要求1的方法，其中，當形成第一布線層時，第一布線層被平整化。
12.根據(jù)權利要求11的方法，還包括: 響應于將器件基板的第二表面接合到最終操作基板，在第一布線層上形成互連結構的第二布線層。
13.根據(jù)權利要求1的方法，其中，器件基板包含塊體基板、器件層、和分開器件層與塊體基板的埋入絕緣體層，并且所述方法還包括: 從器件基板去除塊體基板以露出埋入絕緣體層，并由此限定埋入絕緣體層上的第二表面，該第二表面隨后被接合到最終操作基板。
14.根據(jù)權利要求13的方法，還包括: 響應于將器件基板的第二表面接合到最終操作基板，從平整化后的第一布線層去除臨時操作晶片。
15.一種接合基板組件，包括: 包含第一表面和與第一表面相對的第二表面的器件基板； 接合到器件基板的第二表面的最終操作基板； 具有在器件結構的第一表面上的器件結構的至少一個產品芯片； 用于器件結構的互連結構，互連結構包含具有頂面的層間電介質層、突出于頂面之上的第一導電特征、以及突出于頂面之上的第二導電特征，第二導電特征通過間隙與第一導電特征分開，并且，第一導電特征和第二導電特征具有相對于頂面測量的高度；和 填充間隙的至少一個絕緣體層，所述至少一個絕緣體層具有相對于頂面測量的厚度，該厚度大于第一導電特征和第二導電特征的高度。
16.根據(jù)權利要求15的接合基板組件，其中，所述至少一個絕緣體層包括包含第一電介質材料的第一絕緣體層和包含第二電介質材料的第二絕緣體層，第一絕緣體層填充間隙，并且，第一導電特征和第二導電特征中的至少一個被設置在第一電介質材料的一部分與層間電介質層的頂面之間。
17.根據(jù)權利要求16的接合基板組件，其中，第一電介質材料和第二電介質材料包含二氧化硅。
18.根據(jù)權利要求15的接合基板組件，其中，所述至少一個絕緣體層包含沒有空隙的電介質材料。
19.根據(jù)權利要求15的接合基板組件，還包括: 可去除地接合到所述至少一個絕緣體層的臨時操作晶片。
20.根據(jù)權利要求15的接合基板組件，還包括: 包含在成分上與所述至少一個絕緣體層的電介質材料不同的電介質材料的層，該層直接接觸所述至少一個絕緣體層的頂面并具有均勻厚度。
21.根據(jù)權利要求15的接合基板組件，其中，第一導電特征和第二導電特征中的至少一個被設置在所述至少一個絕緣體層的一部分與層間電介質層的頂面之間。
22.根據(jù)權利要求15的接合基板組件,其中，器件基板包含各自沿橫向向器件基板的周邊延伸的器件層和埋入絕緣體層，并且，器件基板的第二表面是包含埋入絕緣體層的表面。
23.根據(jù)權利要求15的接合基板組件，其中，最終操作基板包含藍寶石，并且，器件基板的第二表面是絕緣體層。
24.一種可被用于集成電路的設計、制造或仿真的機器讀取的設計結構，該設計結構包含: 包含第一表面和與第一表面相對的第二表面的器件基板； 接合到器件基板的第二表面的最終操作基板； 具有在器件結構的第一表面上的器件結構的至少一個產品芯片； 用于器件結構的互連結構，所述互連結構包含具有頂面的層間電介質層、突出于頂面之上的第一導電特征、以及突出于頂面之上的第二導電特征，第二導電特征通過間隙與第一導電特征分開，并且，第一導電特征和第二導電特征具有相對于頂面測量的高度；和填充間隙的至少一個絕緣體層，所述至少一個絕緣體層具有相對于頂面測量的厚度，該厚度大于第一導電特征和第二導電特征的高度。
25.根據(jù)權利要求24的設計結構，其中，設計結構包含網(wǎng)單。
26.根據(jù)權利要求24的設計結構，其中，設計結構作為用于交換集成電路的布局數(shù)據(jù)的數(shù)據(jù)格式駐留于存儲 介質上。
27.根據(jù)權利要求24的設計結構，其中，設計結構駐留于可編程門陣列中。
【文檔編號】H01L21/58GK104054171SQ201280053476
【公開日】2014年9月17日 申請日期:2012年8月3日 優(yōu)先權日:2011年10月31日
【發(fā)明者】E·C·庫尼, J·S·杜恩, D·W·馬丁, C·F·馬桑特, B-A·雷尼, 師利仁, E·J·斯普羅吉斯, 曾康怡 申請人:國際商業(yè)機器公司