半導(dǎo)體裝置制造方法
【專利摘要】半導(dǎo)體裝置(10)具備：擴展型半導(dǎo)體芯片(20)，其包括第1半導(dǎo)體芯片(11)及被設(shè)置為從其側(cè)面向外擴展的擴展部(21)；和第2半導(dǎo)體芯片(12)，其經(jīng)由多個凸起(14)而與擴展型半導(dǎo)體芯片連接，并且與第1半導(dǎo)體芯片(11)電連接。第1半導(dǎo)體芯片(11)比第2半導(dǎo)體芯片(12)小。在擴展部(21)設(shè)置有至少1個外部端子。
【專利說明】半導(dǎo)體裝置【技術(shù)領(lǐng)域】
[0001]本公開涉及具有片上片(Chip On Chip，C0C)構(gòu)造的半導(dǎo)體裝置。
【背景技術(shù)】
[0002]伴隨于近年的半導(dǎo)體制造技術(shù)的微細化,構(gòu)成LSI (Large Scale Integration)的晶體管數(shù)也在不斷增加。尤其是，在系統(tǒng)LSI中，隨著構(gòu)成要素變得復(fù)雜、大規(guī)模，所需要的存儲器容量也在增加。因此，從成本方面來說實現(xiàn)搭載了大規(guī)模存儲器的系統(tǒng)LSI的高效率的安裝方法變得尤為重要起來。
[0003]另一方面，作為LSI與封裝件的連接方式，通常采用的是引線接合方式及倒裝片方式。在采用了這些安裝形態(tài)的情況下，由于在系統(tǒng)LSI芯片內(nèi)需要在芯片搭載基板或安裝基板上搭載存儲器，故搭載容量的制約、基板搭載面積及搭載成本等容易增大。
[0004]作為應(yīng)對以上的技術(shù)之一，具有片上片(COC)構(gòu)造。
[0005]圖12表示普通的片上片構(gòu)造的剖視圖。如圖12所示，芯片101及芯片102經(jīng)由凸起104而電連接。凸起104設(shè)于分別設(shè)置在芯片101及芯片102的多個焊盤(圖示省略)上。在芯片101與芯片102之間填充有底層填料樹脂(underfilling resin) 105。芯片101具有引線接合用焊盤(圖示省略)，并借助設(shè)置于該引線接合用焊盤上的引線106而與基板103連接。芯片101、芯片102及引線106被填充樹脂(mold resin) 107(僅外形用虛線來表示)覆蓋。
[0006]這樣，在采用COC構(gòu)造時，可將多個芯片層疊搭載于基板107上，與通常的引線接合及倒裝片方式相比，可有效地且小面積地接合芯片彼此之間。
[0007]在此，如圖13所示，在COC方式中的下側(cè)的芯片101的面積小的情況下，變得無法確保引線接合區(qū)域。再有，在凸起104集中配置于芯片中央部的情況下，在對上下的芯片101及102進行接合之際上側(cè)的芯片102的水平水準(zhǔn)變得不穩(wěn)定，無法保持穩(wěn)定的水平水準(zhǔn)。
[0008]還有，在LSI(芯片)內(nèi)部，通過配置于LSI表面的焊盤，而被施加外部應(yīng)力。因此，在LSI中，與焊盤的配置對應(yīng)地混合存在著施加應(yīng)力的部分和未施加應(yīng)力的部分。另外，關(guān)于芯片面內(nèi)的應(yīng)力分布，由于芯片及插入物(相當(dāng)于圖12、圖13的基板103)存在依賴于溫度的伸縮量的差，故存在由芯片外周部施加較強應(yīng)力的傾向。
[0009]在此，作為對LSI施加應(yīng)力的影響，可列舉晶體管的特性變化。因此，由于位于焊盤正下的晶體管的特性發(fā)生變化，LSI中的各晶體管的動作速度變得不均衡，故LSI的動作定時受到影響，發(fā)生LSI功能動作不良、成品率下降等。
[0010]專利文獻I中公開了一種半導(dǎo)體裝置，其具備:半導(dǎo)體存儲器芯片，具有外部連接用端子、以及第I存儲器端子及第2存儲器端子，且外部連接用端子與第I存儲器端子經(jīng)由第I存儲器布線層而電連接；以及半導(dǎo)體邏輯電路芯片，比半導(dǎo)體存儲器芯片更小型，其主面上具有第I邏輯電路端子及第2邏輯電路端子，半導(dǎo)體邏輯電路芯片層疊于半導(dǎo)體存儲器芯片上，并使半導(dǎo)體存儲器芯片的至少第I存儲器端子與第I邏輯電路端子電接觸，由此構(gòu)成半導(dǎo)體裝置。
[0011]再有，專利文獻2中公開了具備半導(dǎo)體芯片及設(shè)置在插入物的四角或?qū)蔷€上的虛擬端子的手法。
[0012]在先技術(shù)文獻
[0013]專利文獻
[0014]專利文獻I JP特開2010-141080號公報
[0015]專利文獻2 JP特開2008-60587號公報

【發(fā)明內(nèi)容】

[0016]-發(fā)明所要解決的技術(shù)問題-
[0017]然而，專利文獻I所公開的方法的前提是搭載于上側(cè)的芯片與搭載于下側(cè)的芯片相比是小型的，在下側(cè)的芯片為小型的情況下，無法實施基于COC構(gòu)造的接合。另外，由于芯片的種類(存儲器芯片及邏輯電路芯片等)是不同的，故必需的連接等也存在差異，未必能任意地決定在上側(cè)或下側(cè)采用任一芯片。再有，下側(cè)芯片需要引線接合端子、與基板的連接端子及布線，需要使下側(cè)芯片與上側(cè)芯片吻合而進行制作(設(shè)計)(需要同時設(shè)計上側(cè)、下側(cè)的芯片，或在上側(cè)芯片之后設(shè)計下側(cè)芯片)。在新制作下側(cè)芯片時，若設(shè)為比上側(cè)芯片更小型，則無法實施基于COC構(gòu)造的接合。
[0018]另外，專利文獻2所公開的方法涉及倒裝片，是緩和芯片角部及對角線上的應(yīng)力的手法，無法適用于COC構(gòu)造的芯片外周部整體的應(yīng)力相關(guān)的對策。
[0019]鑒于以上問題，本公開的目的在于:在具有COC構(gòu)造的半導(dǎo)體裝置中，無論上側(cè)、下側(cè)芯片的大小關(guān)系如何，都能確保COC安裝時的水平水準(zhǔn)，并且確保引線接合區(qū)域。
[0020]-用于解決技術(shù)問題的方案-
[0021]為了達成上述目的，本申請發(fā)明人們進行各種研討，得出如下構(gòu)思。也就是說，想到了:在具有COC構(gòu)造的芯片的安裝中，通過擴展下側(cè)芯片的大小來確保芯片COC水平水準(zhǔn)及引線接合區(qū)域，且通過在擴展部或芯片上的特定區(qū)域配置凸起來抑制應(yīng)力引起的裝置的動作故障。
[0022]具體是，本公開的半導(dǎo)體裝置具備:擴展型半導(dǎo)體芯片，其包括第I半導(dǎo)體芯片及被設(shè)置為從第I半導(dǎo)體芯片的側(cè)面向外方擴展的擴展部；和第2半導(dǎo)體芯片，其經(jīng)由多個凸起而與擴展型半導(dǎo)體芯片連接，并且與第I半導(dǎo)體芯片電連接，第I半導(dǎo)體芯片比第2半導(dǎo)體芯片小，在擴展部設(shè)置有至少I個外部端子。
[0023]根據(jù)這種半導(dǎo)體裝置，即便在第I半導(dǎo)體芯片比第2半導(dǎo)體芯片小的(俯視時的面積小的)情況下，通過在第I半導(dǎo)體芯片的周圍設(shè)置擴展部而作成擴展型半導(dǎo)體芯片，從而可作為COC接合的下側(cè)芯片來使用。也就是說，在第I半導(dǎo)體芯片上COC接合第2半導(dǎo)體芯片之際，可利用擴展部，因此可保證水平水準(zhǔn)。由此也能發(fā)揮提高半導(dǎo)體裝置的制造成品率、降低制造成本的效果。
[0024]再有，即便在借助配置于擴展部且將半導(dǎo)體裝置連接于安裝基板等之際采用的外部端子(引線接合用焊盤等)，將比第2半導(dǎo)體芯片小的第I半導(dǎo)體芯片作為COC接合的下側(cè)芯片來使用的情況下，也能確保接合區(qū)域。
[0025]再有，多個凸起也可以包括:設(shè)置在第I半導(dǎo)體芯片與第2半導(dǎo)體芯片之間的第I凸起；和配置在擴展部與第2半導(dǎo)體芯片之間的第2凸起。
[0026]如此，可避免成為凸起集中于半導(dǎo)體芯片的一部分區(qū)域、例如中央附近的構(gòu)造，能更可靠地確保對第2半導(dǎo)體芯片進行COC接合時的水平水準(zhǔn)。
[0027]還有，也可以在第2半導(dǎo)體芯片中的與擴展部對置的部分上設(shè)置第I焊盤，配置在擴展部與第2半導(dǎo)體芯片之間的凸起被連接于第2半導(dǎo)體芯片中的第I焊盤。
[0028]進而，也可以在擴展部上設(shè)置第2焊盤，配置在擴展部與第2半導(dǎo)體芯片之間的第2凸起被連接于擴展部的第2焊盤。
[0029]對于配置在擴展部與第2半導(dǎo)體芯片之間的凸起而言，是以上的哪一個都可以。進而，也可以在擴展部側(cè)及第2半導(dǎo)體芯片側(cè)雙方都設(shè)置焊盤。另外，位于擴展部上的凸起并未對第I半導(dǎo)體芯片施加應(yīng)力，因此，可避免成為第I半導(dǎo)體芯片中的誤動作的原因。這有貢獻于制造成品率的提聞、甚至抑制制造成本。
[0030]另外，第I凸起與第2凸起也可以具有不同的高度。
[0031]這種凸起的高度的差異用于確保第2半導(dǎo)體芯片的水平水準(zhǔn)。
[0032]此外，也可以第I凸起和設(shè)置在第I半導(dǎo)體芯片的第3焊盤連接，第I焊盤、第2焊盤及第3焊盤具有凹部，第I凸起與第2凸起具有不同的高度，連接第I凸起的第3焊盤、和連接第2凸起的第I焊盤或第2焊盤，其凹部的大小是不同的。
[0033]在具有凹部的焊盤形成有凸起的情況下，若凹部的大小是不同的，則設(shè)置于其上的凸起的大小(高度等)不同。由此，針對第I半導(dǎo)體芯片上和擴展部上可改變凸起的高度，該做法用于確保第2半導(dǎo)體芯片的水平水準(zhǔn)。
[0034]再有，也可以基于接合時溫度及接合后溫度之差引起的第I半導(dǎo)體芯片、第2半導(dǎo)體芯片、擴展部及安裝基板各自翹曲量來決定凸起的高度及擴展部的厚度。
[0035]還有，也可以基于第I半導(dǎo)體芯片、第2半導(dǎo)體芯片、擴展部及安裝基板各自的線膨脹系數(shù)來決定凸起的高度及擴展部的厚度。
[0036]為了確保第2半導(dǎo)體芯片在COC接合中的水平水準(zhǔn)，也可以這樣。
[0037]進而，也可以避開第I半導(dǎo)體芯片及第2半導(dǎo)體芯片的至少一方中的晶體管配置區(qū)域來配置多個凸起。
[0038]如此，可抑制接合時等對凸起施加的外部應(yīng)力的影響波及到晶體管。結(jié)果，可抑制晶體管的動作特性的變動、多個晶體管間的動作速度的偏差等，可抑制半導(dǎo)體裝置的誤動作。另外，雖然最希望完全地避免對晶體管配置區(qū)域的配置，但即便在存在配置于晶體管配置區(qū)域的凸起的情況下，通過盡可能避免這種配置，從而也能獲得抑制誤動作的效果。
[0039]另外，在第I半導(dǎo)體芯片及第2半導(dǎo)體芯片的至少一方中的配置有未發(fā)生因定時偏差造成的誤動作的單元的區(qū)域內(nèi)，配置多個凸起，未發(fā)生因定時偏差造成的誤動作的單元可以是ESD (electro-static discharge ;靜電放電)保護單元、Tie單元、附帶單元、面積率調(diào)整單元、電源電容單元、輸入Tie被固定的單元及電平移位器的至少I個。
[0040]由此，可抑制半導(dǎo)體裝置的誤動作。
[0041]此外，多個凸起之中的至少I個也可以配置在第I半導(dǎo)體芯片及第2半導(dǎo)體芯片的至少一方中的劃道或密封環(huán)區(qū)域。
[0042]再有，多個凸起之中的至少I個也可以配置在第I半導(dǎo)體芯片及第2半導(dǎo)體芯片的至少一方中的芯片角部單元區(qū)域。[0043]還有，多個凸起之中的至少I個也可以配置在第I半導(dǎo)體芯片及第2半導(dǎo)體芯片的至少一方中的電源布線上。
[0044]如此，可抑制接合時等對凸起施加的外部應(yīng)力的影響波及到晶體管。結(jié)果，可抑制晶體管的動作特性的變動、多個晶體管間的動作速度的偏差等，可抑制半導(dǎo)體裝置的誤動作。
[0045]在此，即便在存在配置于與以上陳述的區(qū)域不同的部分的凸起的情況下，通過盡可能減少那種配置的凸起，從而也能獲得抑制半導(dǎo)體裝置的誤動作的效果。
[0046]另外，對于第I半導(dǎo)體芯片及第2半導(dǎo)體芯片雙方而言，更期望成為以上所述的凸起的配置。如此，對于雙方芯片來說能獲得抑制誤動作等的效果。
[0047]此外，多個凸起包含未將擴展型半導(dǎo)體芯片與第2半導(dǎo)體芯片電連接的虛擬凸起，也可以在進行第I半導(dǎo)體芯片與第2半導(dǎo)體芯片的電連接的第I區(qū)域的外側(cè)、即第2區(qū)域配置虛擬凸起。
[0048]如此，為了確保第2半導(dǎo)體芯片的水平水準(zhǔn)而可利用虛擬凸起。虛擬凸起也可以位于擴展部內(nèi)及第I半導(dǎo)體芯片面內(nèi)的一方或雙方。
[0049]再有，虛擬凸起也可以包含于配置在擴展部與第2半導(dǎo)體芯片之間的第2凸起。
[0050]還有，第I區(qū)域也可以是第I半導(dǎo)體芯片中的中央部、第I半導(dǎo)體芯片中的沿著I條或多條邊的區(qū)域、第I半導(dǎo)體芯片中的角附近的區(qū)域及第I半導(dǎo)體芯片中的與相向的一組邊隔開距離的帶狀的區(qū)域的至少I個。
[0051]由于可利用虛擬凸起來確保水平水準(zhǔn)，故與電連接相關(guān)的凸起的配置區(qū)域并非一定要是半導(dǎo)體芯片的中央?yún)^(qū)域。
[0052]還有，第I區(qū)域為大致四邊形，虛擬凸起也可以沿著第I區(qū)域的相向的一對邊而形成。
[0053]再者，第I區(qū)域為大致四邊形，虛擬凸起也可以沿著第I區(qū)域的4條邊而形成。
[0054]另外，第I區(qū)域為大致四邊形，虛擬凸起也可以沿著第I區(qū)域的角部而形成。
[0055]作為虛擬凸起的配置，也可以是這樣的。
[0056]此外，虛擬凸起也可以包含于配置在第I半導(dǎo)體芯片與第2半導(dǎo)體芯片之間的第I凸起中。
[0057]再有，凸起也可以包括不具有第I半導(dǎo)體芯片或第2半導(dǎo)體芯片的電連接的凸起。
[0058]也就是說，也可以包含雖然有助于第I半導(dǎo)體芯片與第2半導(dǎo)體芯片的固定、但并不有助于電接合的凸起。這種凸起也具有確保COC接合的水平水準(zhǔn)的效果。
[0059]還有，虛擬凸起也可以由非金屬材料形成。
[0060]作為非金屬材料，例如也可以是樹脂。即便是這種凸起，也可用于確保第2半導(dǎo)體芯片的水平水準(zhǔn)。再者，相對于金屬凸起來說，借助剛性等的差異，可緩和接合時經(jīng)由凸起而施加的應(yīng)力。另外，在采取金屬凸起的情況下，因為用于電連接的凸起和用于確保水平水準(zhǔn)的凸起為相同的材料，所以能夠緩和接合部應(yīng)力。
[0061]進而，擴展部的厚度也可以比第I半導(dǎo)體芯片的厚度大。
[0062]即便這樣，為了確保第2半導(dǎo)體芯片的水平水準(zhǔn)，也可利用擴展部。該情況下，例如使擴展部與第2半導(dǎo)體芯片之間的凸起比其他部分的凸起低。
[0063]另外，擴展部的厚度也可以是將第I半導(dǎo)體芯片與第2半導(dǎo)體芯片之間的距離和第I半導(dǎo)體芯片的厚度合計起來而得到的厚度。
[0064]如此，在COC接合時，第2半導(dǎo)體芯片的下表面與擴展部上表面相接觸。即便這樣，也能確保水平水準(zhǔn)。
[0065]此外，擴展部也可以由金屬材料或樹脂構(gòu)成。
[0066]擴展部例如可采用這些材料來形成。在此，尤其是采用樹脂的情況下，因為剛性比半導(dǎo)體芯片還低，所以可減小應(yīng)力。
[0067]再有，也可以還具備搭載擴展型半導(dǎo)體芯片及第2半導(dǎo)體芯片的基板，基板被接合于擴展型半導(dǎo)體芯片中的與第2半導(dǎo)體芯片接合的面相反側(cè)的面上，外部端子為引線接合焊盤且經(jīng)由金屬細線而與基板連接。
[0068]還有，也可以還具備搭載擴展型半導(dǎo)體芯片及第2半導(dǎo)體芯片的基板，基板被接合于擴展型半導(dǎo)體芯片中的與第2半導(dǎo)體芯片接合的面相反側(cè)的面上，外部端子經(jīng)由球電極而與基板連接。
[0069]這樣，擴展型半導(dǎo)體芯片及第2半導(dǎo)體芯片也可以被引線接合于基板上或通過球電極而連接到基板上，由此構(gòu)成搭載于基板的半導(dǎo)體裝置。
[0070]-發(fā)明效果-
[0071]根據(jù)本公開的技術(shù)，在具有COC構(gòu)造的半導(dǎo)體裝置中，無論上側(cè)及下側(cè)芯片的大小關(guān)系如何，都能確保COC接合時的水平水準(zhǔn)且確保芯片與基板的接合區(qū)域。
【專利附圖】

【附圖說明】
[0072]圖1是示意地表示本公開的例示性半導(dǎo)體裝置的剖面構(gòu)成的圖。
[0073]圖2是示意地表示本公開的例示性半導(dǎo)體裝置的其他剖面構(gòu)成的圖。
[0074]圖3是示意地表示本公開的例示性半導(dǎo)體裝置的其他剖面構(gòu)成的圖。
[0075]圖4是示意地表示本公開的例示性半導(dǎo)體裝置的其他剖面構(gòu)成的圖。
[0076]圖5是示意地表示本公開的例示性半導(dǎo)體裝置的其他剖面構(gòu)成的圖。
[0077]圖6是針對本公開的例示性半導(dǎo)體裝置中的接合焊盤及其上的凸起將剖面構(gòu)成放大后進行表示的圖。
[0078]圖7是針對本公開的例示性半導(dǎo)體裝置而示意地表示構(gòu)成要素的配置的俯視圖。
[0079]圖8是針對本公開的例示性半導(dǎo)體裝置而示意地表示構(gòu)成要素的配置的俯視圖。
[0080]圖9是針對本公開的例示性半導(dǎo)體裝置而示意地表示構(gòu)成要素的配置的俯視圖。
[0081]圖10是針對本公開的例示性半導(dǎo)體裝置而示意地表示構(gòu)成要素的配置的俯視圖。
[0082]圖11是針對本公開的例示性半導(dǎo)體裝置而例示凸起的配置區(qū)域的俯視圖。
[0083]圖12是示意地表示【背景技術(shù)】的半導(dǎo)體裝置的剖面構(gòu)成的圖。
[0084]圖13是示意地表示【背景技術(shù)】的半導(dǎo)體裝置的剖面構(gòu)成的圖。
[0085]圖14是針對本公開的例示性半導(dǎo)體裝置進一步進行例示的圖。
【具體實施方式】
[0086]以下，參照附圖對本公開涉及的例示性半導(dǎo)體裝置進行說明。
[0087]圖1是示意地表示例示性半導(dǎo)體裝置10的剖面的圖。如圖1所示,半導(dǎo)體裝置10包含第I半導(dǎo)體芯片11及第2半導(dǎo)體芯片12，且被搭載于基板13。在此，第I半導(dǎo)體芯片11是COC接合中下側(cè)(基板13側(cè))的芯片。再有，第I半導(dǎo)體芯片11是在俯視時面積比第2半導(dǎo)體芯片12還小的芯片(參照圖7等)。
[0088]第I半導(dǎo)體芯片11與第2半導(dǎo)體芯片12經(jīng)由凸起(bump) 14a及凸起14b而電連接。凸起14a及凸起14b按順序地形成在焊盤(pad)(圖示省略)上，焊盤分別設(shè)置于第I半導(dǎo)體芯片11上及第2半導(dǎo)體芯片12上。由底層填料樹脂15來填充第I半導(dǎo)體芯片11與第2半導(dǎo)體芯片12之間。
[0089]在第I半導(dǎo)體芯片11的周圍設(shè)置例如由樹脂組成的擴展部21，由第I半導(dǎo)體芯片11及擴展部21來構(gòu)成擴展型半導(dǎo)體芯片20。擴展部21上設(shè)置有外部端子18 (本例中為引線接合用焊盤)，經(jīng)由引線16而與基板13電連接。再有，擴展部21與第2半導(dǎo)體芯片12之間也填充有底層填料樹脂15。
[0090]再有，擴展部21上也形成焊盤(圖示省略)，且其上形成有凸起14c。凸起14c和第2半導(dǎo)體芯片12側(cè)的凸起14d —起，有助于第2半導(dǎo)體芯片12與擴展型半導(dǎo)體芯片20的接合。另外，底層填料樹脂15也被填充在擴展部21與第2半導(dǎo)體芯片12之間。
[0091]以下有時將凸起14a、凸起14b、凸起14c及凸起14a的一部分或全部稱為凸起14。
[0092]第I半導(dǎo)體芯片11、第2半導(dǎo)體芯片12、擴展部21、凸起14、底層填料樹脂15及引線16被填充樹脂17 (僅外形用虛線來表示)覆蓋。
[0093]如上，通過在第I半導(dǎo)體芯片11的周圍設(shè)置擴展部21來構(gòu)成擴展型半導(dǎo)體芯片20，從而即便在作為下側(cè)芯片的第I半導(dǎo)體芯片11比作為上側(cè)芯片的第2半導(dǎo)體芯片12小的情況下，也能穩(wěn)定地進行COC接合。再有，通過在擴展部21上設(shè)置外部端子18，從而可確保用于引線16進行引線接合的區(qū)域。進而，通過在擴展部21上也配置凸起14c，從而可確保對第2半導(dǎo)體芯片12進行COC接合時的水平水準(zhǔn)。
[0094]另外，雖然將擴展部21設(shè)為由樹脂構(gòu)成并進行了說明，但也可以由其他材料、例如金屬構(gòu)成。但是，若采用與金屬及半導(dǎo)體等相比剛性低的(柔軟的)樹脂，則可獲得降低應(yīng)力等的效果。
[0095]再有，在圖1的情況下，在擴展部21上、及與擴展部21對置的部分的第2半導(dǎo)體芯片12上雙方都形成焊盤，且分別在焊盤上形成凸起14c及凸起14d。擴展部21與第2半導(dǎo)體芯片12經(jīng)由凸起14c及凸起14d而連接。
[0096]與此相對，也可以僅在擴展部21及第2半導(dǎo)體芯片12的一方形成焊盤及凸起。即便在這種情況下，也能夠經(jīng)由凸起接合擴展部21與第2半導(dǎo)體芯片12。
[0097]作為具體例子，圖2例示了:在擴展部21側(cè)未形成凸起，而在與擴展部21對置的部分的第2半導(dǎo)體芯片12上形成焊盤及其上的凸起14d。再有，圖3表示:在擴展部21側(cè)形成焊盤及其上的凸起14c，而在與擴展部21對置的部分的第2半導(dǎo)體芯片12上并未設(shè)置凸起的例子。
[0098]這樣，在僅在一方的芯片追加了凸起的情況下，針對另一方芯片可采用與以往的凸起配置相同的芯片，因此與在雙方的芯片都追加凸起的情況相比，成本更低。
[0099]還有，在圖1、圖2及圖3的例子中，擴展部21具有與第I半導(dǎo)體芯片11相同的厚度。然而，并未限于此。
[0100]例如，如圖4所示，擴展部21也可以比第I半導(dǎo)體芯片11厚。在圖4的情況下，在擴展部21側(cè)未設(shè)置凸起而在與擴展部21對置的部分的第2半導(dǎo)體芯片12上設(shè)置焊盤及其上的凸起14d。
[0101]在此，在如圖2及圖3那樣僅在擴展部21側(cè)及第2半導(dǎo)體芯片12側(cè)的一方設(shè)置凸起的情況下，為了適當(dāng)?shù)亟雍蠑U展部與第2半導(dǎo)體芯片12，也考慮需要對凸起的大小進行調(diào)整。例如，使位于擴展部21與第2半導(dǎo)體芯片12之間的凸起比位于第I半導(dǎo)體芯片11與第2半導(dǎo)體芯片12之間的凸起大等(針對此內(nèi)容也會在后面進一步說明)。
[0102]與此相對，通過使擴展部21的厚度比第I半導(dǎo)體芯片11的厚度大，從而無需調(diào)整這種凸起的大小就能適當(dāng)?shù)亟雍稀?br> [0103]另外，通過進一步增厚擴展部21，從而也可設(shè)為在擴展部21與第2半導(dǎo)體芯片12之間不設(shè)置凸起的構(gòu)造。將該情況示于圖5中。
[0104]在此，擴展部21的厚度設(shè)為第I半導(dǎo)體芯片11與第2半導(dǎo)體芯片12的接合間隙寬度(被COC接合的狀態(tài)下的兩芯片間的間隙的尺寸)加上第I半導(dǎo)體芯片11的厚度而得出的尺寸。
[0105]如此，在第I半導(dǎo)體芯片11上COC接合了第2半導(dǎo)體芯片12時，擴展部21與第2半導(dǎo)體芯片12相接。結(jié)果，在擴展部21與第2半導(dǎo)體芯片12之間無需設(shè)置凸起。
[0106]接著，對使擴展部21與第2半導(dǎo)體芯片12之間的凸起(14c、14d)的大小和第I半導(dǎo)體芯片11與第2半導(dǎo)體芯片12之間的凸起(14a、14b)的大小不同的狀況進行說明。
[0107]例如，在圖2、圖3及圖4的情況下，通過使擴展部21與第2半導(dǎo)體芯片12之間的凸起比其他部分的凸起大，從而確保對第2半導(dǎo)體芯片12進行COC接合時的水平水準(zhǔn)。這種凸起的大小的差異例如可通過改變配置凸起的焊盤的凹部的大小來實現(xiàn)。
[0108]圖6是將半導(dǎo)體裝置10的凸起及用于搭載凸起的焊盤周邊放大后進行表示的示意性剖視圖。
[0109]在擴展部21的上表面配置焊盤金屬31，形成覆蓋焊盤金屬31及擴展部21上的鈍化絕緣膜32，進而形成覆蓋其上的絕緣膜33。鈍化絕緣膜32及絕緣膜33在焊盤金屬31上具有凹部。在此，絕緣膜33要比鈍化絕緣膜32更向內(nèi)側(cè)延伸。按照覆蓋該凹部及其周圍的方式形成UBM(UnderBump Metal)焊盤36，在UBM焊盤36上形成凸起37。
[0110]在此，若將絕緣膜33的凹部的尺寸設(shè)為焊盤凹部直徑34，則凸起高度35也會因焊盤凹部直徑34的差異(甚至凹部的體積的差異)而有所不同。也就是說，如果凸起37的體積是相同的，則凹部越小(焊盤凹部直徑34小)、凹部外的部分的凸起37就變得越大，因此凸起高度35也增大，凹部越大(焊盤凹部直徑34大)、凹部外的部分的凸起37就變得越小，凸起高度35也減小。
[0111]因此，通過設(shè)定焊盤凹部直徑34，從而可設(shè)定凸起37的高度。利用該狀況，也能使位于擴展部21與第2半導(dǎo)體芯片12之間的凸起的高度比位于第I半導(dǎo)體芯片11與第2半導(dǎo)體芯片12之間的凸起的高度更大或更小。另外，在圖6中雖然與設(shè)置在擴展部21上的焊盤及其上的凸起(圖3中的凸起14c)相對應(yīng)，但對于其他凸起(圖1、圖2及圖3的凸起14a、14b、14c)而言也能同樣地對高度進行調(diào)整。
[0112]在此，也可以以構(gòu)成擴展部21、基板13及凸起14等的材料的線膨脹系數(shù)為基礎(chǔ)，設(shè)定各部的焊盤凹部直徑34。也就是說，根據(jù)各材料的線膨脹系數(shù)的差異及COC接合中的接合時的溫度與接合后的溫度的差異，在接合時與接合后，芯片及基板的翹曲量有時不同，甚至擴展部21與第2半導(dǎo)體芯片12之間的接合間隙也會不同。在接合后接合間隙變大的情況下，使擴展部21中的焊盤凹部直徑34減小，凸起高度35增大。相反，在接合后接合間隙減小的情況下，使擴展部21中的焊盤凹部直徑34增大，凸起高度35減小。這樣一來，可確保第2半導(dǎo)體芯片12的水平水準(zhǔn)。
[0113]接著，參照圖7對凸起及虛擬凸起的配置進行說明。
[0114]圖7是針對半導(dǎo)體裝置10而示意地表示構(gòu)成要素的位置關(guān)系的俯視圖。
[0115]在圖7中，配置用于接合第I半導(dǎo)體芯片11與第2半導(dǎo)體芯片12且進行電連接的凸起14。在此基礎(chǔ)上，配置用于確保在擴展型半導(dǎo)體芯片20上COC接合第2半導(dǎo)體芯片12時的水平水準(zhǔn)的凸起41。
[0116]在此，凸起14及凸起41被配置為避開第I半導(dǎo)體芯片11及第2半導(dǎo)體芯片12中的晶體管配置區(qū)域45。如此，可抑制凸起的應(yīng)力所導(dǎo)致的晶體管的動作速度的偏差等引起的定時性能的變動、功能誤動作等，同時可確保COC接合時的水平水準(zhǔn)。
[0117]再有，對于第I半導(dǎo)體芯片及第2半導(dǎo)體芯片而言，用于確保水平水準(zhǔn)的凸起41也可以配置于定時偏差導(dǎo)致的LSI誤動作不會發(fā)生的單元被優(yōu)先配置的部位。作為具體的單元的例子，可列舉ESD保護單元、Tie單元(Tie cell)、附帶單元(bonus cell)、面積率調(diào)整單兀(area ratioadustment cell)、電源電容單兀(power supply capacitance cell)、輸入Tie被固定的單元(input tie-fixed cell)及電平移位器(level shifter)等。
[0118]該情況下，即便因為凸起應(yīng)力而產(chǎn)生晶體管的定時偏差，也不會產(chǎn)生由此引起的LSI誤動作。因此，凸起14及凸起41最好采取這種配置。
[0119]再有，用于確保水平水準(zhǔn)的凸起41尤其也可以配置在第I半導(dǎo)體芯片11及第2半導(dǎo)體芯片12中的劃道(分割晶片上所形成的多個芯片的區(qū)域)上或密封環(huán)區(qū)域(配置了用于保護芯片內(nèi)的元件等不會受到白芯片端部起的裂縫、水分等損壞的構(gòu)造的區(qū)域)上。圖9中示出劃道42或密封環(huán)區(qū)域42以及配置于該區(qū)域的凸起41。
[0120]對于劃道(scribe lane)42或密封環(huán)區(qū)域42而言，由于并不是配置晶體管的部分，故即便被施加了由凸起引起的應(yīng)力，也不會產(chǎn)生LSI誤動作。
[0121]同樣，也可以將凸起41配置在芯片角部單元區(qū)域43。對于芯片角部單元區(qū)域43而言，由于不是配置晶體管的部分，故即便被施加了由凸起引起的應(yīng)力，也不會產(chǎn)生LSI誤動作。
[0122]另外，第I半導(dǎo)體芯片11和第2半導(dǎo)體芯片12的大小是不同的，因此認為也存在各劃道42或密封環(huán)區(qū)域42重合的區(qū)域小、沒有重合的區(qū)域的情況。然而，如果在兩芯片的任一個中的劃道42或密封環(huán)區(qū)域42配置凸起，就能夠抑制該芯片中的誤動作的發(fā)生。此夕卜，由于劃道42或密封環(huán)區(qū)域42位于芯片的外周部，故第2半導(dǎo)體芯片12中的該區(qū)域有時成為與擴展部21對置的區(qū)域。該情況下，無論在哪一個芯片中都不會產(chǎn)生誤動作。
[0123]進而，也可以在第I半導(dǎo)體芯片11及第2半導(dǎo)體芯片12的一方或雙方中的電源布線44上配置凸起41。如此，由于不會向晶體管施加凸起41引起的應(yīng)力，故不會產(chǎn)生LSI誤動作。
[0124]在此，對于以上陳述的凸起的配置而言，也可以進行各種組合。例如，也可以配置在下述的部位上，該部位是指:避開第I半導(dǎo)體芯片11中的晶體管配置區(qū)域42、并且優(yōu)先配置了不會發(fā)生第2半導(dǎo)體芯片12中的定時偏差引起的LSI誤動作的單元的部位。[0125]再有，關(guān)于第I半導(dǎo)體芯片11及第2半導(dǎo)體芯片12的雙方，雖然期望如以上陳述的那樣進行配置，但即便僅使任一方芯片采取以上陳述的配置，也能獲得抑制該芯片中的誤動作等效果。
[0126]還有，即便在存在以上陳述的配置以外的凸起(例如配置于晶體管配置區(qū)域的凸起)的情況下，通過盡可能減少這種配置的凸起，從而也能降低誤動作等。
[0127]以上，用于確保水平水準(zhǔn)的凸起41也可以是并未與第I半導(dǎo)體芯片11、第2半導(dǎo)體芯片12及擴展部21電連接的凸起。例如，在圖6中雖然存在焊盤31，但也可以是其上的鈍化絕緣膜32及絕緣膜33并未被開口的構(gòu)造。
[0128]另外，凸起41也可以是無焊盤接合的虛擬凸起。例如，在圖6中，也可以是未形成焊盤31且也沒有對絕緣膜33等的開口而僅形成UMB36及其上的凸起3的構(gòu)造。
[0129]此外，用于確保水平水準(zhǔn)的凸起41可以與用于進行電連接的凸起同樣地由金屬材料構(gòu)成，也可以由非金屬材料構(gòu)成。例如，也可以形成為由樹脂組成的支撐體。該情況下，由于剛性比金屬還低(柔軟)，故發(fā)揮緩和接合時的應(yīng)力的效果。
[0130]再有，相對于用于進行第I半導(dǎo)體芯片11與第2半導(dǎo)體芯片12的接合及電連接的凸起14，用于確保水平水準(zhǔn)的凸起51也可以如圖8、圖9或圖10所示地進行配置。
[0131]在圖8?圖10中，示意地示出半導(dǎo)體裝置10的構(gòu)成要素在俯視時的位置關(guān)系。再有，用于接合第I半導(dǎo)體芯片11與第2半導(dǎo)體芯片12且進行電連接的凸起14、以及用于確保在擴展型半導(dǎo)體芯片20(包括第I半導(dǎo)體芯片11及其周圍的擴展部21)上COC接合第2半導(dǎo)體芯片時的水平水準(zhǔn)的虛擬凸起51被示出。
[0132]在圖8的例子中，在第I半導(dǎo)體芯片11面內(nèi)的大致四邊形的第I區(qū)域配置凸起14，沿著其相向的一組邊配置虛擬凸起51。
[0133]還有，在圖9的例子中，與圖8的例子同樣地在大致四邊形的第I區(qū)域配置凸起14，沿著其4條邊配置虛擬凸起51。
[0134]在圖8及圖9中，雖然均在各邊一列一列地配置虛擬凸起51，但也可以分別2列、3列等多列地進行配置。
[0135]另外，在圖10的例子中，與圖8的例子同樣地在大致四邊形的第I區(qū)域配置凸起14，沿著其角部(corner)配置虛擬凸起51。另外，在此雖然一列一列地進行配置，但也可以分別2列、3列等多列地進行配置。
[0136]如上，除了用于進行兩芯片的接合的凸起14以外還配置虛擬凸起51，由此可確保COC接合時的水平水準(zhǔn)。
[0137]另外，在圖8?圖10中，如圖1?圖4及圖7所示，也可以還具有配置于擴展部21與第2半導(dǎo)體芯片12之間的凸起。由此，能更可靠地確保水平水準(zhǔn)。即便在接合狀態(tài)下擴展部21具有與第2半導(dǎo)體芯片12相接觸的厚度的圖5的情況下，也可以如圖8?圖10所示的那樣配置虛擬凸起51。
[0138]此外，即便在僅配置圖8?圖10所示出的凸起14及虛擬凸起51并在擴展部21內(nèi)未配置凸起(虛擬凸起)的情況下，也能發(fā)揮在COC接合中成為下側(cè)的芯片設(shè)置擴展部21的效果。
[0139]由于也可將底層填料樹脂15填充到擴展部21與第2半導(dǎo)體芯片12之間，故獲得改善成為上側(cè)的第2半導(dǎo)體芯片12的水平水準(zhǔn)的效果。[0140]進而，通過在擴展部21設(shè)置外部端子18，從而能夠?qū)暹M行引線接合。
[0141]再有，關(guān)于用于接合第I半導(dǎo)體芯片11與第2半導(dǎo)體芯片12且進行電連接的凸起14的配置，并未限于圖8?圖10的例子(在第I半導(dǎo)體芯片11面內(nèi)，與相向的一組邊隔開距離而呈帶狀配置)。關(guān)于此配置，在圖11中表示。
[0142]例如，在第I半導(dǎo)體芯片11面內(nèi)，也可以配置在與任一邊都隔開距離的中央附近的區(qū)域61、接近于角的區(qū)域62、沿著I條或多條邊的區(qū)域63等。凸起14排列于這些各區(qū)域內(nèi)，也可以在其周圍與圖8?圖10同樣地配置虛擬凸起51。
[0143]進而，也考慮將用于電連接的凸起14和虛擬凸起51完全分開配置。例如，也可以在圖11中的沿著I條邊的區(qū)域63配置凸起14，而在沿著與上述邊對置的邊的區(qū)域配置虛擬凸起51。如此，即便在需要將凸起14不平衡配置的情況下，也能將虛擬凸起51配置于其他區(qū)域而確保水平水準(zhǔn)。
[0144]再有，在圖1?圖5中對以下例子進行了說明:將擴展型半導(dǎo)體芯片20配置于下側(cè)(基板13側(cè))，通過引線接合進行了基板13與擴展部21的電連接。
[0145]然而，并未限于該構(gòu)成。如圖14所示，也可以將擴展型半導(dǎo)體芯片20及第2半導(dǎo)體芯片12的配置上下顛倒，構(gòu)成為將第2半導(dǎo)體芯片12作為下側(cè)(基板13側(cè))而將擴展型半導(dǎo)體芯片20作為上側(cè)。該情況下，設(shè)置于擴展型半導(dǎo)體芯片20的外部端子18和基板13的連接是借助電極19而進行的。電極19例如既可以是球凸起，也可以采用金屬柱。
[0146]如果采取這種構(gòu)成，則與采用弓丨線接合的圖1?圖5的構(gòu)成相比，可縮小與基板13的尺寸，因此可降低基板13的成本。
[0147]再有，以上對將擴展型半導(dǎo)體芯片20及第二半導(dǎo)體芯片12層疊后搭載于布線基板等基板13的例子進行了說明。然而，并未限于基板，也可以將擴展型半導(dǎo)體芯片20及第二半導(dǎo)體芯片12搭載于引線框等。該情況下，也可實現(xiàn)與搭載于基板同樣的效果。
[0148]還有，以上所說明過的內(nèi)容在不脫離本公開的技術(shù)主旨的范圍內(nèi)也可以任意地組合各構(gòu)成。
[0149]-工業(yè)實用性-
[0150]本公開的技術(shù)，由于在半導(dǎo)體裝置中無論上側(cè)及下側(cè)芯片的上下關(guān)系如何都能確保水平水準(zhǔn)及引線接合區(qū)域，因此尤其是對COC構(gòu)造的半導(dǎo)體裝置來說是有用的。
[0151]-符號說明-
[0152]10 半導(dǎo)體裝置
[0153]11 第I半導(dǎo)體芯片
[0154]12 第2半導(dǎo)體芯片
[0155]13 基板
[0156]14 凸起
[0157]14a 凸起
[0158]14b 凸起
[0159]14c 凸起
[0160]14d 凸起
[0161]15 底層填料樹脂
[0162]16 引線[0163]17填充樹脂
[0164]18外部端子
[0165]19電極
[0166]20擴展型半導(dǎo)體芯片
[0167]21擴展部
[0168]31焊盤金屬
[0169]32鈍化絕緣膜
[0170]33絕緣膜
[0171]34焊盤凹部直徑
[0172]36UBM 焊盤
[0173]37凸起
[0174]41凸起
[0175]42密封環(huán)區(qū)域或劃道
[0176]43芯片角部單元區(qū)域
[0177]44電源布線
[0178]45晶體管配置區(qū)域
[0179]51虛擬凸起
[0180]61(配置凸起的)區(qū)域
[0181]62(配置凸起的)區(qū)域
[0182]63(配置凸起的)區(qū)域
【權(quán)利要求】
1.一種半導(dǎo)體裝置，其具備: 擴展型半導(dǎo)體芯片，其包括第I半導(dǎo)體芯片及被設(shè)置為從上述第I半導(dǎo)體芯片的側(cè)面向外方擴展的擴展部；和 第2半導(dǎo)體芯片，其經(jīng)由多個凸起而與上述擴展型半導(dǎo)體芯片連接，并且與上述第I半導(dǎo)體芯片電連接， 上述第I半導(dǎo)體芯片比上述第2半導(dǎo)體芯片小， 在上述擴展部設(shè)置有至少I個外部端子。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 上述多個凸起包括: 設(shè)置于上述第I半導(dǎo)體芯片與上述第2半導(dǎo)體芯片之間的第I凸起；及 配置于上述擴展部與上述第2半導(dǎo)體芯片之間的第2凸起。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于， 在上述第2半導(dǎo)體芯片中的與上述擴展部對置的部分設(shè)置第I焊盤， 配置在上述擴展部與上述第2半導(dǎo)體芯片之間的上述第2凸起被連接至上述第2半導(dǎo)體芯片的上述第I焊盤。
4.根據(jù)權(quán)利要求2或3所述的半導(dǎo)體裝置，其特征在于， 在上述擴展部上設(shè)置第2焊盤， 配置在上述擴展部與上述第2半導(dǎo)體芯片之間的上述第2凸起被連接至上述擴展部的上述第2焊盤。
5.根據(jù)權(quán)利要求2~4中任一項所述的半導(dǎo)體裝置，其特征在于， 上述第I凸起和上述第2凸起具有不同的高度。
6.根據(jù)權(quán)利要求3或4所述的半導(dǎo)體裝置，其特征在于， 上述第I凸起和設(shè)置于上述第I半導(dǎo)體芯片的第3焊盤連接， 上述第I焊盤、上述第2焊盤及上述第3焊盤具有凹部， 上述第I凸起和上述第2凸起具有不同的高度， 連接上述第I凸起的上述第3焊盤、和連接上述第2凸起的上述第I焊盤或第2焊盤，其凹部的大小是不同的。
7.根據(jù)權(quán)利要求1~6中任一項所述的半導(dǎo)體裝置，其特征在于， 避開上述第I半導(dǎo)體芯片及上述第2半導(dǎo)體芯片的至少一方中的晶體管配置區(qū)域，來配置上述多個凸起。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于， 上述多個凸起被配置在上述第I半導(dǎo)體芯片及上述第2半導(dǎo)體芯片的至少一方中的配置了未發(fā)生因定時偏差引起的誤動作的單元的區(qū)域內(nèi)， 上述未發(fā)生因定時偏差引起的誤動作的單元是ESD保護單元、Tie單元、附帶單元、面積率調(diào)整單元、電源電容單元、輸入Tie被固定的單元及電平移位器的至少I個。
9.根據(jù)權(quán)利要求1~8中任一 項所述的半導(dǎo)體裝置，其特征在于， 上述多個凸起的至少I個配置于上述第I半導(dǎo)體芯片及上述第2半導(dǎo)體芯片的至少一方中的劃道或密封環(huán)區(qū)域。
10.根據(jù)權(quán)利要求1~9中任一項所述的半導(dǎo)體裝置，其特征在于，上述多個凸起之中的至少I個配置在上述第I半導(dǎo)體芯片及上述第2半導(dǎo)體芯片的至少一方中的芯片角部單元區(qū)域。
11.根據(jù)權(quán)利要求1~10中任一項所述的半導(dǎo)體裝置，其特征在于， 上述多個凸起之中的至少I個配置在上述第I半導(dǎo)體芯片及上述第2半導(dǎo)體芯片的至少一方中的電源布線上。
12.根據(jù)權(quán)利要求2~11中任一項所述的半導(dǎo)體裝置，其特征在于， 上述多個凸起包含未將上述擴展型半導(dǎo)體芯片與上述第2半導(dǎo)體芯片電連接的虛擬凸起， 上述虛擬凸起配置在第2區(qū)域內(nèi)，該第2區(qū)域位于進行上述第I半導(dǎo)體芯片與上述第2半導(dǎo)體芯片的電連接的第I區(qū)域的外側(cè)。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體裝置，其特征在于， 上述虛擬凸起包含于配置在上述擴展部與上述第2半導(dǎo)體芯片之間的上述第2凸起。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置，其特征在于， 上述第I區(qū)域是大致四邊形， 上述虛擬凸起沿著上述第I區(qū)域的相向的一對邊而形成。
15.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置，其特征在于， 上述第I區(qū)域為大致四邊形， 上述虛擬凸起沿著上述第I區(qū)域的4條邊而形成。
16.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置，其特征在于， 上述第I區(qū)域為大致四邊形， 上述虛擬凸起沿著上述第I區(qū)域的角部而形成。
17.根據(jù)權(quán)利要求12所述的半導(dǎo)體裝置，其特征在于， 上述虛擬凸起包含于配置在上述第I半導(dǎo)體芯片與上述第2半導(dǎo)體芯片之間的上述第I凸起。
18.根據(jù)權(quán)利要求12~17中任一項所述的半導(dǎo)體裝置，其特征在于， 上述虛擬凸起由非金屬材料形成。
19.根據(jù)權(quán)利要求1~17中任一項所述的半導(dǎo)體裝置，其特征在于， 上述擴展部的厚度比上述第I半導(dǎo)體芯片的厚度大。
20.根據(jù)權(quán)利要求19所述的半導(dǎo)體裝置，其特征在于， 上述擴展部的厚度是將上述第I半導(dǎo)體芯片與上述第2半導(dǎo)體芯片之間的間隔和上述第I半導(dǎo)體芯片的厚度合計在一起的厚度。
21.根據(jù)權(quán)利要求1~20中任一項所述的半導(dǎo)體裝置，其特征在于，上述擴展部由金屬材料或樹脂構(gòu)成。
22.根據(jù)權(quán)利要求1~21中任一項所述的半導(dǎo)體裝置，其特征在于， 該半導(dǎo)體裝置還具備搭載上述擴展型半導(dǎo)體芯片及上述第2半導(dǎo)體芯片的基板，上述基板被接合于上述擴展型半導(dǎo)體芯片中的與上述第2半導(dǎo)體芯片接合的面相反側(cè)的面上， 上述外部端子是引線接合焊盤，且經(jīng)由金屬細線而與上述基板連接。
23.根據(jù)權(quán)利要求1~22中任一項所述的半導(dǎo)體裝置，其特征在于，該半導(dǎo)體裝置還具備搭載上述擴展型半導(dǎo)體芯片及上述第2半導(dǎo)體芯片的基板，上述基板被接合于上述擴 展型半導(dǎo)體芯片中的與上述第2半導(dǎo)體芯片接合的面相反側(cè)的面上，上述外部端子經(jīng)由球電極而與上述基板連接。
【文檔編號】H01L25/065GK103620771SQ201280029535
【公開日】2014年3月5日 申請日期:2012年9月25日 優(yōu)先權(quán)日:2011年11月10日
【發(fā)明者】橫山賢司, 川端毅, 萩原清己 申請人:松下電器產(chǎn)業(yè)株式會社