專利名稱：一種應(yīng)用于系統(tǒng)集成模塊內(nèi)部的芯片堆疊結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本實用新型屬于微電子組裝工藝領(lǐng)域，具體涉及一種采用芯片進行三維堆疊、立體互連的組裝結(jié)構(gòu)。
技術(shù)背景目前，系統(tǒng)集成SiP模塊由于其集成密度高，體積小的特點，越來越廣泛的應(yīng)用于特種電子系統(tǒng)當(dāng)中。其集成密度的提高一方面基于SOC芯片的集成能力，另一方面則主要依靠芯片組裝方式。傳統(tǒng)的芯片二維組裝方式的組裝密度已達到極限，對于提高系統(tǒng)集成SiP模塊的集成密度能力有限。而通過芯片堆疊組裝，實現(xiàn)立體互連的組裝技術(shù)不僅提高了封裝密度，降低了封裝成本，同時也縮小了芯片間的互連長度，提高了運行速度，越來越受到關(guān)注。但是芯片堆疊、立體互連組裝技術(shù)在我國軍品領(lǐng)域?qū)儆谔剿麟A段，工藝還不成熟。 實用新型內(nèi)容本實用新型的目的在于提出一種新型的一種應(yīng)用于系統(tǒng)集成模塊內(nèi)部的芯片堆疊結(jié)構(gòu)，包括兩個相互垂直堆疊的堆疊體，每個堆疊體由兩支不同尺寸的存儲芯片按照“寶塔”即小尺寸芯片堆疊在大尺寸芯片上的方式堆疊而成，兩個堆疊體之間用絕緣粘接劑粘接；下方的堆疊體安裝在轉(zhuǎn)接基板上。本實用新型的有益效果是通過芯片堆疊、立體互連技術(shù)提高系統(tǒng)集成SiP模塊的集成密度，從而實現(xiàn)在有限的空間內(nèi)完成大容量存儲芯片、多功能綜合控制芯片、高速信號處理芯片間的最短互連，減小高速數(shù)字信號的延遲，保證高速部分的信號完整。通過對疊層體剪切力及鍵合強度的測試確定該組裝工藝的可靠性及穩(wěn)定性。

圖I是本實用新型芯片堆疊結(jié)構(gòu)示意圖。
具體實施方式
以下結(jié)合附圖對本實用新型做詳細描述。如圖I所示，長方形的芯片I和芯片2按照大小堆疊，小的芯片2放置在大的芯片I上方；同樣長方形的芯片3和芯片4按照大小堆疊，小的芯片4放置在大的芯片3上方；這樣形成兩組堆疊體。兩組堆疊體以相互垂直即“十字交叉”的方式互相堆疊在一起。芯片I和芯片2構(gòu)成的堆疊體安裝在轉(zhuǎn)接基板5上，與外部電路或器件電連接。采用直徑25 μ m的鍵合絲進行芯片與芯片之間、芯片與基板之間的引線鍵合，從而實現(xiàn)堆疊體的電氣立體互連。工藝流程如下芯片減薄一劃片一一次粘接堆疊(寶塔式)一烘烤固化一檢驗一二次粘接堆疊(十字交叉式)一烘烤固化一檢驗一等離子清 洗一引線鍵合。
權(quán)利要求1.一種應(yīng)用于系統(tǒng)集成模塊內(nèi)部的芯片堆疊結(jié)構(gòu)，其特征在于包括兩個相互垂直堆疊的堆疊體，每個堆疊體由兩支不同尺寸的存儲芯片按照“寶塔”即小尺寸芯片堆疊在大尺寸芯片上的方式堆疊而成，兩個堆疊體之間用絕緣粘接劑粘接；下方的堆疊體安裝在轉(zhuǎn)接基板上。
專利摘要一種應(yīng)用于系統(tǒng)集成模塊內(nèi)部的芯片堆疊結(jié)構(gòu)，包括兩個相互垂直堆疊的堆疊體，每個堆疊體由兩支不同尺寸的存儲芯片按照“寶塔”即小尺寸芯片堆疊在大尺寸芯片上的方式堆疊而成，兩個堆疊體之間用絕緣粘接劑粘接；下方的堆疊體安裝在轉(zhuǎn)接基板上。通過芯片堆疊、立體互連技術(shù)提高系統(tǒng)集成SiP模塊的集成密度，從而實現(xiàn)在有限的空間內(nèi)完成大容量存儲芯片、多功能綜合控制芯片、高速信號處理芯片間的最短互連，減小高速數(shù)字信號的延遲，保證高速部分的信號完整。通過對疊層體剪切力及鍵合強度的測試確定該組裝工藝的可靠性及穩(wěn)定性。
文檔編號H01L23/31GK202473908SQ20122006755
公開日2012年10月3日 申請日期2012年2月28日 優(yōu)先權(quán)日2012年2月28日
發(fā)明者曹輝, 樊衛(wèi)鋒, 王衛(wèi)江, 皇甫蓬勃 申請人:中國航天科技集團公司第九研究院第七七一研究所