專(zhuān)利名稱(chēng)：與cmos邏輯工藝兼容的非揮發(fā)性記憶體陣列的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及ー種非揮發(fā)性記憶體陣列，尤其是ー種與CMOS邏輯エ藝兼容的非揮發(fā)性記憶體陣列，屬于集成電路的技術(shù)領(lǐng)域。
背景技術(shù)：
對(duì)于片上系統(tǒng)(SoC)應(yīng)用，它是把許多功能塊集成到ー個(gè)集成電路中。最常用的片上系統(tǒng)包括一個(gè)微處理器或微控制器、靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)模塊、非揮發(fā)性記憶體以及各種特殊功能的邏輯塊。然而，傳統(tǒng)的非揮發(fā)性記憶體中的進(jìn)程，這通常使用疊柵或分裂柵存儲(chǔ)単元，與傳統(tǒng)的邏輯エ藝不兼容。 通常對(duì)于非揮發(fā)性記憶體模快，因有很多個(gè)記憶體的單細(xì)胞組成；要做小記憶體模快芯片，通常用不同的方法把記憶體的單細(xì)胞進(jìn)行不同的陣列組和，把記憶體的各個(gè)單細(xì)胞間，盡可能的共同分亨相同的部分使要做小記憶體模快芯片做小。非揮發(fā)性記憶體(NVM)エ藝和傳統(tǒng)的邏輯エ藝是不一樣的。非揮發(fā)性記憶體(NVM)エ藝和傳統(tǒng)的邏輯エ藝合在一起的話(huà)，將使エ藝變成ー個(gè)更為復(fù)雜和昂貴的組合；由于SoC應(yīng)用的非揮發(fā)記憶體典型的用法是在關(guān)系到整體的芯片尺寸小，因此這種做法是不可取的。
發(fā)明內(nèi)容本實(shí)用新型的目的是克服現(xiàn)有技術(shù)中存在的不足，提供ー種與CMOS邏輯エ藝兼容的非揮發(fā)性記憶體陣列，其結(jié)構(gòu)緊湊，能與CMOSエ藝兼容，降低芯片成本，安全可靠。按照本實(shí)用新型提供的技術(shù)方案，所述與CMOS邏輯エ藝兼容的非揮發(fā)性記憶體陣列，包括由若干記憶體細(xì)胞組成的行記憶體細(xì)胞群組及列記憶體細(xì)胞群組；記憶體細(xì)胞位于所述半導(dǎo)體基板內(nèi)的上部，所述記憶體細(xì)胞包括PMOS訪(fǎng)問(wèn)晶體管、NMOS編程晶體管及NMOS控制電容；所述PMOS訪(fǎng)問(wèn)晶體管、NMOS編程晶體管與NMOS控制電容間通過(guò)半導(dǎo)體基板內(nèi)的領(lǐng)域介質(zhì)區(qū)域相互隔離；所述記憶體細(xì)胞通過(guò)半導(dǎo)體基板內(nèi)的第二 N型區(qū)域及所述第二 N型區(qū)域上方的第三N型區(qū)域與半導(dǎo)體基板隔離；半導(dǎo)體基板的表面上淀積有柵介質(zhì)層，所述柵介質(zhì)層上設(shè)有浮柵電極，所述浮柵電極覆蓋并貫穿PMOS訪(fǎng)問(wèn)晶體管、NMOS編程晶體管及NMOS控制電容上方對(duì)應(yīng)的柵介質(zhì)層，浮柵電極的兩側(cè)淀積有側(cè)面保護(hù)層，所述側(cè)面保護(hù)層覆蓋浮柵電極側(cè)壁；行記憶體細(xì)胞群組中對(duì)應(yīng)NMOS控制電容的NMOS控制電容源極區(qū)、NMOS控制電容漏極區(qū)均與相應(yīng)的導(dǎo)電字線(xiàn)電極WL相連；列記憶體細(xì)胞群組中對(duì)應(yīng)NMOS控制電容的第二P型區(qū)域均與導(dǎo)電字線(xiàn)WLPW相連；列記憶體細(xì)胞群組中對(duì)應(yīng)PMOS訪(fǎng)問(wèn)晶體管的PMOS訪(fǎng)問(wèn)晶體管源極區(qū)均與相應(yīng)的導(dǎo)電位線(xiàn)電極BL，列記憶體細(xì)胞群組中對(duì)應(yīng)PMOS訪(fǎng)問(wèn)晶體管的PMOS訪(fǎng)問(wèn)晶體管漏極區(qū)均與相應(yīng)的導(dǎo)電位線(xiàn)電極BY相連；列記憶體細(xì)胞群組中對(duì)應(yīng)PMOS訪(fǎng)問(wèn)晶體管的第一 N型區(qū)域均與導(dǎo)電位線(xiàn)N阱電極BLNW相連；列記憶體細(xì)胞群組中對(duì)應(yīng)NMOS編程晶體管的NMOS編程晶體管源極區(qū)、NMOS編程晶體管漏極區(qū)及第三P型區(qū)域均與相應(yīng)的導(dǎo)電編程線(xiàn)電極P相連，以連接成所需的非揮發(fā)性記憶體陣列。所述半導(dǎo)體基板為P型導(dǎo)電類(lèi)型基板，所述半導(dǎo)體基板的材料包括硅。所述柵介質(zhì)層的材料包括ニ氧化硅。所述浮柵電極的包括導(dǎo)電多晶硅。所述側(cè)面保護(hù)層為氮化硅或ニ氧化硅。本實(shí)用新型的優(yōu)點(diǎn)非揮發(fā)性記憶體陣列包括若干行記憶體細(xì)胞群組與列記憶體細(xì)胞群組，行記憶體細(xì)胞群組與列記憶體細(xì)胞群組內(nèi)均包含若干記憶體細(xì)胞，并通過(guò)相應(yīng)的導(dǎo)電字線(xiàn)電極WL、導(dǎo)電位線(xiàn)電極BL、導(dǎo)電位線(xiàn)電極BY、導(dǎo)電編程線(xiàn)電極P、導(dǎo)電字線(xiàn)WLPW及導(dǎo)電位線(xiàn)N阱電極BLNW連接成一體；記憶體細(xì)胞包括PMOS訪(fǎng)問(wèn)晶體管、NMOS控制電容及NMOS編程晶體管；當(dāng)施加相應(yīng)的電壓，使得記憶體細(xì)胞內(nèi)浮柵電極與第三P型區(qū)域電壓達(dá)到FN隧道效應(yīng)電壓時(shí)，能夠?qū)τ洃涹w細(xì)胞寫(xiě)入數(shù)據(jù)；當(dāng)浮柵電極與第三P型區(qū)域間的電壓與擦除電壓差相一致吋，能夠?qū)⒂洃涹w細(xì)胞內(nèi)的數(shù)據(jù)擦除，當(dāng)通過(guò)讀取PMOS訪(fǎng)問(wèn)晶體管的電流值，能夠判斷記憶體細(xì)胞的存儲(chǔ)狀態(tài)；從而能實(shí)現(xiàn)對(duì)非揮發(fā)性記憶體陣列的操作，結(jié) 構(gòu)緊湊，能與CMOSエ藝兼容，降低芯片成本，安全可靠。

圖I為本實(shí)用新型的結(jié)構(gòu)示意圖。圖2為本實(shí)用新型ー種2X2陣列的示意圖。圖3為本實(shí)用新型一種由多個(gè)行記憶體細(xì)胞群組與列記憶體細(xì)胞群組構(gòu)成的非揮發(fā)性記憶體陣列的分布示意圖。附圖標(biāo)記說(shuō)明200-記憶體細(xì)胞、201-半導(dǎo)體基板、202-第一 N型區(qū)域、203-第ニ N型區(qū)域、204-第三N型區(qū)域、205-第二 P型區(qū)域、206-NM0S控制電容源極區(qū)、207-第一N型重?fù)诫s區(qū)域、208-第一 N型輕摻雜區(qū)域、209-NM0S控制電容漏極區(qū)、210-PM0S訪(fǎng)問(wèn)晶體管、211-第二 N型輕摻雜區(qū)域、212-第二 N型重?fù)诫s區(qū)域、213-PM0S訪(fǎng)問(wèn)晶體管源極區(qū)、214-領(lǐng)域介質(zhì)區(qū)域、215-柵介質(zhì)層、216-浮柵電扱、217-側(cè)面保護(hù)層、218-第一 P型輕摻雜區(qū)域、219-第一 P型重?fù)诫s區(qū)域、220-NM0S控制電容、221-PM0S訪(fǎng)問(wèn)晶體管漏極區(qū)、222-第ニ P型輕摻雜區(qū)域、223-第二 P型重?fù)诫s區(qū)域、224-NM0S編程晶體管源極區(qū)、225-第三N型重?fù)诫s區(qū)域、226-第三N型輕摻雜區(qū)域、227-NM0S編程晶體管漏極區(qū)、228-第四N型輕摻雜區(qū)域、229-第四N型重?fù)诫s區(qū)域、230-NM0S編程晶體管及231-第三P型區(qū)域。
具體實(shí)施方式
下面結(jié)合具體附圖和實(shí)施例對(duì)本實(shí)用新型作進(jìn)ー步說(shuō)明。如圖I所示為了能夠使得非揮發(fā)性記憶體與CMOS邏輯エ藝相兼容，所述非揮發(fā)性記憶體包括半導(dǎo)體基板201，所述半導(dǎo)體基板201為P導(dǎo)電類(lèi)型的基板，半導(dǎo)體基板201的材料為硅。半導(dǎo)體基板201內(nèi)的上部設(shè)有至少ー個(gè)記憶體細(xì)胞200，所述記憶體細(xì)胞200包括PMOS訪(fǎng)問(wèn)晶體管210、NM0S控制電容220及NMOS編程晶體管230，半導(dǎo)體基板201的表面上淀積覆蓋有柵介質(zhì)層215，所述柵介質(zhì)層215覆蓋對(duì)應(yīng)形成記憶體細(xì)胞200的表面，PMOS訪(fǎng)問(wèn)晶體管210、NM0S控制電容220及NMOS編程晶體管230間通過(guò)半導(dǎo)體基板201內(nèi)的領(lǐng)域介質(zhì)區(qū)域214相互隔離。柵介質(zhì)層215上淀積有浮柵電極216，所述浮柵電極216覆蓋于柵介質(zhì)層215上，并貫穿覆蓋訪(fǎng)問(wèn)晶體管、NMOS控制電容220及NMOS編程晶體管230對(duì)應(yīng)的柵介質(zhì)層215，從而將訪(fǎng)問(wèn)晶體管、NMOS控制電容220及NMOS編程晶體管230相互連接配合。浮柵電極216的兩側(cè)覆蓋有側(cè)面保護(hù)層217，所述側(cè)面保護(hù)層217覆蓋浮柵電極216對(duì)應(yīng)的外壁表面。所述PMOS訪(fǎng)問(wèn)晶體管210、NMOS控制電容220及NMOS編程晶體管230通過(guò)外側(cè)的第三N型區(qū)域204及下方的第二 N型區(qū)域203與半導(dǎo)體基板201內(nèi)的P導(dǎo)電類(lèi)型區(qū)域隔離，半導(dǎo)體基板201內(nèi)的P導(dǎo)電區(qū)域形成第一 P型區(qū)域。浮柵電極216的材料包括導(dǎo)電多晶硅，柵介質(zhì)層215為ニ氧化硅，側(cè)面保護(hù)層217為ニ氧化硅或氮化硅；領(lǐng)域介質(zhì)區(qū)域214
為ニ氧化硅。所述PMOS訪(fǎng)問(wèn)晶體管210包括第一 N型區(qū)域202，所述第一 N型區(qū)域202內(nèi)的上部設(shè)有對(duì)稱(chēng)分布的PMOS訪(fǎng)問(wèn)晶體管源極區(qū)213及PMOS訪(fǎng)問(wèn)晶體管漏極區(qū)221，所述PMOS訪(fǎng)問(wèn)晶體管源極區(qū)213、PMOS訪(fǎng)問(wèn)晶體管漏極區(qū)221與對(duì)應(yīng)的領(lǐng)域介質(zhì)區(qū)域214及上方的柵介質(zhì)層215相接觸。PMOS訪(fǎng)問(wèn)晶體管源極區(qū)213包括第一 P型輕摻雜區(qū)域218及第一 P型重?fù)诫s區(qū)域219，所述第一 P型重?fù)诫s區(qū)域219的摻雜濃度大于第一 P型輕摻雜區(qū)域218的摻雜濃度。PMOS訪(fǎng)問(wèn)晶體管漏極區(qū)221包括第二 P型輕摻雜區(qū)域222及第ニ P型重?fù)健るs區(qū)域223，所述第二 P型重?fù)诫s區(qū)域223的摻雜濃度大于第二 P型輕摻雜區(qū)域222的摻雜濃度。第一 P型輕摻雜區(qū)域218與第二 P型輕摻雜區(qū)域222為同一制造層，第一 P型重?fù)诫s區(qū)域219與第二 P型重?fù)诫s區(qū)域223為同一制造層。第一 P型輕摻雜區(qū)域218與第一P型重?fù)诫s區(qū)域219相接觸，并通過(guò)第一 P型重?fù)诫s區(qū)域219與領(lǐng)域介質(zhì)區(qū)域214相接觸，第一 P型輕摻雜區(qū)域218在第一 N型區(qū)域202內(nèi)延伸的寬度與側(cè)面保護(hù)層217的厚度相一致；同時(shí)，第二 P型輕摻雜區(qū)域222的設(shè)置與第一 P型輕摻雜區(qū)域218的分布設(shè)置相同。NMOS控制電容220包括第二 P型區(qū)域205，所述第二 P型區(qū)域205內(nèi)的上部設(shè)有NMOS控制電容源極區(qū)206及NMOS控制電容漏極區(qū)209 ;所述NMOS控制電容源極區(qū)206與NMOS控制電容漏極區(qū)209對(duì)稱(chēng)分布于第二 P型區(qū)域205內(nèi)。NMOS控制電容源極區(qū)206、NM0S控制電容漏極區(qū)209與對(duì)應(yīng)領(lǐng)域介質(zhì)區(qū)域214及柵介質(zhì)層215相接觸。NMOS控制電容源極區(qū)206包括第一 N型輕摻雜區(qū)域208及第一 N型重?fù)诫s區(qū)域207，第一 N型輕摻雜區(qū)域208通過(guò)第一 N型重?fù)诫s區(qū)域207與領(lǐng)域介質(zhì)區(qū)域214相接觸，第一 N型輕摻雜區(qū)域208在第ニ P型區(qū)域205內(nèi)的延伸距離與側(cè)面保護(hù)層217的厚度相一致。NMOS控制電容漏極區(qū)209包括第二 N型輕摻雜區(qū)域211及第ニ N型重?fù)诫s區(qū)域212，所述第二 N型輕摻雜區(qū)域211通過(guò)第二 N型重?fù)诫s區(qū)域212與領(lǐng)域介質(zhì)區(qū)域214相接觸，第二 N型輕摻雜區(qū)域211與第一N型輕摻雜區(qū)域208的分布設(shè)置相一致。浮柵電極216與柵介質(zhì)層215及柵介質(zhì)層215下方的第二 P型區(qū)域205間形成電容結(jié)構(gòu)，同時(shí)形成NMOS結(jié)構(gòu)。NMOS編程晶體管230包括第三P型區(qū)域231，所述第三P型區(qū)域231內(nèi)的上部設(shè)有NMOS編程晶體管源極區(qū)224及NMOS編程晶體管漏極區(qū)227，所述NMOS編程晶體管源極區(qū)224與NMOS編程晶體管漏極區(qū)227對(duì)稱(chēng)分布于第三P型區(qū)域231內(nèi)。NMOS編程晶體管源極區(qū)224包括第三N型輕摻雜區(qū)域226及第三N型重?fù)诫s區(qū)域225，第三N型重?fù)诫s區(qū)域225的摻雜濃度大于第三N型輕摻雜區(qū)域226的摻雜濃度，第三N型輕摻雜區(qū)域226通過(guò)第三N型重?fù)诫s區(qū)域225與領(lǐng)域介質(zhì)區(qū)域214相接觸，第三N型輕摻雜區(qū)域226在第三P型區(qū)域231內(nèi)的延伸距離與側(cè)面保護(hù)層217的厚度相一致。NMOS編程晶體管漏極區(qū)227包括第四N型輕摻雜區(qū)域228及第四N型重?fù)诫s區(qū)域229，第四N型輕摻雜區(qū)域228通過(guò)第四N型輕摻雜區(qū)域229與領(lǐng)域介質(zhì)區(qū)域214相接觸，第四N型輕摻雜區(qū)域228與第三N型輕摻雜區(qū)域226的分布設(shè)置相一致。第三N型輕摻雜區(qū)域226與第四N型輕摻雜區(qū)域228為同一制造層，第三N型重?fù)诫s區(qū)域225與第四N型重?fù)诫s區(qū)域229為同一制造層。記憶體細(xì)胞200的具體制備過(guò)程不再詳述，其制備過(guò)程與CMOS邏輯エ藝相兼容。通過(guò)NMOS編程晶體管230能夠?qū)?duì)記憶體細(xì)胞200進(jìn)行寫(xiě)入數(shù)據(jù)，或者將記憶體細(xì)胞200內(nèi)的數(shù)據(jù)擦除；通過(guò)PMOS訪(fǎng)問(wèn)晶體管210能夠讀取記憶體細(xì)胞200內(nèi)的存儲(chǔ)數(shù)據(jù)狀態(tài)，通過(guò)NMOS控制電容220能夠?qū)㈦妷褐祩鞯礁烹姌O216上，實(shí)現(xiàn)浮柵電極216與NMOS編程晶體管230間電壓值，根據(jù)相應(yīng)的電壓值能夠?qū)崿F(xiàn)數(shù)據(jù)寫(xiě)入、擦除及讀取操作。如圖I所示對(duì)于單個(gè)記憶體細(xì)胞200來(lái)說(shuō)，其可以實(shí)現(xiàn)單個(gè)ニ進(jìn)制數(shù)據(jù)的寫(xiě)入、讀取及擦除。下面通過(guò)對(duì)單個(gè)記憶體細(xì)胞200數(shù)據(jù) 寫(xiě)入、讀取及擦除過(guò)程來(lái)說(shuō)明本實(shí)用新型非揮發(fā)記憶體的工作機(jī)理。當(dāng)需要寫(xiě)入輸入據(jù)吋，將半導(dǎo)體基板201對(duì)應(yīng)P型導(dǎo)電區(qū)域始終置0電位，第一 N型區(qū)域202、第二 N型區(qū)域203及第三N型區(qū)域204均置位0電位，第二P型區(qū)域205也置位0電位，第三P型區(qū)域231的電壓為-5V，NMOS編程晶體管230的NMOS編程晶體管源極區(qū)224及NMOS編程晶體管漏極區(qū)227的電壓均置位_5V，NMOS控制電容220的NMOS控制電容源極區(qū)206及NMOS控制電容漏極區(qū)209均置位5V ;由于NMOS控制電容220的傳遞作用，能夠?qū)?V的電壓值傳遞到浮柵電極216上，浮柵電極216上產(chǎn)生4 5V的電壓值，此時(shí)浮柵電極216與第三P型區(qū)域231間的電壓值為9 10V，就會(huì)達(dá)到場(chǎng)發(fā)射特性也稱(chēng)為FN(Fowler-Nordheim)隧道效應(yīng)所需的電場(chǎng)，電子就會(huì)通過(guò)柵介質(zhì)層215到達(dá)浮柵電極216內(nèi)，實(shí)現(xiàn)數(shù)據(jù)的寫(xiě)入。由于浮柵電極216下方通過(guò)柵介質(zhì)層215隔絕，側(cè)面通過(guò)側(cè)面保護(hù)層217進(jìn)行隔絕，因此電子能在浮柵電極216內(nèi)能長(zhǎng)時(shí)間保留。當(dāng)需要擦除記憶體細(xì)胞200內(nèi)的數(shù)據(jù)時(shí)，將半導(dǎo)體基板201內(nèi)P型區(qū)域電位置零，第一 N型區(qū)域202、第二 N型區(qū)域203及第三N型區(qū)域204的電壓均置位5V電壓，第二 P型區(qū)域205的電壓置位-5V，NMOS控制電容源極區(qū)206、NMOS控制電容漏極區(qū)209的電壓均置位-5V，第三P型區(qū)域231的電壓置位5V，NM0S編程晶體管源極區(qū)224及NMOS編程晶體管漏極區(qū)227均置位5V電壓，在NMOS控制電容220作用下，能使得浮柵電極216內(nèi)產(chǎn)生-4V -5V的電壓，此時(shí)浮柵電極216與第三P型區(qū)域231間的電壓值為_(kāi)9 -10V，就會(huì)達(dá)到場(chǎng)發(fā)射特性也稱(chēng)為FN(Fowler-Nordheim)隧道效應(yīng)所需的電場(chǎng)，電子會(huì)通過(guò)柵介質(zhì)層215進(jìn)入第三P型區(qū)域231內(nèi)，從而實(shí)現(xiàn)將浮柵電極216內(nèi)數(shù)據(jù)擦除。當(dāng)需要讀取記憶體細(xì)胞200內(nèi)的數(shù)據(jù)時(shí)，將半導(dǎo)體基板201的電壓置位零電位，第一 N型區(qū)域202、第二 N型區(qū)域203及第三N型區(qū)域204的電壓均置位0. 5 IV電壓，第ニ P型區(qū)域205置位-I 0V，NMOS控制電容源極區(qū)206及NMOS控制電容漏極區(qū)209均置位-I 0V，PMOS訪(fǎng)問(wèn)晶體管源極區(qū)213的電壓置位Ov及PMOS訪(fǎng)問(wèn)晶體管漏極區(qū)221置位0. 5 IV，第三P型區(qū)域231置位Ov電壓，NMOS編程晶體管源極區(qū)224及NMOS編程晶體管漏極區(qū)227均置位OV電壓。加載上述電壓值后，當(dāng)記憶體細(xì)胞200內(nèi)在寫(xiě)入數(shù)據(jù)的狀態(tài)下，浮柵電極216內(nèi)有大量電子，當(dāng)記憶體細(xì)胞200內(nèi)數(shù)據(jù)被擦除的狀態(tài)下，電子從浮柵電極216內(nèi)流出，浮柵電極216是正離子的狀態(tài)；當(dāng)浮柵電極216內(nèi)有電子時(shí)，通過(guò)PMOS訪(fǎng)問(wèn)晶體管源極區(qū)213的電流較大，當(dāng)浮柵電極216是正離子的狀態(tài)，通過(guò)PMOS訪(fǎng)問(wèn)晶體管源極區(qū)213的電流較小，從而根據(jù)相應(yīng)電流的大小，能夠知道記憶體細(xì)胞200是寫(xiě)入數(shù)據(jù)狀態(tài)還是處于數(shù)據(jù)擦除狀態(tài)。[0025]如圖2所示為本實(shí)用新型四個(gè)記憶體細(xì)胞組成2X2陣列的使用狀態(tài)連接圖。四個(gè)記憶體細(xì)胞分別包括記憶體細(xì)胞200、第三記憶體細(xì)胞300、第四記憶體細(xì)胞400及第五記憶體細(xì)胞500，第三記憶體細(xì)胞300、第四記憶體細(xì)胞400及第五記憶體細(xì)胞500的結(jié)構(gòu)及設(shè)置均與記憶體細(xì)胞200相同；即第三記憶體細(xì)胞300包括第三PMOS訪(fǎng)問(wèn)晶體管310、第三NMOS控制電容320及第三NMOS編程晶體管330，第四記憶體細(xì)胞400包括第四PMOS訪(fǎng)問(wèn)晶體管410、第四NMOS控制電容420及第四NMOS編程晶體管430，第五記憶體細(xì)胞500包括第五PMOS訪(fǎng)問(wèn)晶體管510，第五NMOS控制電容520及第五NMOS編程晶體管530。具體連接時(shí)，將PMOS訪(fǎng)問(wèn)晶體管210的PMOS訪(fǎng)問(wèn)晶體管源極區(qū)213與第四PMOS訪(fǎng)問(wèn)晶體管410對(duì)應(yīng)的源極區(qū)連接到導(dǎo)電位線(xiàn)電極BLO，PMOS訪(fǎng)問(wèn)晶體管漏極區(qū)221與第四PMOS訪(fǎng)問(wèn)晶體管410對(duì)應(yīng)的漏極區(qū)連接到導(dǎo)電位線(xiàn)電極BY0，第三PMOS訪(fǎng)問(wèn)晶體管310與第五PMOS訪(fǎng)問(wèn)晶體管510對(duì)應(yīng)的源極區(qū)連接到導(dǎo)電位線(xiàn)電極BLl，第三PMOS訪(fǎng)問(wèn)晶體管310與第五PMOS訪(fǎng)問(wèn)晶體管510對(duì)應(yīng)的漏極區(qū)連接到導(dǎo)電位線(xiàn)電極BYl。*[0027]NMOS控制電容220及NMOS控制電容230對(duì)應(yīng)的源極區(qū)漏極區(qū)連接到導(dǎo)電字線(xiàn)電極WL0，第四NMOS控制電容420及第五NMOS控制電容520對(duì)應(yīng)的源極區(qū)及漏極區(qū)連接到導(dǎo)電字線(xiàn)電極WLl。NMOS編程晶體管230及第四NMOS編程晶體管430對(duì)應(yīng)的源極區(qū)及漏極區(qū)連接到導(dǎo)電編程線(xiàn)電極PO，第三NMOS編程晶體管330及第五NMOS編程晶體管530對(duì)應(yīng)的源極區(qū)及漏極區(qū)連接到導(dǎo)電編程線(xiàn)電極Pl。PMOS訪(fǎng)問(wèn)晶體管210、第三PMOS訪(fǎng)問(wèn)晶體管310、第四PMOS訪(fǎng)問(wèn)晶體管410及第五PMOS訪(fǎng)問(wèn)晶體管510對(duì)應(yīng)的N型區(qū)域連接到導(dǎo)電位線(xiàn)N阱電極BLNW。NMOS控制電容220與第四NMOS控制電容420對(duì)應(yīng)的P型區(qū)域連接到導(dǎo)電字線(xiàn)WLPW0，第三NMOS控制電容320與第五NMOS控制電容520對(duì)應(yīng)的P型區(qū)域連接到導(dǎo)電字線(xiàn)WLPWl。對(duì)于記憶體細(xì)胞200而言，在編程模式吋，當(dāng)浮柵電極216與第三P型區(qū)域231間有較大的電壓差吋，NMOS編程晶體管230的NMOS編程晶體管漏極區(qū)227形成溝道區(qū)域，通過(guò)FN(Fowler-Nordheim)隧道效應(yīng)使得第三P型區(qū)域反型，電子通過(guò)柵介質(zhì)層215進(jìn)入浮柵電極216，使得PMOS訪(fǎng)問(wèn)晶體管210的通電能量越來(lái)越強(qiáng)，實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ)。
權(quán)利要求1.ー種與CMOS邏輯エ藝兼容的非揮發(fā)性記憶體陣列，其特征是包括由若干記憶體細(xì)胞(200)組成的行記憶體細(xì)胞群組及列記憶體細(xì)胞群組；記憶體細(xì)胞(200)位于所述半導(dǎo)體基板(201)內(nèi)的上部，所述記憶體細(xì)胞(200)包括PMOS訪(fǎng)問(wèn)晶體管(210)、NM0S編程晶體管(230 )及NMOS控制電容(220 );所述PMOS訪(fǎng)問(wèn)晶體管(210 )、NMOS編程晶體管(230 )與NMOS控制電容(220)間通過(guò)半導(dǎo)體基板(201)內(nèi)的領(lǐng)域介質(zhì)區(qū)域(214)相互隔離；所述記憶體細(xì)胞(200)通過(guò)半導(dǎo)體基板(201)內(nèi)的第二 N型區(qū)域(203)及所述第二 N型區(qū)域(203)上方的第三N型區(qū)域(204)與半導(dǎo)體基板(201)隔離；半導(dǎo)體基板(201)的表面上淀積有柵介質(zhì)層(215)，所述柵介質(zhì)層(215)上設(shè)有浮柵電極(216)，所述浮柵電極(216)覆蓋并貫穿PMOS訪(fǎng)問(wèn)晶體管(210)、NM0S編程晶體管(230)及NMOS控制電容(220)上方對(duì)應(yīng)的柵介質(zhì)層(215)，浮柵電極(216)的兩側(cè)淀積有側(cè)面保護(hù)層(217)，所述側(cè)面保護(hù)層(217)覆蓋浮柵電極(216)側(cè)壁； 行記憶體細(xì)胞群組中對(duì)應(yīng)NMOS控制電容(220)的NMOS控制電容源極區(qū)(206)、NMOS控制電容漏極區(qū)(209)均與相應(yīng)的導(dǎo)電字線(xiàn)電極WL相連；列記憶體細(xì)胞群組中對(duì)應(yīng)NMOS控制電容(220)的第二 P型區(qū)域(205)均與導(dǎo)電字線(xiàn)WLPW相連；列記憶體細(xì)胞群組中對(duì)應(yīng)PMOS訪(fǎng)問(wèn)晶體管(210)的PMOS訪(fǎng)問(wèn)晶體管源極區(qū)(213)均與相應(yīng)的導(dǎo)電位線(xiàn)電極BL，列記憶體細(xì)胞群組中對(duì)應(yīng)PMOS訪(fǎng)問(wèn)晶體管(210)的PMOS訪(fǎng)問(wèn)晶體管漏極區(qū)(221)均與相應(yīng)的導(dǎo)電位線(xiàn)電極BY相連；列記憶體細(xì)胞群組中對(duì)應(yīng)PMOS訪(fǎng)問(wèn)晶體管(210)的第一 N型區(qū)域(202)均與導(dǎo)電位線(xiàn)N阱電極BLNW相連；列記憶體細(xì)胞群組中對(duì)應(yīng)NMOS編程晶體管(230)的NMOS編程晶體管源極區(qū)(224)、NMOS編程晶體管漏極區(qū)(227)及第三P型區(qū)域(231)均與相應(yīng)的導(dǎo)電編程線(xiàn)電極P相連，以連接成所需的非揮發(fā)性記憶體陣列。
2.根據(jù)權(quán)利要求I所述的與CMOS邏輯エ藝兼容的非揮發(fā)性記憶體陣列，其特征是所述半導(dǎo)體基板(201)為P型導(dǎo)電類(lèi)型基板，所述半導(dǎo)體基板(201)的材料包括硅。
3.根據(jù)權(quán)利要求I所述的與CMOS邏輯エ藝兼容的非揮發(fā)性記憶體陣列，其特征是所述柵介質(zhì)層(215)的材料包括ニ氧化硅。
4.根據(jù)權(quán)利要求I所述的與CMOS邏輯エ藝兼容的非揮發(fā)性記憶體陣列，其特征是所述浮柵電極(216)的包括導(dǎo)電多晶硅。
5.根據(jù)權(quán)利要求I所述的與CMOS邏輯エ藝兼容的非揮發(fā)性記憶體陣列，其特征是所述側(cè)面保護(hù)層(217)為氮化硅或ニ氧化硅。
專(zhuān)利摘要本實(shí)用新型涉及一種與CMOS邏輯工藝兼容的非揮發(fā)性記憶體陣列，其包括行記憶體細(xì)胞群組及列記憶體細(xì)胞群組；行記憶體細(xì)胞群組中NMOS控制電容源極區(qū)、漏極區(qū)均與相應(yīng)的導(dǎo)電字線(xiàn)電極WL相連；列記憶體細(xì)胞群組中第二P型區(qū)域均與導(dǎo)電字線(xiàn)WLPW相連；列記憶體細(xì)胞群組中的PMOS訪(fǎng)問(wèn)晶體管源極區(qū)均與相應(yīng)的導(dǎo)電位線(xiàn)電極BL，列記憶體細(xì)胞群組中的PMOS訪(fǎng)問(wèn)晶體管漏極區(qū)均與相應(yīng)的導(dǎo)電位線(xiàn)電極BY相連；列記憶體細(xì)胞群組中的第一N型區(qū)域均與導(dǎo)電位線(xiàn)N阱電極BLNW相連；列記憶體細(xì)胞群組中NMOS編程晶體管源極區(qū)、NMOS編程晶體管漏極區(qū)及第三P型區(qū)域均與相應(yīng)的導(dǎo)電編程線(xiàn)電極P相連，以連接成所需的非揮發(fā)性記憶體陣列。本實(shí)用新型能與CMOS工藝兼容，降低芯片成本。
文檔編號(hào)H01L27/115GK202434521SQ20122005667
公開(kāi)日2012年9月12日 申請(qǐng)日期2012年2月21日 優(yōu)先權(quán)日2012年2月21日
發(fā)明者方英嬌 申請(qǐng)人:無(wú)錫來(lái)燕微電子有限公司