半導(dǎo)體器件及其制造方法
【專利摘要】本發(fā)明公開了一種W金屬層淀積制造方法，包括：預(yù)熱晶片；采用ALD工藝，在晶片上沉積W成核層；采用CVD工藝，在W成核層上沉積W金屬層。依照本發(fā)明的半導(dǎo)體器件及其制造方法，利用ALD工藝沉積薄W層用作成核層，替代了現(xiàn)有的CVD法制備成核層，提高了整體W薄膜的片間均勻性、臺階覆蓋率，進而提高了器件的可靠性，延伸CVD?W工藝至65nm技術(shù)帶。
【專利說明】半導(dǎo)體器件及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，特別是涉及一種用于改進薄膜均勻性和臺階覆蓋率的金屬鎢薄膜制造方法以及由此制造的鎢薄膜。
【背景技術(shù)】
[0002]在半導(dǎo)體制造中，金屬鎢(W)通常用于形成接觸以及通孔填充。W薄膜的形成方法一般是化學(xué)氣相沉積(CVD) XVD法制備W薄膜的工序一般包括:預(yù)熱，在工藝溫度下加熱晶片(通常為Si晶片)的頂面以及背面，提高分子運動以促進薄膜形成和沉積；浸透(soak)，向反應(yīng)室內(nèi)通入硅烷(SiH4)，當(dāng)SiH4氣體分子到達晶片表面時，SiH4分子解體并且形成Si的單原子層，該單原子層Si可以保護其下方的粘合層免受WF6的侵蝕；成核，通入WF6，在原子層Si上通過CVD生長薄層的W，作為后續(xù)W薄膜的生長點，該成核薄膜的均勻性和沉積速率取決于晶片是否在預(yù)熱階段受到足夠的熱量以及在浸透階段是否接受足夠的硅烷而形成了良好的單原子層Si，該成核步驟對于后續(xù)W薄膜的均勻性與薄膜特性至關(guān)重要；填充，通入H2還原WF6,反應(yīng)的速度要高于硅烷反應(yīng)的速度，實際的沉積取決于工藝溫度和氣流流量。在上述CVD法制備W薄膜工藝中，成核步驟是關(guān)鍵，作為成核層的薄W層的連續(xù)性、臺階覆蓋率以及形態(tài)直接影響了后續(xù)本體W薄膜的沉積，因此決定了整體W薄膜的縫隙填充能力、電阻率以及應(yīng)力。
[0003]具體地，以在源漏接觸孔中沉積金屬W用作源漏接觸為例，在Ti/TiN的阻擋層/粘附層上通過CVD法制備W成核層，該成核W層通常不會延伸超過65nm并且在接觸孔上部存在懸掛突出部分，這種較差的臺階覆蓋率影響了源漏接觸W的縫隙填充能力，并且需要較厚的成核層來保護薄弱的阻擋層的角部區(qū)域從而進一步影響了后續(xù)W薄膜的均勻性。因此，現(xiàn)有的W薄膜形成方法中，CVD法制備W成核層的工藝存在上述這些問題，嚴重影響了器件的可靠性。

【發(fā)明內(nèi)容】

[0004]由上所述，本發(fā)明的目的在于克服上述技術(shù)困難，改進W薄膜的臺階覆蓋率。
[0005]為此，本發(fā)明提供了一種W金屬層淀積制造方法，包括:預(yù)熱晶片；采用ALD工藝，在晶片上沉積W成核層；采用CVD工藝，在W成核層上沉積W金屬層。
[0006]其中，預(yù)熱晶片之后、沉積W成核層之前進一步包括:采用CVD工藝，在晶片上沉積單原子硅層。
[0007]其中，ALD工藝溫度為250?350°C。
[0008]其中，ALD工藝沉積速率為2.3A /周期?3.0 A /周期。
[0009]其中，W成核層厚度為10?1000A。
[0010]其中，ALD工藝的前驅(qū)物為B2H6與WF6。
[0011]本發(fā)明還提供了一種半導(dǎo)體器件，包括下層器件結(jié)構(gòu)、下層器件結(jié)構(gòu)之上的層間介質(zhì)層、層間介質(zhì)層中與下層器件結(jié)構(gòu)接觸的阻擋層/粘附層、阻擋層/粘附層上的W金屬層，其特征在于:阻擋層/粘附層與W金屬層之間還包括W成核層。
[0012]其中，W成核層厚度為10?1000A。
[0013]其中，阻擋層/粘附層包括T1、Ta、TiN, TaN及其組合。
[0014]依照本發(fā)明的半導(dǎo)體器件及其制造方法，利用ALD工藝沉積薄W層用作成核層，替代了現(xiàn)有的CVD法制備成核層，提高了整體W薄膜的均勻性、臺階覆蓋率，進而提高了器件的可靠性。
【專利附圖】

【附圖說明】
[0015]以下參照附圖來詳細說明本發(fā)明的技術(shù)方案，其中:
[0016]圖1為根據(jù)本發(fā)明的W薄膜淀積制造方法的流程圖；
[0017]圖2為根據(jù)本發(fā)明的W薄膜淀積制造方法中ALD工藝成核的示意圖；
[0018]圖3為現(xiàn)有技術(shù)中CVD法制備W成核層后CVD沉積W層厚度的等高線示意圖；
[0019]圖4為根據(jù)本發(fā)明的ALD法制備W成核層后CVD沉積W層厚度的等高線示意圖；以及
[0020]圖5為根據(jù)本發(fā)明方法制備的半導(dǎo)體器件的剖視圖。
【具體實施方式】
[0021]以下參照附圖并結(jié)合示意性的實施例來詳細說明本發(fā)明技術(shù)方案的特征及其技術(shù)效果，公開了提高了整體W薄膜的均勻性、臺階覆蓋率的半導(dǎo)體器件及其制造方法。需要指出的是，類似的附圖標(biāo)記表示類似的結(jié)構(gòu)，本申請中所用的術(shù)語“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結(jié)構(gòu)或制造工序。這些修飾除非特別說明并非暗示所修飾器件結(jié)構(gòu)或制造工序的空間、次序或?qū)蛹夑P(guān)系。
[0022]參照圖1，為根據(jù)本發(fā)明的W薄膜制造方法的流程圖，提供了 一種半導(dǎo)體器件制造方法，包括:
[0023]I)預(yù)熱晶片，將晶片送入CVD反應(yīng)室，加熱至約200°C，提高整個晶片熱量以促進分子運動，利于稍后的反應(yīng)和沉積。
[0024]2)可選地，在晶片上沉積薄硅層。通入硅烷(SiH4)等含硅氣體，分解從而在晶片表面沉積形成了薄硅層，例如為單原子s i層，該單原子層Si可以保護其下方的T1、Ta、TiN、TaN等材質(zhì)的阻擋層/粘附層免受稍后WF6的侵蝕。
[0025]3)采用原子層沉積(ALD)工藝，在晶片上形成W成核層。ALD工藝的前驅(qū)物包括硼烷(B2H6)與氟化鎢(WF6)，工藝溫度為250?350°C并且優(yōu)選300°C。具體地，參照圖2所示，在ALD沉積的循環(huán)周期內(nèi)=WF6最先沉積在晶片表面(優(yōu)選地包括薄Si層)形成第一層W單原子層，并且W-F鏈上F —側(cè)朝向上；隨后停止通入WF6轉(zhuǎn)而通入B2H6, B和H取代了 W-F鏈上的F ;接著停止通入B2H6轉(zhuǎn)而繼續(xù)通入WF6,第一層W上方的B和H還原了通入的WF6從而形成了第二層W單原子層；然后停止WF6轉(zhuǎn)而通入B2H6, B和H再次取代了第二層W單原子層頂部的F，此后周而復(fù)始，間歇地交替通入WF6和B2H6,最終形成了多個W單原子層，構(gòu)成最終的成核層。ALD工藝中，沉積速率例如是2.3A/周期至3.0A/周期并且優(yōu)選為2 7A Z周期，最終沉積得到的成核層的厚度例如是10?1000 A并且優(yōu)選是50 L.該薄W層(多個單原子W層)的成核層用作稍后CVD沉積厚體W的生長點。[0026]4)在W成核層上通過CVD法沉積W薄膜。例如連續(xù)通入H2與WF6,溫度例如在300~450°C，WF6被H2還原從而大量沉積在成核層上，形成最終所需的厚W薄膜層。
[0027]圖3所示為現(xiàn)有技術(shù)中CVD形成成核層后再CVD沉積W薄膜的等高線示意圖，厚度的標(biāo)準(zhǔn)偏差可高達24.7%，也即W薄膜的均勻性較差，臺階覆蓋率不良。
[0028]圖4所示為根據(jù)本發(fā)明的利用ALD形成成核層之后再CVD沉積W薄膜的等高線示意圖，厚度的標(biāo)準(zhǔn)偏差僅為4.17%，因此大幅度提高了薄膜均勻性。
[0029]圖5所示為根據(jù)本發(fā)明方法制備的半導(dǎo)體器件的剖視圖。
[0030]在晶片上器件結(jié)構(gòu)的上方形成層間介質(zhì)層(ILD) I。例如通過旋涂、噴涂、絲網(wǎng)印刷、CVD等常規(guī)工藝形成氧化硅、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、或低k材料的ILD1，其中低k材料包括但不限于有機低k材料(例如含芳基或者多元環(huán)的有機聚合物)、無機低k材料(例如無定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、摻C 二氧化硅、摻F多孔無定形碳、多孔金剛石、多孔有機聚合物)。
[0031]刻蝕ILDl形成溝槽(或者接觸孔，圖中未示出)，直至暴露晶片中下層器件結(jié)構(gòu)(未示出)。其中，器件結(jié)構(gòu)例如是MOSFET的源漏區(qū)或者源漏區(qū)上的金屬硅化物，還可以是多層互連結(jié)構(gòu)中的下層金屬塞。在小尺寸器件中，溝槽寬度通常小于65nm，甚至達到20nm以下，因此溝槽中各個層的臺階覆蓋率成為制約器件性能提升的重要因素。
[0032]在溝槽中通過PECVD、MBE、ALD、蒸發(fā)、濺射等常規(guī)方法，沉積阻擋層/粘附層2，用于防止W等金屬擴散進入下層器件而降低可靠性，并且用于提高W等金屬與下層器件之間的粘附強度。阻擋層/粘附層2材質(zhì)例如是T1、Ta、TiN、TaN及其組合。其中，阻擋層/粘附層2將與下層器件結(jié)構(gòu)接觸。
`[0033]通過圖1所示的ALD法在阻擋層/粘附層2上形成W成核層3，其厚度例如是?ο~1000 A并且優(yōu)選是50 A0
[0034]在W成核層3上通過現(xiàn)有的CVD法，沉積形成了 W金屬層4，完全填充了溝槽，確保了器件可靠性。
[0035]最終形成的器件結(jié)構(gòu)中，包括ILD I中的溝槽、溝槽中的阻擋層/粘附層2、溝槽中阻擋層/粘附層2之上的W金屬層4，其特征在于:W金屬層4與阻擋層/粘附層2之間還具有ALD法制備的W成核層3。
[0036]依照本發(fā)明的半導(dǎo)體器件及其制造方法，利用ALD工藝沉積薄W層用作成核層，替代了現(xiàn)有的CVD法制備成核層，提高了整體W薄膜的均勻性、臺階覆蓋率，進而提高了器件的可靠性。
[0037]盡管已參照一個或多個示例性實施例說明本發(fā)明，本領(lǐng)域技術(shù)人員可以知曉無需脫離本發(fā)明范圍而對器件結(jié)構(gòu)做出各種合適的改變和等價方式。此外，由所公開的教導(dǎo)可做出許多可能適于特定情形或材料的修改而不脫離本發(fā)明范圍。因此，本發(fā)明的目的不在于限定在作為用于實現(xiàn)本發(fā)明的最佳實施方式而公開的特定實施例，而所公開的器件結(jié)構(gòu)及其制造方法將包括落入本發(fā)明范圍內(nèi)的所有實施例。
【權(quán)利要求】
1.一種W金屬層淀積制造方法，包括: 預(yù)熱晶片； 采用ALD工藝，在晶片上沉積W成核層； 采用CVD工藝，在W成核層上沉積W金屬層。
2.如權(quán)利要求1的W金屬層淀積制造方法，其中，預(yù)熱晶片之后、沉積W成核層之前進一步包括:采用CVD工藝，在晶片上沉積單原子硅層。
3.如權(quán)利要求1的W金屬層淀積制造方法，其中，ALD工藝溫度為250- KTC。
4.如權(quán)利要求1的W金屬層淀積制造方法，其中，ALD工藝沉積速率為2Sk周期?3.0 A/周期。
5.如權(quán)利要求1的w金屬層淀積制造方法，其中，w成核層厚度為10?1000L.
6.如權(quán)利要求1的W金屬層淀積制造方法，其中，ALD工藝的前驅(qū)物為B2H6與WF6。
7.一種半導(dǎo)體器件，包括下層器件結(jié)構(gòu)、下層器件結(jié)構(gòu)之上的層間介質(zhì)層、層間介質(zhì)層中與下層器件結(jié)構(gòu)接觸的阻擋層/粘附層、阻擋層/粘附層上的W金屬層，其特征在于:阻擋層/粘附層與W金屬層之間還包括W成核層。
8.如權(quán)利要求7的半導(dǎo)體器件，其中，W成核層厚度為10?1000人。
9.如權(quán)利要求7的半導(dǎo)體器件，其中，阻擋層/粘附層包括T1、Ta、TiN、TaN及其組合。
【文檔編號】H01L21/285GK103578963SQ201210273721
【公開日】2014年2月12日 申請日期:2012年8月2日 優(yōu)先權(quán)日:2012年8月2日
【發(fā)明者】王桂磊, 李俊峰, 趙超 申請人:中國科學(xué)院微電子研究所