半導(dǎo)體器件及其制造方法
【專利摘要】本發(fā)明公開(kāi)了一種半導(dǎo)體器件，包括襯底、襯底上的多個(gè)柵極堆疊結(jié)構(gòu)、每個(gè)柵極堆疊結(jié)構(gòu)兩側(cè)的多個(gè)柵極側(cè)墻結(jié)構(gòu)、每個(gè)柵極側(cè)墻結(jié)構(gòu)兩側(cè)襯底中的多個(gè)源漏區(qū)，多個(gè)柵極堆疊結(jié)構(gòu)包括多個(gè)第一柵極堆疊結(jié)構(gòu)和多個(gè)第二柵極堆疊結(jié)構(gòu)，其特征在于：第一柵極堆疊結(jié)構(gòu)包括第一柵極絕緣層、第一阻擋層、第一功函數(shù)調(diào)節(jié)層、和電阻調(diào)節(jié)層，第二柵極堆疊結(jié)構(gòu)包括第二柵極絕緣層、第一阻擋層、第二功函數(shù)調(diào)節(jié)層、第一功函數(shù)調(diào)節(jié)層、和電阻調(diào)節(jié)層。依照本發(fā)明的半導(dǎo)體器件及其制造方法，先選擇性沉積NMOS功函數(shù)調(diào)節(jié)層然后再沉積PMOS功函數(shù)調(diào)節(jié)層，簡(jiǎn)化了PMOS金屬柵極結(jié)構(gòu)，在有效控制金屬柵功函數(shù)的同時(shí)還能提高電阻調(diào)節(jié)層填充的空間，從而有效降低柵極電阻。
【專利說(shuō)明】半導(dǎo)體器件及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，特別是涉及一種更有效控制功函數(shù)并且降低柵極電阻的CMOS及其制造方法。
【背景技術(shù)】
[0002]從45nm CMOS集成電路工藝起，隨著器件特征尺寸的不斷縮小，為了抑制短溝道效應(yīng)，CMOS器件中柵絕緣介質(zhì)層的等效氧化層厚度(EOT)必需同步減少。然而，超薄的(例如IOnm)常規(guī)氧化層或氮氧化層由于(相對(duì))介電常數(shù)不高(例如3.9左右)，絕緣性能難以承受這種超小器件中相對(duì)高的場(chǎng)強(qiáng)，將產(chǎn)生嚴(yán)重的柵漏電。因此，傳統(tǒng)的多晶硅(poly-si)/SiON體系不再適用。
[0003]有鑒于此，業(yè)界開(kāi)始使用高介電常數(shù)(高k，HK)材料來(lái)作為柵絕緣介質(zhì)層。然而，高k材料的界面電荷與極化電荷導(dǎo)致器件的閾值調(diào)節(jié)困難，poly-si與高k結(jié)合將產(chǎn)生費(fèi)米能級(jí)釘扎效應(yīng)，因而不能用于MOSFET的閾值調(diào)節(jié)，故柵電極必需應(yīng)用不同金屬材料來(lái)調(diào)節(jié)器件閾值，也即采用金屬柵(MG)/HK結(jié)構(gòu)。
[0004]對(duì)于不同MOSFET的閾值調(diào)節(jié)，比如對(duì)于NMOS與PM0S，需要不同功函數(shù)的金屬電極?？刹捎脝我唤饘贃殴に囌{(diào)節(jié)方法，然而調(diào)節(jié)范圍有限。例如采用了單一金屬柵工藝的具有較低待機(jī)功率的平面SOI多柵器件，對(duì)應(yīng)于n+poly-si的4.1eV功函數(shù)以及p+poly-si的
5.2eV功函數(shù)，可以選擇合適的金屬電極使得柵極功函數(shù)在兩者之間的中位值附近，例如為
4.65eV或者4.65±0.3eV。但這種小范圍微調(diào)難以有效控制器件閾值。最優(yōu)工藝方法應(yīng)當(dāng)是采用不同金屬材料的柵電極，例如NMOS采用導(dǎo)帶金屬，PMOS采用價(jià)帶金屬，以使得NMOS和PMOS的柵極功函數(shù)分別位于導(dǎo)帶和價(jià)帶邊緣處，例如4.1±0.1eV和5.2±0.1eV0業(yè)界已經(jīng)就這些柵極金屬(包括金屬氮化物)的材料選擇做了詳盡研究，在此不再贅述。
[0005]現(xiàn)有的CMOS雙金屬柵集成工藝方法，一般包括:在PMOS和NMOS基礎(chǔ)結(jié)構(gòu)中刻蝕去除假柵極，形成PMOS柵極溝槽和NMOS柵極溝槽，并且在兩個(gè)柵極溝槽中沉積高k材料的柵極絕緣層；在PMOS柵極溝槽和NMOS柵極溝槽中柵極絕緣層上依次沉積例如TiN的第一阻擋層(和/或刻蝕停止層，例如Ta、TaN)、PMOS功函數(shù)調(diào)節(jié)層(例如TiN)、第二阻擋層(例如TaN);選擇性干法刻蝕去除NMOS區(qū)域的PMOS功函數(shù)調(diào)節(jié)層、第二阻擋層，暴露并停止在第一阻擋層上；在PMOS區(qū)第二阻擋層以及NMOS區(qū)暴露的第一阻擋層上沉積NMOS功函數(shù)調(diào)節(jié)層(例如TiAl、Al);在整個(gè)器件也即NMOS功函數(shù)調(diào)節(jié)層上依次沉積第三阻擋層(例如TiN、Ti)和電阻調(diào)節(jié)層；CMP平坦化直至暴露層間介質(zhì)層(ILD);刻蝕ILD形成源漏接觸孔并且填充金屬形成源漏接觸塞。
[0006]在上述現(xiàn)有工藝中，NMOS功函數(shù)調(diào)節(jié)層中含有的Al離子有利于快速擴(kuò)散，可以有效擴(kuò)散至柵極絕緣層與第一阻擋層之間的界面附近，從而有效控制NMOS功函數(shù)。然而，為了防止NMOS功函數(shù)調(diào)節(jié)層中Al離子對(duì)于PMOS功函數(shù)調(diào)節(jié)層的影響，必須在PMOS區(qū)域形成并且保留第二阻擋層。這樣，在PMOS區(qū)的器件結(jié)構(gòu)中，金屬柵結(jié)構(gòu)極度復(fù)雜(含有三個(gè)阻擋層)，在特征尺寸-柵極長(zhǎng)度逐步縮減的條件下，特別是柵極長(zhǎng)度在22nm之下，此時(shí)由于多層阻擋層的結(jié)構(gòu)使得PMOS區(qū)電阻調(diào)節(jié)層可以填充的空間減少，存在電阻調(diào)節(jié)層體積小難以有效降低柵極電阻以及填充不充分造成孔洞反而提高電阻率的問(wèn)題。

【發(fā)明內(nèi)容】

[0007]由上所述，本發(fā)明的目的在于克服上述問(wèn)題，有效控制金屬柵功函數(shù)的同時(shí)還能兼顧有效降低柵極電阻。
[0008]為此，本發(fā)明提供了一種半導(dǎo)體器件，包括襯底、襯底上的多個(gè)柵極堆疊結(jié)構(gòu)、每個(gè)柵極堆疊結(jié)構(gòu)兩側(cè)的多個(gè)柵極側(cè)墻結(jié)構(gòu)、每個(gè)柵極側(cè)墻結(jié)構(gòu)兩側(cè)襯底中的多個(gè)源漏區(qū)，多個(gè)柵極堆疊結(jié)構(gòu)包括多個(gè)第一柵極堆疊結(jié)構(gòu)和多個(gè)第二柵極堆疊結(jié)構(gòu)，其特征在于:第一柵極堆疊結(jié)構(gòu)包括第一柵極絕緣層、第一阻擋層、第一功函數(shù)調(diào)節(jié)層、和電阻調(diào)節(jié)層，第二柵極堆疊結(jié)構(gòu)包括第二柵極絕緣層、第一阻擋層、第二功函數(shù)調(diào)節(jié)層、第一功函數(shù)調(diào)節(jié)層、和電阻調(diào)節(jié)層。
[0009]其中，第一和/或第二柵極絕緣層包括氧化硅、摻氮氧化硅、氮化硅、高K材料及其組合。
[0010]其中，高K 材料包括選自 Hf02、HfSiOx, HfSiON, HfAlOx, HfTaOx, HfLaOx, HfAlSiOx,HfLaSiOx的鉿基材料，或是包括選自Zr02、La203、LaA103、Ti02、Y203的稀土基高K介質(zhì)材料，或是包括Al2O3,以其上述材料的復(fù)合層。
[0011]其中，第一阻擋層包括MxNy、MxSiyNz，其中M為擴(kuò)散速率比Al慢的選自Ta、T1、Hf、Zr、Mo、W及其組合的金屬。
[0012]其中，第二功函數(shù)調(diào)節(jié)層為Al或者Al合金，其中Al合金是由Al與Co、N1、Cu、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La 及其組合的金屬所構(gòu)成的合金。
[0013]其中，第一功函數(shù)調(diào)節(jié)層包括:a)形式為MxNy或者M(jìn)xSiyNz的金屬氮化物，其中M為Ta、T1、Hf、Zr、Mo、W 及其組合;和 / 或 b)金屬，其中金屬為 Co、N1、Cu、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La 及其組合。
[0014]其中，電阻調(diào)節(jié)層包括:a)形式為MxNy *MxSiyNz的金屬氮化物，其中M為Ta、T1、Hf、Zr、Mo、W 及其組合；b)金屬或金屬合金，包括 Co、N1、Cu、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La 及其組合；c)金屬硅化物，包括 CoSi2' TiSi2' NiS1、PtS1、NiPtS1、CoGeS1、TiGeS1、NiGeSi及其組合；d)金屬氧化物導(dǎo)體，包括In2O3> SnO2, ITO、IZO及其組合；e)半導(dǎo)體材料，包括慘雜的多晶娃、非晶娃、多晶錯(cuò)、多晶錯(cuò)娃等及其組合。
[0015]本發(fā)明還提供了一種半導(dǎo)體器件制造方法，包括以下步驟:在襯底中形成多個(gè)源漏區(qū)；在襯底上形成多個(gè)柵極側(cè)墻結(jié)構(gòu)以及柵極側(cè)墻結(jié)構(gòu)周圍的層間介質(zhì)層，其中柵極側(cè)墻結(jié)構(gòu)包圍了多個(gè)第一柵極溝槽和多個(gè)第二柵極溝槽；在第一和第二柵極溝槽中依次沉積第一柵極絕緣層和第二柵極絕緣層、第一阻擋層、第二功函數(shù)調(diào)節(jié)層；選擇性刻蝕去除第一柵極溝槽中的第二功函數(shù)調(diào)節(jié)層，直至露出第一阻擋層；在第一柵極溝槽中的第一阻擋層上、以及在第二柵極溝槽中的第二功函數(shù)調(diào)節(jié)層上沉積第一功函數(shù)調(diào)節(jié)層；在第一柵極溝槽中的第一功函數(shù)調(diào)節(jié)層上、以及在第二柵極溝槽中的第一功函數(shù)調(diào)節(jié)層上沉積電阻調(diào)節(jié)層。
[0016]其中，第一和/或第二柵極絕緣層包括氧化硅、摻氮氧化硅、氮化硅、高K材料及其組合。[0017]其中，高K 材料包括選自 Hf02、HfSiOx, HfSiON, HfAlOx, HfTaOx, HfLaOx, HfAlSiOx,HfLaSiOx的鉿基材料，或是包括選自Zr02、La203、LaA103、Ti02、Y203的稀土基高K介質(zhì)材料，或是包括Al2O3,以其上述材料的復(fù)合層。
[0018]其中，第一阻擋層包括MxNy、MxSiyNz，其中M為擴(kuò)散速率比Al慢的選自Ta、T1、Hf、Zr、Mo、W及其組合的金屬。
[0019]其中，第二功函數(shù)調(diào)節(jié)層為Al或者Al合金，其中Al合金是由Al與Co、N1、Cu、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La 及其組合的金屬所構(gòu)成的合金。
[0020]其中，第一功函數(shù)調(diào)節(jié)層包括:a)形式為MxNy或者M(jìn)xSiyNz的金屬氮化物，其中M為Ta、T1、Hf、Zr、Mo、W 及其組合;和 / 或 b)金屬，其中金屬為 Co、N1、Cu、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La 及其組合。
[0021]其中，電阻調(diào)節(jié)層包括:a)形式為MxNy或MxSiyNz的金屬氮化物，其中M為Ta、T1、Hf、Zr、Mo、W 及其組合；b)金屬或金屬合金，包括 Co、N1、Cu、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La 及其組合；c)金屬硅化物，包括 CoSi2' TiSi2' NiS1、PtS1、NiPtS1、CoGeS1、TiGeS1、NiGeSi及其組合；d)金屬氧化物導(dǎo)體，包括In2O3> SnO2, ITO、IZO及其組合；e)半導(dǎo)體材料，包括慘雜的多晶娃、非晶娃、多晶錯(cuò)、多晶錯(cuò)娃等及其組合。
[0022]依照本發(fā)明的半導(dǎo)體器件及其制造方法，先選擇性沉積NMOS功函數(shù)調(diào)節(jié)層然后再沉積PMOS功函數(shù)調(diào)節(jié)層，簡(jiǎn)化了 PMOS金屬柵極結(jié)構(gòu)，在有效控制金屬柵功函數(shù)的同時(shí)還能提高電阻調(diào)節(jié)層填充的空間，從而有效降低柵極電阻。
【專利附圖】

【附圖說(shuō)明】
[0023]以下參照附圖來(lái)詳細(xì)說(shuō)明本發(fā)明的技術(shù)方案，其中:
[0024]圖1至圖7為依照本發(fā)明的CMOS制造方法各步驟的剖面示意圖。
【具體實(shí)施方式】
[0025]以下參照附圖并結(jié)合示意性的實(shí)施例來(lái)詳細(xì)說(shuō)明本發(fā)明技術(shù)方案的特征及其技術(shù)效果，公開(kāi)了能有效控制金屬柵功函數(shù)的同時(shí)還能有效降低柵極電阻的CMOS及其制造方法。需要指出的是，類似的附圖標(biāo)記表示類似的結(jié)構(gòu)，本申請(qǐng)中所用的術(shù)語(yǔ)“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結(jié)構(gòu)或制造工序。這些修飾除非特別說(shuō)明并非暗示所修飾器件結(jié)構(gòu)或制造工序的空間、次序或?qū)蛹?jí)關(guān)系。
[0026]以下將參照?qǐng)D1至圖7的剖面示意圖來(lái)詳細(xì)說(shuō)明依照本發(fā)明的CMOS制造方法各步驟，其中，所述方法優(yōu)先適用于后柵工藝(gate-last)。
[0027]參照?qǐng)D1，形成CMOS基礎(chǔ)結(jié)構(gòu)。也即在包含STI的襯底中分別形成至少一個(gè)第一MOSFET和至少一個(gè)第二 M0SFET，其中第一 MOSFET包括第一源漏區(qū)、第一源漏擴(kuò)展區(qū)、第一柵極絕緣層、第一柵極側(cè)墻、第一金屬硅化物、第一接觸刻蝕停止層、第一層間介質(zhì)層，第二MOSFET包括第二源漏區(qū)、第二源漏擴(kuò)展區(qū)、第二柵極絕緣層、第二柵極側(cè)墻、第二金屬硅化物、第一接觸刻蝕停止層、第一層間介質(zhì)層。第一 MOSFET與第二 MOSFET類型相反，例如第一 MOSFET 為 PMOS 時(shí)第二 MOSFET 為 NMOS，第一 MOSFET 為 NMOS 時(shí)第二 MOSFET 為 PMOS。類似地，以下涉及“第一”和“第二”的材料、結(jié)構(gòu)或特性的限定均可以互換。
[0028]具體地，首先提供襯底I。襯底I依照器件用途需要而合理選擇，可包括單晶體硅(Si)、絕緣體上硅(SOI)、單晶體鍺(Ge)、絕緣體上鍺(GeOI)、應(yīng)變硅(Strained Si)、鍺硅(SiGe)，或是化合物半導(dǎo)體材料，例如氮化鎵(GaN)、砷化鎵(GaAs)、磷化銦(InP)、銻化銦(InSb)，以及碳基半導(dǎo)體例如石墨烯、SiC、碳納米管等等。襯底I如圖所示為塊狀，第一MOSFET和第二 MOSFET相鄰地形成在其中，但是兩個(gè)器件也可以相間隔地形成，例如分別形成在不同導(dǎo)電類型的阱區(qū)(未示出)中或其間具有其他間隔電子元件或結(jié)構(gòu)。此外，第一和第二 MOSFET的數(shù)目不限于圖1中的各一個(gè)，而是可以依照CMOS電路結(jié)構(gòu)采用多個(gè)MOSFET。
[0029]優(yōu)選地，在襯底I中形成淺溝槽隔離(STI) 2，例如先光刻/刻蝕襯底I形成淺溝槽然后采用LPCVD、PECVD等常規(guī)技術(shù)沉積絕緣隔離材料并CMP平坦化直至露出襯底1，形成STI2。其中STI2的填充材料可以是氧化物、氮化物或氮氧化物。如圖所示，STI2將所包圍的襯底I分成至少一個(gè)第一 MOSFET有源區(qū)和至少一個(gè)第二 MOSFET有源區(qū)，后續(xù)的各種工序?qū)⑨槍?duì)兩者選擇性地沉積、刻蝕以此形成不同類型的器件。
[0030]此后，在整個(gè)晶片表面也即襯底I和STI2表面依次沉積墊氧化層和偽柵極層并刻蝕形成第一和第二偽柵極堆疊結(jié)構(gòu)(均未示出)。第一和第二偽柵極堆疊結(jié)構(gòu)將在后續(xù)工藝中去除，因此墊氧化層優(yōu)選為氧化硅，偽柵極層優(yōu)選為多晶硅、非晶硅或微晶硅甚至是氧化硅。第一和第二偽柵極堆疊結(jié)構(gòu)的寬度和厚度依照PMOS、NMOS版圖設(shè)計(jì)規(guī)則、器件導(dǎo)電特性需要而制定。
[0031]然后，在第一和第二偽柵極堆疊結(jié)構(gòu)兩側(cè)形成第一和第二偽柵極側(cè)墻(未示出)。例如在器件表面沉積氧化硅、氮化硅或其復(fù)合層的側(cè)墻材料層然后刻蝕形成偽柵極側(cè)墻。
[0032]接著，在第一 MOSFET有源區(qū)和第二 MOSFET有源區(qū)中，在偽柵極側(cè)墻兩側(cè)襯底I中分別形成(第一 MOSFET的)第一源漏區(qū)3A和(第二 MOSFET的)第二源漏區(qū)3B。傳統(tǒng)工藝的源漏區(qū)3A/3B可以是利用不同的掩膜分別向襯底I中進(jìn)行第一次源漏離子注入，以選擇性注入不同導(dǎo)電類型的摻雜離子形成，例如向第一 MOSFET有源區(qū)注入P型雜質(zhì)，向第二MOSFET有源區(qū)注入η型雜質(zhì)。在本發(fā)明優(yōu)選實(shí)施例中，源漏區(qū)3Α/3Β是嵌入式應(yīng)變?cè)绰﹨^(qū)，也即分別以第一和第二偽柵極側(cè)墻為掩?？涛g襯底I的第一 MOSFET有源區(qū)和第二 MOSFET有源區(qū)形成第一和第二源漏凹槽(未示出)，然后在第一和第二源漏凹槽中選擇性外延生長(zhǎng)SiGe或Si: C等與襯底I材質(zhì)不同的高應(yīng)力材料從而形成相應(yīng)材質(zhì)的嵌入式應(yīng)變?cè)绰﹨^(qū)。其中嵌入式應(yīng)變?cè)绰﹨^(qū)3Α/3Β的上表面不限于圖2所示與襯底I上表面齊平，而是可以高于襯底I上表面形成提升源漏。優(yōu)選地，也可以向嵌入式應(yīng)變?cè)绰﹨^(qū)3Α/3Β中注入摻雜離子以調(diào)節(jié)類型和濃度，或者在形成上述嵌入式源漏同時(shí)進(jìn)行原位摻雜，第一 MOSFET對(duì)應(yīng)于PMOS則源漏區(qū)3Α是嵌入式應(yīng)變SiGe (e-SiGe)并且摻雜硼、鋁、鎵、銦等，第二 MOSFET對(duì)應(yīng)于NMOS則源漏區(qū)3B是嵌入式應(yīng)變Si: C(e-Si: C)且摻雜磷、砷、銻等，反之亦然。
[0033]隨后，分別去除第一或第二偽柵極側(cè)墻并在第一或第二偽柵極堆疊結(jié)構(gòu)兩側(cè)的襯底I中分別形成第一源漏擴(kuò)展區(qū)4A或第二源漏擴(kuò)展區(qū)4B。可以通過(guò)濕法腐蝕去除氮化硅或氮氧化硅的偽柵極側(cè)墻，然后進(jìn)行第二次源漏離子注入，形成輕摻雜(LDD)的源漏擴(kuò)展區(qū)4A/4B。其中，源漏擴(kuò)展區(qū)4A/4B的導(dǎo)電類型分別與源漏區(qū)3A/3B的導(dǎo)電類型相同，只是摻雜濃度較低、結(jié)深較淺。
[0034]此外，輕摻雜的源漏擴(kuò)展區(qū)4A/4B與重?fù)诫s的源漏區(qū)3A/3B的形成順序可以互換，也即先低能量、低劑量注入形成輕摻雜的源漏擴(kuò)展區(qū)4A/4B，然后再離子注入、或者刻蝕后外延生長(zhǎng)并且原位摻雜而形成重?fù)诫s的源漏區(qū)3A/3B。[0035]然后，在第一和第二偽柵極堆疊結(jié)構(gòu)兩側(cè)分別形成第一柵極側(cè)墻結(jié)構(gòu)5A和第二柵極側(cè)墻結(jié)構(gòu)5B。柵極側(cè)墻結(jié)構(gòu)5A/5B的材質(zhì)可以是常規(guī)材料，例如氧化硅(SiOx)或氮化硅(SiNx，x可為I?2，不限于整數(shù))或氮氧化硅(SiOxNy, x、y可依照需要合理調(diào)整)及其組合?；蛘邇?yōu)選地，第一和/或第二柵極側(cè)墻結(jié)構(gòu)5A/5B至少為兩層層疊結(jié)構(gòu)，例如為氧化娃、氮化娃等較低應(yīng)力的材料與類金剛石無(wú)定形碳(DLC)等較高應(yīng)力的材料的組合疊層(未示出)，該DLC高應(yīng)力層可以抵近地向溝道區(qū)施加應(yīng)力，提高載流子遷移率從而提高器件驅(qū)動(dòng)能力。優(yōu)選地，通過(guò)PECVD、磁控濺射等方式形成DLC層，控制工藝參數(shù)使其應(yīng)力大小(絕對(duì)值)大于2GPa，并且優(yōu)選地介于4?IOGPa之間。
[0036]隨后，分別以第一和第二柵極側(cè)墻5A/5B為掩模，執(zhí)行自對(duì)準(zhǔn)硅化物工藝，在整個(gè)器件表面沉積Pt、Co、N1、Ti等金屬或金屬合金的薄膜，然后高溫退火處理，使得嵌入式應(yīng)變?cè)绰﹨^(qū)3A/3B中所含的硅與金屬發(fā)生反應(yīng)生成如CoSi2、TiSi2, NiS1、PtS1、NiPtS1、CoGeSi,TiGeSi,NiGeSi等第一 /第二源漏接觸金屬硅化物6A/6B以降低源漏接觸電阻，從而進(jìn)一步提聞器件性能。
[0037]形成源漏接觸金屬硅化物6A/6B之后，在整個(gè)器件表面沉積形成第一接觸刻蝕停止層(CESL) 7A，也即CESL7A位于STI2、源漏接觸金屬硅化物6A/6B、柵極側(cè)墻5A/5B、偽柵極堆疊結(jié)構(gòu)上，其材質(zhì)可以是具有高應(yīng)力的傳統(tǒng)的SiOx、SiNx材料，或者是前述的高應(yīng)力DLC0 CESL7A提供額外的應(yīng)力增強(qiáng)，進(jìn)一步增大了溝道區(qū)應(yīng)力。具體地，CESL7A所謂的高應(yīng)力在本發(fā)明中為材料的本征應(yīng)力大于lGPa，并優(yōu)選介于2?lOGPa。
[0038]淀積第一層間介質(zhì)層(ILD)SA用于后柵工藝，該層可以為氧化硅、磷硅玻璃、摻氟氧化硅、摻碳氧化硅、氮化硅或者低介電常數(shù)(low-k，LK)材料，或者多層復(fù)合層；運(yùn)用CMP、干法回刻等方法平坦化ILD8，使之上表面與偽柵極堆疊結(jié)構(gòu)頂部平齊。
[0039]通過(guò)濕法腐蝕去除第一和第二偽柵極堆疊結(jié)構(gòu)，留下第一和第二柵極溝槽，如圖1中所示。然后通過(guò)PECVD、HDPCVD, ALD等方法在第一和第二柵極溝槽中分別沉積氧化硅、摻氮氧化硅、氮化硅、或其它高K材料從而形成第一柵極絕緣層9A和第二柵極絕緣層9B，柵極絕緣層9A/9B可以僅位于柵極溝槽底部，也可位于柵極溝槽底部和側(cè)壁。柵極絕緣層9A/9B所用的高k材料包括但不限于包括選自Hf02、HfSi0x、HfSi0N、HfA10x、HfTa0x、HfLa0x、HfAlSiOx, HfLaSiOx 的鉿基材料，或是包括選自 Zr02、La203、LaA103、TiO2, Y2O3 的稀土基高K介質(zhì)材料，或是包括Al2O3,以其上述材料的復(fù)合層。優(yōu)選地，高k材料構(gòu)成的柵極絕緣層9A/9B與襯底I之間還具有低k材料的界面層(未分層示出)，以改善界面缺陷，其材質(zhì)例如為氧化硅、摻氮氧化硅、氮化硅及其組合。
[0040]至此，參照?qǐng)D1的基礎(chǔ)結(jié)構(gòu)已經(jīng)形成，以下將參照?qǐng)D2至圖7來(lái)進(jìn)一步詳細(xì)說(shuō)明本發(fā)明方法的工藝順序。
[0041]參照?qǐng)D2，在第一和第二柵極溝槽中的第一和第二柵極絕緣層9A/9B上通過(guò)PVD、CVD, ALD等常規(guī)方法沉積第一阻擋層和/或刻蝕停止層IOA以及第二功函數(shù)調(diào)節(jié)層10B。層IOA材質(zhì)為MxNy、MxSiyNz，其中M為擴(kuò)散速率較慢(比Al慢)的Ta、T1、Hf、Zr、Mo、W或其它元素，也即層IOA不含Al。層IOA可以是單獨(dú)的一層(第一阻擋層或者刻蝕停止層)，也可以是第一阻擋層與刻蝕停止層的疊層。其厚度優(yōu)選地為I?3nm，以盡可能地節(jié)省柵極空間。層IOB含有擴(kuò)散速度較快的材料，例如可以是含Al的材質(zhì)，諸如Al或者Al合金，Al合金是 Al 與 Co、N1、Cu、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La 等其他金屬的合金。層IOB中含有的Al將擴(kuò)散至直接靠近第二 MOSFET (例如NM0S)的柵極絕緣層9B與層IOA的界面附近，從而有效控制了第二 MOSFET的功函數(shù)。
[0042]參照?qǐng)D3，選擇性刻蝕去除位于第一 MOSFET上的部分第二功函數(shù)調(diào)節(jié)層10B，從而露出第一柵極溝槽中的第一阻擋層和/或刻蝕停止層10A。例如采用硬掩膜和光刻膠(未示出)覆蓋第二M0SFET，然后采用濕法腐蝕或者干法刻蝕去除第一MOSFET上暴露的部分的第二功函數(shù)調(diào)節(jié)層IOB，僅在第二 MOSFET上留下第二功函數(shù)調(diào)節(jié)層10B。
[0043]參照?qǐng)D4，通過(guò)PVD、CVD、ALD等常規(guī)方法，在整個(gè)器件上沉積第一功函數(shù)調(diào)節(jié)層10C，覆蓋了第一 MOSFET區(qū)域中第一柵極溝槽中的第一阻擋層/刻蝕停止層10A、以及覆蓋了第二 MOSFET區(qū)域中的第二功函數(shù)調(diào)節(jié)層10B。第一功函數(shù)調(diào)節(jié)層IOC與第二功函數(shù)調(diào)節(jié)層IOB材質(zhì)不同，不含有快速擴(kuò)散離子(例如Al)，因此第一功函數(shù)調(diào)節(jié)層IOC可包括a)金屬氮化物，例如MxNy、MxSiyNz，其中M為Ta、T1、Hf、Zr、Mo、W及其組合(組合方式包括層疊的多層，或者單層內(nèi)的多元金屬氮化物)；和/或b)金屬，例如Co、N1、Cu、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La及其組合(組合方式包括合金)。由于第一功函數(shù)調(diào)節(jié)層IOC不包含Al等快速擴(kuò)散離子，因此在第二 MOSFET區(qū)域中對(duì)于直接位于其下方、與其接觸的第二功函數(shù)調(diào)節(jié)層IOB影響較小，從而可以省略了【背景技術(shù)】部分提到的額外的阻擋層。由此可以減小柵極結(jié)構(gòu)的復(fù)雜度，有利于精細(xì)加工以及提高稍后電阻調(diào)節(jié)層的填充。
[0044]參照?qǐng)D5，通過(guò)PVD、CVD、ALD等常規(guī)方法在整個(gè)器件上沉積電阻調(diào)節(jié)層10D，完全填充了第一柵極溝槽和第二柵極溝槽，并且覆蓋了第一功函數(shù)調(diào)節(jié)層10C。電阻調(diào)節(jié)層IOD可以包括a)金屬氮化物，例如MxNy、MxSiyNz，其中M為Ta、T1、Hf、Zr、Mo、W及其組合；b)金屬或金屬合金，例如 Co、N1、Cu、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La 及其組合；c)金屬硅化物，例如 CoSi2、TiSi2、NiS1、PtS1、NiPtS1、CoGeS1、TiGeS1、NiGeSi 及其組合；d)金屬氧化物導(dǎo)體，例如In203、Sn02、IT0、IZ0及其組合；e)半導(dǎo)體材料，例如摻雜的多晶硅、非晶硅、多晶鍺、多晶鍺硅等及其組合。優(yōu)選地，整個(gè)器件表面優(yōu)選采用例如包括激光退火、尖峰(Spike)退火的高溫快速退火來(lái)提高或者改變應(yīng)力。優(yōu)選地，使得電阻調(diào)節(jié)層IOD的應(yīng)力大于2GPa。
[0045]參照?qǐng)D6，采用CMP等工藝平坦化第一MOSFET和第二MOSFET中的電阻調(diào)節(jié)層10D、第一功函數(shù)調(diào)節(jié)層10C、第二功函數(shù)調(diào)節(jié)層IOB以及第一阻擋層10A，直至露出第一層間介質(zhì)層ILD8A。
[0046]參照?qǐng)D7，完成器件制造。在整個(gè)器件表面沉積形成第二接觸刻蝕停止層(CESL) 7B、第二層間介質(zhì)(ILD) 8B并CMP平坦化，刻蝕第二 ILD8B、第二 CESL7B、第一 ILD8A以及第一 CESL7A形成源漏接觸孔以暴露第一和第二源漏接觸金屬硅化物6A/6B，沉積接觸金屬形成第一和第二源漏金屬塞11A/11B并CMP平坦化直至暴露第二 ILD8B。
[0047]最終形成的半導(dǎo)體器件結(jié)構(gòu)如圖7所示，包括襯底1、STI2、至少一個(gè)第一 MOSFET和至少一個(gè)第二 M0SFET，其中，第一 MOSFET包括襯底I中的第一源漏區(qū)3A、第一源漏區(qū)3A內(nèi)側(cè)的第一源漏擴(kuò)展區(qū)4A、第一源漏擴(kuò)展區(qū)4A上的第一柵極側(cè)墻5A、第一源漏區(qū)3A上的第一源漏接觸金屬硅化物6A、襯底I上第一柵極側(cè)墻5A之間的第一柵極堆疊結(jié)構(gòu)、第一和第二接觸刻蝕停止層7A/7B、第一和第二層間介質(zhì)層8A/8B、穿過(guò)第一和第二層間介質(zhì)層8A/8B而與第一源漏接觸金屬硅化物6A接觸的第一源漏金屬塞11A，第一接觸刻蝕停止層7A位于第一源漏接觸金屬硅化物6A、第一柵極側(cè)墻5A以及第一柵極堆疊結(jié)構(gòu)上，其中第一柵極堆疊結(jié)構(gòu)依次包括第一柵極絕緣層9A、第一阻擋層10A、第一功函數(shù)調(diào)節(jié)層10C、電阻調(diào)節(jié)層IOD ;第二 MOSFET包括襯底I中的第二源漏區(qū)3B、第二源漏區(qū)3B內(nèi)側(cè)的第二源漏擴(kuò)展區(qū)4B、第二源漏擴(kuò)展區(qū)4B上的第二柵極側(cè)墻5B、第二源漏區(qū)3B上的第二源漏接觸金屬硅化物6B、襯底I上第二柵極側(cè)墻5B之間的第二柵極堆疊結(jié)構(gòu)、接觸刻蝕停止層7A/7B、層間介質(zhì)層8A/8B、穿過(guò)層間介質(zhì)層而與第二源漏接觸金屬硅化物6B接觸的第二源漏金屬塞11B，接觸刻蝕停止層7A位于第二源漏接觸金屬硅化物6B、第二柵極側(cè)墻5B以及第二柵極堆疊結(jié)構(gòu)上，其中第二柵極堆疊結(jié)構(gòu)依次包括第二柵極絕緣層9B、第一阻擋層10A、第二功函數(shù)調(diào)節(jié)層10B、第一功函數(shù)調(diào)節(jié)層10C、電阻調(diào)節(jié)層10D。其中各層的具體材質(zhì)、形成方法已詳述在以上制造方法中，在此不再贅述。
[0048]此外，雖然本發(fā)明附圖中僅顯示了平面溝道的MOSFET示意圖，但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)知曉的是本發(fā)明的MOSFET結(jié)構(gòu)也可應(yīng)用于其他例如立體多柵、垂直溝道、納米線等器件結(jié)構(gòu)。
[0049]依照本發(fā)明的半導(dǎo)體器件及其制造方法，先選擇性沉積NMOS功函數(shù)調(diào)節(jié)層然后再沉積PMOS功函數(shù)調(diào)節(jié)層，簡(jiǎn)化了 PMOS金屬柵極結(jié)構(gòu)，在有效控制金屬柵功函數(shù)的同時(shí)還能提高電阻調(diào)節(jié)層填充的空間，從而有效降低柵極電阻。
[0050]盡管已參照一個(gè)或多個(gè)示例性實(shí)施例說(shuō)明本發(fā)明，本領(lǐng)域技術(shù)人員可以知曉無(wú)需脫離本發(fā)明范圍而對(duì)器件結(jié)構(gòu)做出各種合適的改變和等價(jià)方式。此外，由所公開(kāi)的教導(dǎo)可做出許多可能適于特定情形或材料的修改而不脫離本發(fā)明范圍。因此，本發(fā)明的目的不在于限定在作為用于實(shí)現(xiàn)本發(fā)明的最佳實(shí)施方式而公開(kāi)的特定實(shí)施例，而所公開(kāi)的器件結(jié)構(gòu)及其制造方法將包括落入本發(fā)明范圍內(nèi)的所有實(shí)施例。
【權(quán)利要求】
1.一種半導(dǎo)體器件，包括襯底、襯底上的多個(gè)柵極堆疊結(jié)構(gòu)、每個(gè)柵極堆疊結(jié)構(gòu)兩側(cè)的多個(gè)柵極側(cè)墻結(jié)構(gòu)、每個(gè)柵極側(cè)墻結(jié)構(gòu)兩側(cè)襯底中的多個(gè)源漏區(qū)，多個(gè)柵極堆疊結(jié)構(gòu)包括多個(gè)第一柵極堆疊結(jié)構(gòu)和多個(gè)第二柵極堆疊結(jié)構(gòu)，其特征在于:第一柵極堆疊結(jié)構(gòu)包括第一柵極絕緣層、第一阻擋層、第一功函數(shù)調(diào)節(jié)層、和電阻調(diào)節(jié)層，第二柵極堆疊結(jié)構(gòu)包括第二柵極絕緣層、第一阻擋層、第二功函數(shù)調(diào)節(jié)層、第一功函數(shù)調(diào)節(jié)層、和電阻調(diào)節(jié)層。
2.如權(quán)利要求1的半導(dǎo)體器件，其中，第一和/或第二柵極絕緣層包括氧化硅、摻氮氧化硅、氮化硅、高K材料及其組合。
3.如權(quán)利要求2的半導(dǎo)體器件，其中，高K材料包括選自Hf02、HfSi0x、HfSi0N、HfA10x、HfTaOx,HfLaOx,HfAISiOx,HfLaSiOx 的鉿基材料，或是包括選自 Zr02、La203、LaA103、Ti02、Y203的稀土基高K介質(zhì)材料，或是包括Al2O3,以其上述材料的復(fù)合層。
4.如權(quán)利要求1的半導(dǎo)體器件，其中，第一阻擋層包括MxNy、MxSi#，其中M為擴(kuò)散速率比Al慢的選自Ta、T1、Hf、Zr、Mo、W及其組合的金屬。
5.如權(quán)利要求1的半導(dǎo)體器件，其中，第二功函數(shù)調(diào)節(jié)層為Al或者Al合金，其中Al合金是由 Al 與 Co、N1、Cu、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La 及其組合的金屬所構(gòu)成的合金。
6.如權(quán)利要求1的半導(dǎo)體器件，其中，第一功函數(shù)調(diào)節(jié)層包括:a)形式為MxNy或者M(jìn)xSiyNz的金屬氮化物，其中M為Ta、T1、Hf、Zr、Mo、W及其組合；和/或b)金屬，其中金屬為 Co、N1、Cu、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La 及其組合。
7.如權(quán)利要求1的半導(dǎo)體器件，其中，電阻調(diào)節(jié)層包括:a)形式為MxNy*MxSiyNz的金屬氮化物，其中M為Ta、T1、Hf、Zr、Mo、W及其組合；b)金屬或金屬合金，包括Co、N1、Cu、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La 及其組合；c)金屬硅化物，包括 CoSi2、TiSi2' NiSi, PtSi, NiPtSi, CoGeSi, TiGeSi, NiGeSi 及其組合；d)金屬氧化物導(dǎo)體，包括In2O3> SnO2, ΙΤ0, IZO及其組合；e)半導(dǎo)體材料，包括摻雜的多晶硅、非晶硅、多晶鍺、多晶鍺硅等及其組合。
8.一種半導(dǎo)體器件制造方法，包括以下步驟: 在襯底中形成多個(gè)源漏區(qū)； 在襯底上形成多個(gè)柵極側(cè)墻結(jié)構(gòu)以及柵極側(cè)墻結(jié)構(gòu)周圍的層間介質(zhì)層，其中柵極側(cè)墻結(jié)構(gòu)包圍了多個(gè)第一柵極溝槽和多個(gè)第二柵極溝槽； 在第一和第二柵極溝槽中依次沉積第一柵極絕緣層和第二柵極絕緣層、第一阻擋層、第二功函數(shù)調(diào)節(jié)層； 選擇性刻蝕去除第一柵極溝槽中的第二功函數(shù)調(diào)節(jié)層，直至露出第一阻擋層； 在第一柵極溝槽中的第一阻擋層上、以及在第二柵極溝槽中的第二功函數(shù)調(diào)節(jié)層上沉積第一功函數(shù)調(diào)節(jié)層； 在第一柵極溝槽中的第一功函數(shù)調(diào)節(jié)層上、以及在第二柵極溝槽中的第一功函數(shù)調(diào)節(jié)層上沉積電阻調(diào)節(jié)層。
9.如權(quán)利要求8的半導(dǎo)體器件制造方法，第一和/或第二柵極絕緣層包括氧化硅、摻氮氧化硅、氮化硅、高K材料及其組合。
10.如權(quán)利要求9的半導(dǎo)體器件制造方法，其中，高K材料包括選自Hf02、HfSiOx,HfSiON, HfAIOx, HfTaOx, HfLaOx, HfAISiOx, HfLaSiOx 的鉿基材料，或是包括選自 Zr02、La203、LaA103、TiO2, Y2O3的稀土基高K介質(zhì)材料，或是包括Al2O3,以其上述材料的復(fù)合層。
11.如權(quán)利要求8的半導(dǎo)體器件制造方法，其中，第一阻擋層包括MxNy、MxSiyNz，其中M為擴(kuò)散速率比Al慢的選自Ta、T1、Hf、Zr、Mo、W及其組合的金屬。
12.如權(quán)利要求8的半導(dǎo)體器件制造方法，其中，第二功函數(shù)調(diào)節(jié)層為Al或者Al合金，其中 Al 合金是由 Al 與 Co、N1、Cu、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La及其組合的金屬所構(gòu)成的合金。
13.如權(quán)利要求8的半導(dǎo)體器件制造方法，其中，第一功函數(shù)調(diào)節(jié)層包括:a)形式為MxNy或者M(jìn)xSiyNz的金屬氮化物，其中M為Ta、T1、Hf、Zr、Mo、W及其組合；和/或b)金屬，其中金屬為 Co、N1、Cu、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La 及其組合。
14.如權(quán)利要求8的半導(dǎo)體器件制造方法，其中，電阻調(diào)節(jié)層包括:a)形式為MxNy或MxSiyNz的金屬氮化物，其中M為Ta、T1、Hf、Zr、Mo、W及其組合；b)金屬或金屬合金，包括Co、N1、Cu、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La 及其組合；c)金屬硅化物，包括 CoSi2' TiSi2' NiS1、PtS1、NiPtS1、CoGeS1、TiGeS1、NiGeSi 及其組合；d)金屬氧化物導(dǎo)體，包括In203、Sn02、IT0、IZ0及其組合；e)半導(dǎo)體材料，包括摻雜的多晶硅、非晶硅、多晶錯(cuò)、多晶錯(cuò)娃等及其組合。
【文檔編號(hào)】H01L27/092GK103579314SQ201210258854
【公開(kāi)日】2014年2月12日 申請(qǐng)日期:2012年7月24日 優(yōu)先權(quán)日:2012年7月24日
【發(fā)明者】殷華湘, 閆江, 陳大鵬 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所