專利名稱：流電隔離器件和方法
技術(shù)領(lǐng)域：
這里公開的各個(gè)示例實(shí)施例總體涉及流電隔離器件和方法。
背景技術(shù)：
流電隔離是ー種將電系統(tǒng)的各個(gè)部分隔離的技術(shù)。防止電流從電系統(tǒng)的一部分直接移動(dòng)至另一部分。通過(guò)使用例如電容耦合、電感耦合、磁耦合、光耦合以及射頻耦合等，仍然可以在電系統(tǒng)的各個(gè)部分之間交換能量或信息。流電隔離可以用在以下情況兩個(gè)或更多個(gè)電路需要通信，但是至少ー個(gè)電路中的電壓和/或電流處于可能對(duì)其他電路有害的水平。

發(fā)明內(nèi)容
提供了多種示例實(shí)施例的簡(jiǎn)要概述。在以下概述中進(jìn)行了一些簡(jiǎn)化和省略，這旨在強(qiáng)調(diào)和介紹不同示例實(shí)施例的ー些方面，而不是為了限制本發(fā)明的范圍。在后面的部分中將給出優(yōu)選示例實(shí)施例的詳細(xì)描述，所述優(yōu)選示例實(shí)施例的詳細(xì)描述足以使本領(lǐng)域技術(shù)人員能夠?qū)崿F(xiàn)和使用本發(fā)明的構(gòu)思。多種示例實(shí)施例涉及ー種隔離器件，包括半導(dǎo)體層；絕緣層，其中所述絕緣層將半導(dǎo)體層的中心部分絕緣；高電壓端子，與絕緣層相連；第一低電壓端子，與半導(dǎo)體層的第一非絕緣部分相連；以及第二低電壓端子，與半導(dǎo)體層的第二非絕緣部分相連；其中，第一低電壓端子和第二低電壓端子經(jīng)由半導(dǎo)體層電連接，并且施加到高電壓端子的電壓影響半導(dǎo)體層的電導(dǎo)率。多種示例實(shí)施例還涉及一種隔離電系統(tǒng)的方法，包括向隔離器件的高電壓端子施加第一電壓，其中第一電壓包括信息信號(hào)；將隔離器件的第一低電壓端子連接至第二電壓電位；將隔離器件的第二低電壓端子連接至第三電壓電位；以及通過(guò)測(cè)量第一低電壓端子和第二低電壓端子處的電壓、電流、電阻和電導(dǎo)率中的至少ー個(gè)，從所述信息信號(hào)中獲得信息，其中，第一電壓影響隔離器件的半導(dǎo)體層的電導(dǎo)率。多種示例實(shí)施例還涉及一種制造隔離器件的方法，包括利用絕緣層將半導(dǎo)體層的中心部分絕緣；將高電壓端子連接至絕緣層；將第一低電壓端子連接至半導(dǎo)體層的第一非絕緣部分；以及將第二低電壓端子連接至半導(dǎo)體層的第二非絕緣部分，其中，第一低電壓端子和第二低電壓端子經(jīng)由半導(dǎo)體層電連接，并且施加到高電壓端子的電壓影響半導(dǎo)體層的電導(dǎo)率。在一些實(shí)施例中，高電壓端子與第一低電壓端子和第二低電壓端子流電隔離。在一些實(shí)施例中，半導(dǎo)體層是η型半導(dǎo)體。在一些實(shí)施例中，半導(dǎo)體層是P型半導(dǎo)體。在ー些實(shí)施例中，用比半導(dǎo)體層的中心部分更多的摻雜劑對(duì)半導(dǎo)體層的非絕緣部分進(jìn)行摻雜。在一些實(shí)施例中，施加到高電壓端子的電壓與半導(dǎo)體層的電導(dǎo)率具有實(shí)質(zhì)上線性關(guān)系。在一些實(shí)施例中，施加到高電壓端子的電壓大于100伏持。


為了更好地理解各個(gè)示例實(shí)施例，參考附圖，其中圖I示出了絕緣體上硅(SOI)隔離器件的實(shí)施例的截面圖；圖2示出了 SOI隔離器件的實(shí)施例的備選截面圖；圖3示出了電導(dǎo)率和電壓之間關(guān)系的近似；圖4示出了體材料硅隔離器件的實(shí)施例；圖5示出了體材料硅隔離器件的備選實(shí)施例；圖6示出了傳統(tǒng)的緩沖器電路； 圖7示出了高電壓緩沖器電路的示例；圖8示出了高電壓差分電路的示例；圖9a示出了隔離器件的實(shí)施例的平面圖；圖9b示出了圖9a的隔離器件沿著線9b的截面圖；圖9c示出了隔離器件的平面圖；圖9d示出了圖9c的隔離器件沿著線9d的截面圖；圖9e示出了隔離器件的平面圖；圖9f出了圖9e的隔離器件沿著線9f的截面圖；圖9g示出了隔離器件的平面圖；圖9h示出了圖9g的隔離器件沿著線9h的截面圖；圖9i示出了隔離器件的實(shí)施例的截面圖；圖10示出了隔離器件的備選實(shí)施例；圖Ila示出了隔離器件的截面圖；圖Ilb示出了隔離器件的截面圖；圖Ilc示出了隔離器件的截面圖；以及圖12示出了隔離器件的備選實(shí)施例。
具體實(shí)施例方式現(xiàn)在參考附圖，附圖中相似的數(shù)字表示相似的組件或步驟，公開了個(gè)示范實(shí)施例的廣泛方面。本領(lǐng)域技術(shù)人員應(yīng)理解，本文中的任何框圖都是體現(xiàn)本發(fā)明原理的說(shuō)明性電路的概念圖。根據(jù)上文，不同示例實(shí)施例可以提供流電隔離。可以在隔離阻擋物上傳遞信息，同時(shí)使得輸入端子和輸出端子保持流電隔離。前述例如電容耦合、電感耦合、磁耦合、光耦合和射頻耦合之類的流電隔離方法具有多種缺點(diǎn)。例如，承載信息的信號(hào)的頻率可能具有有限的帶寬，和/或輸入端子處的電壓電平可能具有有限的范圍。本發(fā)明的多種實(shí)施例可以提供具有改善的帶寬(包括DC信號(hào))、改善的電壓范圍和/或緊湊的設(shè)計(jì)以及其他附加優(yōu)點(diǎn)的流電隔離。圖I示出了絕緣體上硅(SOI)隔離器件100的實(shí)施例的截面圖。有源硅層102可以通過(guò)氧化硅層104與體材料硅(未示出)隔離。氧化硅層104的厚度可以改變。有源硅層102可以被第一氧化物隔離物106和第二氧化物隔離物108包圍。高電壓隔離氧化物110可以位于有源硅層102上方，從而在第一氧化物隔離物106和高電壓隔離氧化物110之間形成第一有源硅溝道112，在第二氧化物隔離物108和高電壓隔離氧化物110之間形成第二有源娃溝道114。第一低電壓金屬化層116可以位于第一有源溝道112上方,第二低電壓金屬化層118可以位于第二有源溝道114上方。第一低電壓金屬化層116可以形成第一低電壓端子120，以及第二低電壓金屬化層118可以形成第二低電壓端子122。高電壓金屬化層124可以位于高電壓隔離氧化物110上方。高電壓金屬化層124可以形成高電壓端子126。有源硅層102可以以具有足夠少的產(chǎn)生/復(fù)合中心的其他半導(dǎo)體材料(例如，鍺)來(lái)實(shí)現(xiàn)。氧化硅層104、第一氧化物隔離物106、第二氧化物隔離物108和高電壓隔離氧化物110可以以各種其他電介質(zhì)材料來(lái)實(shí)現(xiàn)，例如，氧化硅、氮化硅和/或具有ー些氮含量的氧化硅。第一氧化物隔離物106、第二氧化物隔離物108和高電壓隔離氧化物110可以以相同材料來(lái)形成。當(dāng)從上方看時(shí)，第一氧化物隔離物106和第二氧化物隔離物108可以匯合(join)來(lái)包圍有源硅層102。當(dāng)從上方看時(shí)，第一氧化物隔離物106和第二氧化物隔離物108也可以與高電壓隔離氧化物110匯合。
高電壓隔離氧化物110可以將高電壓端子126與第一低電壓端子120和第二低電壓端子122流電隔離。在保持流電隔離的同時(shí)可以向高電壓端子126施加的最大電壓可以由高電壓氧化物110的厚度和材料特性來(lái)確定。可以用ー種類型的雜質(zhì)(η型或P型)對(duì)有源硅層102進(jìn)行摻雜。有源硅層102中的電荷載流子可以是諸如砷和磷等施主雜質(zhì)的電子或諸如硼和銦等受主雜質(zhì)的空穴。當(dāng)沒(méi)有向高電壓端子126施加電壓時(shí)，在第一低電壓端子120和第二低電壓端子122之間測(cè)量的器件100的電導(dǎo)率可以為Gtl = qeyNWtsi/L，其中電子電量，μ是有源硅層102中的電荷載流子的遷移率，N是電荷載流子的濃度，W是器件100的寬度(S卩，垂直于圖I所示橫截面的方向)，tsi是有源硅層102的厚度，以及L是第一低電壓端子120和第ニ低電壓端子122之間的長(zhǎng)度。當(dāng)向高電壓端子126施加電壓時(shí)，可以利用所施加的電壓來(lái)調(diào)節(jié)高電壓隔離氧化物Iio下方區(qū)域128中的電荷載流子的量。因此，高電壓端子126可以影響器件100的電導(dǎo)率。如果利用施主雜質(zhì)對(duì)有源硅層102進(jìn)行摻雜，則向高電壓端子126施加的正電壓可以增加高電壓隔離氧化物110下方區(qū)域128中的電荷濃度。電荷濃度可以由AQ = ChvVhv來(lái)度量，其中，Chv是高電壓隔離氧化物110的電容，以及Vhv是施加到高電壓端子126的電壓。電容Chv = WLecieノtM，其中W是高電壓金屬化層124的寬度，L是高電壓金屬化層124的長(zhǎng)度，真空介電常數(shù)，^是高電壓隔離氧化物110的相對(duì)介電常數(shù)，以及し是高電壓隔離氧化物110的厚度。因此，器件100的電導(dǎo)率可以隨著電荷濃度的增加而線性地增加。當(dāng)向高電壓端子126施加負(fù)電壓時(shí)，有源硅層102可以將高電壓隔離氧化物110下方區(qū)域128中的電荷載流子耗盡，并且器件100的電導(dǎo)率可以線性降低。如果利用受主雜質(zhì)對(duì)有源硅層102進(jìn)行摻雜，則施加到高電壓端子126的正電壓可以降低器件100的電導(dǎo)率，而施加到高電壓端子126的負(fù)電壓可以增加器件100的電導(dǎo)率?？梢岳糜墒┘拥礁唠妷憾俗?26的電壓在高電壓隔離氧化物110上產(chǎn)生的垂直電場(chǎng)，來(lái)實(shí)現(xiàn)有源硅層102的區(qū)域128中的電荷積累或耗盡。
如果沿兩個(gè)橫向方向均勻地對(duì)有源硅層102進(jìn)行摻雜，則在第一低電壓端子120和第二低電壓端子122之間的電流可以是I = G0Vlv (1+ a Vhv) / (I+RG0 (1+ a Vhv))，其中ん是第一低電壓端子120和第二低電壓端子122之間的電位差，Vhv是施加到高電壓端子126的電壓，Gtl = QeUNWtsi/!并且 α = μ RshCav,其中 Rsh= Iバqe μ Ntsi)。值 R 與有源硅層 102在長(zhǎng)度Lk上的電阻成比例，其中Lk是L(第一低電壓端子120和第二低電壓端子122之間的長(zhǎng)度)和Lhv(高電壓金屬化層124的長(zhǎng)度)之間的差值，如圖2所示。圖2示出了 SOI隔離器件100的實(shí)施例的備選截面圖。如圖2所示，圖I的有源硅層102可以包括第一低電壓有源硅區(qū)域202、第二低電壓有源硅區(qū)域204和有源硅區(qū)域206。類似于圖1，器件100包括氧化硅層104、第一氧化物隔離物106、第二氧化物隔離物108、高電壓隔離氧化物110、第一低電壓金屬化層116、第二低電壓金屬化層118、第一低電壓端子120、第二低電壓端子122、高電壓金屬化層124和高電壓端子126。上述值R可以不會(huì)受到施加到高電壓端子126的電壓的影響。因此，值R可以影響電流I與施加到高電壓端子126的電壓之間的關(guān)系的線性度。可以通過(guò)用比高電壓隔離氧化物110下方的有源硅區(qū)域206更大量的摻雜劑對(duì)第一低電壓有源硅區(qū)域202和第二低 電壓有源硅區(qū)域204進(jìn)行摻雜，來(lái)減小值R對(duì)總電流I的貢獻(xiàn)，如圖2所示。低電壓有源硅區(qū)域202和204中的高摻雜濃度可以使得這些區(qū)域中的電阻是可忽略的,從而使值R足夠小以至于可以忽略。因此，第一低電壓端子120和第二低電壓端子122之間的電流可以近似為I = GciVw(I+qVhv)，或等同地G = Gtl(l+α Vhv),其中G是當(dāng)向高電壓端子126施加電壓時(shí)器件100的電導(dǎo)率。圖3示出了在高電壓端子126處電導(dǎo)率G與電壓Vhv之間的線性關(guān)系的近似。電導(dǎo)率G與電壓Vhv之間的關(guān)系可以允許從高電壓端子126向第一低電壓端子120和第二低電壓端子122傳送信息，同時(shí)保持端子流電隔離。圖4示出了體材料硅隔離器件400的實(shí)施例。在該實(shí)施例中，η型有源硅層402可以位于P型體材料硅襯底404上方，而沒(méi)有中等氧化物層。η型有源硅層402可以被第一氧化物隔離物406和第二氧化物隔離物408包圍。高電壓隔離氧化物410可以位于η型有源硅層402上方，從而在第一氧化物隔離物406和高電壓隔離氧化物410之間形成第一有源硅溝道412，以及在第二氧化物隔離物408和高電壓隔離氧化物410之間形成第二有源硅溝道414。第一低電壓金屬化層416可以位于第一有源娃溝道412上方，以及第二低電壓金屬化層418可以位于第二有源硅溝道414上方。第一低電壓金屬化層416可以形成第一低電壓端子420，第二低電壓金屬化層418可以形成第二低電壓端子422。高電壓金屬化層424可以位于高電壓隔離氧化物410上方。高電壓金屬化層424可以形成高電壓端子426。有源硅層402和體材料硅襯底404可以以其他半導(dǎo)體材料(例如，鍺)來(lái)實(shí)現(xiàn)。第ー氧化物隔離物406、第二氧化物隔離物408和高電壓隔離氧化物410可以以各種其他電介質(zhì)材料來(lái)實(shí)現(xiàn)，例如，氧化硅、氮化硅和/或具有ー些氮含量的氧化硅。第一氧化物隔離物406、第二氧化物隔離物408和高電壓隔離氧化物410可以以相同材料來(lái)形成。當(dāng)從上方看時(shí)，第一氧化物隔離物406和第二氧化物隔離物408可以匯合來(lái)包圍有源硅層402。當(dāng)從上方看時(shí)，第一氧化物隔離物406和第二氧化物隔離物408也可以與高電壓隔離氧化物410匯合。 高電壓隔離氧化物410可以將高電壓端子426與第一低電壓端子420和第二低電壓端子422流電隔離。在保持流電隔離的同時(shí)可以向高電壓端子426施加的最大電壓可以由高電壓氧化物410的厚度和材料特性來(lái)確定。器件400可以類似于圖I和圖2所示的器件100來(lái)操作，只要η型有源硅層402中的電位高于P型體材料硅襯底404的電位。例如，如果P型體材料硅襯底404保持在地電位，則可以向第一低電壓端子420和第二低電壓端子422施加正電位。類似于圖2，可以用比高電壓隔離氧化物410下方的區(qū)域更大量的摻雜劑對(duì)在第一低電壓金屬化層416和第二低電壓金屬化層418下方的η型有源娃層402的區(qū)域進(jìn)行摻雜。當(dāng)在那些區(qū)域中使用更大量的摻雜劑時(shí)，器件400的電導(dǎo)率可以與施加到高電壓端子426的電壓成近似線性關(guān)系。圖5示出了體材料硅隔離器件500的備選實(shí)施例。在該實(shí)施例中，P型有源硅層502可以位于P型體材料娃襯底504上方,其中掩埋η型講503位于襯底504和有源娃層502之間。P型有源硅層502可以被第一氧化物隔離物506和第二氧化物隔離物508圍繞。高電壓隔離氧化物510可以位于P型有源硅層502上方，從而在第一氧化物隔離物506和 高電壓隔離氧化物510之間形成第一有源硅溝道512，以及在第二氧化物隔離物508和高電壓隔離氧化物510之間形成第二有源娃溝道514。第一低電壓金屬化層516可以位于第一有源娃溝道512上方，以及第二低電壓金屬化層518可以位于第二有源娃溝道514上方。第一低電壓金屬化層516可以形成第一低電壓端子520,以及第二低電壓金屬化層518可以形成第二低電壓端子522。高電壓金屬化層524可以位于高電壓隔離氧化物510上方。高電壓金屬化層524可以形成高電壓端子526。有源硅層502、阱503和硅襯底504可以以其他半導(dǎo)體材料(例如，鍺)來(lái)實(shí)現(xiàn)。第一氧化物隔離物506、第二氧化物隔離物508和高電壓隔離氧化物510可以以各種其他電介質(zhì)材料來(lái)實(shí)現(xiàn)，例如，氧化硅、氮化硅和/或具有ー些氮含量的氧化硅。第一氧化物隔離物506、第二氧化物隔離物508和高電壓隔離氧化物510可以以相同材料來(lái)形成。當(dāng)從上方看時(shí)，第一氧化物隔離物506和第二氧化物隔離物508可以匯合以包圍有源硅層502。當(dāng)從上方看時(shí)，第一氧化物隔離物506和第二氧化物隔離物508也可以與高電壓隔離氧化物510匯合。高電壓隔離氧化物510可以將高電壓端子526與第一低電壓端子520和第二低電壓端子522流電隔離。在保持流電隔離的同時(shí)可以向高電壓端子526施加的最大電壓可以由高電壓氧化物510的厚度和材料特性來(lái)確定。器件500可以類似于圖I和圖2所示的器件100來(lái)操作。例如，在襯底504處于地電位的情況下，如果向第一低電壓端子520和第二低電壓端子522施加正電位，則可以將掩埋η型阱503偏置到等于或大于這兩個(gè)正電位的較高者的電壓電平，以確保P型體材料娃襯底504的反向偏置。反向偏置可以防止P型有源娃層502、ρ型體材料娃襯底504和掩埋η型阱503之間的顯著泄漏。類似于圖2，可以用比高電壓隔離氧化物510下方的區(qū)域更大量的摻雜劑對(duì)在第一低電壓金屬化層516和第二低電壓金屬化層518下方的P型有源娃層502的區(qū)域進(jìn)行摻雜。當(dāng)那些區(qū)域中使用更大量的摻雜劑時(shí)，器件500的電導(dǎo)率可以與施加到高電壓端子526的電壓成近似線性關(guān)系。圖6示出了可以用于適應(yīng)高電壓的傳統(tǒng)緩沖器電路600。該電路可以包括第一電阻器602、第二電阻器604、放大器606、高電壓輸入節(jié)點(diǎn)608、輸出節(jié)點(diǎn)610以及基準(zhǔn)電壓源612。第一電阻器602和第二電阻器604可以形成分壓器，并且可以使輸入至放大器606的電壓減小。放大器606的正輸入端子處的電壓可以被定義為，V+ = VHVRi2/(Rn+Ri2)，其中Vhv是在節(jié)點(diǎn)608處輸入的電壓，Ril是第一電阻器602的電阻，以及Ri2是第二電阻器604的電阻。第一電阻器602和第二電阻器604可以具有較大的電阻，以減小電路600的電流(其中I = VhvバRn+Ri2))，從而降低電路600的峰值耗散。然而，具有較大電阻值的電阻器可能占用緩沖器電路600的大量面積。因此，難以將緩沖器電路600實(shí)現(xiàn)為既具有低功耗又具有小的電路面積。圖7示出了使用本發(fā)明實(shí)施例的高電壓緩沖器電路700的示例。電路700可以包括隔離器件702、放大器704、高電壓輸入節(jié)點(diǎn)706、輸出節(jié)點(diǎn)708、基準(zhǔn)電流源710以及基準(zhǔn)電壓源712?；鶞?zhǔn)電流源710可以連接至隔離器件702的第一低電壓端子714。隔離器件 702的第二低電壓端子716可以連接至接地。高電壓輸入節(jié)點(diǎn)可以連接至隔離器件702的高電壓端子718。隔離器件702的體材料硅節(jié)點(diǎn)720可以連接至接地。隔離器件702可以使高電壓輸入節(jié)點(diǎn)706與電路700的其余部分流電隔離。然而，如果在高電壓輸入節(jié)點(diǎn)706處輸入具有高電壓的波形，則在輸出節(jié)點(diǎn)708處可能會(huì)輸出具有低電壓的實(shí)質(zhì)上類似的波形。隨著高電壓波形的調(diào)制，隔離器件702的電導(dǎo)率G也會(huì)按照上述關(guān)系被調(diào)制。由于可以由基準(zhǔn)電流源710向第一低電壓端子714供應(yīng)恒定電流，所以放大器704的正端子處的電壓可以由隔離器件702的電導(dǎo)率來(lái)調(diào)制。然后可以由緩沖器電路700以期望的電壓電平來(lái)輸出通過(guò)電導(dǎo)率調(diào)制后的電壓。緩沖器電路700的面積可以明顯小于圖6所示的緩沖器電路600。隔離器件702的尺寸可以取決于器件的期望靈敏度。靈敏度可以確定可以施加到隔離器件702的高電壓端子718的電壓范圍。靈敏度可以取決于有源硅層中摻雜劑的量以及隔離器件702中不同組件的維度(例如，寬度、長(zhǎng)度和厚度)。圖8示出了使用本發(fā)明實(shí)施例的差分電路800的示例。該電路可以包括第一隔離器件802、第二隔離器件804、放大器806、第一高電壓輸入節(jié)點(diǎn)808、第二高電壓輸入節(jié)點(diǎn)810、輸出節(jié)點(diǎn)812、第一基準(zhǔn)電流源814和第二基準(zhǔn)電流源816。第一基準(zhǔn)電流源814可以連接至第一隔離器件802的第一低電壓端子818。第一隔離器件802的第二低電壓端子820可以連接至接地。第一高電壓輸入節(jié)點(diǎn)808可以連接至第一隔離器件802的高電壓端子822。第一隔離器件802的體材料硅節(jié)點(diǎn)824可以連接至接地。第二基準(zhǔn)電流源816可以連接至第二隔離器件804的第一低電壓端子826。第二隔離器件804的第二低電壓端子828可以連接至接地。第二高電壓輸入節(jié)點(diǎn)810可以連接至第二隔離器件804的高電壓端子830。第二隔離器件804的體材料硅節(jié)點(diǎn)832可以連接至接地。第一基準(zhǔn)電流源814和第二基準(zhǔn)電流源816可以分別產(chǎn)生通過(guò)隔離器件802和804的電流I?？梢韵虻谝桓唠妷狠斎牍?jié)點(diǎn)808施加第一高電壓VHV?？梢韵虻诙唠妷狠斎牍?jié)點(diǎn)810施加第二高電壓VHV+Vi。第二高電壓可以具有疊加在Vhv上的小信號(hào)Vi。第一高電壓Vhv可以將第一隔離器件802的電導(dǎo)率修改為Gp第二高電壓VHV+Vi可以將第二隔離器件804的電導(dǎo)率修改為G2。電導(dǎo)率G1和G2的差值可以與輸入電壓之間的差值(即，Vi)成比例。放大器806輸出的電壓可以是V。= (1/Grl/G2)L·因此，輸出電壓V?？梢耘c小信號(hào)Vi成比例。高電壓節(jié)點(diǎn)808和810可以通過(guò)隔離器件802和804而與輸出節(jié)點(diǎn)812隔離?？梢岳肧OI晶片使用LOCOS隔離來(lái)制造本發(fā)明的一些實(shí)施例。圖9a_9i示出了制造エ藝的不同示例階段。圖9a示出了隔離器件900的實(shí)施例的平面圖。在所示的制造階段，隔離器件900的上表面可以包括有源Si層906和SiN硬掩模910。圖9b示出了隔離器件900的沿著線9b的截面圖。隔離器件900可以包括Si襯底902、絕緣體層904和有源Si層906?？梢栽诟綦x器件900的有源Si層906上熱生長(zhǎng)SiO2犧牲層908。然后可以在SiO2犧牲層902上沉積SiN硬掩模910?？梢岳霉庵驴刮g劑(未示出)來(lái)保護(hù)SiN硬掩模910的一部分，并且使用光刻將SiN的其余部分蝕刻棹?？梢允褂酶煞ㄎg刻和/或濕法蝕刻來(lái)去除SiO2的未被SiN硬掩模910覆蓋的部分，從而得到圖9a和9b所示的結(jié)構(gòu)。
圖9c示出了隔離器件900的平面圖。在該制造階段，隔離器件900的上表面可以包括SiN硬掩膜910和SiO2隔離物912。圖9d示出了隔離器件900沿著線9d的截面圖。隔離器件900可以包括Si襯底902、絕緣體層904、有源Si層906、Si02犧牲層908、SiN硬掩模910和SiO2隔離物912?？梢栽谟性碨i層906的未被SiN硬掩膜910覆蓋的部分上熱生長(zhǎng)SiO2隔離物912，從而得到圖9c和9d所示的結(jié)構(gòu)。在該階段之后，可以通過(guò)濕法蝕刻エ藝來(lái)去除SiN硬掩膜910。然后可以利用例如As、P、B或In來(lái)對(duì)有源Si層906進(jìn)行摻雜?？梢曰诟綦x器件900的期望靈敏度和/或期望應(yīng)用，來(lái)選擇摻雜的量和/或摻雜的類型。在摻雜之后，可以對(duì)隔離器件的表面進(jìn)行清洗。圖9e示出了隔離器件900的另一平面圖。在該制造階段，隔離器件900的上表面可以包括SiO2隔離物912、Si02高電壓隔離層914和另ー SiN硬掩膜918。圖9f出了隔離器件900沿著線9f的截面圖。隔離器件900可以包括Si襯底902、絕緣體層904、有源Si層906、SiO2隔離物912、SiO2高電壓隔離層914、另ー SiO2犧牲層916和SiN硬掩膜918。在上述清洗步驟之后，可以熱生長(zhǎng)SiO2犧牲層916，接著沉積SiN硬掩膜918?？梢允褂霉饪谭▉?lái)蝕刻掉SiN的一部分，留下如圖9e和9f所示的SiN硬掩膜918?？梢栽诓皇躍iN硬掩膜918保護(hù)的區(qū)域中生長(zhǎng)SiO2高電壓隔離層914，并且可以進(jìn)ー步生長(zhǎng)SiO2隔離物912，從而增加SiO2高電壓隔離層914和SiO2隔離物912的厚度，得到圖9e和9f所示的結(jié)構(gòu)。針對(duì)SiO2隔離物912的兩個(gè)生長(zhǎng)步驟(S卩，圖9d和9f)可以確保有源Si層906完全被隔離?？梢曰诟綦x器件900可以良好工作的期望高電壓來(lái)選擇SiO2高電壓隔離層914的厚度。如果施加到隔離器件的高電壓端子的電壓(Vhv)遠(yuǎn)高于施加到低電壓端子的電壓，則隔離器件可以良好工作的高電壓可以由Vhv = Ε<Λν來(lái)確定，其中，Era是SiO2的臨界電場(chǎng)(大約5-lOMV/cm)，以及tHV是SiO2高電壓隔離層914的厚度。圖9g示出了隔離器件900的另一平面圖。在該制造階段，隔離器件900的上表面可以包括有源Si層906、SiO2隔離物912、SiO2高電壓隔離層914和多晶Si層920。圖9h示出了隔離器件900沿著線9h的截面圖。隔離器件900可以包括Si襯底902、絕緣體層904、有源Si層906、SiO2隔離物912、SiO2高電壓隔離層914和多晶Si層920。在去除了圖9e和9f所示的SiN硬掩膜918和SiO2犧牲層916之后，可以沉積并蝕刻多晶Si層920，從而得到圖9g和9h所示的結(jié)構(gòu)。在該階段，可以使用與上述相同的摻雜劑來(lái)對(duì)有源Si層906的外露部分進(jìn)行附加的摻雜。所示附加的摻雜可以降低有源Si層906的部分的電阻率。也可以對(duì)多晶Si層920進(jìn)行摻雜。圖9i示出了在另 ー制造階段的隔離器件900的實(shí)施例的截面圖。隔離器件900可以包括Si襯底902、絕緣體層904、有源Si層906、SiO2隔離物912、SiO2高電壓隔離層914、多晶Si層920、電介質(zhì)層922和金屬化層924?？梢允褂脴?biāo)準(zhǔn)技術(shù)來(lái)實(shí)現(xiàn)電介質(zhì)層922和金屬化層924。金屬化層924可以連接至有源Si層906和多晶Si層920。金屬化層924可以形成第一低電壓端子926、第二低電壓端子928和高電壓端子930。在圖9a_9i所示的階段中，Si襯底902和有源Si層906可以以其他半導(dǎo)體材料(例如，鍺)來(lái)實(shí)現(xiàn)。絕緣體層904、SiO2隔離物912、SiO2高電壓隔離層914和電介質(zhì)層922可以以各種其他電介質(zhì)材料來(lái)實(shí)現(xiàn)，例如氧化硅、氮化硅和/或具有ー些氮含量的氧化硅。圖10示出了隔離器件1000的備選實(shí)施例，隔離器件1000可以使用與圖9a_9i所示出和描述的制造方法相類似的制造方法。隔離器件1000可以包括Si襯底1002、絕緣體層1004、有源Si層1006,SiO2隔離物1012,SiO2高電壓隔離層1014、電介質(zhì)層1022a、1002b和1002c、以及金屬化層1024。金屬化層1024可以形成第一低電壓端子1026、第二低電壓端子1028和高電壓端子1030。Si襯底1002和有源Si層1006可以以其他半導(dǎo)體材料(例如，鍺)來(lái)實(shí)現(xiàn)。絕緣體層1004、Si02隔離物1012、Si02高電壓隔離層1014和電介質(zhì)層1022a、1022b和1022c可以以各種其他電介質(zhì)材料來(lái)實(shí)現(xiàn)，例如氧化硅、氮化硅和/或具有ー些氮含量的氧化硅。電介質(zhì)層1022a、1022b和1022c可以允許與其他半導(dǎo)體器件一起更高效地制造隔離器件1000，并且可以改善有源Si層1006的隔離。電介質(zhì)層1022a、1022b和1022c的厚度和材料特性以及SiO2高電壓隔離層1014的厚度和材料特性可以影響隔離器件1000能夠工作的高電壓。因此，隔離器件1000可以被設(shè)計(jì)為比圖9a-9i所示的隔離器件900工作在更高的電壓下。在一些實(shí)施例中，施加到高電壓端子1030的電壓可以超過(guò)1000伏持?？梢岳肧OI晶片使用淺溝槽隔離(STI)エ藝來(lái)制造本發(fā)明的一些實(shí)施例。圖Ila-Ilc示出了制造エ藝的不同示例階段。圖Ila示出了隔離器件1100的截面圖。隔離器件1100可以包括Si襯底1102、絕緣體層1104、有源Si層1106和中等溝槽隔離物1108。中等溝槽隔離物1108可以包括SiO2部分1110和多晶Si部分1112。中等溝槽隔離物1108可以隔尚有源Si層1106的一部分?？梢岳美鏏s、P、B或In對(duì)有源Si層1106的隔尚部分進(jìn)行摻雜?？梢曰诟綦x器件1100的期望靈敏度和/或期望應(yīng)用來(lái)選擇摻雜的量和/或摻雜的類型。圖Ilb示出了在另ー制造階段的隔離器件1100的截面圖。隔離器件1100可以包括Si襯底1102、絕緣體層1104、有源Si層1106、中等溝槽隔離物1108和淺溝槽隔離物1114。中等溝槽隔離物1108可以包括SiO2部分1110和多晶Si部分1112。可以在兩個(gè)中等溝槽隔離物1108之間的有源Si層1106中使用標(biāo)準(zhǔn)技術(shù)來(lái)實(shí)現(xiàn)淺溝槽隔離物1114。圖Ilc示出了在另ー制造階段的隔離器件1100的截面圖。隔離器件1100可以包括Si襯底1102、絕緣體層1104、有源Si層1106、中等溝槽隔離物1108、淺溝槽隔離物1114、多晶Si層1116、電介質(zhì)層1118和金屬化層1120。中等溝槽隔離物1108可以包括SiO2部分1110和多晶Si部分1112?？梢允褂霉饪谭▉?lái)沉積和圖案化多晶Si層1116?？梢允褂脴?biāo)準(zhǔn)技術(shù)來(lái)實(shí)現(xiàn)電介質(zhì)層1118和金屬化層1120。金屬化層1120可以連接至有源Si層1106和多晶Si層1116。金屬化層1120可以形成第一低電壓端子1122、第二低電壓端子1124和高電壓端子1126。在生長(zhǎng)電介質(zhì)層(SiO2隔離層)1118之前，可以使用與前述相同的摻雜劑對(duì)有源Si層1106的外露部分進(jìn)行附加的摻雜。附加的摻雜可以降低有源Si層1106的部分的電阻率。也可以對(duì)多晶Si層1116進(jìn)行摻雜。在圖Ila-Ilc所示出和描述的階段中，Si襯底1102和有源Si層1106可以以其他半導(dǎo)體材料(例如，鍺)來(lái)實(shí)現(xiàn)。絕緣體層1104、中等溝槽隔離物1108、淺溝槽隔離物1114和電介質(zhì)層1118可以以各種其他電介質(zhì)材料來(lái)實(shí)現(xiàn)，例如氧化娃、氮化娃和/或具有ー些
氮含量的氧化硅。圖12示出了隔離器件1200的備選實(shí)施例，隔離器件1200可以使用與圖Ila-Ilc所示出和描述的制造方法相類似的制造方法。隔離器件1200可以包括Si襯底1202、絕緣體層1204、有源Si層1206、中等溝槽隔離物1208、淺溝槽隔離物1214、多晶Si層1216、電介質(zhì)層1218a、1218b、1218c、1218d和1218e以及金屬化層1220。中等溝槽隔離物1208可以包括SiO2部分1210和多晶Si部分1212。金屬化層1220可以形成第一低電壓端子1222、第二低電壓端子1224和高電壓端子1226。Si襯底1202和有源Si層1206可以以其他半導(dǎo)體材料(例如，鍺)來(lái)實(shí)現(xiàn)。絕緣體層1204、中等溝槽隔離物1208、淺溝槽隔離物1214以及電介質(zhì)層1218a、1218b、1218c、1218d和1218e可以以各種其他電介質(zhì)材料來(lái)實(shí)現(xiàn)，例如氧化硅、氮化硅和/或具有ー些氮
含量的氧化硅。電介質(zhì)層1218a、1218b、1218c、1218d和1218e可以允許與其他半導(dǎo)體器件一起更高效地制造隔離器件1200，并且可以改善有源Si層1206的隔離。電介質(zhì)層1218a、1218b、1218c、1218d和1218e的厚度和材料特性以及淺溝槽隔離物1214的厚度和材料特性可以影 響隔離器件1200能夠工作的高電壓。因此，隔離器件1200可以被設(shè)計(jì)為比圖Ila-Ilc所示的隔離器件1100工作在更高的電壓下。在一些實(shí)施例中，施加到高電壓端子1226的電壓可以超過(guò)1000伏特。備選地，圖9-12所示出和論述的實(shí)施例可以并入體材料硅晶片而不是SOI晶片。對(duì)于具有η型有源硅和P型襯底的體材料硅晶片(類似于圖4)，可以包含至P型襯底的附加觸點(diǎn)。附加觸點(diǎn)可以連接至接地或者兩個(gè)低電壓電位中的較低者，以確保晶片被正確偏置。對(duì)于具有P型有源硅、掩埋η型阱和P型襯底的體材料硅晶片(類似于圖5)，可以包括至掩埋η型阱和P型襯底的附加觸點(diǎn)。掩埋η型阱可以連接至兩個(gè)低電壓電位中的較高者，而P型襯底可以連接至接地或者兩個(gè)低電壓電位中的較低者，以確保晶片被正確偏置。體材料硅晶片、掩埋阱和有源硅可以以其他半導(dǎo)體材料(例如，鍺)來(lái)實(shí)現(xiàn)。盡管具體參考示例實(shí)施例的特定示例方面描述了多種示例實(shí)施例，然而應(yīng)理解，本發(fā)明可以具有其他實(shí)施例，并且可以在各種顯而易見(jiàn)的方面修改本發(fā)明的細(xì)節(jié)。本領(lǐng)域技術(shù)人員應(yīng)清楚，在本發(fā)明的范圍之內(nèi)可以實(shí)現(xiàn)各種改變和修改。因此，以上公開、描述和附圖僅僅用于說(shuō)明，而絕不限制本發(fā)明的范圍，本發(fā)明的范圍僅由權(quán)利要求來(lái)限定。
權(quán)利要求
1.一種隔離器件，包括 半導(dǎo)體層； 絕緣層，其中所述絕緣層將半導(dǎo)體層的中心部分絕緣； 高電壓端子，與絕緣層交界； 第一低電壓端子，與半導(dǎo)體層的第一非絕緣部分交界；以及 第二低電壓端子，與半導(dǎo)體層的第二非絕緣部分交界； 其中所述第一低電壓端子和所述第二低電壓端子經(jīng)由半導(dǎo)體層電連接，并且 其中施加到高電壓端子的電壓影響半導(dǎo)體層的電導(dǎo)率。
2.根據(jù)權(quán)利要求I所述的隔離器件，其中，所述高電壓端子與所述第一低電壓端子和所述第二低電壓端子流電隔離。
3.根據(jù)權(quán)利要求I所述的隔離器件，其中，所述半導(dǎo)體層是η型半導(dǎo)體。
4.根據(jù)權(quán)利要求I所述的隔離器件，其中，所述半導(dǎo)體層是P型半導(dǎo)體。
5.根據(jù)權(quán)利要求I所述的隔離器件，其中，用比所述半導(dǎo)體層的中心部分更多的摻雜劑對(duì)所述半導(dǎo)體層的非絕緣部分進(jìn)行摻雜。
6.根據(jù)權(quán)利要求3所述的隔離器件，其中，施加到所述高電壓端子的電壓與所述半導(dǎo)體層的電導(dǎo)率具有實(shí)質(zhì)上線性關(guān)系。
7.根據(jù)權(quán)利要求I所述的隔離器件，其中，施加到所述高電壓端子的電壓大于100伏特。
8.一種隔離電系統(tǒng)的方法，包括 向隔離器件的高電壓端子施加第一電壓，其中所述第一電壓包括信息信號(hào)； 將所述隔離器件的第一低電壓端子連接至第二電壓電位； 將所述隔離器件的第二低電壓端子連接至第三電壓電位；以及通過(guò)測(cè)量所述第一低電壓端子和所述第二低電壓端子處的電壓、電流、電阻和電導(dǎo)率中的至少ー個(gè)，從所述信息信號(hào)中獲得信息， 其中，所述第一電壓影響所述隔離器件的半導(dǎo)體層的電導(dǎo)率。
9.根據(jù)權(quán)利要求8所述的方法，其中，所述高電壓端子與所述第一低電壓端子和所述第二低電壓端子流電隔離。
10.根據(jù)權(quán)利要求8所述的方法，其中，所述半導(dǎo)體層是η型半導(dǎo)體。
11.根據(jù)權(quán)利要求8所述的方法，其中，所述半導(dǎo)體層是P型半導(dǎo)體。
12.根據(jù)權(quán)利要求8所述的方法，其中，所述第一電壓與所述半導(dǎo)體層的電導(dǎo)率具有實(shí)質(zhì)上線性關(guān)系。
13.根據(jù)權(quán)利要求8所述的方法，其中，所述第一電壓大于100伏持。
14.一種制造隔離器件的方法，包括 利用絕緣層將半導(dǎo)體層的中心部分絕緣； 將高電壓端子連接至所述絕緣層； 將第一低電壓端子連接至所述半導(dǎo)體層的第一非絕緣部分；以及 將第二低電壓端子連接至所述半導(dǎo)體層的第二非絕緣部分， 其中所述第一低電壓端子和所述第二低電壓端子經(jīng)由所述半導(dǎo)體層電連接，并且 其中施加到所述高電壓端子的電壓影響所述半導(dǎo)體層的電導(dǎo)率。
15.根據(jù)權(quán)利要求14所述的方法，其中，所述高電壓端子與所述第一低電壓端子和所述第二低電壓端子流電隔離。
16.根據(jù)權(quán)利要求14所述的方法，其中，所述半導(dǎo)體層是η型半導(dǎo)體。
17.根據(jù)權(quán)利要求14所述的方法，其中，所述半導(dǎo)體層是P型半導(dǎo)體。
18.根據(jù)權(quán)利要求14所述的方法，還包括用比所述半導(dǎo)體層的中心部分更多的摻雜劑對(duì)所述半導(dǎo)體層的非絕緣部分進(jìn)行摻雜。
19.根據(jù)權(quán)利要求18所述的方法，其中，施加到所述高電壓端子的電壓與所述半導(dǎo)體層的電導(dǎo)率具有實(shí)質(zhì)上線性關(guān)系。
20.根據(jù)權(quán)利要求14所述的方法，其中，施加到所述高電壓端子的電壓大于100伏持。
全文摘要
多種示例實(shí)施例涉及一種隔離器件，所述隔離器件包括半導(dǎo)體層和絕緣層。所述絕緣層將半導(dǎo)體層的中心部分絕緣。高電壓端子與絕緣層相連，第一低電壓端子與半導(dǎo)體層的第一非絕緣部分相連，以及第二低電壓端子與半導(dǎo)體層的第二非絕緣部分相連。第一低電壓端子和第二低電壓端子經(jīng)由半導(dǎo)體層電連接。施加到高電壓端子的電壓影響半導(dǎo)體層的電導(dǎo)率。高電壓端子與第一低電壓端子和第二低電壓端子流電隔離。
文檔編號(hào)H01L21/76GK102842583SQ20121020910
公開日2012年12月26日 申請(qǐng)日期2012年6月20日 優(yōu)先權(quán)日2011年6月22日
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