專利名稱：一種改善深亞微米nmos器件靜電釋放保護(hù)能力的器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種能夠改善深亞微米NMOS器件靜電釋放(ESD)保護(hù)能力的器件結(jié)構(gòu)。
背景技術(shù)：
隨著半導(dǎo)體器件技術(shù)不斷進(jìn)入亞微米、深亞微米，靜電釋放(ESD)保護(hù)器件可靠性變得越來越重要。為了克服LDD結(jié)構(gòu)帶來的靜電釋放(ESD)保護(hù)能力下降的問題，靜電釋放(ESD)離子注入(ESD implant)技術(shù)被用來提高器件的靜電釋放(ESD)保護(hù)能力。圖I是現(xiàn)有的一種提高GGNMOS靜電保護(hù)能力的方法，請(qǐng)參見圖I所示。包括有一襯底1，在該襯底I上設(shè)置有柵極2、漏極3和源極4，然后在漏極2處進(jìn)行大面積的靜電釋放(ESD)離子5注入，但這種方法會(huì)使得產(chǎn)生比較大的結(jié)漏電流(junction leakage)。另一種常用的方法是采用娃化物(silicide block)的技術(shù),但這方法也會(huì)產(chǎn)生比較大的漏電現(xiàn)象。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種能夠改善深亞微米NMOS器件靜電釋放(ESD)保護(hù)能力的器件，以解決現(xiàn)有采用大面積靜電釋放(ESD)離子注入和娃化物(silicide block)技術(shù)而導(dǎo)致的結(jié)漏電流(junction leakage)的現(xiàn)象。為了實(shí)現(xiàn)上述目的，本發(fā)明采取的技術(shù)方案為
一種改善深亞微米NMOS器件靜電釋放保護(hù)能力的器件，其中，包括一襯底，所述襯底上具有柵極、漏極和源極，所述襯底還包括有兩側(cè)的Poly邊緣，在所述Poly邊緣的兩側(cè)區(qū)域和所述漏極的邊緣局部區(qū)域進(jìn)行靜電釋放離子注入，以減少NMOS器件的結(jié)漏電流。上述的一種改善深亞微米NMOS器件靜電釋放保護(hù)能力的器件，其中，所述靜電釋放離子注入后，所述Poly邊緣的兩側(cè)區(qū)域的觸發(fā)電流啟動(dòng)寄生晶體管，以導(dǎo)通所述靜電釋放電流。上述的一種改善深亞微米NMOS器件靜電釋放保護(hù)能力的器件，其中，所述靜電釋放離子注入后，所述漏極的邊緣局部區(qū)域減少所述靜電釋放器件的觸發(fā)電壓。上述的一種改善深亞微米NMOS器件靜電釋放保護(hù)能力的器件，其中，所述靜電釋放離子注入用于GGNMOS或采用相反參雜的GDPM0S。上述的一種改善深亞微米NMOS器件靜電釋放保護(hù)能力的器件，其中，所述靜電釋放離子注入用于低壓CMOS或高壓LDM0S。上述的一種改善深亞微米NMOS器件靜電釋放保護(hù)能力的器件，其中，所述高壓LDMOS 為 GGLDNM0S。本發(fā)明由于采用了上述技術(shù)，使之具有的積極效果是
通過在Poly邊緣的兩側(cè)區(qū)域和漏極靠近AA邊緣局部區(qū)域進(jìn)行靜電釋放(ESD)離子注入，有效地減少45nm靜電釋放(ESD)的NMOS器件的結(jié)漏電流(leakage)，同時(shí)，還能提高靜電釋放(ESD)的保護(hù)能力。

圖I是現(xiàn)有的一種提高GGNMOS靜電保護(hù)能力的方法；
圖2是本發(fā)明的一種改善深亞微米NMOS器件靜電釋放保護(hù)能力的器件。
具體實(shí)施例方式以下結(jié)合附圖給出本發(fā)明一種改善深亞微米NMOS器件靜電釋放(ESD)保護(hù)能力的器件的具體實(shí)施方式
。下面結(jié)合原理圖和具體操作實(shí)施例對(duì)本發(fā)明作進(jìn)一步說明。圖2是本發(fā)明的一種改善深亞微米NMOS器件靜電釋放(ESD)保護(hù)能力的器件，請(qǐng)參見圖2所示。本發(fā)明的一種改善深亞微米NMOS器件靜電釋放(ESD)保護(hù)能力的器件，包括有一襯底1，在該襯底I上設(shè)置有柵極(Gate)2、漏極(Drain)3和源極(SourceM，同時(shí)，在襯底I上還包括有兩側(cè)的Poly邊緣。在該P(yáng)oly邊緣的兩側(cè)區(qū)域和漏極(Drain) 3的靠 近AA邊緣局部小區(qū)域進(jìn)行靜電釋放(ESD)離子5的注入，以此有效地減少45nm靜電釋放(ESD)的NMOS器件的結(jié)漏電流(leakage)，同時(shí)，還提高靜電釋放(ESD)的保護(hù)能力。本發(fā)明在上述基礎(chǔ)上還具有如下實(shí)施方式
本發(fā)明的第一實(shí)施例中，請(qǐng)繼續(xù)參見圖2所示。在靜電釋放(ESD)離子5注入后，Poly邊緣的兩側(cè)區(qū)域的觸發(fā)電流(trigger current)能夠啟動(dòng)寄生晶體管，以此導(dǎo)通靜電釋放(ESD)電流。本發(fā)明的第二實(shí)施例中，在靜電釋放(ESD)離子5注入后，漏極(Drain) 3靠近AA邊緣局部小區(qū)域能夠保證有比較小的觸發(fā)電壓(trigger voltage),當(dāng)靜電釋放(ESD)電流到來時(shí)，能夠容易開啟。本發(fā)明的第三實(shí)施例中，通過靜電釋放(ESD)離子5注入后，減少了整體靜電釋放(ESD)的注入面積，同時(shí),減少結(jié)漏電流(junction leakage)。本發(fā)明的第四實(shí)施例中，本發(fā)明的靜電釋放(ESD)離子5注入技術(shù)不僅適用于GGNMOS，采用相反的摻雜也適用于⑶PMOS。本發(fā)明的第五實(shí)施例中，本發(fā)明的靜電釋放(ESD)離子5注入技術(shù)不僅適用于低壓CMOS技術(shù)，也適用于高壓LDMOS技術(shù)，如GGLDNM0S。本發(fā)明的靜電釋放(ESD)離子5注入技術(shù)在提高靜電釋放(ESD)性能的同時(shí)，大大降低了靜電釋放(ESD)器件的漏電，特別適合于45nm、32nm節(jié)點(diǎn)的靜電釋放(ESD)保護(hù)。綜上所述，使用本發(fā)明的一種改善深亞微米NMOS器件靜電釋放保護(hù)能力的器件，通過在Poly邊緣的兩側(cè)區(qū)域和漏極靠近AA邊緣局部區(qū)域進(jìn)行靜電釋放(ESD)離子注入，有效地減少45nm靜電釋放(ESD)的NMOS器件的結(jié)漏電流(leakage),同時(shí)，還能提高靜電釋放(ESD)的保護(hù)能力。以上對(duì)本發(fā)明的具體實(shí)施例進(jìn)行了描述。需要理解的是，本發(fā)明并不局限于上述特定實(shí)施方式，其中未盡詳細(xì)描述的方法和處理過程應(yīng)該理解為用本領(lǐng)域中的普通方式予以實(shí)施；本領(lǐng)域技術(shù)人員可以在權(quán)利要求的范圍內(nèi)做出各種變形或修改，這并不影響本發(fā)明的實(shí)質(zhì)內(nèi)容。凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種改善深亞微米NMOS器件靜電釋放保護(hù)能力的器件，其特征在于，包括一襯底，所述襯底上具有柵極、漏極和源極，所述襯底還包括有兩側(cè)的Poly邊緣，在所述Poly邊緣的兩側(cè)區(qū)域和所述漏極的邊緣局部區(qū)域進(jìn)行靜電釋放離子注入，以減少NMOS器件的結(jié)漏電流。
2.根據(jù)權(quán)利要求I所述的改善深亞微米NMOS器件靜電釋放保護(hù)能力的器件，其特征在于，所述靜電釋放離子注入后，所述Poly邊緣的兩側(cè)區(qū)域的觸發(fā)電流啟動(dòng)寄生晶體管，以導(dǎo)通所述靜電釋放電流。
3.根據(jù)權(quán)利要求I所述的改善深亞微米NMOS器件靜電釋放保護(hù)能力的器件，其特征在于，所述靜電釋放離子注入后，所述漏極的邊緣局部區(qū)域減少所述靜電釋放器件的觸發(fā)電壓。
4.根據(jù)權(quán)利要求I所述的改善深亞微米NMOS器件靜電釋放保護(hù)能力的器件，其特征在于，所述靜電釋放離子注入用于GGNMOS或采用相反參雜的GDPM0S。
5.根據(jù)權(quán)利要求I所述的改善深亞微米NMOS器件靜電釋放保護(hù)能力的器件，其特征在于，所述靜電釋放離子注入用于低壓CMOS或高壓LDMOS。
6.根據(jù)權(quán)利要求5所述的改善深亞微米NMOS器件靜電釋放保護(hù)能力的器件，其特征在于，所述高壓LDMOS為GGLDNM0S。
全文摘要
本發(fā)明公開一種改善深亞微米NMOS器件靜電釋放保護(hù)能力的器件，其中，包括一襯底，所述襯底上具有柵極、漏極和源極，所述襯底還包括有兩側(cè)的Poly邊緣，在所述Poly邊緣的兩側(cè)區(qū)域和所述漏極的邊緣局部區(qū)域進(jìn)行靜電釋放離子注入，以減少NMOS器件的結(jié)漏電流。使用本發(fā)明的一種改善深亞微米NMOS器件靜電釋放保護(hù)能力的器件，通過在Poly邊緣的兩側(cè)區(qū)域和漏極靠近AA邊緣局部區(qū)域進(jìn)行靜電釋放(ESD)離子注入，有效地減少45nm靜電釋放(ESD)的NMOS器件的結(jié)漏電流(leakage)，同時(shí)，還能提高靜電釋放(ESD)的保護(hù)能力。
文檔編號(hào)H01L29/78GK102723356SQ201210204468
公開日2012年10月10日 申請(qǐng)日期2012年6月20日 優(yōu)先權(quán)日2012年6月20日
發(fā)明者陳玉文, 顏丙勇 申請(qǐng)人:上海華力微電子有限公司