半導體元件、其制造方法及其操作方法
【專利摘要】本發(fā)明公開了一種半導體元件、其制造方法及其操作方法。半導體元件包括一襯底、一第一阱、一第二阱、一第三阱、一第四阱、一底層、一第一重摻雜區(qū)、一第二重摻雜區(qū)、一第三重摻雜區(qū)及一場效電板。第一阱、第二阱、第三阱及第四阱設置于襯底上。第一阱、底層及第二阱包圍第三阱，以使第三阱與襯底浮接。第一、第二、第三重摻雜區(qū)分別設置于第一阱、第二阱、第三阱內。場效電板設置于第一阱及第四阱的鄰接處之上。
【專利說明】半導體元件、其制造方法及其操作方法
【技術領域】
[0001]本發(fā)明是有關于一種半導體元件、其制造方法及其操作方法。
【背景技術】
[0002]隨著半導體技術的發(fā)展，各式半導體元件不斷推陳出新。舉例來說，存儲器、晶體管、二極管等元件已廣泛使用于各式電子裝置中。
[0003]在半導體技術的發(fā)展中，研究人員不斷的嘗試針對各式元件進行改善，例如是縮小體積、增加/降低啟動電壓、增加/降低擊穿電壓、減少漏電、靜電防護等議題。

【發(fā)明內容】

[0004]本發(fā)明是有關于一種半導體元件、其制造方法及其操作方法。
[0005]根據本發(fā)明的第一方面，提出一種半導體元件。半導體元件包括一襯底、一第一講(well)、一第二講、一第三講、一第四講、一底層、一第一重摻雜區(qū)(heavily dopingregion)、一第二重摻雜區(qū)、一第三重摻雜區(qū)及一場效電板(field plate)。第一講設置于襯底上。第二阱設置于襯底上。第三阱設置于襯底上。第三阱設置于第一阱及第二阱之間。第四阱設置于襯底上。第四阱鄰接于第一阱。底層設置于第二阱的下方。第一阱、底層及第二阱包圍第三阱，以使第三阱與襯底浮接(floating)。第一重摻雜區(qū)設置于第一阱內。第二重摻雜區(qū)設置于第二阱內。第三重摻雜區(qū)設置于第三阱內。場效電板設置于第一阱及第四阱的鄰接處之上。第一阱、第二阱、底層、第一重摻雜區(qū)及第二重摻雜區(qū)具有一第一摻雜型態(tài)。襯底、第三阱、第四阱及第三重摻雜區(qū)具有一第二摻雜型態(tài)。第一摻雜型態(tài)互補于第二摻雜型態(tài)。
[0006]根據本發(fā)明的另一方面，提出一種半導體元件的制造方法。半導體元件的制造方法包括以下步驟。提供一襯底。形成一底層、一外延層、一第一講及一第二講于襯底上。第一阱及第二阱位于外延層內。底層位于第一阱及第二阱之下。形成一第三阱及一第四阱于外延層內。第三阱設置于第一阱及第二阱之間。第四阱鄰接于第一阱。第一阱、底層及第二講包圍第三講，以使第三講與襯底浮接(floating)。形成一場效電板(field plate)于第一講及第四講的鄰接處之上。分別形成一第一重摻雜區(qū)(heavily doping region)及一第二重摻雜區(qū)于第一阱及第二阱內。形成一第三重摻雜區(qū)于第三阱內。第一阱、第二阱、底層、第一重摻雜區(qū)及第二重摻雜區(qū)具有一第一摻雜型態(tài)。襯底、第三阱、第四阱及第三重摻雜區(qū)具有一第二摻雜型態(tài)。第一摻雜型態(tài)互補于第二摻雜型態(tài)。
[0007]根據本發(fā)明的再一方面，提出一種半導體元件的操作方法。半導體元件包括一襯底、一第一阱、一第二阱、一第三阱、一第四阱、一底層、一第一重摻雜區(qū)、一第二重摻雜區(qū)、一第三重摻雜區(qū)及一場效電板。第一阱、第二阱、第三阱及第四阱設置于襯底上。第三阱設置于第一阱及第二阱之間。第四阱鄰接于第一阱，底層設置于第二阱的下方。第一阱、底層及第二阱包圍第三阱，以使第三阱與襯底浮接。第一重摻雜區(qū)、第二重摻雜區(qū)及第三重摻雜區(qū)分別設置于第一阱、第二阱及第三阱內。場效電板設置于第一阱及第四阱的鄰接處之上。第一阱、第二阱、底層、第一重摻雜區(qū)及第二重摻雜區(qū)具有一第一摻雜型態(tài)。襯底、第三阱、第四阱及第三重摻雜區(qū)具有一第二摻雜型態(tài)。第一摻雜型態(tài)互補于第二摻雜型態(tài)。半導體元件的操作方法包括以下步驟。電性連接第一重摻雜區(qū)于一第一電極。電性連接第三重摻雜區(qū)于一第二電極。
[0008]為了對本發(fā)明的上述及其他方面更了解，下文特舉各種實施例，并配合所附圖式，作詳細說明如下:
【專利附圖】

【附圖說明】
[0009]圖1繪示第一實施例的半導體元件的剖面圖。
[0010]圖2A~圖2F繪示第一實施例的半導體元件的制造方法的流程圖。
[0011]圖3繪示第二實施例的半導體元件的剖面圖。
[0012]圖4A~圖4E繪示第二實施例的半導體元件的制造方法的流程圖。
[0013]圖5繪示第三實施例的半導體元件的剖面圖。
[0014]圖6繪示第四實施例的半導體元件的剖面圖。
[0015]【主要元件符號說明】
[0016]100、200、300、400:半導體元件
[0017]110P、210P:襯底
[0018]121N、221N、 321N、421N:第一阱
[0019]122N、222N、322N:第二阱
[0020]123P,223P,323P,423P:第三阱
[0021]124P、224P、324P、424P:第四阱
[0022]125P、225P、325P:第五阱
[0023]130N、230N:底層
[0024]141N、241N、341N、441N:第一重摻雜區(qū)
[0025]142N、242N、342N:第二重摻雜區(qū)
[0026]143P、243P、343P、442P:第三重摻雜區(qū)
[0027]144P、244P、344P、444P:第四重摻雜區(qū)
[0028]145P、245P、345P:第五重摻雜區(qū)
[0029]1δ1、152、251、252:場效電板
[0030]160、260:場氧化層
[0031]171,471:第一電極
[0032]172、472:第二電極
[0033]173,473:第三電極
[0034]180,280:外延層
[0035]290Ν:深阱
[0036]346Ρ:第六重摻雜區(qū)
[0037]347Ρ:第七重摻雜區(qū)
【具體實施方式】[0038]以下是提出各種實施例進行詳細說明，實施例僅用以作為范例說明，并不會限縮本發(fā)明欲保護的范圍。此外，實施例中的圖式是省略部份要的元件，以清楚顯示本發(fā)明的技術特點。
[0039]第一實施例
[0040]請參照圖1,其繪示第一實施例的半導體元件100的剖面圖。半導體元件100至少包括一襯底110、一第一阱(well) 121N、一第二阱122N、一第三阱123P、一第四阱124P、一底層130N、一第一重摻雜區(qū)(heavily doping region) 141N、一第二重摻雜區(qū)142N、一第三重摻雜區(qū)143P及一場效電板(field plate) 151。
[0041]襯底IlOP的材質例如是P型硅或N型硅。第一阱121N、第二阱122N、第三阱123P及第四阱124P設置于襯底IlOP上。第三阱123P設置于第一阱121N及第二阱122N之間，第四阱124P鄰接于第一阱121N。第一阱121N、第二阱122N、第三阱123P及第四阱124P例如是 P 型講(Ptype well)或 N 型講(N type well)。
[0042]底層130N設置于第二阱123P的下方，在本實施例中，底層130N為勢壘層(barrier layer),例如是一N 型勢魚層(N type barrier layer, NBL)或 P 型勢魚層(Ptype barrier layer, PBL)。
[0043]第一重摻雜區(qū)141N、第二重摻雜區(qū)142N及第三重摻雜區(qū)143P分別設置于第一阱121N、第二阱122N及第三阱123P內。第一重摻雜區(qū)141N、第二重摻雜區(qū)142N及第三重摻雜區(qū)143P的摻雜濃度大于第一阱121N、第二阱122N及第三阱123P的摻雜濃度。第一重摻雜區(qū)141N、第二重摻雜區(qū)142N及第三重摻雜區(qū)143P例如是P型重摻雜區(qū)(P type heavilydoping region, P+)或 N 型重慘雜區(qū)(N type heavily doping region, N+)。
[0044]場效電板151設置于第一講121N及第四講124P的鄰接處之上。場效電板151的材質例如是多晶娃(polysilicon)。
[0045]第一阱121N、第二阱122N、底層130N、第一重摻雜區(qū)141N及第二重摻雜區(qū)142N具有一第一摻雜型態(tài)(例如是P型或N型)。襯底110P、第三阱123P、第四阱124P及第三重摻雜區(qū)143P具有一第二摻雜型態(tài)(例如是N型或P型)。第一摻雜型態(tài)互補于第二摻雜型態(tài)。在本實施例中，第一摻雜型態(tài)為N型，第二摻雜型態(tài)為P型。
[0046]第一阱121N、底層130N及第二阱122N包圍第三阱123P，且第一阱121N、底層130N及第二阱122N的第一摻雜型態(tài)互補于第三阱123P的第二摻雜型態(tài)，所以第三阱123P與襯底 110P 浮接(floating)。
[0047]此外，本實施例的半導體元件100更包括一第五阱125P、一第四重摻雜區(qū)144P、一第五重摻雜區(qū)145P、數個場氧化層160及另一場效電板152。第四重摻雜區(qū)144P及第五重摻雜區(qū)145P分別設置于第四阱124P及第五阱125P內，第五阱125P、第四重摻雜區(qū)144P及第五重摻雜區(qū)145P具有第二摻雜型態(tài)。
[0048]場氧化層160設置于第一阱121N、第二阱122N、第三阱123P、第四阱124P、第五阱125P的鄰接處之上。場氧化層160的材質例如是二氧化硅(SiO2)。場效電板151、152部份地設置于其中的一場氧化層160上。
[0049]就半導體元件100的操作方法而言，電性連接第一重摻雜區(qū)141N于一第一電極171，電性連接第三重摻雜區(qū)143P于一第二電極172，并電性連接第四重摻雜區(qū)144P于一第三電極173。第一電極171例如是一陰極(cathode),第二電極172例如是一陽極(anode),第三電極173例如是一接地端。由于場效電板151的影響，第一阱121N及第四阱124P的接面的擊穿電壓將會大于第一阱121N及第三阱123P的接面的擊穿電壓，因此電流不會在第一阱121N及第四阱124P的接面流動，而會在第一阱121N及第三阱123P的接面流動。如此一來，可以避免漏電的現象發(fā)生。
[0050]第一電極171、第一重摻雜區(qū)141N、第一阱121N、第三阱123P、第三重摻雜區(qū)143P及第二電極172的路徑形成一絕緣晶體管(isolation diode)。在順向偏壓中，將至少有
0.7伏特(V)的阻抗；在逆向偏壓中，將至少有30伏特(V)的阻抗。
[0051]此外，更可電性連接第二重摻雜區(qū)142N于第一電極171，電性連接第三重摻雜區(qū)143P于第二電極172，并電性連接第五重摻雜區(qū)145P于第三電極173。第一電極171例如是一陰極，第二電極172例如是一陽極，第三電極173例如是一接地端。由于場效電板152的影響，第二阱122N及第五阱125P的接面的擊穿電壓將會大于第二阱122N及第三阱123P的接面的擊穿電壓，因此電流不會在第二阱122N及第五阱125P的接面流動，而會在第二阱122N及第三阱123P的接面流動。
[0052]第一電極171、第二重摻雜區(qū)142N、第二阱122N、第三阱123P、第三重摻雜區(qū)143P及第二電極172的路徑形成一絕緣晶體管(isolation diode)。在順向偏壓中，將至少有
0.7伏特(V)的阻抗；在逆向偏壓中，將至少有30伏特(V)的阻抗。
[0053]請參照圖2A?圖2F，其繪示第一實施例的半導體元件100的制造方法的流程圖。首先，如圖2A所示，提供襯底110P。
[0054]接著，如圖2B所示，形成底層130N于襯底110P上。在本實施例中，底層130N為
勢魚層。
[0055]然后，如圖2C所示，形成一外延層180于襯底110P及底層130N上。
[0056]接著，如圖2D所示，形成第一阱121N及第二阱122N于襯底110P上。第一阱121N及第二阱122N位于外延層180內，底層130N位于第一阱121N及第二阱122N之下。
[0057]然后，如圖2E所示，形成第三阱123P、第四阱124P及第五阱125P于外延層180內。第三阱123P設置于第一阱121N及第二阱122N之間，第四阱124P鄰接于第一阱121N，第五阱125P鄰接于第二阱122N。第一阱121N、底層130N及第二阱122N包圍第三阱123P，以使第三阱123P與襯底110P浮接。
[0058]接著，如圖2F所示,形成場氧化層(Field oxide,FOX) 160于第一講121N、第二講122N、第三阱123P、第四阱124P及第五阱125P的各個鄰接處上。
[0059]接著，如圖2F所示，形成場效電板151、152于第一阱121N及第四阱124P的鄰接處及第二阱122N及第五阱125P的鄰接處之上。
[0060]然后，如圖2F所示，分別形成第一重摻雜區(qū)141N及第二重摻雜區(qū)142N于第一阱121N及第二阱122N內。
[0061]接著，如圖2F所示，分別形成第三重摻雜區(qū)143P、第四重摻雜區(qū)144P及第五重摻雜區(qū)145P于第三阱123P、第四阱124P及第五阱125P內。透過上述步驟即可順利完成本實施例的半導體元件100。本實施例的半導體元件100適合于模塊化工藝(Bipolar CMOSDMOS process, BO) process),無須增加額外的掩?；虿襟E,即可完成。
[0062]第二實施例
[0063]請參照圖3，其繪示第二實施例的半導體元件200的剖面圖。本實施例的半導體元件200與第一實施例的半導體元件100不同之處在于底層230N的設計，其余相同之處不再
重復敘述。
[0064]如圖3所示，本實施例的底層230N、第一阱221N及第二阱222N的材質實質上相同。底層230N、第一阱221N及第二阱222N組成一深阱(de印well) 290N(繪示于圖4C)，第三阱223P被形成于此深阱290N之中。因此，本實施例的第三阱223P也將被底層230N、第一阱221N及第二阱222N所包圍，而與襯底210P浮接。
[0065]請參照圖4A?圖4E，其繪示第二實施例的半導體元件200的制造方法的流程圖。本實施例的半導體元件200的制造方法與第一實施例的半導體元件100的制造方法不同之處在于底層230N、第一阱221N及第二阱222N的形成方式，其余相同之處不再重復敘述。首先，如圖4A所示，提供襯底2IOP。
[0066]接著，如圖4B所示，形成一外延層280于襯底2IOP上。
[0067]然后，如圖4C所示，形成深阱290N于外延層280內。
[0068]接著，如圖4D所示，形成第三阱223P、第四阱224P及第五阱225P于外延層280內。在第三阱223P形成的同時，第一阱221N及第二阱222N及底層230N也隨之形成。
[0069]然后，如圖4E所示，形成第一?第五重摻雜區(qū)241N、242N、243P、244P、245P、場氧化層260及場效電板251、252。
[0070]第三實施例
[0071]請參照圖5，其繪示第三實施例的半導體元件300的剖面圖。本實施例的半導體元件300與第一實施例的半導體元件100不同之處在于本實施例的半導體元件300包括一第一?第七重摻雜區(qū)341N、342N、343P、344P、345P、346P、347P，第一重摻雜區(qū)341N及第四重摻雜區(qū)344P設置于第一阱321N內，第二重摻雜區(qū)342N及第五重摻雜區(qū)345P設置于第二阱322N內，第三重摻雜區(qū)343P設置于第三阱323P內，第六重摻雜區(qū)346P設置于第四阱324P內，第七重摻雜區(qū)347P設置于第五阱325P內。
[0072]在本實施例中，第一阱321N、第二阱322N、第一重摻雜區(qū)341N及第二重摻雜區(qū)342N具有第一摻雜型態(tài)。第三阱323P、第四阱324P、第五阱325P、第三重摻雜區(qū)343P、第四重摻雜區(qū)344P、第五重摻雜區(qū)345P、第六重摻雜區(qū)346P及第七重摻雜區(qū)347P具有第二摻雜型態(tài)。
[0073]也就是說，第一阱321N及第二阱322N皆設有不同型態(tài)的兩個重摻雜區(qū)，使得半導體元件300形成一靜電放電保護元件(Electro Static Discharge, ESD)。
[0074]就本實施例的半導體元件300的制造方法而言，與第一實施例的半導體元件100的不同之處在于形成第三重摻雜區(qū)343P的同時，更分別形成第四重摻雜區(qū)344P及第五重摻雜區(qū)345P于第一阱321N及第二阱322N內，其余相同之處不再重復敘述。
[0075]第四實施例
[0076]請參照圖6,其繪示第四實施例的半導體元件400的剖面圖。本實施例的半導體元件400與第一實施例的半導體元件100不同之處在于操作方法，其余相同之處不再重復敘述。
[0077]就本實施例的半導體元件400的操作方法而言，電性連接于第一重摻雜區(qū)441N的第一電極471為基極(base)，電性連接于第三重摻雜區(qū)443P的第二電極472為發(fā)射極(emitter),電性連接于第四重摻雜區(qū)444P的第三電極473為集電極(collector)。[0078]透過第三阱423P、第一阱421N及第四阱424P所形成的PNP結構，而形成一雙載子晶體管(bipolar junction transistor, BJT)。在一些應用上,可以利用此雙載子晶體管的特性，來構成放大器電路。
[0079]此外，本實施例所構成的雙載子晶體管不僅可以單獨發(fā)揮作用，亦可以與第一實施例的絕緣晶體管搭配，在同一電路結構中一起發(fā)揮作用，不僅可以創(chuàng)造電路結構的多功能特性，亦可縮減電路結構的體積。
[0080]綜上所述，雖然本發(fā)明已以實施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬【技術領域】中具有通常知識者，在不脫離本發(fā)明的精神和范圍內，當可作各種的更動與潤飾。因此，本發(fā)明的保護范圍當視隨附的權利要求范圍所界定的為準。
【權利要求】
1.一種半導體元件，包括: 一襯底； 一第一講(well),設置于該襯底上； 一第二阱，設置于該襯底上； 一第三阱，設置于該襯底上，該第三阱設置于該第一阱及該第二阱之間； 一第四阱，設置于該襯底上，該第四阱鄰接于該第一阱； 一底層，設置于該第二阱的下方，該第一阱、該底層及該第二阱包圍該第三阱，以使該第三講與該襯底浮接(floating)； 一第一重摻雜區(qū)(heavily doping region),設置于該第一講內； 一第二重摻雜區(qū)，設置于該第二阱內； 一第三重摻雜區(qū)，設置于該第三阱內；以及 一場效電板(field plate)，設置于該第一阱及該第四阱的鄰接處之上； 其中該第一講、該第二講、該底層、該第一重摻雜區(qū)及該第二重摻雜區(qū)具有一第一摻雜型態(tài)，該襯底、該第三阱、該第四阱及該第三重摻雜區(qū)具有一第二摻雜型態(tài)，該第一摻雜型態(tài)互補于該第二摻雜型態(tài)。
2.根據權利要求1所述的半導體元件，其中該底層為一勢魚層(barrierlayer)。
3.根據權利要求1所述的半導體元件，其中該底層、該第一阱及該第二阱的材質相同，該底層、該第一阱及該第二阱組成一深阱(de印well)。
4.根據權利要求1所述的半導體元件，更包括一場氧化層(Fieldoxide，FOX)，該場氧化層設置于該第一阱及該第四阱的鄰接處上。
5.根據權利要求1所述的半導體元件，更包括: 一第四重摻雜區(qū)，設置于該第一阱內，該第四重摻雜區(qū)鄰接于該第一重摻雜區(qū)；以及 一第五重摻雜區(qū)，設置于該第二阱內，該第五重摻雜區(qū)鄰接于該第二重摻雜區(qū)； 該第四重摻雜區(qū)及該第五重摻雜區(qū)具有該第二摻雜型態(tài)。
6.一種半導體元件的制造方法，包括: 提供一襯底； 形成一底層、一外延層、一第一阱及一第二阱于該襯底上，該第一阱及該第二阱位于該外延層內，該底層位于該第一阱及該第二阱之下； 形成一第三阱及一第四阱于該外延層內，該第三阱設置于該第一阱及該第二阱之間，該第四阱鄰接于該第一阱，該第一阱、該底層及該第二阱包圍該第三阱，以使該第三阱與該襯底浮接(floating)； 形成一場效電板(field plate)于該第一阱及該第四阱的鄰接處之上； 分別形成一第一重摻雜區(qū)(heavily doping region)及一第二重摻雜區(qū)于該第一講及該第二阱內；以及 形成一第三重摻雜區(qū)于該第三阱內，該第一阱、該第二阱、該底層、該第一重摻雜區(qū)及該第二重摻雜區(qū)具有一第一摻雜型態(tài)，該襯底、該第三阱、該第四阱及該第三重摻雜區(qū)具有一第二摻雜型態(tài)，該第一摻雜型態(tài)互補于該第二摻雜型態(tài)。
7.根據權利要求6所述的半導體元件的制造方法，更包括: 形成一場氧化層(Field oxide, FOX)于該第一講及該第四講的鄰接處上。
8.根據權利要求6所述的半導體元件的制造方法，其中在形成該第三重摻雜區(qū)的步驟中，更分別形成一第四重摻雜區(qū)及一第五重摻雜區(qū)于該第一阱及該第二阱內，該第四重摻雜區(qū)鄰接于該第一重摻雜區(qū)，該第五重摻雜區(qū)鄰接于該第二重摻雜區(qū)，該第四重摻雜區(qū)及該第五重摻雜區(qū)具有該第二摻雜型態(tài)。
9.一種半導體元件的操作方法，該半導體元件包括一襯底、一第一阱、一第二阱、一第三阱、一第四阱、一底層、一第一重摻雜區(qū)、一第二重摻雜區(qū)、一第三重摻雜區(qū)及一場效電板，該第一阱、該第二阱、該第三阱及該第四阱設置于該襯底上，該第三阱設置于該第一阱及該第二阱之間，該第四阱鄰接于該第一阱，該底層設置于該第二阱的下方，該第一阱、該底層及該第二阱包圍該第三阱，以使該第三阱與該襯底浮接，該第一重摻雜區(qū)、該第二重摻雜區(qū)及該第三重摻雜區(qū)分別設置于該第一阱、該第二阱及該第三阱內，該場效電板設置于該第一阱及該第四阱的鄰接處之上，該第一阱、該第二阱、該底層、該第一重摻雜區(qū)及該第二重摻雜區(qū)具有一第一摻雜型態(tài)，該襯底、該第三阱、該第四阱及該第三重摻雜區(qū)具有一第二摻雜型態(tài)，該第一摻雜型態(tài)互補于該第二摻雜型態(tài)，該操作方法包括: 電性連接該第一重摻雜區(qū)于一第一電極；以及 電性連接該第三重摻雜區(qū)于一第二電極。
10.根據權利要求9所述的半導體元件的操作方法，其中該第一電極為一陰極(cathode),該第二電 極為一陽極(anode)。
【文檔編號】H01L29/06GK103489904SQ201210189730
【公開日】2014年1月1日 申請日期:2012年6月11日 優(yōu)先權日:2012年6月11日
【發(fā)明者】洪志臨, 朱建文, 陳信良, 陳永初 申請人:旺宏電子股份有限公司