專利名稱：分離溝道晶體管及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造，具體而言，涉及分離溝道(split-channel)晶體管及其形成方法。
背景技術(shù)：
晶體管的驅(qū)動電流與該晶體管的溝道區(qū)中的載流子的遷移率有夫。因此，通過增加載流子的遷移率，可以提聞晶體管的驅(qū)動電流。II1-V族化合物半導(dǎo)體材料具有高遷移率值。因此，人們正在研究利用II1-V族化合物半導(dǎo)體材料的晶體管。然而，由于II1-V族化合物半導(dǎo)體材料具有較窄的帶隙，因此所得到的晶體管的源漏漏電流也就較高。

發(fā)明內(nèi)容
一方面，本發(fā)明提供了ー種器件，所述器件包括:鰭型場效應(yīng)晶體管(FinFET)，所述FinFET包括:鰭片，所述鰭片包括具有第一帶隙的溝道分離件以及包括位于所述溝道分離件的相對側(cè)壁上的第一部分和第二部分的溝道，其中所述溝道具有小于所述第一帶隙的第二帶隙；柵電極，所述柵電極包括位于所述鰭片的相對面上的第一部分和第二部分；以及柵極絕緣層，所述柵極絕緣層包括位于所述柵電極的所述第一部分和所述溝道的所述第一部分之間的第一部分以及位于所述柵電極的所述第二部分和所述溝道的所述第二部分之間的第二部分。在所述的器件中，所述溝道分離件和所述溝道每ー個都包含II1-V族化合物半導(dǎo)體材料。在所述的器件中，所述溝道分離件包含AlAsai6Sba84，并且其中，所述溝道包含InAs0在所述的器件中，所述溝道進ー步包括位于所述溝道分離件上方并且與所述溝道分離件重疊的第三部分，其中，所述柵極絕緣層進ー步包括位于所述溝道的所述第三部分上方并且與所述溝道的所述第三部分重疊的第三部分，并且其中，所述柵電極進一歩包括位于所述柵極絕緣層的所述第三部分上方并且與所述柵極絕緣層的所述第三部分重疊的第三部分。在所述的器件中，所述FinFET進ー步包括:漏極區(qū)；以及源極區(qū)，其中，所述溝道分離件未延伸至所述漏極區(qū)和所述源極區(qū)內(nèi)。在所述的器件中，所述FinFET進ー步包括:漏極區(qū)；以及源極區(qū)，其中，所述溝道分離件進一歩延伸至所述漏極區(qū)和所述源極區(qū)其中之一內(nèi)。所述的器件進ー步包括:襯底；以及淺溝槽隔離(STI)區(qū)，位于所述襯底的一部分的上方，其中，所述溝道分離件包括位于所述STI區(qū)的頂面上方的第一部分以及低于所述STI區(qū)的所述頂面的第二部分。另ー方面，本發(fā)明還提供了 ー種器件，所述器件包括:鰭型場效應(yīng)晶體管(FinFET)，所述FinFET包括:鰭片，所述鰭片包括具有第一帶隙的第一 II1-V族化合物半導(dǎo)體材料以及位于所述第一 II1-V族化合物半導(dǎo)體材料的頂面和相對側(cè)壁上的第二 II1-V族化合物半導(dǎo)體材料，其中，所述第二 II1-V族化合物半導(dǎo)體材料具有不同于所述第一帶隙的第二帶隙；柵極絕緣層，位于所述鰭片的頂面和側(cè)壁上，其中，所述柵極絕緣層覆蓋所述鰭片的一部分；柵電極，位于所述柵極絕緣層上方；漏極區(qū)；以及源極區(qū)，其中，所述漏極區(qū)和所述源極區(qū)與所述鰭片的相對端部連接，其中所述漏極區(qū)和所述源極區(qū)每ー個都包含具有與所述第一帶隙不同的帶隙的第一部分。在所述的器件中，所述第二帶隙小于所述第一帶隙。在所述的器件中，所述漏極區(qū)的所述第一部分和所述源極區(qū)的所述第一部分由第ニ II1-V族化合物半導(dǎo)體材料形成。在所述的器件中，所述漏極區(qū)和所述源極區(qū)每ー個都進ー步包括插入所述漏極區(qū)和所述源極區(qū)每ー個的所述第一部分的中間的第二部分，其中所述第二部分由所述第一II1-V族化合物半導(dǎo)體材料形成。在所述的器件中，所述FinFET是n-溝道FinFET，并且其中，所述第一 II1-V族化合物半導(dǎo)體材料的傳導(dǎo)帶高于所述第二 II1-V族化合物半導(dǎo)體材料的傳導(dǎo)帯。在所述的器件中，所述FinFET是P-溝道FinFET，并且其中，所述第一 II1-V族化合物半導(dǎo)體材料的價帶低于所述第二 II1-V族化合物半導(dǎo)體材料的價帶。在所述的器件中，所述第一 II1-V族化合物半導(dǎo)體材料是AlAsai6Sba84，并且其中，所述第二 II1-V族化合物半導(dǎo)體材料是InAs。又一方面，本發(fā)明提供了ー種方法，包括:形成第一 II1-V族化合物半導(dǎo)體材料；在所述第一 II1-V族化合物半導(dǎo)體材料的頂面和側(cè)壁上外延生長第二 II1-V族化合物半導(dǎo)體材料，其中，所述第二 II1-V族化合物半導(dǎo)體材料的帶隙小于所述第一 II1-V族化合物半導(dǎo)體材料的帶隙；在所述第二 II1-V族化合物半導(dǎo)體材料的側(cè)壁上形成柵極絕緣層；以及在所述柵極絕緣層上形成柵電極。在所述的方法中，所述柵極絕緣層與所述第一 II1-V族化合物半導(dǎo)體材料的中部重疊，并且其中，所述方法進ー步包括:實施注入以形成漏極區(qū)和源極區(qū)，其中，所述漏極區(qū)和所述源極區(qū)每ー個都包含一部分所述第一 II1-V族化合物半導(dǎo)體材料。所述的方法進ー步包括:形成分別與所述漏極區(qū)和所述源極區(qū)電連接的漏極接觸件和源極接觸件，其中，所述第一 II1-V族化合物半導(dǎo)體材料在所述漏極接觸件的相對側(cè)壁部分之間以及在所述源極接觸件的相對側(cè)壁部分之間延伸。在所述的方法中，所述柵極絕緣層與整個所述第一 II1-V族化合物半導(dǎo)體材料基本上重疊，并且其中，所述方法進ー步包括:實施注入以形成漏極區(qū)和源極區(qū)，其中，所述漏極區(qū)和所述源極區(qū)基本上不包含所述第一 II1-V族化合物半導(dǎo)體材料。在所述的方法中，所述第一 II1-V族化合物半導(dǎo)體材料是AlAsai6Sbtl 84，并且其中，所述第二 II1-V族化合物半導(dǎo)體材料是InAs。在所述的方法中，形成所述第一 II1-V族化合物半導(dǎo)體材料的步驟包括光刻步驟。


為了更加充分地理解實施例及其優(yōu)點，現(xiàn)在將結(jié)合附圖所進行的以下描述作為參考，其中:圖1A至圖2是根據(jù)各個實施例的鰭型場效應(yīng)晶體管(FinFET)的橫截面圖和俯視圖；圖3至圖8B是根據(jù)實施例制造圖2中所示的FinFET的中間階段。圖9和圖10是根據(jù)實施例制造圖1A中所示的FinFET的中間階段。圖11示出了作為柵極長度的函數(shù)的FinFET的漏電流；以及圖12示出了具有分離件的FinFET與不具有分離件的FinFET的能帶圖的比較。
具體實施例方式在下面詳細(xì)論述了本發(fā)明實施例的制造和使用。然而，應(yīng)該理解，實施例提供了許多可以在各種具體環(huán)境中實現(xiàn)的可應(yīng)用的概念。所論述的具體實施例僅僅是說明性的，而不用于限制本發(fā)明的范圍。根據(jù)各個實施例提供了鰭型場效應(yīng)晶體管(FinFET)及其形成方法。舉例說明了形成FinFET的中間階段。論述了這些實施例的變化和操作。在所有各個視圖和說明性實施例中，使用相同的標(biāo)號來表不相同的兀件。圖1A示出了示例性FinFET 20的俯視圖。FinFET 20包括分離(ー個或多個)溝道24的溝道分離件22，并因此溝道24包括位于溝道分離件22相對面上的部分24A和24B。(ー個或多個)柵極絕緣層26使溝道24與(ー個或多個)柵電極28分開。漏極區(qū)30和源極區(qū)32位于溝道24和溝道分離件22的相對端部上。側(cè)壁間隔件34形成在柵電極28的側(cè)壁上。漏極接觸件36和源極接觸件38分別與漏極區(qū)30和源極區(qū)32電連接。圖1B示出了根據(jù)ー些示例性實施例的FinFET 20的橫截面圖，其中該橫截面圖取自圖1A中平面剖切線(plane crossing line) 1B/1C-1B/1C。圖1B中示出的實施例包括三柵極晶體管。在示例性實施例中，F(xiàn)inFET 20形成在襯底40上方，該襯底40可以是硅襯底，但也可以是適于形成II1-V族化合物半導(dǎo)體材料的其他村底(諸如藍(lán)寶石)?？蛇x地，襯底40可以由與溝道分離件22相同的材料形成，并因此從大塊材料中圖案化溝道分離件22?？梢栽谝r底40的一部分的上方形成淺溝槽隔離(STI)區(qū)42。溝道分離件22可以是在STI區(qū)42的頂面42A上方形成的鰭片。溝道24可以形成在溝道分離件22的頂面和側(cè)壁上。柵極絕緣層26形成在溝道24的頂面和側(cè)壁上。在一些實施例中，柵極絕緣層26可以包含高 _k 介電材料，諸如 Ta205、HfSiO、HfSiON、Hf02、Zr02、ZrSiO、ZrSiON、TaSiO 等。柵電極28形成在柵極絕緣層26上。柵電極28可以包含摻雜的多晶硅、金屬、金屬硅化物等。圖1C示出了根據(jù)可選實施例的FinFET 20的橫截面圖，其中該橫截面圖也取自圖1A中的平面剖切線1B/1C-1B/1C。圖1C中示出的實施例包括雙柵極晶體管，其中鰭片24包括位于溝道分離件22側(cè)壁上的部分，并且未在溝道分離件22的頂部上延伸。而且，柵極絕緣層26和柵電極28形成在鰭片24的相對面上，并且可以延伸至或者可以不延伸至溝道分離件22的頂部。返回參考圖1A，F(xiàn)inFET 20的溝道24、源極區(qū)32、和漏極區(qū)30由低帶隙材料形成，該低帶隙材料可以是低帶隙II1-V族化合物半導(dǎo)體材料。低帶隙材料的帶隙可以例如低于約0.75eV，或者低于約0.5eV。形成溝道24、源極區(qū)32、和漏極區(qū)30的示例性材料包括InAs、GaSb、InSb、InGaAs、Ge等。在示例性實施例中，具有等于約0.36eV的帶隙的InAs可以用于形成溝道24、源極區(qū)32、和/或漏極區(qū)30。源極區(qū)32和/或漏極區(qū)30可以由相同或不同的材料形成。溝道分離件22的帶隙大于溝道24、源極區(qū)32、和/或漏極區(qū)30的帶隙。在示例性實施例中，溝道分離件22的帶隙比溝道24、源極區(qū)32、和/或漏極區(qū)30的帶隙大了超過約leV。在示例性實施例中，溝道分離件22由AlAsSb (諸如AlAsai6Sba84)形成，其可以具有等于約1.84eV的帶隙。在一些實施例中，例如，當(dāng)FinFET 20是n型FinFET時，溝道分離件22的傳導(dǎo)帶(conduction band)高于溝道24、源極區(qū)32、和漏極區(qū)30的傳導(dǎo)帶，并且傳導(dǎo)帶偏移A CB (傳導(dǎo)帶差)大于約0.5eV，或者大于約1.0eV0在其中FinFET 20是p-型FinFET的實施例中，溝道分離件22的價帶也可以低于溝道24、源極區(qū)32、和/或漏極區(qū)30的價帶，并且價帶偏移A VB (價帶差)大于約0.5eV,或者大于約1.0eV0再次參考圖1A，溝道分離件22的邊緣22A可以與柵電極28的邊緣28A基本上對準(zhǔn)?？蛇x地，溝道分離件22可以延伸至漏極區(qū)30和/或源極區(qū)32內(nèi)。圖2示出了根據(jù)各個可選實施例的FinFET 20的俯視圖。圖2中的FinFET 20的橫截面圖也可以如圖1B和IC示出。除了溝道分離件22延伸至漏極區(qū)30和源極區(qū)32內(nèi)之外，這些實施例本質(zhì)上與圖1A、圖1B和圖1C中所示的實施例相同。在一些實施例中，溝道分離件22延伸超過側(cè)壁間隔件34的外側(cè)邊緣34A。溝道分離件22可以與源極接觸件38和/或漏極接觸件36對準(zhǔn)，并且延伸至漏極接觸件36的相對側(cè)壁部分之間以及源極接觸件38的相對側(cè)壁部分之間。在圖1A和圖2示出的實施例中，溝道24具有總厚度Tch(其也為總溝道寬度)。因此，溝道部分24A和24B每ー個的厚度都可以是Tch/2。溝道部分24A和24B的厚度Tch/2可以介于約2nm到約IOnm之間，或者介于約3nm到約7nm之間。溝道分離件22的厚度Tspl可以介于約5nm到約20nm之間，或者介于約8nm到約12nm之間。然而,應(yīng)該認(rèn)識到,在整個說明書中列舉的尺寸僅僅是實例，并且可以改變?yōu)椴煌闹?。圖3至圖8B示出了形成如圖2中示出的結(jié)構(gòu)的示例性エ藝。參考圖3，在襯底40中形成STI區(qū)42，其中襯底40可以是例如硅襯底。通過在STI區(qū)42的相對側(cè)壁42B之間去除一部分襯底40形成凹槽21。然后實施外延生長以在凹槽21中外延生長溝道分離件22，所得的結(jié)構(gòu)在圖4中示出。接著，如圖5A中示出的，去除STI區(qū)42的頂部，并且降低STI區(qū)42的頂面42A。結(jié)果,溝道分離件22的一部分高于STI區(qū)42的頂面42A。圖5B示出了圖5A中的結(jié)構(gòu)的俯視圖，其中圖5A中的橫截面圖由圖5B中的平面剖切線5A-5A獲得。圖6示出了可選實施例，其中通過圖案化厚層23形成溝道分離件22。厚層23可以包含與溝道分離件22相同的材料。盡管襯底40被示出為位于層23下方，但在可選實施例中，可以由大塊材料圖案化溝道分離件22。在這些實施例中，襯底40沒有位于層23的下方，并且層23是大塊襯底。在隨后的エ藝步驟中，如圖7A和圖7B所示，實施外延以在溝道分離件22的頂面和側(cè)壁上外延生長窄帶隙材料124。圖7B示出了圖7A中所示的結(jié)構(gòu)的俯視圖。由于窄帶隙材料124通過外延形成，因此該窄帶隙材料124的厚度Tch/2可以被控制為例如小于約2nm或介于約Inm到約3nm之間。圖8A和圖8B分別示出了形成柵極絕緣層26和柵電極28的橫截面圖和俯視圖。圖8A的橫截面圖由圖8B中的平面剖切線8A-8A獲得。形成エ藝可以包括在圖7A和圖7B中示出的結(jié)構(gòu)上方形成均厚(blanket)介電層，在該均厚介電層上方形成均厚柵電極層，然后圖案化均厚介電層和均厚柵電極層以分別形成柵極絕緣層26和柵電極28。窄帶隙材料124的被柵電極28覆蓋的部分因而形成如圖1A和圖2中所示的(ー個或多個)溝道24。在隨后的エ藝步驟中，如圖2A所示，形成側(cè)壁間隔件34、漏極區(qū)30、源極區(qū)32、漏極接觸件36、和源極接觸件38?？梢允紫韧ㄟ^沉積(ー個或多個)介電層，然后在該介電層上實施各向異性蝕刻形成側(cè)壁間隔件34。然后通過將雜質(zhì)注入到部分的溝道分離件22和窄帶隙材料124(圖SB)中形成漏極區(qū)30和源極區(qū)32，其中所述部分未被柵電極28覆蓋。在隨后的步驟中，形成層間電介質(zhì)(ILD，未示出)以及位于ILD中的漏極接觸件36和源極接觸件38 (圖2)。圖9和圖10示出了形成如圖1A中的FinFET 20的中間階段的橫截面圖。最初的エ藝步驟實質(zhì)上與圖3至圖7B中示出的相同。接著，形成圖9中示出的結(jié)構(gòu)。該結(jié)構(gòu)與圖SB中示出的步驟中的結(jié)構(gòu)類似，除了柵電極28可以基本上覆蓋整個溝道分離件22。接著，如圖10所示，在形成側(cè)壁間隔件34之前，實施外延以擴展窄帶隙材料124，其中窄帶隙材料124的擴展部分選擇性地從圖9中的窄帶隙材料124的暴露部分開始生長。窄帶隙材料124的擴展部分可以包含與圖9中的初始窄帶隙材料124相同的II1-V族化合物半導(dǎo)體材料?？蛇x地，窄帶隙材料124的擴展部分可以包含與圖9中的初始窄帶隙材料124不同的II1-V族化合物半導(dǎo)體材料。接著，與圖1A中示出的類似，形成側(cè)壁間隔件34。然后實施注入以將雜質(zhì)摻雜到漏極區(qū)30和源極區(qū)32中以形成P-型或n-型，這取決于所得到的FinFET 20是p-型FinFET還是n-型FinFET。然后形成漏極接觸件36和源極接觸件38。請注意，除了漏極區(qū)30和源極區(qū)32可以在溝道寬度方向上更寬之外，所得到的FinFET與圖1A中示出的FinFET 20類似。通過形成比溝道24具有更大帶隙的溝道分離件22，可以減少所得到的FinFET20的漏電流1ff。圖11示出了模擬結(jié)果，其中FinFET的漏電流1ff被示出為柵極長度的函數(shù)。通過模擬具有包含InAs的同質(zhì)(homogenous)溝道的FinFET的器件行為獲得線50，而通過模擬包含溝道分離件22的FinFET的器件行為獲得線52。溝道分離件22包含AlAsai6Sba84，并設(shè)置在由InAs形成的溝道之間?？梢杂^察到，通過形成溝道分離件22，與具有同質(zhì)InAs溝道的FinFET相比，漏電流1ff可以減小約2個量級。圖12示出了能帶圖的比較，其中比較了具有同質(zhì)InAs溝道(不具有溝道分離件)的第一 FinFET和具有位于InAs溝道之間的包含AlAsa 16Sba84的溝道分離件的異質(zhì)結(jié)溝道的第二FinFET的能帶圖。Y軸表示能級，以及X軸表示從柵極的頂部到底部測量的距離。左邊的能帶圖由第一 FinFET獲得，而右邊的能帶圖由第二 FinFET獲得。第一和第二 FinFET具有相同的IOnm InAs溝道厚度(溝道寬度)，除了第二 FinFET具有插入到其溝道中間的厚度為Tspl的溝道分離件。線54示出了第一 FinFET的第一電子態(tài)能級(el)，以及線56示出了第二 FinFET的第一電子態(tài)能級。應(yīng)該理解，線56表示的el能級比線54表示的el能級高約130meV,而增加的el能級對減小得到的第二 FinFET的源漏漏電流1ff有貢獻(xiàn)。另外，模擬結(jié)果也表明能態(tài)(諸如示出的el能級56)并未受到溝道分離件的厚度Tspl的影響。因而，所得到的FinFET的性能是穩(wěn)定的，而且也不受溝道分離件的厚度Tspl的變化的影響。根據(jù)ー些實施例，F(xiàn)inFET包括鰭片，該鰭片包括具有第一帶隙的溝道分離件，以及包括位于溝道分離件的相對側(cè)壁上的第一部分和第二部分的溝道。該溝道具有小于第一帶隙的第二帶隙。柵電極包括位于鰭片的相對面上的第一部分和第二部分。柵極絕緣層包括位于柵電極的第一部分和溝道的第一部分之間的第一部分，以及位于柵電極的第二部分和溝道的第二部分之間的第二部分。根據(jù)其他實施例，F(xiàn)inFET包括鰭片，該鰭片包括具有第一帶隙的第一 II1-V族化合物半導(dǎo)體材料以及位于第一 II1-V族化合物半導(dǎo)體材料的頂面和相對側(cè)壁上的第二II1-V族化合物半導(dǎo)體材料。第二 II1-V族化合物半導(dǎo)體材料具有不同于第一帶隙的第二帶隙。柵極絕緣層位于鰭片的頂面和側(cè)壁上，其中柵極絕緣層覆蓋鰭片的一部分。柵電極位于柵極絕緣層的上方。FinFET進ー步包括漏極區(qū)和源極區(qū)，其中漏極區(qū)和源極區(qū)與鰭片的相對端部連接。漏極區(qū)和源極區(qū)每ー個都包括具有與第一帶隙不同的帶隙的第一部分。根據(jù)又ー些其他實施例，ー種方法包括形成第一 II1-V族化合物半導(dǎo)體材料，以及在第一 II1-V族化合物半導(dǎo)體材料的頂面和側(cè)壁上外延生長第二 II1-V族化合物半導(dǎo)體材料。第二 II1-V族化合物半導(dǎo)體材料的帶隙小于第一 II1-V族化合物半導(dǎo)體材料的帶隙。在第二 II1-V族化合物半導(dǎo)體材料的側(cè)壁上形成柵極絕緣層。在該柵極絕緣層上形成柵電扱。盡管已經(jīng)詳細(xì)地描述了實施例及其優(yōu)勢，但應(yīng)該理解，可以在不背離所附權(quán)利要求限定的實施例的精神和范圍的情況下，在其中進行各種改變、替換和更改。而且，本申請的范圍并不僅限于說明書中描述的エ藝、機器、制造、材料組分、裝置、方法和步驟的特定實施例。作為本領(lǐng)域普通技術(shù)人員根據(jù)本發(fā)明將很容易理解，根據(jù)本發(fā)明可以利用現(xiàn)有的或今后開發(fā)的用于執(zhí)行與本文所述相應(yīng)實施例基本上相同的功能或者獲得基本上相同的結(jié)果的エ藝、機器、制造、材料組分、裝置、方法或步驟。因此，所附權(quán)利要求預(yù)期在其范圍內(nèi)包括這樣的エ藝、機器、制造、材料組分、裝置、方法或步驟。此外，每條權(quán)利要求構(gòu)成單獨的實施例，并且多個權(quán)利要求和實施例的組合在本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.ー種器件，包括: 鰭型場效應(yīng)晶體管(FinFET)，包括: 鰭片，包括: 溝道分離件，具有第一帶隙；以及 溝道，包括位于所述溝道分離件的相對側(cè)壁上的第一部分和第二部分，其中所述溝道具有小于所述第一帶隙的第二帶隙； 柵電極，包括位于所述鰭片的相對面上的第一部分和第二部分；以及柵極絕緣層，包括位于所述柵電極的所述第一部分和所述溝道的所述第一部分之間的第一部分以及位于所述柵電極的所述第二部分和所述溝道的所述第二部分之間的第二部分。
2.根據(jù)權(quán)利要求1所述的器件，其中，所述溝道分離件和所述溝道每ー個都包含II1-V族化合物半導(dǎo)體材料。
3.根據(jù)權(quán)利要求2所述的器件，其中，所述溝道分離件包含AlAsa16Sb0.84，并且其中，所述溝道包含InAs。
4.根據(jù)權(quán)利要求1所述的器件，其中，所述溝道進ー步包括位于所述溝道分離件上方并且與所述溝道分離件重疊的第三部分，其中，所述柵極絕緣層進ー步包括位于所述溝道的所述第三部分上方并且與所述溝道的所述第三部分重疊的第三部分，并且其中，所述柵電極進一歩包括位于所述柵極絕緣層的所述第三部分上方并且與所述柵極絕緣層的所述第三部分重疊的第三部分。
5.根據(jù)權(quán)利要求1所述的器件，其中，所述FinFET進ー步包括: 漏極區(qū)；以及 源極區(qū)，其中，所述溝道分離件未延伸至所述漏極區(qū)和所述源極區(qū)內(nèi)。
6.根據(jù)權(quán)利要求1所述的器件，其中，所述FinFET進ー步包括: 漏極區(qū)；以及 源極區(qū)，其中，所述溝道分離件進一歩延伸至所述漏極區(qū)和所述源極區(qū)其中之一內(nèi)。
7.根據(jù)權(quán)利要求1所述的器件，進ー步包括: 襯底；以及 淺溝槽隔離(STI)區(qū)，位于所述襯底的一部分的上方，其中，所述溝道分離件包括位于所述STI區(qū)的頂面上方的第一部分以及低于所述STI區(qū)的所述頂面的第二部分。
8.ー種器件，包括: 鰭型場效應(yīng)晶體管(FinFET)，包括: 鰭片，包括: 第一 II1-V族化合物半導(dǎo)體材料，具有第一帶隙；以及 第二 II1-V族化合物半導(dǎo)體材料，位于所述第一 II1-V族化合物半導(dǎo)體材料的頂面和相對側(cè)壁上，其中，所述第二 II1-V族化合物半導(dǎo)體材料具有不同于所述第一帶隙的第二帶隙； 柵極絕緣層，位于所述鰭片的頂面和側(cè)壁上，其中，所述柵極絕緣層覆蓋所述鰭片的一部分； 柵電極，位于所述柵極絕緣層上方；漏極區(qū)；以及 源極區(qū)，其中，所述漏極區(qū)和所述源極區(qū)與所述鰭片的相對端部連接，其中所述漏極區(qū)和所述源極區(qū)每ー個都包含具有與所述第一帶隙不同的帶隙的第一部分。
9.ー種方法，包括: 形成第一 II1-V族化合物半導(dǎo)體材料； 在所述第一 II1-V族化合物半導(dǎo)體材料的頂面和側(cè)壁上外延生長第二 II1-V族化合物半導(dǎo)體材料，其中，所述第二 II1-V族化合物半導(dǎo)體材料的帶隙小于所述第一 II1-V族化合物半導(dǎo)體材料的帶隙； 在所述第二 II1-V族化合物半導(dǎo)體材料的側(cè)壁上形成柵極絕緣層；以及 在所述柵極絕緣層上形成柵電扱。
10.根據(jù)權(quán)利要求9所述的方法，其中，所述柵極絕緣層與所述第一II1-V族化合物半導(dǎo)體材料的中部重疊，并且其中，所述方法進ー步包括: 實施注入以形成漏極區(qū)和源極區(qū)，其中，所述漏極區(qū)和所述源極區(qū)每ー個都包含一部分所述第一 II1-V族化 合物半導(dǎo)體材料。
全文摘要
一種鰭型場效應(yīng)晶體管(FinFET)包括鰭片，該鰭片包括具有第一帶隙的溝道分離件，以及包括位于溝道分離件的相對側(cè)壁上的第一部分和第二部分的溝道。溝道具有小于第一帶隙的第二帶隙。柵電極包括位于鰭片的相對面上的第一部分和第二部分。柵極絕緣層包括位于柵電極的第一部分和溝道的第一部分之間的第一部分，以及位于柵電極的第二部分和溝道的第二部分之間的第二部分。本發(fā)明提供了分離溝道晶體管及其形成方法。
文檔編號H01L29/10GK103137696SQ201210181589
公開日2013年6月5日 申請日期2012年6月4日 優(yōu)先權(quán)日2011年11月30日
發(fā)明者克里希納·庫馬爾·布瓦爾卡, 戈本·多恩伯斯, 馬提亞斯·帕斯拉克 申請人:臺灣積體電路制造股份有限公司