專利名稱：半導(dǎo)體器件及形成該半導(dǎo)體器件的方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及一種半導(dǎo)體器件及形成該半導(dǎo)體器件的方法。要求于2011年5月27日提交的日本專利申請(qǐng)No. 2011-119360的優(yōu)先權(quán)，該專利申請(qǐng)的內(nèi)容通過參考并入本文中。
背景技術(shù)：
近年來，諸如DRAM (動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器)的半導(dǎo)體器件的納米尺度化在持續(xù)推進(jìn)。結(jié)果，如果晶體管的柵長(zhǎng)度變短，則會(huì)導(dǎo)致晶體管中的短溝道效應(yīng)變得明顯，亞閾值電流增加，且晶體管閾值電壓(Vt)減小。增大半導(dǎo)體襯底的雜質(zhì)濃度以抑制晶體管閾值電壓(Vt)的減小，將增大結(jié)漏電 流。由于該原因，所以在作為半導(dǎo)體器件的DRAM中的納米尺度化的DRAM存儲(chǔ)單元將使刷新特性劣化。日本專利申請(qǐng)公開No. JPA 2006-339476和JPA 2007-081095公開了一種所謂的
凹槽柵晶體管(凹陷溝道晶體管)，其中柵電極被掩埋在形成于半導(dǎo)體襯底的前表面?zhèn)鹊陌疾壑?。通過制作晶體管凹槽柵晶體管，可以物理地并且充分地獲得有效的溝道長(zhǎng)度(柵長(zhǎng)度)，從而能夠獲得具有最小工藝尺寸在60nm以下的納米尺度化的單元的DRAM。在日本專利申請(qǐng)公開No. JPA 2007-081095中，公開了一種DRAM，該DRAM具有兩個(gè)凹槽，形成為在半導(dǎo)體襯底中彼此鄰近；柵電極，形成在每一個(gè)凹槽中，并在凹槽之間有中間柵絕緣膜；第一雜質(zhì)擴(kuò)散區(qū)，為兩個(gè)柵電極共用，該第一雜質(zhì)擴(kuò)散區(qū)形成在半導(dǎo)體襯底的表面上并位于兩個(gè)柵電極之間；以及第二雜質(zhì)擴(kuò)散區(qū)，形成在半導(dǎo)體襯底的表面上并位于兩個(gè)柵電極的元件分離區(qū)側(cè)上。

發(fā)明內(nèi)容
在一個(gè)實(shí)施例中，半導(dǎo)體器件可包括，但不限于半導(dǎo)體襯底，具有第一柵溝槽，所述第一柵溝槽具有彼此相對(duì)的第一側(cè)和第二側(cè)；第一擴(kuò)散區(qū)，位于所述第一柵溝槽下方；第二擴(kuò)散區(qū)，位于所述半導(dǎo)體襯底中，所述第二擴(kuò)散區(qū)覆蓋所述第一柵溝槽的所述第一側(cè)的上部部分；以及第三擴(kuò)散區(qū)，位于所述半導(dǎo)體襯底中。第三擴(kuò)散區(qū)覆蓋第一柵溝槽的第二偵U。第三擴(kuò)散區(qū)連接至第一擴(kuò)散區(qū)。第三擴(kuò)散區(qū)具有比第一柵溝槽的底部深的底部。第三擴(kuò)散區(qū)的底部在水平高度上不同于第一擴(kuò)散區(qū)的底部。在另一個(gè)實(shí)施例中，半導(dǎo)體器件可包括，但不限于，半導(dǎo)體襯底、第一隔離區(qū)、第二隔離區(qū)、第一至第五擴(kuò)散區(qū)。半導(dǎo)體襯底具有第一和第二柵溝槽。第一柵溝槽具有彼此相對(duì)的第一和第二側(cè)。第二柵溝槽具有彼此相對(duì)的第三和第四側(cè)。第一隔離區(qū)限定半導(dǎo)體襯底的有源區(qū)。第二隔離區(qū)限定有源區(qū)中的器件形成區(qū)。第一擴(kuò)散區(qū)設(shè)置在第一柵溝槽下方。第二擴(kuò)散區(qū)設(shè)置在第二柵溝槽下方。第三擴(kuò)散區(qū)設(shè)置在半導(dǎo)體襯底下方。第三擴(kuò)散區(qū)覆蓋第一柵溝槽的第一側(cè)的上部部分。第四擴(kuò)散區(qū)設(shè)置在半導(dǎo)體襯底中。第四擴(kuò)散區(qū)覆蓋第二柵溝槽的第一側(cè)的上部部分。第五擴(kuò)散區(qū)設(shè)置在半導(dǎo)體襯底中。第五擴(kuò)散區(qū)設(shè)置在第一和第二柵溝槽之間。第五擴(kuò)散區(qū)覆蓋第一和第二柵溝槽的第二側(cè)。第五擴(kuò)散區(qū)連接至第一和第二擴(kuò)散區(qū)。第五擴(kuò)散區(qū)具有比第一和第二柵溝槽的底部深的底部。第五擴(kuò)散區(qū)的底部在水平高度上不同于第一和第二擴(kuò)散區(qū)的底部。在又一個(gè)實(shí)施例中，半導(dǎo)體器件可包括，但不限于，半導(dǎo)體襯底、第一擴(kuò)散區(qū)、第二擴(kuò)散區(qū)和溝道區(qū)。半導(dǎo)體襯底具有第一柵溝槽，所述第一柵溝槽具有彼此相對(duì)的第一和第二側(cè)。第一擴(kuò)散區(qū)設(shè)置在半導(dǎo)體襯底中。第一擴(kuò)散區(qū)覆蓋第一柵溝槽的第一側(cè)的上部部分。第二擴(kuò)散區(qū)設(shè)置在半導(dǎo)體襯底中。第二擴(kuò)散區(qū)至少覆蓋第一柵溝槽的第二側(cè)和底部。溝道區(qū)沿著第一柵溝槽的第一側(cè)延伸，并且位于第一和第二擴(kuò)散區(qū)之間。


從下面結(jié)合附圖對(duì)某些優(yōu)選實(shí)施例進(jìn)行的描述，本發(fā)明的上述特征和優(yōu)點(diǎn)將更為 明顯，其中圖I是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的半導(dǎo)體器件的存儲(chǔ)單元陣列的部分平面圖；圖2是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的半導(dǎo)體器件的存儲(chǔ)單元陣列的，沿著圖I的A-A線截取的部分截面正視圖；圖3是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的半導(dǎo)體器件的存儲(chǔ)單元陣列的，沿著圖I的A-A線的延伸線截取的部分截面正視圖；圖4是根據(jù)本發(fā)明的實(shí)施例的變型實(shí)施例的半導(dǎo)體器件的存儲(chǔ)單元陣列的，沿著圖I的A-A線截取的部分截面正視圖；圖5A是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的步驟的部分平面圖；圖5B是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的步驟的，沿著圖5A的A-A線截取的部分截面正視圖；圖5C是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的步驟的，沿著圖5A的B-B線截取的部分截面正視圖；圖6A是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的，在圖5A、5B和5C的步驟之后的步驟的部分平面圖；圖6B是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的在圖5A、5B和5C的步驟之后的步驟的，沿著圖6A的A-A線截取的部分截面正視圖；圖6C是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的在圖5A、5B和5C的步驟之后的步驟的，沿著圖6A的B-B線截取的部分截面正視圖；圖7A是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的，在圖6A、6B和6C的步驟之后的步驟的部分平面圖；圖7B是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的在圖6A、6B和6C的步驟之后的步驟的，沿著圖7A的A-A線截取的部分截面正視圖；圖7C是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的在圖6A、6B和6C的步驟之后的步驟的，沿著圖7A的B-B線截取的部分截面正視圖；圖8A是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的，在圖7A、7B和7C的步驟之后的步驟的部分平面圖；圖SB是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的在圖7A、7B和7C的步驟之后的步驟的，沿著圖8A的A-A線截取的部分截面正視圖；圖SC是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法 中所包含的在圖7A、7B和7C的步驟之后的步驟的，沿著圖8A的B-B線截取的部分截面正視圖；圖9A是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的，在圖8A、8B和8C的步驟之后的步驟的部分平面圖；圖9B是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的在圖8A、8B和SC的步驟之后的步驟的，沿著圖9A的A-A線截取的部分截面正視圖；圖9C是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的在圖8A、8B和8C的步驟之后的步驟的，沿著圖9A的B-B線截取的部分截面正視圖；圖IOA是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的，在圖9A、9B和9C的步驟之后的步驟的部分平面圖；圖IOB是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的在圖9A、9B和9C的步驟之后的步驟的，沿著圖IOA的A-A線截取的部分截面正視圖；圖IOC是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的在圖9A、9B和9C的步驟之后的步驟的，沿著圖IOA的B-B線截取的部分截面正視圖；圖IlA是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的，在圖10AU0B和IOC的步驟之后的步驟的部分平面圖；圖IlB是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的在圖10AU0B和IOC的步驟之后的步驟的，沿著圖IOA的A-A線截取的部分截面正視圖；圖IlC是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的在圖10AU0B和IOC的步驟之后的步驟的，沿著圖IOA的B-B線截取的部分截面正視圖；圖12A是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的，在圖IlAUlB和IlC的步驟之后的步驟的部分平面圖12B是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的在圖IlAUlB和IlC的步驟之后的步驟的，沿著圖12A的A-A線截取的部分截面正視圖；圖12C是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的在圖IlAUlB和IlC的步驟之后的步驟的，沿著圖12A的B-B線截取的部分截面正視圖；圖13A是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的，在圖12A、12B和12C的步驟之后的步驟的部分平面圖；圖13B是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的在圖12A、12B和12C的步驟之后的步驟的，沿著圖13A的A-A線截取的部分截面正視圖；圖13C是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法 中所包含的在圖12A、12B和12C的步驟之后的步驟的，沿著圖13A的B-B線截取的部分截面正視圖；圖14A是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的，在圖13A、13B和13C的步驟之后的步驟的部分平面圖；圖14B是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的在圖13A、13B和13C的步驟之后的步驟的，沿著圖14A的A-A線截取的部分截面正視圖；圖14C是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的在圖13A、13B和13C的步驟之后的步驟的，沿著圖14A的B-B線截取的部分截面正視圖；圖15A是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的，在圖14A、14B和14C的步驟之后的步驟的部分平面圖；圖15B是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的在圖14A、14B和14C的步驟之后的步驟的，沿著圖15A的A-A線截取的部分截面正視圖；圖15C是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的在圖14A、14B和14C的步驟之后的步驟的，沿著圖15A的B-B線截取的部分截面正視圖；圖16是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的在圖15A、15B和15C的步驟之后的步驟的，沿與圖2相同的截?cái)嗑€截取的部分截面正視圖；圖17是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的在圖16的步驟之后的步驟的，沿與圖2相同的截?cái)嗑€截取的部分截面正視圖；圖18是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖1、2和3的半導(dǎo)體器件的方法中所包含的在圖17的步驟之后的步驟的，沿與圖2相同的截?cái)嗑€截取的部分截面正視圖；圖19是根據(jù)本發(fā)明其他實(shí)施例的半導(dǎo)體器件的存儲(chǔ)單元陣列的部分截面正視圖20是根據(jù)本發(fā)明進(jìn)一步修改的實(shí)施例的半導(dǎo)體器件的存儲(chǔ)單元陣列的部分截面正視圖；圖21A是根據(jù)本發(fā)明其他實(shí)施例的形成圖20的半導(dǎo)體器件的方法中所包含的步驟的部分平面圖；圖21B是根據(jù)本發(fā)明其他實(shí)施例的形成圖20的半導(dǎo)體器件的方法中所包含的步驟的，沿著圖21A的A-A線截取的部分截面正視圖；圖21C是根據(jù)本發(fā)明其他實(shí)施例的形成圖20的半導(dǎo)體器件的方法中所包含的步驟的，沿著圖21A的B-B線截取的部分截面正視圖；圖22A是根據(jù)本發(fā)明其他實(shí)施例的形成圖20的半導(dǎo)體器件的方法中所包含的，在圖21A、21B和IC的步驟之后的步驟的部分平面圖； 圖22B是根據(jù)本發(fā)明一個(gè)或更多個(gè)實(shí)施例的形成圖20的半導(dǎo)體器件的方法中所包含的在圖21A、21B和IC的步驟之后的步驟的，沿著圖22A的A-A線截取的部分截面正視圖；圖22C是根據(jù)本發(fā)明其他實(shí)施例的形成圖20的半導(dǎo)體器件的方法中所包含的在圖21A、21B和IC的步驟之后的步驟的，沿著圖22A的B-B線截取的部分截面正視圖；圖23A是根據(jù)本發(fā)明其他實(shí)施例的形成圖20的半導(dǎo)體器件的方法中所包含的，在圖22A、22B和22C的步驟之后的步驟的部分平面圖；圖23B是根據(jù)本發(fā)明其他實(shí)施例的形成圖20的半導(dǎo)體器件的方法中所包含的在圖22A、22B和22C的步驟之后的步驟的，沿著圖23A的A-A線截取的部分截面正視圖；圖23C是根據(jù)本發(fā)明其他實(shí)施例的形成圖20的半導(dǎo)體器件的方法中所包含的在圖22A、22B和22C的步驟之后的步驟的，沿著圖23A的B-B線截取的部分截面正視圖；圖24是根據(jù)本發(fā)明其他實(shí)施例的形成圖20的半導(dǎo)體器件的方法中所包含的在圖23A、23B和23C的步驟之后的步驟的，沿與圖19相同的截?cái)嗑€截取的部分截面正視圖；圖25是適用于根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件的存儲(chǔ)單元陣列的另一個(gè)布局的部分平面圖；圖26是根據(jù)現(xiàn)有技術(shù)的半導(dǎo)體器件的存儲(chǔ)單元陣列的部分平面圖；以及圖27是根據(jù)現(xiàn)有技術(shù)的半導(dǎo)體器件的存儲(chǔ)單元陣列的，沿著圖26的Z-Z線截取的部分截面正視圖。
具體實(shí)施例方式在描述本發(fā)明的實(shí)施例之前，將參照?qǐng)D26和27詳細(xì)說明現(xiàn)有技術(shù)，以便于理解本發(fā)明的實(shí)施例。在諸如在日本專利申請(qǐng)公開No. JPA 2006-339476和JPA2007-081095中公開的具有凹槽柵晶體管的DRAM中，上述晶體管的溝道區(qū)形成在凹槽的三個(gè)表面上，這些表面為兩個(gè)側(cè)表面和底表面。發(fā)明人意識(shí)到，隨著在具有上述構(gòu)成的晶體管的納米尺度化方面進(jìn)一步的推進(jìn)，可能無法獲得電流充足的晶體管，從而使正常的DRAM操作困難。如上所述，這是由于晶體管的溝道區(qū)形成在凹槽的三個(gè)表面上使溝道電阻增大而導(dǎo)致的。如果凹槽柵放置間距變窄，則當(dāng)特定的晶體管被操作時(shí)，該特定的晶體管的操作狀態(tài)與另一個(gè)相鄰的晶體管彼此干擾，從而使得難以獨(dú)立地操作晶體管。同樣鑒于該技術(shù)問題，認(rèn)為將溝道區(qū)形成在相鄰的凹槽柵之間具有不利影響。在凹槽柵晶體管中，因?yàn)闁烹姌O形成為向上突出而超過半導(dǎo)體襯底的表面，突出的柵電極自身使將要在后續(xù)工藝中形成的位線和電容器難以形成，從而使DRAM的制造變得非常困難。因此，期望一種半導(dǎo)體器件及制造該半導(dǎo)體器件的方法，即使在DRAM具有使用凹槽的晶體管的情況下，也不僅獲得電流充足的晶體管，而且還避免相鄰的晶體管之間的操作干擾，并解決制造困難的問題。下面將在本文中參照例示的實(shí)施例來描述本發(fā)明的實(shí)施例。本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到，利用本發(fā)明實(shí)施例的教導(dǎo)能夠?qū)崿F(xiàn)很多替代實(shí)施例，并且本發(fā)明不限于出于解釋性目的而例示的實(shí)施例。
在一個(gè)實(shí)施例中，半導(dǎo)體器件可包括，但不限于半導(dǎo)體襯底，具有第一柵溝槽，所述第一柵溝槽具有彼此相對(duì)的第一側(cè)和第二側(cè)；第一擴(kuò)散區(qū)，位于第一柵溝槽下方；第二擴(kuò)散區(qū)，位于半導(dǎo)體襯底中，所述第二擴(kuò)散區(qū)覆蓋第一柵溝槽的第一側(cè)的上部部分；以及第三擴(kuò)散區(qū)，位于半導(dǎo)體襯底中。第三擴(kuò)散區(qū)覆蓋第一柵溝槽的第二側(cè)。第三擴(kuò)散區(qū)連接至第一擴(kuò)散區(qū)。第三擴(kuò)散區(qū)具有比第一柵溝槽的底部深的底部。第三擴(kuò)散區(qū)的底部在水平高度上不同于第一擴(kuò)散區(qū)的底部。在一些情況下，第一擴(kuò)散區(qū)的底部比第三擴(kuò)散區(qū)的底部深。在一些情況下，第一擴(kuò)散區(qū)的底部比第三擴(kuò)散區(qū)的底部淺。在一些情況下，第一擴(kuò)散區(qū)包括沿著第一柵溝槽的下部部分延伸的第一側(cè)擴(kuò)散部分，所述第一側(cè)擴(kuò)散部分與第二擴(kuò)散區(qū)分離。在一些情況下，半導(dǎo)體器件可進(jìn)一步包括，但不限于，第一柵絕緣體、第一柵電極和第一掩埋絕緣體。第一柵絕緣體覆蓋第一柵溝槽的內(nèi)側(cè)表面。第一柵電極設(shè)置在第一柵溝槽的下部部分中以及第一柵絕緣體上。第一掩埋絕緣體設(shè)置在第一柵溝槽的上部部分中。第一掩埋絕緣體位于第一柵溝槽之上。在一些情況下，半導(dǎo)體襯底具有第二柵溝槽。第三擴(kuò)散區(qū)設(shè)置在第一柵溝槽和第二柵溝槽之間。在一些情況下，半導(dǎo)體器件可進(jìn)一步包括，但不限于第四擴(kuò)散區(qū)，位于第二柵溝槽下方；以及第五擴(kuò)散區(qū)，位于半導(dǎo)體襯底中。第五擴(kuò)散區(qū)覆蓋第二柵溝槽的第一側(cè)的上部部分。第三擴(kuò)散區(qū)覆蓋第二柵溝槽的第二側(cè)。第三擴(kuò)散區(qū)連接至第四擴(kuò)散區(qū)。第三擴(kuò)散區(qū)的底部比第二柵溝槽的底部深。第三擴(kuò)散區(qū)的底部在水平高度上不同于第四擴(kuò)散區(qū)的底部。在一些情況下，第四擴(kuò)散區(qū)的底部比第三擴(kuò)散區(qū)的底部深。在一些情況下，第四擴(kuò)散區(qū)的底部比第三擴(kuò)散區(qū)的底部淺。在一些情況下，第四擴(kuò)散區(qū)包括沿著第二柵溝槽的第一側(cè)的下部部分延伸的第二側(cè)擴(kuò)散部分，所述第二側(cè)擴(kuò)散部分與第五擴(kuò)散區(qū)分離。在一些情況下，半導(dǎo)體器件可進(jìn)一步包括，但不限于第二柵絕緣體，覆蓋第二柵溝槽的內(nèi)側(cè)表面；第二柵電極，位于第二柵溝槽的下部部分中以及第二柵絕緣體上；以及第二掩埋絕緣體，位于第二柵溝槽的上部部分中，所述第二掩埋絕緣體位于第二柵溝槽之上。在一些情況下，半導(dǎo)體器件可進(jìn)一步包括，但不限于第一隔離區(qū)，位于半導(dǎo)體襯底中，所述第一隔離區(qū)限定有源區(qū)；以及第二隔離區(qū)，位于半導(dǎo)體襯底中，所述第二隔離區(qū)限定位于有源區(qū)中的器件形成區(qū)。在一些情況下，第一擴(kuò)散區(qū)和第三擴(kuò)散區(qū)的底部比第一隔離區(qū)和第二隔離區(qū)的底部淺。在一些情況下，第一隔離區(qū)和第二隔離區(qū)包括，但不限于掩埋在半導(dǎo)體襯底中的第一隔離溝槽和第二隔離溝槽中的絕緣體。在一些情況下，第一隔離區(qū)和第二隔離區(qū)可包括，但不限于絕緣體，該絕緣體被掩埋在半導(dǎo)體襯底中的第一隔離溝槽和第二隔離溝槽中；絕緣層，覆蓋第一隔離溝槽和第二隔離溝槽的上部部分的內(nèi)側(cè)表面；以及導(dǎo)體，位于絕緣層上并且被掩埋在第一隔離溝槽和第二隔離溝槽的上部部分中。 在一些情況下，半導(dǎo)體器件可進(jìn)一步包括，但不限于位線，該位線連接至第三擴(kuò)散區(qū)；接觸插栓，該接觸插栓連接至第二擴(kuò)散區(qū)；以及電容器，該電容器連接至接觸插栓。在另一個(gè)實(shí)施例中，半導(dǎo)體器件可包括，但不限于，半導(dǎo)體襯底、第一隔離區(qū)、第二隔離區(qū)、第一擴(kuò)散區(qū)至第五擴(kuò)散區(qū)。半導(dǎo)體襯底具有第一柵溝槽和第二柵溝槽。第一柵溝槽具有彼此相對(duì)的第一側(cè)和第二側(cè)。第二柵溝槽具有彼此相對(duì)的第三側(cè)和第四側(cè)。第一隔離區(qū)限定半導(dǎo)體襯底的有源區(qū)。第二隔離區(qū)限定位于有源區(qū)中的器件形成區(qū)。第一擴(kuò)散區(qū)設(shè)置在第一柵溝槽下方。第二擴(kuò)散區(qū)設(shè)置在第二柵溝槽下方。第三擴(kuò)散區(qū)設(shè)置在半導(dǎo)體襯底下方。第三擴(kuò)散區(qū)覆蓋第一柵溝槽的第一側(cè)的上部部分。第四擴(kuò)散區(qū)設(shè)置在半導(dǎo)體襯底中。第四擴(kuò)散區(qū)覆蓋第二柵溝槽的第一側(cè)的上部部分。第五擴(kuò)散區(qū)設(shè)置在半導(dǎo)體襯底中。第五擴(kuò)散區(qū)設(shè)置在第一柵溝槽和第二柵溝槽之間。第五擴(kuò)散區(qū)覆蓋第一柵溝槽和第二柵溝槽的第二側(cè)。第五擴(kuò)散區(qū)連接至第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)。第五擴(kuò)散區(qū)具有比第一和第二柵溝槽的底部深的底部。第五擴(kuò)散區(qū)的底部在水平高度上不同于第一和第二擴(kuò)散區(qū)的底部。在又一個(gè)實(shí)施例中，半導(dǎo)體器件可包括，但不限于，半導(dǎo)體襯底、第一擴(kuò)散區(qū)、第二擴(kuò)散區(qū)和溝道區(qū)。半導(dǎo)體襯底具有第一柵溝槽，所述第一柵溝槽具有彼此相對(duì)的第一側(cè)和第二側(cè)。第一擴(kuò)散區(qū)設(shè)置在半導(dǎo)體襯底中。第一擴(kuò)散區(qū)覆蓋第一柵溝槽的第一側(cè)的上部部分。第二擴(kuò)散區(qū)設(shè)置在半導(dǎo)體襯底中。第二擴(kuò)散區(qū)至少覆蓋第一柵溝槽的第二側(cè)和底部。溝道區(qū)沿著第一柵溝槽的第一側(cè)延伸，并且位于第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)之間。在一些情況下，第二擴(kuò)散區(qū)包括沿著第一柵溝槽的第一側(cè)的下部部分延伸的第一側(cè)擴(kuò)散部分。第一側(cè)擴(kuò)散部分與第二擴(kuò)散區(qū)分離。在一些情況下，半導(dǎo)體襯底具有第二柵溝槽，所述第二柵溝槽具有彼此相對(duì)的第三側(cè)和第四側(cè)。第二擴(kuò)散區(qū)設(shè)置在第一柵溝槽和第二柵溝槽之間，并且第二擴(kuò)散區(qū)覆蓋第二柵溝槽的第二側(cè)和底部。根據(jù)本實(shí)施例的半導(dǎo)體器件，通過具有提供在柵電極凹槽的底部部分處的第一雜質(zhì)擴(kuò)散區(qū)、提供在半導(dǎo)體上以便覆蓋設(shè)置在第一側(cè)表面上的柵絕緣膜的上部部分的第二雜質(zhì)擴(kuò)散區(qū)、以及接合到第一雜質(zhì)擴(kuò)散區(qū)并提供在半導(dǎo)體襯底上以便至少覆蓋設(shè)置在第二側(cè)表面上的柵絕緣膜的第三雜質(zhì)擴(kuò)散區(qū)，而僅在位于第一雜質(zhì)擴(kuò)散區(qū)和第二雜質(zhì)擴(kuò)散區(qū)之間的第一側(cè)表面上形成溝道區(qū)，使得與其中溝道區(qū)形成在作為柵電極凹槽的底表面和相對(duì)的側(cè)表面的三個(gè)表面上的常規(guī)半導(dǎo)體器件相比，可以減小溝道電阻。通過這樣做，可以獲得電流充足的晶體管。同樣，通過在柵電極凹槽的第二側(cè)表面?zhèn)壬显O(shè)置另一個(gè)柵電極凹槽并且在該柵電極凹槽附近設(shè)置另一個(gè)晶體管，在柵電極凹槽之間不形成溝道區(qū)。通過這樣做，當(dāng)柵電極凹槽的放置間距變窄時(shí)，因?yàn)榫w管的操作狀態(tài)與和該晶體管相鄰的另一個(gè)晶體管的操作狀態(tài)不存在干擾，所以可以獨(dú)立地操作晶體管中的每一個(gè)晶體管。通過提供設(shè)置為掩埋柵電極凹槽的下部部分并在其之間有中間柵絕緣膜的柵電極、并且提供設(shè)置為掩埋柵電極凹槽以覆蓋柵電極的上表面的掩埋絕緣膜，而在半導(dǎo)體襯底的表面上方不存在柵電極的突起。通過這樣做，在其中半導(dǎo)體器件為例如DRAM的情況下，因?yàn)橛欣谠诤罄m(xù)的工藝步驟中形成位線和電容器，所以易于制造半導(dǎo)體器件。實(shí)施例發(fā)明人新近意識(shí)到，隨著DRAM中存儲(chǔ)單元的納米尺度化推進(jìn)，作為提供在一個(gè)有 源區(qū)中的兩個(gè)相鄰單元之間的間隔(spacing)縮小的結(jié)果，在其中一個(gè)單元存儲(chǔ)數(shù)據(jù)“0”而另一個(gè)單元存儲(chǔ)數(shù)據(jù)“ I ”并且對(duì)存儲(chǔ)數(shù)據(jù)“0”的單元進(jìn)行重復(fù)連續(xù)訪問的情況下，存儲(chǔ)在數(shù)據(jù)“I”單元中的數(shù)據(jù)被相鄰單元之間的擾動(dòng)故障(下文中簡(jiǎn)稱為“擾動(dòng)故障”)毀壞。該擾動(dòng)故障可能是半導(dǎo)體器件的可靠性損失的原因。圖26是示出常規(guī)DRAM布局的示例的平面圖，且圖27是圖26中所示的DRAM沿線Z-Z的截面圖。參照?qǐng)D26和圖27，將描述發(fā)明人關(guān)于上述擾動(dòng)故障的心得。參照?qǐng)D26，多個(gè)有源區(qū)302以規(guī)則的方式布置在半導(dǎo)體襯底301的表面上。每個(gè)有源區(qū)302均被元件分離區(qū)303所圍繞，其中用絕緣膜掩埋形成在半導(dǎo)體襯底301的表面中的凹槽。在Y方向上延伸的多個(gè)字線WL設(shè)置在與有源區(qū)302交叉的Y方向上。參照?qǐng)D27，經(jīng)由中間柵絕緣膜305通過掩埋在凹槽中來形成字線WLl和WL2，凹槽橫跨在半導(dǎo)體襯底301的表面中的多個(gè)有源區(qū)302和元件分離區(qū)303。帽蓋絕緣膜306被掩埋至字線WLl和WL2的上表面處的凹槽中。兩個(gè)字線WLl和WL2被提供為與一個(gè)有源區(qū)302交叉。兩個(gè)字線WLl和WL2構(gòu)成兩個(gè)對(duì)應(yīng)的晶體管Trl和Tr2的柵電極。除由字線WLl制成的柵電極之外，晶體管Trl還由漏擴(kuò)散層307和源擴(kuò)散層308構(gòu)成。除由字線WL2制成的柵電極之外，晶體管Tr2還由漏擴(kuò)散層312和源擴(kuò)散層308構(gòu)成。源擴(kuò)散層308為晶體管Trl和Tr2所共用，并在位線接觸311處連接至位線BL。每個(gè)漏擴(kuò)散層307和312均經(jīng)由形成在層間絕緣膜309中的中間接觸插栓310而分別連接至下部電極313和314 (存儲(chǔ)節(jié)點(diǎn))。每個(gè)下部電極313和314與未示出的電容器絕緣膜和上部電極一起形成電容元件316和317。半導(dǎo)體襯底301的與用字線掩埋的凹槽的底表面和兩個(gè)相對(duì)側(cè)表面相對(duì)的表面是晶體管Trl和Tr2的溝道。例如，在形成晶體管Trl的溝道的字線WLl處于接通(on)狀態(tài)的情況下，如果向位線319施加低電平電勢(shì)，則下部電極313改變至低電平，在此之后，通過將字線WLl置于斷開(off)狀態(tài)，而將低(數(shù)據(jù)“0”)信息存儲(chǔ)在下部電極313處。
如果，例如在形成晶體管Tr2的溝道的字線WL2處于接通(on)狀態(tài)的情況下，如果向位線319施加高電平電勢(shì)，則下部電極314改變至高電平，在此之后，通過將字線WL2置于斷開(off)狀態(tài)，而將高(數(shù)據(jù)“I”)信息存儲(chǔ)在下部電極314處?；谶@些操作狀態(tài)，形成其中下部電極313存儲(chǔ)低(信息)而下部電極314存儲(chǔ)高(信息)的條件。在此狀態(tài)下，重復(fù)進(jìn)行對(duì)應(yīng)于低側(cè)下部電極313的字線WLl的接通和斷開(對(duì)應(yīng)于使用同一字線WLl的另一個(gè)有源區(qū)的單元操作)。結(jié)果，晶體管Trl的溝道中所感生的電子e_到達(dá)相鄰的漏擴(kuò)散層312，從而毀壞存儲(chǔ)在下部電極314的高信息，并將下部電極314的狀態(tài)改變至低。即是說，出現(xiàn)其中“I”數(shù)據(jù)改變至“0”數(shù)據(jù)的故障模式。該故障依賴于字線WLl的接通/斷開操作的次數(shù)，例如，當(dāng)重復(fù)接通/斷開操作10，000次時(shí)，多個(gè)單元中的一個(gè)單元被毀壞，這以100，000個(gè)操作10次的單元?dú)念l率發(fā)生。雖然相鄰的單元應(yīng)當(dāng)獨(dú)立地維持它們的各自的信息，但是當(dāng)擾動(dòng)故障發(fā)生時(shí)，存 在這樣的問題，即，一個(gè)相鄰的單元的操作狀態(tài)引起另一個(gè)單元中的存儲(chǔ)狀態(tài)發(fā)生改變，半導(dǎo)體器件(DRAM)的正常操作被阻礙且其可靠性喪失。在大的單元尺寸的情況下，即，當(dāng)由最小工藝尺寸F控制的字線WLl和字線WL2之間的間隔L如圖26所示為70nm時(shí)，該擾動(dòng)故障不存在問題。然而，隨著存儲(chǔ)單元的縮小，當(dāng)字線WLl和字線WL2之間的間隔變得小于50nm時(shí)，該問題變得顯著。當(dāng)間隔變得更小時(shí)，該問題成為更大的問題。以下將參照附圖描述本發(fā)明所應(yīng)用的實(shí)施例。下面描述中所用的附圖用于描述本發(fā)明實(shí)施例的構(gòu)成的目的，其中示出的各種部件的大小、厚度、尺寸等可不同于實(shí)際半導(dǎo)體器件中的尺寸關(guān)系。第一實(shí)施例圖I是被提供在根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件中的存儲(chǔ)單元陣列的簡(jiǎn)化平面圖，且圖2是圖I所示存儲(chǔ)單元陣列沿線A-A的截面圖。圖I和圖2中，給出DRAM作為根據(jù)第一實(shí)施例的半導(dǎo)體器件10的示例。圖I示出DRAM中存儲(chǔ)單元陣列的布局的示例。圖I中，X方向表示位線34的延伸方向，且Y方向表示柵電極22、第二元件分離區(qū)17的延伸方向(第一方向)，Y方向與X方向垂直。圖I中，為了便于描述存儲(chǔ)單元陣列11中的構(gòu)成元件，僅示出半導(dǎo)體襯底13、第一元件分離區(qū)14、有源區(qū)16、第二元件分離區(qū)17、柵電極凹槽18、柵電極22、位線34、電容器接觸插栓42、電容器接觸插栓44和多個(gè)元件形成區(qū)R，并從圖中省略存儲(chǔ)單元陣列11的其他構(gòu)成元件。圖2中，以示意性形式示出了實(shí)際上在圖I所示的X方向上延伸的位線34，并且圖2中，與圖I所示半導(dǎo)體器件10中的構(gòu)成元件相同的構(gòu)成元件用相同的附圖標(biāo)記表示。根據(jù)第一實(shí)施例的半導(dǎo)體器件10具有其中形成有圖I和圖2所示的存儲(chǔ)單元陣列11的存儲(chǔ)單元區(qū)、以及設(shè)置在存儲(chǔ)單元區(qū)的外圍的未示出的外圍電路區(qū)(其中形成有外圍電路的區(qū)域)。參照?qǐng)DI和圖2，被提供在根據(jù)第一實(shí)施例的半導(dǎo)體器件10中的存儲(chǔ)單元陣列11具有半導(dǎo)體襯底13、第一元件分離區(qū)14、具有多個(gè)元件形成區(qū)R的有源區(qū)16、第二元件分離區(qū)17、柵電極凹槽18、第一和第二晶體管19-1和19-2、柵絕緣膜21、作為掩埋的柵電極的柵電極22、掩埋絕緣膜24、掩模絕緣膜26、第一雜質(zhì)擴(kuò)散區(qū)27、第二雜質(zhì)擴(kuò)散區(qū)28、第三雜質(zhì)擴(kuò)散區(qū)29、開口部32、位線接觸插栓33、位線34、帽蓋絕緣膜36、側(cè)壁膜37、層間絕緣膜38、接觸孔41、電容器接觸插栓42、電容器接觸焊墊44、氮化硅膜46和電容器48。參照?qǐng)DI和圖2，半導(dǎo)體襯底13為片狀襯底?？梢允褂肞型單晶硅襯底作為半導(dǎo)體襯底13。在此情況下，可以使半導(dǎo)體襯底13的p型雜質(zhì)濃度例如為IXlO16原子/cm2。參照?qǐng)D1，第一元件分離區(qū)14具有第一元件分離凹槽51和第一元件分離絕緣膜52。第一元件分離凹槽51形成在半導(dǎo)體襯底13上，以便在相對(duì)于圖I所示的X方向傾斜規(guī)定角度的方向(第二方向)上延伸。多個(gè)第一元件分離凹槽51以規(guī)定間隔形成在圖I所示的Y方向上?？梢允沟谝辉蛛x凹槽51的深度例如為250nm。第一元件分離絕緣膜52設(shè)置為掩埋第一元件分離凹槽51。雖然其未被圖示出，但使第一元件分離絕緣膜52的上表面與半導(dǎo)體襯底13的表面13a齊平。例如，可以使用氧化硅膜(SiO2膜)作為第一元件分離絕緣膜52。 具有上述構(gòu)成的第一元件分離區(qū)14分割在第二方向上延伸成帶狀的有源區(qū)16。每個(gè)有源區(qū)16均具有多個(gè)元件形成區(qū)R。參照?qǐng)DI和圖2，第二元件分離區(qū)17具有第二元件分離凹槽54和第二元件分離絕緣膜55。第二兀件分離凹槽54形成在半導(dǎo)體襯底13上，以便在圖I所不的Y方向(第一方向)上延伸。通過這樣做，第二元件分離凹槽54切割第一元件分離區(qū)14的部分。第二元件分離凹槽54形成為夾著兩個(gè)柵電極22，柵電極22設(shè)置為彼此相鄰。每個(gè)柵電極22均構(gòu)成存儲(chǔ)單元字線。即是說，在本實(shí)施例中的單元陣列中，在Y方向延伸的一個(gè)第二元件分離區(qū)17和兩個(gè)柵電極22 (字線)形成一對(duì)，這些重復(fù)地設(shè)置在X方向上。可以使第二元件分離凹槽54的深度例如為250nm。第二元件分離絕緣膜55設(shè)置為掩埋第二元件分離凹槽54和形成在掩模絕緣膜26中的開口部26A。使第二兀件分離絕緣膜55的上表面55a與掩模絕緣膜26的上表面26a齊平。例如，可以使用氧化硅膜(SiO2膜)作為第二元件分離絕緣膜55。具有上述構(gòu)成的第二元件分離區(qū)17分割在第二方向上的多個(gè)元件形成區(qū)R。以此方式，通過在形成于半導(dǎo)體襯底13中的第一元件分離凹槽51中提供構(gòu)成為掩埋第一元件分離絕緣膜52的第一元件分離區(qū)14、以及在形成于半導(dǎo)體襯底13中的第二元件分離凹槽54中提供構(gòu)成為掩埋第二元件分離絕緣膜55的第二元件分離區(qū)17以將有源區(qū)16分割成多個(gè)元件形成區(qū)R，與其中在帶有中間柵絕緣膜21的第二元件分離凹槽54中提供被施加負(fù)電勢(shì)的虛設(shè)柵電極(dummy gate electrode)(未示出)以分割多個(gè)元件形成區(qū)R的情況相比，因?yàn)椴淮嬖谔撛O(shè)柵電極的電勢(shì)對(duì)第一和第二晶體管19-1和19-2的不利影響，所以不僅能夠容易地導(dǎo)通第一和第二晶體管19-1和19-2，而且還能夠改進(jìn)存儲(chǔ)單元陣列11的數(shù)據(jù)保持特性。參照?qǐng)DI和圖2，兩個(gè)柵電極凹槽18被提供在半導(dǎo)體襯底13中，以在兩個(gè)第二元件分離區(qū)17之間在Y方向上延伸。柵電極凹槽18被由底表面18c以及相對(duì)的第一和第二側(cè)表面18a和18b構(gòu)成的內(nèi)表面所分割。兩個(gè)柵電極凹槽18設(shè)置為使得兩個(gè)柵電極凹槽的第二側(cè)表面18b彼此相對(duì)。柵電極凹槽18構(gòu)成為具有比第一和第二元件分離凹槽51和54的深度(第一和第二元件分離區(qū)14和17的深度)淺的深度。在其中第一和第二元件分離凹槽51和54的深度為250nm的情況下,可以使柵電極凹槽18的深度例如為150nm。參照?qǐng)D2，第一和第二晶體管19-1和19-2為凹槽柵晶體管，該晶體管具有柵絕緣膜21、柵電極22、掩埋絕緣膜24、第一雜質(zhì)擴(kuò)散區(qū)27、第二雜質(zhì)擴(kuò)散區(qū)28和第三雜質(zhì)擴(kuò)散區(qū)29。如圖2所不,第一和第二晶體管19-1和19-2設(shè)置為彼此相鄰。第三雜質(zhì)擴(kuò)散區(qū)29用作為第一和第二晶體管19-1和19-2所共用的雜質(zhì)擴(kuò)散區(qū)(在圖2所示的構(gòu)成的情況下為漏區(qū))。即是說，第一晶體管19-1的柵電極凹槽18的第二側(cè)表面18b和第二晶體管19-2的柵電極凹槽18的第二側(cè)表面18b構(gòu)成為彼此相對(duì)，并在兩個(gè)第二側(cè)表面18b之間有第三雜質(zhì)擴(kuò)散區(qū)29。 圖3是圖I所示的存儲(chǔ)單元陣列沿線A-A的方向的截面圖。圖3中，僅示出圖I所示的存儲(chǔ)單元陣列的構(gòu)成元件中用于描述所必需的部分。圖3中，與圖I和圖2所示的結(jié)構(gòu)中的構(gòu)成元件相同的構(gòu)成元件用相同的附圖標(biāo)記表示。參照?qǐng)DI和圖3，多個(gè)元件形成區(qū)R在第二方向上被第二元件分離區(qū)17分離。通過這樣做，形成在元件形成區(qū)R中的第一和第二晶體管19-1和19-2在第二方向上通過第二元件分離區(qū)17而與形成在設(shè)置在與上述元件形成區(qū)R相鄰的位置處的另一個(gè)元件形成區(qū)R中的第一和第二晶體管19-1和19-2分離。參照?qǐng)D2，柵絕緣膜21被提供為覆蓋每個(gè)柵電極凹槽18的第一和第二側(cè)表面18a和18b以及柵電極凹槽18的底表面18c?？梢允褂脝螌友趸枘?SiO2膜)、氮氧化硅膜(SiON膜)、層疊的氧化硅膜(SiO2膜)或者在氧化硅膜(SiO2膜)之上層疊氮化硅膜(SiN膜)而形成的層疊膜等作為柵絕緣膜21。在使用單層氧化硅膜(SiO2膜)作為柵絕緣膜21的情況下，可以使柵絕緣膜21的厚度例如為6nm。參照?qǐng)D2，柵電極22設(shè)置為掩埋柵電極凹槽18的下部部分，并在柵電極22之間有中間柵絕緣膜21。通過這樣做，柵電極22的上表面22a設(shè)置在低于半導(dǎo)體襯底13的表面13a的位置處?？梢允箹烹姌O22具有例如由氮化鈦膜和鎢膜相繼層疊而形成的層疊結(jié)構(gòu)。參照?qǐng)D2，掩埋絕緣膜24設(shè)置為覆蓋柵電極22的上表面22a并掩埋其中形成有柵絕緣膜21的柵電極凹槽18。掩埋絕緣膜24的上部部分突出超過半導(dǎo)體襯底13的表面13a，并使該突出部分的上表面24a與掩模絕緣膜26的上表面26a齊平?？梢允褂醚趸?SiO2膜)作為掩埋絕緣膜24。參照?qǐng)D2，掩模絕緣膜26被提供在第二雜質(zhì)擴(kuò)散區(qū)28的上表面28a上。掩模絕緣膜26具有開口部26A，該開口部26A以凹槽形狀形成在第二元件分離凹槽54中。當(dāng)通過各向異性蝕刻在半導(dǎo)體襯底13中形成第二元件分離凹槽54時(shí)，掩模絕緣膜26用作蝕刻掩模。使用氮化硅膜作為掩模絕緣膜26，在此情況下，可以使掩模絕緣膜26的厚度例如為50nmo參照?qǐng)D2，第一雜質(zhì)擴(kuò)散區(qū)27被提供在每個(gè)柵電極凹槽18的底部部分中。 第一雜質(zhì)擴(kuò)散區(qū)27是通過將n型雜質(zhì)注入到兩個(gè)柵電極凹槽18的底表面18c中而形成的區(qū)域，該n型雜質(zhì)具有不同于半導(dǎo)體襯底13 (p型硅襯底)的導(dǎo)電類型。第一雜質(zhì)擴(kuò)散區(qū)27覆蓋形成在兩個(gè)柵電極凹槽18的底表面18c上的柵絕緣膜21。兩個(gè)第一雜質(zhì)擴(kuò)散區(qū)27的底部部分27A接合至第三雜質(zhì)擴(kuò)散區(qū)29的底部部分29A。第一雜質(zhì)擴(kuò)散區(qū)27的底部部分27A從第三雜質(zhì)擴(kuò)散區(qū)29的底部部分29A向半導(dǎo)體襯底13的后表面13b側(cè)突出更多。通過這樣做，在第一雜質(zhì)擴(kuò)散區(qū)27的底部部分27A和第三雜質(zhì)擴(kuò)散區(qū)29的底部部分29A之間提供臺(tái)階56。可以使以第三雜質(zhì)擴(kuò)散區(qū)29的底部部分29A為基準(zhǔn)的第一雜質(zhì)擴(kuò)散區(qū)27的底部部分27A的突出量例如為30nm。具有如上構(gòu)成的兩個(gè)第一雜質(zhì)擴(kuò)散區(qū)27和第三雜質(zhì)擴(kuò)散區(qū)29 —起用作第一和第二晶體管19-1和19-2所共用的源區(qū)/漏區(qū)(具體而言，在圖2所示的本實(shí)施例的結(jié)構(gòu)的情況下為漏區(qū))。 第一雜質(zhì)擴(kuò)散區(qū)27設(shè)置在與第二雜質(zhì)擴(kuò)散區(qū)28間隔開(具體而言，在圖2的情況下為向下隔開)的位置處，并且不接合至第二雜質(zhì)擴(kuò)散區(qū)28。提供在第一側(cè)表面18a上的柵絕緣膜21露出在第一雜質(zhì)擴(kuò)散區(qū)27和第二雜質(zhì)擴(kuò)散區(qū)28之間。第一側(cè)表面18a的從第一和第二雜質(zhì)擴(kuò)散區(qū)27和28露出的部分用作第一和第二晶體管19-1和19-2的溝道區(qū)。參照?qǐng)D2，第二雜質(zhì)擴(kuò)散區(qū)28在第一側(cè)表面18a側(cè)的位置處被提供在半導(dǎo)體襯底13中，以便覆蓋形成在柵電極凹槽18的第一側(cè)表面18a上的柵絕緣膜21的上部部分21A。即是說，該構(gòu)成是這樣的構(gòu)成，其中，第一晶體管19-1的柵電極凹槽18的第一側(cè)表面18a和第二晶體管19-2的柵電極凹槽18的第一側(cè)表面18a與第二元件分離凹槽54的側(cè)表面相對(duì)，并且半導(dǎo)體襯底13介于第一側(cè)表面18a和第二元件分離凹槽54的側(cè)表面之間。因此，第二雜質(zhì)擴(kuò)散區(qū)28提供為包括夾在第一側(cè)表面18a和第二元件分離凹槽54之間的半導(dǎo)體襯底13的上表面13a，并且還覆蓋形成在第一側(cè)表面18a上的柵絕緣膜21的上部部分21A。第二雜質(zhì)擴(kuò)散區(qū)28的底表面28b設(shè)置在比掩埋在柵電極凹槽18內(nèi)部的柵電極22的上表面22a高的位置(在半導(dǎo)體襯底13的上表面13a側(cè)的位置)處。所期望的是，在包括第二雜質(zhì)擴(kuò)散區(qū)28的底表面28b的水平直線和包括柵電極22的上表面22a的水平直線之間的距離在IOnm內(nèi)。相對(duì)于第一和第二晶體管19-1和19-2的每個(gè)柵電極22提供第二雜質(zhì)擴(kuò)散區(qū)28。第二雜質(zhì)擴(kuò)散區(qū)28是用作第一和第二晶體管19-1和19-2的源區(qū)/漏區(qū)(具體而言，在圖2所示的本實(shí)施例的結(jié)構(gòu)的情況下為漏區(qū))的雜質(zhì)擴(kuò)散區(qū)。在p型硅襯底作為半導(dǎo)體襯底13的情況下，通過將n型雜質(zhì)注入到半導(dǎo)體襯底13中來形成第二雜質(zhì)擴(kuò)散區(qū)28。參照?qǐng)D2，第三雜質(zhì)擴(kuò)散區(qū)29提供在設(shè)置在兩個(gè)柵電極凹槽18之間的半導(dǎo)體襯底13的整個(gè)部分上。通過這樣做，第三雜質(zhì)擴(kuò)散區(qū)29設(shè)置為覆蓋提供在柵電極凹槽18的第二側(cè)表面18b上的整個(gè)柵絕緣膜21。在p型硅襯底作為半導(dǎo)體襯底13的情況下，通過將n型雜質(zhì)注入到半導(dǎo)體襯底13中來形成第三雜質(zhì)擴(kuò)散區(qū)29。如上所述，第三雜質(zhì)擴(kuò)散區(qū)29接合至第一雜質(zhì)擴(kuò)散區(qū)27的底部部分27A，并且與第一雜質(zhì)擴(kuò)散區(qū)27 —起用作第一和第二晶體管19-1和19-2所共用的源區(qū)/漏區(qū)(具體而言，在圖2所示的本實(shí)施例的結(jié)構(gòu)的情況下為漏區(qū))。以此方式，通過將第一雜質(zhì)擴(kuò)散區(qū)27提供在設(shè)置為彼此相鄰的兩個(gè)柵電極凹槽18的底部部分上、將第二雜質(zhì)擴(kuò)散區(qū)28提供為覆蓋設(shè)置在兩個(gè)柵電極凹槽18的第一側(cè)表面18a上的柵絕緣膜21的上部部分21A、將第三雜質(zhì)擴(kuò)散區(qū)29提供為覆蓋設(shè)置在柵電極凹槽18的第二側(cè)表面18b上的整個(gè)柵絕緣膜21并接合至第一雜質(zhì)擴(kuò)散區(qū)27、以及將臺(tái)階56提供在第一雜質(zhì)擴(kuò)散區(qū)27的底部部分27A和第三雜質(zhì)擴(kuò)散區(qū)29的底部部分29A之間，能夠僅在半導(dǎo)體襯底13的與第一側(cè)表面18a接觸并位于第一雜質(zhì)擴(kuò)散區(qū)27和第二雜質(zhì)擴(kuò)散區(qū)28之間的部分中形成溝道區(qū)。具體而言，在與第二側(cè)表面18b接觸的半導(dǎo)體襯底13(換用不同術(shù)語來說，是位于第一和第二晶體管19-1和19-2之間的半導(dǎo)體襯底13)以及與底部部分18c接觸的半導(dǎo)體襯底13中不形成溝道區(qū)。即是說，可以制作這樣的構(gòu)成，使得在構(gòu)成柵電極凹槽18的三個(gè)表面中，僅使兩 個(gè)表面即一個(gè)側(cè)表面(第一側(cè)表面18a)和底表面(底表面18c)為溝道區(qū)，而另一個(gè)側(cè)表面(第二側(cè)表面18b)不為溝道區(qū)。即是說，可以使其中當(dāng)?shù)谝缓偷诙w管19-1和19-2處于導(dǎo)通狀態(tài)時(shí)有導(dǎo)通電流流動(dòng)的溝道區(qū)比常規(guī)晶體管中的溝道區(qū)小。通過這樣做，即使在納米尺度化的存儲(chǔ)單元中，也能夠減小溝道電阻并增大導(dǎo)通電流。而且，當(dāng)?shù)谝缓偷诙w管19-1和19-2中的一個(gè)工作時(shí)能夠抑制導(dǎo)致另一個(gè)晶體管的誤操作的不利影響。因而，即使在其中半導(dǎo)體器件10納米尺度化且柵電極22設(shè)置有窄放置間距的情況下，也能夠使第一和第二晶體管19-1和19-2獨(dú)立穩(wěn)定地操作。而且，通過具有提供在設(shè)置為彼此相鄰的兩個(gè)柵電極凹槽18的底部部分中的第一雜質(zhì)擴(kuò)散區(qū)27、以及提供為覆蓋設(shè)置在兩個(gè)柵電極凹槽18的第二側(cè)表面18b上的整個(gè)柵絕緣膜21并且還接合至第一雜質(zhì)擴(kuò)散區(qū)27的第三雜質(zhì)擴(kuò)散區(qū)29，當(dāng)建立其中低被存儲(chǔ)在電連接至第一晶體管19-1的下部電極57中而高被存儲(chǔ)在電連接至第二晶體管19-2的下部電極57中的條件、并且在此條件下如果重復(fù)對(duì)應(yīng)于第一晶體管19-1的柵電極22 (字線)的接通/斷開時(shí)，因?yàn)樵诘谝痪w管19-1的溝道中所感生的電子e_ (未示出)被俘獲在由n型雜質(zhì)構(gòu)成的第一和第三雜質(zhì)擴(kuò)散區(qū)27和29中，所以能夠抑制在第一晶體管19-1的溝道中所感生的電子e_到達(dá)第二晶體管19-2的第二雜質(zhì)擴(kuò)散區(qū)28 (漏區(qū))。通過這樣做，因?yàn)樵诘谝痪w管19-1的溝道中所感生的電子e—未通過將存儲(chǔ)在電連接至第二晶體管19-2的下部電極57中的高信息改變至低狀態(tài)而將高信息毀壞，所以能夠抑制其中一個(gè)相鄰的單元的操作狀態(tài)改變另一個(gè)單元中所存儲(chǔ)的狀態(tài)的擾動(dòng)故障的發(fā)生。而且，即使在具有在設(shè)置為彼此相鄰的柵電極22之間的間隔為50nm以下的DRAM中，也能夠抑制上述擾動(dòng)故障的發(fā)生。參照?qǐng)D2，在從兩個(gè)柵電極凹槽18突出的掩埋絕緣膜24之間形成有開口部32。開口部32形成為露出第三雜質(zhì)擴(kuò)散區(qū)29的上表面29a。參照?qǐng)D2，位線接觸插栓33提供為掩埋開口部32，并與位線34—體地構(gòu)成。位線接觸插栓33的下端部與第三雜質(zhì)擴(kuò)散區(qū)29的上表面29a接觸。在其中位線34是由相繼層疊多晶硅膜、氮化鈦(TiN)膜和鎢(W)膜而形成的層疊膜構(gòu)成的情況下，位線接觸插栓33可以由多晶硅膜構(gòu)成。參照?qǐng)D2，位線34提供在掩埋絕緣膜24的上表面24a上，并與位線接觸插栓33 —體地構(gòu)成。通過這樣做，位線34經(jīng)由位線接觸插栓33被電連接至第三雜質(zhì)擴(kuò)散區(qū)29。用于位線34的材料可以是相繼層疊多晶硅膜、氮化鈦膜和鎢膜或氮化鈦膜等而形成的層疊膜。參照?qǐng)D2，帽蓋絕緣膜36提供為覆蓋位線34的上表面。帽蓋絕緣膜36，除保護(hù)位線34的上表面之外，當(dāng)通過各向異性蝕刻(具體而言，干法蝕刻)對(duì)變成位線34的基體材料構(gòu)圖時(shí)還用作蝕刻掩模?？梢允褂孟嗬^層疊氮化硅膜(SiN膜)和氧化硅膜(SiO2膜)形成的層疊膜作為帽蓋絕緣膜36。參照?qǐng)D2，側(cè)壁膜37提供為覆蓋位線34的側(cè)表面。側(cè)壁膜37具有保護(hù)位線34的 側(cè)壁的作用?？梢允褂孟嗬^層疊氮化硅膜(SiN膜)和氧化硅膜(SiO2膜)形成的層疊膜作 為側(cè)壁膜37。參照?qǐng)D2，層間絕緣膜38提供在掩模絕緣膜26的上表面26a上、以及第二元件分離絕緣膜55的上表面55a上。使層間絕緣膜38的上表面38a與帽蓋絕緣膜36的上表面36a齊平。可以使用通過CVD (化學(xué)氣相沉積)而形成的氧化硅膜(SiO2膜)或者通過SOG(玻璃上旋涂)而形成的絕緣膜(氧化硅膜(SiO2膜))作為層間絕緣膜38。參照?qǐng)D2，接觸孔41形成在掩埋絕緣膜24、掩模絕緣膜26和層間絕緣膜38中，以便露出第二雜質(zhì)擴(kuò)散區(qū)28的上表面28a的一部分。參照?qǐng)D2，電容器接觸插栓42提供為掩埋接觸孔41。電容器接觸插栓42的下部端部與第二雜質(zhì)擴(kuò)散區(qū)28的上表面28a的一部分接觸。通過這樣做，電容器接觸插栓42電連接至第二雜質(zhì)擴(kuò)散區(qū)28。使電容器接觸插栓42的上表面42a與層間絕緣膜38的上表面38a齊平。電容器接觸插栓42可以采用例如相繼層疊氮化鈦膜和氮化鎢膜而形成的層疊膜的層疊結(jié)構(gòu)。參照?qǐng)D2，電容器接觸焊墊44提供在層間絕緣膜38的上表面38a上，使得電容器接觸焊墊44的一部分連接至電容器接觸插栓42的上表面42a。構(gòu)成電容器48的下部電極57連接在電容器接觸焊墊44上。通過這樣做，電容器接觸焊墊44電連接至電容器接觸插栓和下部電極57。參照?qǐng)DI，電容器接觸焊墊44為圓狀，并且在Y方向上，相對(duì)于電容器接觸插栓42而以Z字形曲折的(zig-zag)方式布置。這些電容器接觸焊墊44在X方向上設(shè)置在相鄰的位線之間。即是說，電容器接觸焊墊44設(shè)置為，使得電容器接觸焊墊44的中心部設(shè)置在Y方向上每隔一個(gè)柵電極22上方，或者電容器接觸焊墊44的中心部設(shè)置在Y方向上每隔一個(gè)柵電極22的側(cè)表面上方，并且這些位置中的一個(gè)在Y方向以Z字形曲折布置重復(fù)。換言之，電容器接觸焊墊44在Y方向上以Z字形曲折的方式布置。參照?qǐng)D2，氮化硅膜39提供在第二層間絕緣膜33的上表面33a上，以便圍繞電容器接觸焊墊38的外圍。一個(gè)電容器48具有一個(gè)下部電極57、為多個(gè)下部電極57所共用的電容器絕緣膜58、以及上部電極，該上部電極為多個(gè)下部電極57共用。
下部電極57提供在電容器接觸焊墊44上并連接至電容器接觸焊墊44。下部電極57 為冠狀(crown-shaped)。電容器絕緣膜58提供為覆蓋多個(gè)下部電極57的從氮化娃膜46露出的表面和氮化娃膜46的上表面。上部電極59提供為覆蓋電容器絕緣膜58的表面。上部電極59提供為掩埋下部電極57的內(nèi)側(cè)，電容器絕緣膜58形成在下部電極57中，并且位于多個(gè)下部電極57之間。上部電極59的上表面59a設(shè)置為比多個(gè)下部電極57的上端部高。如上所述構(gòu)成的電容器48經(jīng)由電容器接觸焊墊44而電連接至第二雜質(zhì)擴(kuò)散區(qū)28。還可提供覆蓋上部電極59的上表面59a的層間絕緣膜(未示出)、提供在該層間絕緣膜內(nèi)的接觸插栓(未示出)以及連接至該接觸插栓的互連。
根據(jù)第一實(shí)施例的半導(dǎo)體器件，通過將第一雜質(zhì)擴(kuò)散區(qū)27提供在設(shè)置為彼此相鄰的兩個(gè)柵電極凹槽18的底部部分上、將第二雜質(zhì)擴(kuò)散區(qū)28提供在半導(dǎo)體襯底13上以便覆蓋設(shè)置在兩個(gè)柵電極凹槽18的第一側(cè)表面18a上的柵絕緣膜21的上部部分21A、將第三雜質(zhì)擴(kuò)散區(qū)29提供在半導(dǎo)體襯底13上以便覆蓋設(shè)置在柵電極凹槽18的第二側(cè)表面18b上的整個(gè)柵絕緣膜21并接合至第一雜質(zhì)擴(kuò)散區(qū)27、以及將臺(tái)階56提供在第一雜質(zhì)擴(kuò)散區(qū)27的底部部分27A和第三雜質(zhì)擴(kuò)散區(qū)29的底部部分29A之間，能夠僅在半導(dǎo)體襯底13的與第一側(cè)表面18a接觸的部分中形成溝道區(qū)，其位于第一雜質(zhì)擴(kuò)散區(qū)27和第二雜質(zhì)擴(kuò)散區(qū)28之間。由此，與其中溝道區(qū)形成在柵電極凹槽的三個(gè)表面(兩個(gè)相對(duì)的側(cè)表面和底表面)上的常規(guī)半導(dǎo)體器件相比，因?yàn)榭梢詼p小溝道電阻，所以能夠獲得電流充足的第一和第二晶體管19_1和19-2。兩個(gè)柵電極凹槽18提供在第三雜質(zhì)擴(kuò)散區(qū)29的兩側(cè)，以便夾著第三雜質(zhì)擴(kuò)散區(qū)29，并且第三雜質(zhì)擴(kuò)散區(qū)29也提供在從由第二側(cè)表面18b夾著的半導(dǎo)體襯底13的上表面13a到達(dá)柵電極凹槽18的底表面18c的整個(gè)部分上，使得沒有溝道形成在兩個(gè)柵電極凹槽18之間。通過這樣做，在其中柵電極凹槽18的放置間距較窄的情況下，當(dāng)操作第一和第二晶體管19-1和19-2中的一個(gè)時(shí)，因?yàn)槠洳僮鳡顟B(tài)不會(huì)干擾另一個(gè)相鄰的晶體管，所以能夠獨(dú)立地操作第一和第二晶體管19-1和19-2。而且，通過具有提供在設(shè)置為彼此相鄰的兩個(gè)柵電極凹槽18的底部部分中的第一雜質(zhì)擴(kuò)散區(qū)27、以及提供在半導(dǎo)體襯底13中以便覆蓋設(shè)置在兩個(gè)柵電極凹槽18的第二側(cè)表面18b上的整個(gè)柵絕緣膜21并且還接合至第一雜質(zhì)擴(kuò)散區(qū)27的第三雜質(zhì)擴(kuò)散區(qū)29，當(dāng)建立其中低(信息)被存儲(chǔ)在電連接至第一晶體管19-1的下部電極57中而高(信息)被存儲(chǔ)在電連接至第二晶體刊19-2的下部電極57中的條件、并且在此條件下如果重復(fù)對(duì)應(yīng)于第一晶體管19-1的柵電極22 (字線)的接通/斷開時(shí)，因?yàn)樵诘谝痪w管19-1的溝道中所感生的電子e_ (未不出)被俘獲在由n型雜質(zhì)構(gòu)成的第一和第三雜質(zhì)擴(kuò)散區(qū)27和29中，所以能夠抑制在第一晶體管19-1的溝道中所感生的電子e_到達(dá)第二晶體管19-2的第二雜質(zhì)擴(kuò)散區(qū)28 (漏區(qū))。通過這樣做，因?yàn)樵诘谝痪w管19-1的溝道中所感生的電子e—未通過將存儲(chǔ)在電連接至第二晶體管19-2的下部電極57中的高信息改變至低狀態(tài)而將其改變，所以能夠抑制其中一個(gè)相鄰的單元的操作狀態(tài)改變另一個(gè)單元中所存儲(chǔ)的狀態(tài)的擾動(dòng)故障的發(fā)生。而且，即使在具有在設(shè)置為彼此相鄰的柵電極22之間的間隔為50nm以下的DRAM中，也能夠抑制上述擾動(dòng)故障的發(fā)生。通過提供設(shè)置為掩埋柵電極凹槽18的下部部分的柵電極22并在柵電極凹槽18和柵電極22之間具有中間柵絕緣膜21、以及設(shè)置為掩埋柵電極凹槽18以覆蓋柵電極22的上部部分22a的掩埋絕緣膜24，而在半導(dǎo)體襯底13的表面13a上方不存在柵電極22的突起。通過這樣做，在其中半導(dǎo)體器件為例如DRAM的情況下，如在第一實(shí)施例中，因?yàn)橛欣谠谛纬蓶烹姌O22的工藝步驟之后的工藝步驟中形成位線34和電容器48，所以易于制造半導(dǎo)體器件10。
元陣列的一般構(gòu)成的截面圖。圖4所示的切割表面對(duì)應(yīng)于圖2所示的存儲(chǔ)單元陣列的切割表面。對(duì)于與圖2所示的結(jié)構(gòu)相同的構(gòu)造部分，在圖4中用相同的附圖標(biāo)記表示。圖4中，給出DRAM作為根據(jù)第一實(shí)施例的變形例的半導(dǎo)體器件60的示例。參照?qǐng)D4，被提供在作為第一實(shí)施例的變形例的半導(dǎo)體器件60中的存儲(chǔ)單元陣列61，除了使在第一實(shí)施例的已經(jīng)描述的半導(dǎo)體器件10的存儲(chǔ)單元陣列11中所提供的第三雜質(zhì)擴(kuò)散區(qū)29的底部部分29A與第一雜質(zhì)擴(kuò)散區(qū)27的底部部分27A相比進(jìn)一步朝向半導(dǎo)體襯底13的后表面13b突出從而在第一雜質(zhì)擴(kuò)散區(qū)27的底部部分27A和第三雜質(zhì)擴(kuò)散區(qū)29的底部29A之間形成臺(tái)階62這一點(diǎn)之外，構(gòu)成為與存儲(chǔ)單元陣列11相同。根據(jù)具有上述構(gòu)成的第一實(shí)施例的變形的半導(dǎo)體器件60，通過具有接合至第一雜質(zhì)擴(kuò)散區(qū)27并從第一雜質(zhì)擴(kuò)散區(qū)27的底部部分27A向半導(dǎo)體襯底13的后表面13b側(cè)突出的第三雜質(zhì)擴(kuò)散區(qū)29，當(dāng)建立其中低(信息)被存儲(chǔ)在電連接至第一晶體管19-1的下部電極57中而高(信息)被存儲(chǔ)在電連接至第二晶體管19-2的下部電極57中的條件、并且在此條件下如果重復(fù)對(duì)應(yīng)于第一晶體管19-1的柵電極22 (字線)的接通/斷開時(shí)，能夠?qū)⒃诘谝痪w管19-1的溝道中所感生的且未俘獲在第一雜質(zhì)擴(kuò)散區(qū)27中的電子e_ (未示出)俘獲在第三雜質(zhì)擴(kuò)散區(qū)29的底部部分29A中。即是說，與第一實(shí)施例的半導(dǎo)體器件10的構(gòu)成相比，能夠提高將感生電子e_ (未示出)俘獲在第一晶體管19-1的溝道中的概率。通過這樣做，因?yàn)樵诘谝痪w管19-1的溝道中所感生的電子e_未通過將存儲(chǔ)在電連接至第二晶體管19-2的下部電極57中的高信息改變至低狀態(tài)而將其毀壞，所以能夠準(zhǔn)確地抑制其中一個(gè)相鄰的單元的操作狀態(tài)改變另一個(gè)單元中所存儲(chǔ)的狀態(tài)的擾動(dòng)故障的發(fā)生。第一實(shí)施例的變形例的半導(dǎo)體器件60能夠獲得與第一實(shí)施例的半導(dǎo)體器件10相同的效果。具體而言，因?yàn)槟軌蚴蛊渲挟?dāng)?shù)谝缓偷诙w管19-1和19-2處于導(dǎo)通狀態(tài)時(shí)有導(dǎo)通電流流動(dòng)的溝道區(qū)比常規(guī)晶體管中的溝道區(qū)小，所以即使在納米尺度化的存儲(chǔ)單元中，也能夠減小溝道電阻并增大導(dǎo)通電流。而且，因?yàn)楫?dāng)?shù)谝缓偷诙w管19-1和19-2中的一個(gè)工作時(shí)能夠抑制導(dǎo)致另一個(gè)晶體管的誤操作的不利影響，所以即使在其中半導(dǎo)體器件60納米尺度化且柵電極22設(shè)置有窄放置間距的情況下，也能夠使第一和第二晶體管19-1和19-2獨(dú)立穩(wěn)定地操作。圖5A至圖18是示出了根據(jù)本發(fā)明第一實(shí)施例的用于制造被提供在半導(dǎo)體器件內(nèi)的存儲(chǔ)單元陣列的工藝步驟。將參照?qǐng)D5A至圖18來描述根據(jù)第一實(shí)施例的用于制造半導(dǎo)體器件10 (具體地為存儲(chǔ)單元陣列11)的方法。首先，在圖5A至圖5C所示的工藝步驟中，在半導(dǎo)體襯底13的表面13a上形成襯墊氧化膜65。接著,在襯墊氧化膜65上形成具有凹槽狀開口部66a的氮化娃膜66。當(dāng)完成該步驟時(shí)，形成了在如圖5A所示相對(duì)于X方向傾斜預(yù)定角度的方向(第二方向)上呈帶狀延伸、并且在Y方向上有預(yù)定間隔的多個(gè)開口部66a。開口部66a形成為露出襯墊氧化膜65的對(duì)應(yīng)于第一元件分離凹槽51的形成區(qū)的 上表面。通過將圖案化的光致抗蝕劑(未示出)形成到氮化硅膜66上、并使用光致抗蝕劑作為掩模通過各向異性蝕刻對(duì)氮化娃膜66進(jìn)行蝕刻而形成開口部66a。在形成開口部66a之后去除光致抗蝕劑。接著，使用具有開口部66a的氮化硅膜66作為掩模完成各向異性蝕刻(具體而言，干法蝕刻)，以蝕刻半導(dǎo)體襯底13并形成在第二方向上延伸的第一元件分離凹槽51?？梢允沟谝辉蛛x凹槽51的寬度W1例如為43nm?？梢允沟谝辉蛛x凹槽51的深度D1 (以半導(dǎo)體襯底13的表面13a為基準(zhǔn)的深度)例如為250nm。接著，在圖6A至圖6C所示的工藝步驟中，形成掩埋第一元件分離凹槽51的第一元件分離絕緣膜52。具體而言，用由HDP (高密度等離子體)CVD形成的氧化硅膜(SiO2膜)或通過使用SOG (玻璃上旋涂)法涂覆而形成的氧化硅膜(SiO2膜)來掩埋第一元件分離凹槽51。在此之后，完成CMP (化學(xué)機(jī)械拋光)，以去除沉積在氮化硅膜66的上表面上的氧化硅膜(SiO2膜)，從而將由氧化硅膜(SiO2膜)制成的第一元件分離絕緣膜52形成到第一元件分離凹槽51中。通過這樣做，形成了由第一元件分離凹槽51和第一元件分離絕緣膜52制成的、并且分割在第二方向上延伸的帶狀有源區(qū)16的第一元件分離區(qū)14。接著，在圖7A至圖7C所示的工藝步驟中，去除圖6A至圖6C所示的氮化硅膜66，之后去除襯墊氧化膜65。具體而言,使用熱磷酸來去除氮化硅膜66，之后使用HF (氟化氫)蝕刻液體去除襯墊氧化膜65。通過這樣做，露出帶狀的有源區(qū)16。接著，去除第一元件分離絕緣膜52的從半導(dǎo)體襯底13的表面13a突出的部分，以使第一元件分離絕緣膜52的上表面52a與半導(dǎo)體襯底13的表面13a齊平。通過例如濕法蝕刻來去除從半導(dǎo)體襯底13的表面13a突出的第一元件分離絕緣膜52。接著，在圖8A至圖8C所示的工藝步驟中，在如圖7A至圖7C所示的半導(dǎo)體襯底13的表面13a以及第一元件分離絕緣膜52的上表面52a上形成具有凹槽狀開口部26A的掩模絕緣膜26。具體而言，通過形成覆蓋半導(dǎo)體襯底13的表面13a以及第一元件分離絕緣膜52的上表面52a的氮化硅膜(用于掩模絕緣膜26的基體材料)、然后將圖案化的光致抗蝕劑(未示出)形成到氮化硅膜上來形成掩模絕緣膜26，并且使用光致抗蝕劑作為掩模通過各向異性蝕刻來加工開口部26A。當(dāng)完成該步驟時(shí)，形成了在Y方向(第一方向)上延伸的多個(gè)開口部26A，這些開口部26A相對(duì)于X方向(參見圖6A)分開預(yù)定間隔。開口部26A還形成為露出半導(dǎo)體襯底13的對(duì)應(yīng)于第二元件分離凹槽54的形成區(qū)的表面13a。在形成開口部26A之后去除光致抗蝕齊[J(未示出)。接著，使用具有開口部26A的掩模絕緣膜26作為掩模完成各向異性蝕刻(具體而言，干法蝕刻)，以蝕刻半導(dǎo)體襯底13并形成在第一方向上延伸的第二元件分離凹槽54?？梢允沟诙蛛x凹槽54的深度D2 (以半導(dǎo)體襯底13的表面13a為基準(zhǔn)的深度)例如為250nm。接著形成掩埋第二元件分離凹槽54的第二元件分離絕緣膜55。具體而言,用由HDP CVD而形成的氧化娃膜(SiO2膜)或通過使用SOG法涂覆而形 成的氧化硅膜(SiO2膜)來掩埋第二元件分離凹槽54。接著，完成CMP，以去沉積在掩模絕緣膜26的上表面26a上方的絕緣膜，從而在第二元件分離凹槽54中形成由氧化硅膜(SiO2膜)制成的、并且還具有與掩模絕緣膜26的上表面26a齊平的上表面55a的第二兀件分離絕緣膜55。通過這樣做，形成了由第二元件分離凹槽54和第二元件分離絕緣膜55制成的、并且將圖7A至圖7C所示的帶狀有源區(qū)16分割成多個(gè)元件形成區(qū)R的第二元件分離區(qū)17。通過這樣做，在形成了由形成在半導(dǎo)體襯底13上的第一元件分離凹槽51和掩埋第一元件分離凹槽51的第一元件分離絕緣膜52制成的、并且分割帶狀的有源區(qū)16的第一元件分離區(qū)14之后，形成了由形成在半導(dǎo)體襯底13中的第二元件分離凹槽54和掩埋第二元件分離凹槽54的第二元件分離絕緣膜55制成的、并且分割多個(gè)元件形成區(qū)R的第二元件分離區(qū)17，并且通過這樣做，與其中在第二元件分離凹槽54中被施加負(fù)電勢(shì)的虛設(shè)柵電極(未示出)設(shè)有中間柵絕緣膜21以分割多個(gè)元件形成區(qū)R的情況相比，因?yàn)椴淮嬖谔撛O(shè)柵電極的電勢(shì)對(duì)第一和第二晶體管19-1和19-2的不利影響，所以不僅能夠容易地導(dǎo)通第一和第二晶體管19-1和19-2 (參見圖2)，而且還能夠改進(jìn)存儲(chǔ)單元陣列11的數(shù)據(jù)保持特性。接著，在圖9A至圖9C所示的工藝步驟中，在位于兩個(gè)第二元件分離區(qū)17之間的掩模絕緣膜26中形成在Y方向上延伸的兩個(gè)凹槽狀開口部26B。當(dāng)完成該步驟時(shí)，開口部26B形成為露出半導(dǎo)體襯底13的對(duì)應(yīng)于柵電極凹槽18的形成區(qū)的表面13a。通過將圖案化的光致抗蝕劑(未示出)形成到掩模絕緣膜26上、并使用該光致抗蝕劑作為掩模通過各向異性蝕刻(具體而言，干法蝕刻)對(duì)掩模絕緣膜26進(jìn)行蝕刻而形成開口部26B。在形成開口部26B之后去除該光致抗蝕劑。接著，使用具有開口部26B的掩模絕緣膜26作為掩模完成各向異性蝕刻(具體而言，干法蝕刻)，以蝕刻半導(dǎo)體襯底13并形成具有底表面18c和相對(duì)的第一和第二側(cè)表面18a和18b的兩個(gè)柵電極凹槽18。當(dāng)完成該步驟時(shí)，兩個(gè)柵電極凹槽18形成為使得第二側(cè)表面18b經(jīng)由半導(dǎo)體襯底13 (具體而言，半導(dǎo)體襯底13中形成有第三雜質(zhì)擴(kuò)散區(qū)29的部分)而相對(duì)。柵電極凹槽18的深度D3 (以半導(dǎo)體襯底13的表面13a為基準(zhǔn)的深度)形成為比第一和第二元件分離區(qū)51和54的深度D1和D2淺。當(dāng)?shù)谝缓偷诙蛛x區(qū)51和54的深度D1和D2為250nm時(shí)，可以使柵電極凹槽18的深度D3例如為150nm。接著，在圖IOA至圖IOC所示的工藝步驟中，在能量為IOkeV且劑量為IX IO13原子/cm2的條件下，對(duì)柵電極凹槽18的底表面18c進(jìn)行選擇性離子注入，引入為n型雜質(zhì)(不同于作為半導(dǎo)體襯底13的p型硅襯底的導(dǎo)電型雜質(zhì))的砷(As)，從而在柵電極凹槽18的底部部分處形成第一雜質(zhì)擴(kuò)散區(qū)27。通過這樣做，第一雜質(zhì)擴(kuò)散區(qū)27形成為覆蓋柵電極凹槽18的底表面18c以及第一和第二側(cè)表面18a和18b的對(duì)應(yīng)于柵電極凹槽18的底部部分的部分。第一雜質(zhì)擴(kuò)散區(qū)27形成為使得其深度比第一和第二元件分離區(qū)14和17的深度
淺。 從抑制砷(As)注入到柵電極凹槽18的第一和第二側(cè)表面18a和18b中的觀點(diǎn)來看，代替在圖IOA至圖IOC所示的工藝步驟中注入砷(As)，而在形成柵絕緣膜21之后，可如圖IOA至圖IOC所示的工藝步驟中所描述地注入砷(As)，以便在每個(gè)柵電極凹槽18的底部部分處形成第一雜質(zhì)擴(kuò)散區(qū)27。接著，在圖IlA至圖IlC所示的工藝步驟中，形成覆蓋柵電極凹槽18的第一和第二側(cè)表面18a和18b及其底表面18c的柵絕緣膜21?？梢允褂脝螌友趸枘?SiO2膜)、氮氧化硅膜(SiON膜)、層疊的氧化硅膜(SiO2膜)或者在氧化硅膜(SiO2膜)之上層疊氮化硅膜(SiN膜)而形成的層疊膜等作為柵絕緣膜21。在使用單層氧化硅膜(SiO2膜)作為柵絕緣膜21的情況下，可以通過熱氧化來形成柵絕緣膜21。在此情況下，可以使柵絕緣膜21的厚度例如為6nm。接著，形成掩埋柵電極凹槽18的下部部分的柵電極22，并在柵電極凹槽18和柵電極22之間有中間柵絕緣膜21，使得上表面22a比半導(dǎo)體襯底13的表面13a低。具體而言，使用例如CVD相繼層疊氮化鈦膜和鎢膜，以便覆蓋柵電極凹槽18，緊接著對(duì)氮化鈦膜和鎢膜的整個(gè)表面進(jìn)行回蝕刻，以便留下在柵電極凹槽18的下部部分中的氮化鈦膜和鎢膜，從而形成由氮化鈦膜和鎢膜制成的柵電極22。每個(gè)柵電極22均構(gòu)成存儲(chǔ)單元的字線。然后形成覆蓋柵電極22的上表面22a并且還掩埋柵電極凹槽18和凹槽狀開口部26B的掩埋絕緣膜24。具體而言，用由HDP CVD而形成的絕緣膜(例如，氧化硅(SiO2)膜)或由SOG形成的涂覆絕緣膜(例如，氧化硅(SiO2)膜)來掩埋柵電極凹槽18的上部部分和開口部26B。接著，使用CMP以去除形成在掩模絕緣膜26的上表面26B上方的絕緣膜。通過這樣做，形成由掩埋柵電極凹槽18和開口部26B的絕緣膜(例如，氧化硅(SiO2)膜)制成的、并且具有與掩模絕緣膜26的上表面26a齊平的上表面24a的掩埋絕緣膜24。通過這樣做，用于掩埋形成柵電極22的柵電極凹槽18的掩埋絕緣膜24形成為覆蓋柵電極22的上表面22a，使得柵電極22未向上突出而超過半導(dǎo)體襯底13的表面13a。通過這樣做，在如在第一實(shí)施例中半導(dǎo)體器件10為DRAM的情況下，因?yàn)橛欣谠谛纬蓶烹姌O22的工藝步驟之后的后續(xù)工藝步驟中形成位線34和電容器48，所以可以容易地制造半導(dǎo)體器件10。接著，在圖12A至圖12C所示的工藝步驟中，在能量為IOOkeV且劑量為I X IO14原子/cm2的條件下，通過對(duì)圖IlA至圖IlC中所示的結(jié)構(gòu)的整個(gè)表面進(jìn)行離子注入而引入為n型雜質(zhì)(不同于作為半導(dǎo)體襯底13的p型硅襯底的導(dǎo)電型雜質(zhì))的磷(P)，從而在位于柵電極凹槽18和第二元件分離區(qū)17之間的半導(dǎo)體襯底13中形成第二雜質(zhì)擴(kuò)散區(qū)28，并且還在位于兩個(gè)柵電極凹槽18之間的半導(dǎo)體襯底13中形成將成為第三雜質(zhì)擴(kuò)散區(qū)29的部分的雜質(zhì)擴(kuò)散區(qū)71。通過這樣做，在位于柵電極凹槽18的第一表面18a側(cè)的半導(dǎo)體襯底13上形成第二雜質(zhì)擴(kuò)散區(qū)28，以便覆蓋形成在第一側(cè)表面18a上的柵絕緣膜21的上部部分21A。第二雜質(zhì)擴(kuò)散區(qū)28形成為包括由第一側(cè)表面18a和第二元件分離凹槽54夾著的半導(dǎo)體襯底13的上表面13a，并且還具有其位置比柵電極22的上表面22a的位置高的底表面28b。在此階段，可以使掩模絕緣膜26的厚度例如為50nm。
接著，在圖13A至圖13C所示的工藝步驟中，在掩埋絕緣膜24的上表面24a、掩模絕緣膜26的上表面26a以及第二元件分離絕緣膜55的上表面55a上形成光致抗蝕劑73，該光致抗蝕劑具有露出位于掩埋絕緣膜24之間的掩模絕緣膜26的上表面26a的凹槽狀開口部 73a。接著，使用光致抗蝕劑73作為掩模，完成蝕刻(濕法蝕刻或干法蝕刻)以去除從開口部73a露出的掩模絕緣膜26。通過這樣做，露出雜質(zhì)擴(kuò)散區(qū)71的上表面71a，并且還露出第一元件分離絕緣膜52的上表面52a中與雜質(zhì)擴(kuò)散區(qū)71的上表面71a齊平的部分。接著，在圖14A至圖14C所示的工藝步驟中，在能量為80keV且劑量為5X1013原子/cm2的條件下，通過選擇性離子注入，將為n型雜質(zhì)(不同于作為半導(dǎo)體襯底13的p型硅襯底的導(dǎo)電型雜質(zhì))的磷(P)引入到從光致抗蝕劑73露出的雜質(zhì)擴(kuò)散區(qū)71 (或者換言之，其中形成有雜質(zhì)擴(kuò)散區(qū)71的半導(dǎo)體襯底13)中，之后執(zhí)行熱處理，從而在位于兩個(gè)柵電極凹槽18之間的整個(gè)半導(dǎo)體襯底13中形成第三雜質(zhì)擴(kuò)散區(qū)29，該第三雜質(zhì)擴(kuò)散區(qū)接合至兩個(gè)第一雜質(zhì)擴(kuò)散區(qū)27，并且設(shè)置在比第一雜質(zhì)擴(kuò)散區(qū)27的底部部分27A的位置淺的位置處。通過這樣做，第三雜質(zhì)擴(kuò)散區(qū)29形成為覆蓋形成在柵電極凹槽18的第二側(cè)表面18b上的整個(gè)柵絕緣膜21，并且還形成了具有柵絕緣膜21、柵電極22、掩埋絕緣膜24、第一雜質(zhì)擴(kuò)散區(qū)27、第二雜質(zhì)擴(kuò)散區(qū)28和第三雜質(zhì)擴(kuò)散區(qū)29的第一和第二晶體管19-1和19-2。通過將第三雜質(zhì)擴(kuò)散區(qū)29的底部部分29A的位置形成為比第一雜質(zhì)擴(kuò)散區(qū)27的底部部分27A淺，在第三雜質(zhì)擴(kuò)散區(qū)29的底部部分29A和第一雜質(zhì)擴(kuò)散區(qū)27的底部部分27A之間形成臺(tái)階56。因此在設(shè)置為彼此相鄰的柵電極凹槽18的底部部分處形成第一雜質(zhì)擴(kuò)散區(qū)27，形成覆蓋位于兩個(gè)柵電極凹槽18的第一側(cè)表面18a上的柵絕緣膜21的上表面21A的第二雜質(zhì)擴(kuò)散區(qū)28，并且第三雜質(zhì)擴(kuò)散區(qū)29與第一雜質(zhì)擴(kuò)散區(qū)27接合以便覆蓋設(shè)置在兩個(gè)柵電極凹槽18的第二側(cè)表面18b上的整個(gè)柵絕緣膜21。通過這樣做，溝道區(qū)僅形成在第一側(cè)表面18a的位于第一雜質(zhì)擴(kuò)散區(qū)27和第二雜質(zhì)擴(kuò)散區(qū)28之間的部分處。通過這樣做，與其中溝道區(qū)形成在柵電極凹槽的三個(gè)表面(兩個(gè)相對(duì)的側(cè)表面和底表面)上的常規(guī)半導(dǎo)體器件相比，能夠減小溝道電阻。這使第一和第二晶體管19-1和19-2能夠電流充足。第三雜質(zhì)擴(kuò)散區(qū)29形成在從由第二側(cè)表面18b夾著的半導(dǎo)體襯底13的上表面13a到柵電極凹槽18的底表面18c的整個(gè)部分上，使得沒有溝道區(qū)形成在兩個(gè)柵電極凹槽18之間。通過這樣做，在柵電極凹槽18的放置間距較窄的情況下，因?yàn)楫?dāng)操作第一和第二晶體管19-1和19-2中的一個(gè)晶體管時(shí)，該晶體管的操作狀態(tài)不干擾另一個(gè)相鄰的晶體管，所以能夠獨(dú)立地操作第一和第二晶體管19-1和19-2。而且，通過提供在設(shè)置為彼此相鄰的兩個(gè)柵電極凹槽18的底部部分中的第一雜質(zhì)擴(kuò)散區(qū)27、以及提供為覆蓋設(shè)置在兩個(gè)柵電極凹槽18的第二側(cè)表面18b上的整個(gè)柵絕緣膜21并且還接合至第一雜質(zhì)擴(kuò)散區(qū)27的第三雜質(zhì)擴(kuò)散區(qū)29，當(dāng)建立其中低(信息)被存 儲(chǔ)在電連接至第一晶體管19-1的下部電極57中而高(信息)被存儲(chǔ)在電連接至第二晶體刊19-2的下部電極57中的條件、并且在此條件下如果重復(fù)對(duì)應(yīng)于第一晶體管19-1的柵電極22 (字線)的接通/斷開時(shí)，因?yàn)樵诘谝痪w管19-1的溝道中所感生的電子6_ (未示出)被俘獲在由n型雜質(zhì)構(gòu)成的第一和第三雜質(zhì)擴(kuò)散區(qū)27和29中，所以能夠抑制在第一晶體管19-1的溝道中所感生的電子e_到達(dá)第二晶體管19-2的第二雜質(zhì)擴(kuò)散區(qū)28 (漏區(qū))。通過這樣做，因?yàn)樵诘谝痪w管19-1的溝道中所感生的電子e_未通過將存儲(chǔ)在電連接至第二晶體管19-2的下部電極57中的高信息改變至低狀態(tài)而將其改變，所以能夠抑制其中一個(gè)相鄰的單元的操作狀態(tài)改變另一個(gè)單元中所存儲(chǔ)的狀態(tài)的擾動(dòng)故障的發(fā)生。而且，即使在具有在設(shè)置為彼此相鄰的柵電極22之間的間隔為50nm以下的DRAM中，也能夠抑制上述擾動(dòng)故障的發(fā)生。接著，在圖15A至圖15C所示的工藝步驟中，去除圖14A和圖14B中所示的光致抗蝕劑73。接著，在圖16所示的工藝步驟中，同時(shí)形成被掩埋在開口部32中的位線接觸插栓33以及在X方向上延伸的、設(shè)置在位線接觸插栓33上的位線34 (參見圖I)。具體而言，在掩埋絕緣膜24的上表面24a上依次形成未示出的多晶硅膜、氮化鈦膜和鎢膜，以便掩埋開口部32 (此時(shí)，多晶硅膜形成為掩埋開口部32)。接著，在未示出的鎢膜上形成將用作帽蓋絕緣膜36的基體材料的氮化硅膜(SiN膜)。之后，使用光刻法形成光致抗蝕劑(未示出)，以覆蓋在氮化硅膜(SiN膜)上的位線34的形成區(qū)。接著，通過使用光致抗蝕劑作為掩模使氮化硅膜(SiN膜)、鎢膜、氮化鈦膜和多晶硅膜圖案化，從而同時(shí)形成由氮化硅膜(SiN膜)制成的帽蓋絕緣膜36、由多晶硅膜制成并與第三雜質(zhì)擴(kuò)散區(qū)29的上表面29a接觸的位線接觸插栓33、以及設(shè)置在位線接觸插栓33上并由多晶硅膜、氮化鈦膜和鎢膜制成的位線34。相繼層疊未示出的氮化硅膜(SiN膜)和氧化硅膜(SiO2膜)，以便覆蓋位線34和帽蓋絕緣膜36的側(cè)表面，之后，通過回蝕刻氧化硅膜(SiO2膜)和氮化硅膜(SiN膜)的整個(gè)表面，形成覆蓋帽蓋絕緣膜36的側(cè)表面和位線34的側(cè)表面的側(cè)壁膜37。通過這樣做，因?yàn)橥ㄟ^依次層疊氮化硅膜(SiN膜)和氧化硅膜(SiO2膜)形成側(cè)壁膜37，提高了當(dāng)由SOG形成的涂覆絕緣膜(具體而言，氧化硅膜(SiO2))形成為層間絕緣膜38時(shí)氧化硅膜(涂覆絕緣膜)的潤(rùn)濕性(wettability)，所以能夠抑制在氧化硅膜(涂覆絕緣膜)中出現(xiàn)空洞(viod)。接著，在掩埋絕緣膜24的上表面24a、掩模絕緣膜26的上表面26a以及第二元件分離絕緣膜55的上表面55a上形成覆蓋側(cè)壁膜37并且具有與帽蓋絕緣膜36的上表面36a齊平的上表面38a的層間絕緣膜38。具體而言，使用SOG將絕緣膜(氧化硅膜(SiO2膜))涂覆到掩埋絕緣膜24的上表面24a、掩模絕緣膜26的上表面26a以及第二元件分離絕緣膜55的上表面55a上，以便覆蓋側(cè)壁膜37，然后執(zhí)行熱處理以使氧化硅膜(涂覆的絕緣膜)更加致密。而且，當(dāng)使用上述SPG形成氧化硅膜(涂覆的絕緣膜)時(shí)，使用含有聚硅氨烷的涂覆液體。上述熱處理優(yōu)選在水蒸氣氣氛內(nèi)完成。 接著，使用CMP拋光熱處理后的氧化硅膜(涂覆的絕緣膜)直至帽蓋絕緣膜36的上表面36a露出為止。通過這樣做，形成具有與帽蓋絕緣膜36的上表面36a齊平的上表面38a的層間絕緣膜38。雖然在圖13所示的結(jié)構(gòu)中未示出，但在拋光上述氧化硅膜(涂覆的絕緣膜)之后，可使用CVD來形成覆蓋帽蓋絕緣膜36的上表面36a和層間絕緣膜38的上表面38a的氧化硅膜(涂覆的絕緣膜)。接著，在圖17所示的工藝步驟中，使用SAC (自對(duì)準(zhǔn)接觸)對(duì)層間絕緣膜38、掩模絕緣膜26、掩埋絕緣膜24和柵絕緣膜21進(jìn)行各向異性蝕刻(具體而言，干法蝕刻)，從而形成露出第二雜質(zhì)擴(kuò)散區(qū)28的上表面28a的一部分的接觸孔41。當(dāng)完成該步驟時(shí)，干法蝕刻分為兩個(gè)步驟，選擇性蝕刻氧化硅膜(SiO2膜)的步驟和選擇性蝕刻氮化硅(SiN膜)的步驟。接著，在接觸孔41中，形成電容器接觸插栓42，該電容器接觸插栓42的上表面42a與層間絕緣膜38的上表面38a齊平，且該電容器接觸插栓42的下邊緣還與第二雜質(zhì)擴(kuò)散區(qū)28的上表面28a接觸。具體而言，使用CVD依次層疊未示出的氮化鈦膜和鎢膜，以便掩埋接觸孔41，之后使用CMP拋光以便去除形成在層間絕緣膜38的上表面38a上的不想要的氮化鈦膜和鎢膜，從而在接觸孔41內(nèi)形成由氮化鈦膜和鎢膜制成的電容器接觸插栓42。接著，在層間絕緣膜38的上表面38a上形成與電容器接觸插栓42的上表面42a的一部分接觸的電容器接觸焊墊44。具體而言，形成將用作電容器接觸焊墊44的基體材料的金屬膜(未示出)，以便覆蓋帽蓋絕緣膜36的上表面36a、電容器接觸插栓42的上表面42a以及層間絕緣膜38的上表面38a。接著，使用光刻法形成光致抗蝕劑(未示出)以覆蓋金屬膜的上表面的對(duì)應(yīng)于電容器接觸焊墊44的形成區(qū)的表面，之后使用該光致抗蝕劑作為掩模通過干法蝕刻去除從該光致抗蝕劑露出的不想要的金屬膜，從而形成由金屬膜制成的電容器接觸焊墊44。在形成電容器接觸焊墊44之后，去除光致抗蝕劑(未示出)。接著，在帽蓋絕緣膜36的上表面36a、電容器接觸插栓42的上表面42a以及層間絕緣膜38的上表面38a上形成覆蓋電容器接觸焊墊44的氮化硅膜46。
接著，在圖18所示的工藝步驟中，在氮化硅膜46上形成未示出的厚氧化硅膜(SiO2膜)?？梢允乖撗趸枘?SiO2膜)的厚度例如為1500nm。接著，使用光刻法形成在氧化硅膜(SiO2膜)上圖案化的光致抗蝕劑(未示出)，之后使用該光致抗蝕劑作為掩模通過干法蝕刻對(duì)形成到電容器接觸焊墊44和氮化硅膜46上的氧化硅膜(未示出)進(jìn)行蝕刻，從而形成露出電容器接觸焊墊44的柱狀孔(未示出)。在此之后，去除光致抗蝕劑(未示出)。接著，在柱狀孔(未示出)的內(nèi)表面以及電容器接觸焊墊44的上表面上形成導(dǎo)電膜(例如，氮化鈦膜)，從而形成由導(dǎo)電膜制成的冠狀下部電極57。接著，使用濕法蝕刻去除氧化硅膜(未示出)以便露出氮化硅膜46的上表面。接著，形成覆蓋下部電極57和氮化硅膜46的上表面的電容器絕緣膜58。接著，形成上部電極59，以便覆蓋電容器絕緣膜58的表面。當(dāng)完成該步驟時(shí)，上部電極59形成為使得上部電極59的上表面59a的位置設(shè)置在電容器絕緣膜58的上表面的 上方。通過這樣做，將由下部電極57、下部電極57和上部電極59制成的電容器48形成到每個(gè)電容器接觸焊墊44上。通過這樣做，制造根據(jù)第一實(shí)施例的半導(dǎo)體器件10。雖然附圖中未示出，但實(shí)際上在上部電極59的上表面59a上還形成有層間絕緣膜、通孔、互連等。根據(jù)第一實(shí)施例的半導(dǎo)體器件，在位于設(shè)置為彼此相鄰的兩個(gè)柵電極凹槽18的底部部分處的半導(dǎo)體襯底13上形成第一雜質(zhì)擴(kuò)散區(qū)27，在半導(dǎo)體襯底13上形成第二雜質(zhì)擴(kuò)散區(qū)28以便覆蓋設(shè)置在兩個(gè)柵電極凹槽18的第一側(cè)表面18a上的柵絕緣膜21的上部部分21A，并且在半導(dǎo)體襯底13上形成第三雜質(zhì)擴(kuò)散區(qū)29以便覆蓋設(shè)置在兩個(gè)柵電極凹槽18的第二側(cè)表面18b上的整個(gè)柵絕緣膜21并接合至第一雜質(zhì)擴(kuò)散區(qū)27，從而使得能夠僅在半導(dǎo)體襯底13中位于第一雜質(zhì)擴(kuò)散區(qū)27和第二雜質(zhì)擴(kuò)散區(qū)28之間的部分(第一側(cè)表面18a的部分)中形成溝道區(qū)，并且使得能夠不在第一和第二晶體管19-1和19-2之間形成溝道區(qū)。即是說，當(dāng)?shù)谝缓偷诙w管19-1和19-2處于導(dǎo)通狀態(tài)時(shí)能夠使其中有電流流動(dòng)的溝道區(qū)比在常規(guī)晶體管中的溝道區(qū)小。通過這樣做，即使在納米尺度化的存儲(chǔ)單元中，也能夠減小溝道電阻并增大導(dǎo)通電流。而且，當(dāng)?shù)谝缓偷诙w管19-1和19-2中的一個(gè)晶體管工作時(shí)能夠抑制導(dǎo)致另一個(gè)晶體管的誤操作的不利影響。通過這樣做，即使在其中半導(dǎo)體器件10納米尺度化且柵電極22設(shè)置有窄放置間距的情況下，也能夠使第一和第二晶體管19-1和19-2獨(dú)立穩(wěn)定地操作。形成柵電極22以便掩埋每個(gè)柵電極凹槽18的下部部分，并在柵電極22和柵電極凹槽18之間有中間柵絕緣膜21，之后形成覆蓋柵電極22的上表面22a的掩埋絕緣膜24以便掩埋每個(gè)柵電極凹槽18，通過此形成，在半導(dǎo)體襯底13的表面13a上方不存在柵電極22的突起。通過這樣做，在如在第一實(shí)施例中半導(dǎo)體器件10為DRAM的情況下，可以有利于在形成柵電極22的工藝步驟之后的工藝步驟中形成位線34和電容器48。即是說，可以容易地制造半導(dǎo)體器件10。而且，通過在設(shè)置為彼此相鄰的兩個(gè)相應(yīng)的柵電極凹槽18的底部部分中形成第一雜質(zhì)擴(kuò)散區(qū)27、并且還形成第三雜質(zhì)擴(kuò)散區(qū)29以便覆蓋設(shè)置在兩個(gè)柵電極凹槽18的第二側(cè)表面18b上的整個(gè)柵絕緣膜21并接合至第一雜質(zhì)擴(kuò)散區(qū)27的第三雜質(zhì)擴(kuò)散區(qū)29，當(dāng)建立其中低(信息)被存儲(chǔ)在電連接至第一晶體管19-1的下部電極57中而高(信息)被存儲(chǔ)在電連接至第二晶體刊19-2的下部電極57中的條件、并且在此條件下如果重復(fù)對(duì)應(yīng)于第一晶體管19-1的柵電極22 (字線)的接通/斷開時(shí)，因?yàn)樵诘谝痪w管19-1的溝道中所感生的電子e_ (未不出)被俘獲在由n型雜質(zhì)構(gòu)成的第一和第三雜質(zhì)擴(kuò)散區(qū)27和29中，所以能夠抑制在第一晶體管19-1的溝道中所感生的電子e_到達(dá)第二晶體管19-2的第二雜質(zhì)擴(kuò)散區(qū)28 (漏區(qū))。通過這樣做，因?yàn)樵诘谝痪w管19-1的溝道中所感生的電子e_未通過將存儲(chǔ)在電連接至第二晶體管19-2的下部電極57中的高信息改變至低狀態(tài)而將其改變，所以能夠抑制其中一個(gè)相鄰的單元的操作狀態(tài)改變另一個(gè)單元中所存儲(chǔ)的狀態(tài)的擾動(dòng)故障的發(fā)生。而且，即使在具有在設(shè)置為彼此相鄰的柵電極22之間的間隔為50nm以下的DRAM 中，也能夠抑制上述擾動(dòng)故障的發(fā)生。在第一實(shí)施例中，雖然作為示例已經(jīng)描述了其中使用氧化硅膜(SiO2膜)作為掩埋絕緣膜24并且還使用氮化硅膜(SiN膜)作為掩模絕緣膜26的情況，但也可使用氮化硅膜(SiN膜)作為掩埋絕緣膜24且使用氧化硅膜(SiO2膜)作為掩模絕緣膜26。通過這樣做，在圖17所示的工藝步驟中，當(dāng)形成接觸孔41時(shí)，因?yàn)閷⒂米餮诼窠^緣膜24的氮化硅膜(SiN膜)用作蝕刻停止層，所以接觸孔41未露出柵電極22的上表面22a，能夠防止電容器接觸焊墊44和柵電極22經(jīng)由形成在接觸孔41中的電容器接觸插栓42而電連接。而且，在第一實(shí)施例中，當(dāng)形成第二雜質(zhì)擴(kuò)散區(qū)28 (參見圖12)時(shí)，雖然作為示例描述了形成將成為第三雜質(zhì)擴(kuò)散區(qū)29的一部分的雜質(zhì)擴(kuò)散區(qū)71的情況，但在圖12所示的工藝步驟中，也可通過選擇性地將n型雜質(zhì)離子注入到僅對(duì)應(yīng)于第二雜質(zhì)擴(kuò)散區(qū)28的形成區(qū)的半導(dǎo)體襯底13中而形成第二雜質(zhì)擴(kuò)散區(qū)28，之后，在圖13所示的工藝步驟中，可通過選擇性地將n型雜質(zhì)離子注入到僅對(duì)應(yīng)于第三雜質(zhì)擴(kuò)散區(qū)29的形成區(qū)的半導(dǎo)體襯底13中而形成第三雜質(zhì)擴(kuò)散區(qū)29。而且，在圖14所示的已經(jīng)描述的工藝步驟中，除了形成第三雜質(zhì)擴(kuò)散區(qū)29的底部部分29A以使其與第一雜質(zhì)擴(kuò)散區(qū)27的底部部分27A相比進(jìn)一步朝向半導(dǎo)體襯底13的后表面13b突出，并且在第一雜質(zhì)擴(kuò)散區(qū)27的底部部分27A和第三雜質(zhì)擴(kuò)散區(qū)29的底部29A之間形成臺(tái)階62之外，可以以與用于制造第一實(shí)施例的半導(dǎo)體器件10的方法相同的方式來制造作為第一實(shí)施例(參見圖4)的變形例的半導(dǎo)體器件60。第二實(shí)施例圖19是被提供在根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體器件中的存儲(chǔ)單元陣列的截面圖，對(duì)應(yīng)于沿著圖I中線A-A的方向的截面圖。圖19中，給出DRAM作為根據(jù)第二實(shí)施例的半導(dǎo)體器件80，并且圖19中，以示意性形式示出了實(shí)際上在圖I所示的X方向上延伸的位線34。另外，圖19中與圖2所示的第一實(shí)施例的半導(dǎo)體器件10中的構(gòu)成元件相同的構(gòu)成元件用相同的附圖標(biāo)記表示，并省略對(duì)它們的描述。參照?qǐng)D19，根據(jù)第二實(shí)施例的半導(dǎo)體器件80，在被提供在第一實(shí)施例的半導(dǎo)體器件10中的存儲(chǔ)單元陣列11的位置，具有存儲(chǔ)單元陣列81，并且半導(dǎo)體器件80的構(gòu)成的其他方面與半導(dǎo)體器件10中相同。存儲(chǔ)單元陣列81，并非具有關(guān)于第一實(shí)施例描述的被提供在存儲(chǔ)單元陣列11中的第二元件分離區(qū)17，而是具有第二元件分離區(qū)82，并且存儲(chǔ)單元陣列81的構(gòu)成的其他方面與存儲(chǔ)單元陣列11中相同。第二元件分離區(qū)82由第二元件分離凹槽54、第二元件分離絕緣膜55、柵絕緣膜21、虛設(shè)柵電極85和掩埋絕緣膜24構(gòu)成。第二元件分離絕緣膜55提供為掩埋第二元件分離凹槽54的下部部分。使第二元件分離絕緣膜55的上表面55a與柵電極凹槽18的底表面18c大體齊平。柵絕緣膜21提供為覆蓋第二元件分離凹槽54的上部側(cè)表面以及第二元件分離絕緣膜55的上表面55a。 虛設(shè)柵電極85提供在位于第二元件分離絕緣膜55之上的第二元件分離凹槽54中，并在虛設(shè)柵電極85和第二元件分離凹槽54之間中間有柵絕緣膜21。虛設(shè)柵電極85具有與柵電極22相同的結(jié)構(gòu)。具體而言，可以使虛設(shè)柵電極85具有例如由依次層疊氮化鈦膜和鎢膜而形成的層疊結(jié)構(gòu)。使虛設(shè)柵電極85的上表面85a與柵電極22的上表面22a大體齊平。虛設(shè)柵電極85是獨(dú)立于柵電極22被驅(qū)動(dòng)的電極。提供掩埋絕緣膜24以便掩埋位于虛設(shè)柵電極85之上的第二元件分離凹槽54，并在掩埋絕緣膜24和第二元件分離凹槽54之間有中間柵絕緣膜21，并且還掩埋開口部26A。通過這樣做，掩埋絕緣膜24覆蓋虛設(shè)柵電極85的上表面85a，并從半導(dǎo)體襯底13的表面13a關(guān)出。使掩埋絕緣膜24的上表面24a為平坦表面，并且使上表面24a與掩模絕緣膜26的上表面26a大體齊平。根據(jù)第二實(shí)施例的半導(dǎo)體器件，通過提供可以具有獨(dú)立于柵電極22而改變的電勢(shì)的虛設(shè)柵電極85，采用形成在元件形成區(qū)R中的第一和第二晶體管19-1和19-2以及形成在設(shè)置在與上述元件形成區(qū)R相鄰的位置處的元件形成區(qū)R中的第一和第二晶體管19-1和19-2作為在第二方向上分離的第二元件分離區(qū)17的構(gòu)成的一部分，能夠減小第二雜質(zhì)擴(kuò)散區(qū)28和虛設(shè)柵電極85之間的電勢(shì)差，并減小結(jié)漏電流。通過這樣做，在半導(dǎo)體器件80為DRAM的情況下，能夠提高DRAM存儲(chǔ)特性。如上所述構(gòu)成的第二實(shí)施例的半導(dǎo)體器件80可以實(shí)現(xiàn)與第一實(shí)施例的半導(dǎo)體器件10的效果相同的效果。具體而言，在柵電極凹槽18的放置間距較窄的情況下，當(dāng)操作第一和第二晶體管19-1和19-2中的一個(gè)晶體管時(shí)，因?yàn)樵摼w管的操作狀態(tài)不干擾另一個(gè)相鄰的晶體管,所以能夠獨(dú)立地操作第一和第二晶體管19-1和19-2，并且能夠抑制其中一個(gè)相鄰的單元的操作狀態(tài)改變另一個(gè)單元中所存儲(chǔ)的狀態(tài)的擾動(dòng)故障的發(fā)生。圖20是示出被提供在根據(jù)本發(fā)明第二實(shí)施例的變形例的半導(dǎo)體器件中的存儲(chǔ)單元陣列的一般構(gòu)成的截面圖。圖20中所示的截面對(duì)應(yīng)于圖19中所示的存儲(chǔ)單元陣列的截面。圖20中，與圖19中所示的第二實(shí)施例的半導(dǎo)體器件80中的構(gòu)成部分相同的構(gòu)成部分用相同的附圖標(biāo)記表示。圖20中，給出DRAM作為第二實(shí)施例的變形例中的半導(dǎo)體器件90的示例。參照?qǐng)D20，被提供在作為第二實(shí)施例的變形例的半導(dǎo)體器件90中的存儲(chǔ)單元陣列91，除了使被提供在第一實(shí)施例的已經(jīng)描述的半導(dǎo)體器件10的存儲(chǔ)單元陣列11中的第三雜質(zhì)擴(kuò)散區(qū)29的底部部分29A與第一雜質(zhì)擴(kuò)散區(qū)27的底部部分27A相比進(jìn)一步朝向半導(dǎo)體襯底13的后表面13b突出從而在第一雜質(zhì)擴(kuò)散區(qū)27的底部部分27A和第三雜質(zhì)擴(kuò)散區(qū)29的底部29A之間形成臺(tái)階62這一點(diǎn)之外，構(gòu)成為與存儲(chǔ)單元陣列81相同。根據(jù)第二實(shí)施例的變形例的半導(dǎo)體器件，通過具有接合至第一雜質(zhì)擴(kuò)散區(qū)27并從第一雜質(zhì)擴(kuò)散區(qū)27的底部部分27A向半導(dǎo)體襯底13的后表面13b側(cè)突出的第三雜質(zhì)擴(kuò)散區(qū)29，當(dāng)建立其中低(信息)被存儲(chǔ)在電連接至第一晶體管19-1的下部電極57中而高(信息)被存儲(chǔ)在電連接至第二晶體管19-2的下部電極57中的條件、并且在此條件下如果重復(fù)對(duì)應(yīng)于第一晶體管19-1的柵電極22 (字線)的接通/斷開時(shí)，能夠?qū)⒌谝痪w管19-1的溝道中所感生的且未俘獲在第一雜質(zhì)擴(kuò)散區(qū)27中的電子e_ (未示出)俘獲在第三雜質(zhì)擴(kuò)散區(qū)29的底部部分29A中。即是說，與第一實(shí)施例的半導(dǎo)體器件10的構(gòu)成相比，能夠提高將感生電子e_ (未 示出)俘獲在第一晶體管19-1的溝道中的概率。通過這樣做，因?yàn)榈谝痪w管19-1的溝道中所感生的電子e_未通過將存儲(chǔ)在電連接至第二晶體管19-2的下部電極57中的高信息改變至低狀態(tài)而將其毀壞，所以能夠抑制其中一個(gè)相鄰的單元的操作狀態(tài)改變另一個(gè)單元中所存儲(chǔ)的狀態(tài)的擾動(dòng)故障的發(fā)生。作為第二實(shí)施例的變形例的半導(dǎo)體器件90能夠獲得與第二實(shí)施例的半導(dǎo)體器件80的效果相同的效果。具體而言，通過提供可以具有獨(dú)立于柵電極22而改變的電勢(shì)的虛設(shè)柵電極85作為第二元件分離區(qū)17的構(gòu)成的一部分，能夠減小第二雜質(zhì)擴(kuò)散區(qū)28和虛設(shè)柵電極85之間的電勢(shì)差并減小結(jié)漏電流，從而提高在半導(dǎo)體器件80為DRAM的情況下的DRAM存儲(chǔ)特性。第二實(shí)施例的變形例的半導(dǎo)體器件90的上述半導(dǎo)體器件能夠獲得與第一實(shí)施例的半導(dǎo)體器件10的效果相同的效果。具體而言，在柵電極凹槽18的放置間距較窄的情況下，當(dāng)操作第一和第二晶體管19-1和19-2中的一個(gè)晶體管時(shí)，因?yàn)樵摼w管的操作狀態(tài)不干擾另一個(gè)相鄰的晶體管,所以能夠獨(dú)立地操作第一和第二晶體管19-1和19-2。圖21A至圖21C、圖22A至圖22C、圖23A至圖23C以及圖24是示出用于制造被提供在根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體器件中的存儲(chǔ)單元陣列的工藝步驟的圖。圖21A、圖22A和圖23A所示的線A-A對(duì)應(yīng)于圖I所示的線A_A。圖24是對(duì)應(yīng)于圖19所示的半導(dǎo)體器件80的截面的截面圖。將主要參照?qǐng)D21A至圖21C、圖22A至圖22C、圖23A至圖23C以及圖24來描述用于制造第二實(shí)施例的半導(dǎo)體器件80 (具體而言，存儲(chǔ)單元陣列81)的方法。首先，通過執(zhí)行與上述關(guān)于第一實(shí)施例描述的從圖5A-5C至圖9A-9C的工藝步驟相同的程序，形成與圖9A至圖9C中所示的結(jié)構(gòu)相似的結(jié)構(gòu)(具體而言，圖9A和圖9B中除去附圖標(biāo)記17的元件(第二元件分離區(qū)17)的結(jié)構(gòu))。接著，在圖21A至圖21C所示的工藝步驟中，通過對(duì)圖9B所示的第二元件分離絕緣膜55進(jìn)行選擇性回蝕刻，使回蝕刻之后的第二元件分離絕緣膜55的上表面55a與柵電極凹槽18的底表面18c大體齊平。通過這樣做，形成掩埋柵電極凹槽18的底部部分的第二元件分離絕緣膜55。回蝕刻之后的第二元件分離絕緣膜55的上表面55a以半導(dǎo)體襯底13的表面13a為基準(zhǔn)的深度D4大體等于柵電極凹槽18的深度D3。接著，在圖22A至圖22C所示的工藝步驟中，形成光致抗蝕劑(未示出)以便掩埋第二元件分離凹槽54，使得不對(duì)露出在第二元件分離凹槽54的頂部部分處的半導(dǎo)體襯底13進(jìn)行n型離子注入。接著，使用與關(guān)于第一實(shí)施例描述的圖IOA至圖IOC所示的工藝步驟類似的方法，在每個(gè)柵電極凹槽18的底部部分處形成第一雜質(zhì)擴(kuò)散區(qū)27，之后去除光致抗蝕劑(未示出)。接著，在圖23A至圖23C所示的工藝步驟中，形成柵絕緣膜21，以便覆蓋每個(gè)柵電 極凹槽18的第一和第二側(cè)表面18a和18b及底表面18c、以及第二元件分離凹槽54的頂部?jī)?nèi)表面(包括第二兀件分離絕緣膜55的上表面55a)。接著，形成將作為柵電極22和虛設(shè)柵電極85的基體材料的導(dǎo)電膜，以便掩埋形成在柵絕緣膜21中的柵電極凹槽18和第二元件分離凹槽54，之后，通過回蝕刻導(dǎo)電膜，使得上表面22a和85a低于半導(dǎo)體襯底13的表面13a,從而同時(shí)形成設(shè)置在柵電極凹槽18中的柵電極22和設(shè)置在第二元件分離凹槽54中的虛設(shè)柵電極85。可以例如使用通過依次層疊氮化鈦膜和鎢膜而形成的TiN/W層疊膜作為用作柵電極22和虛設(shè)柵電極85的基體材料的導(dǎo)電膜。每個(gè)柵電極22均構(gòu)成存儲(chǔ)單元的字線。接著，形成覆蓋柵電極22的上表面22a和虛設(shè)柵電極85的上表面85a、并且還掩埋柵電極凹槽18、第二元件分離凹槽54和凹槽狀開口部26A及26B的掩埋絕緣膜24。具體而言，用由HDP CVD形成的絕緣膜(例如，氧化硅膜(SiO2膜))或者通過使用SOG法涂敷而形成的絕緣膜(例如，氧化硅膜(SiO2膜))掩埋柵電極凹槽18的頂部部分、第二元件分離凹槽54的頂部部分以及開口部26A和26B。接著，使用CMP去除沉積在掩模絕緣膜26的上表面26a上方的絕緣膜。通過這樣做，形成由掩埋柵電極凹槽18、第二元件分離凹槽54以及開口部26A和26B的絕緣膜(例如，氧化娃膜(SiO2膜))構(gòu)成的、并且還具有與掩模絕緣膜26的上表面26a大體齊平的上表面24a的掩埋絕緣膜24。接著，如圖24所示，通過依次執(zhí)行如圖12A至圖12C、圖13A至圖13C、圖14A至圖14C、圖15A至圖15C、圖16、圖17和圖18中所示的關(guān)于第一實(shí)施例描述的處理步驟來形成具有存儲(chǔ)單元陣列81的第二實(shí)施例的半導(dǎo)體器件80。根據(jù)第二實(shí)施例的用于制造半導(dǎo)體器件的方法，通過形成具有獨(dú)立于柵電極22而改變的電勢(shì)虛設(shè)柵電極85，采用形成在元件形成區(qū)R中的第一和第二晶體管19-1和19-2以及形成在設(shè)置在與上述元件形成區(qū)R相鄰的位置處的元件形成區(qū)R中的第一和第二晶體管19-1和19-2作為在第二方向上分離的第二元件分離區(qū)17的構(gòu)成的一部分，能夠減小第二雜質(zhì)擴(kuò)散區(qū)28和虛設(shè)柵電極85之間的電勢(shì)差，并減小結(jié)漏電流。通過這樣做，在半導(dǎo)體器件80為DRAM的情況下，能夠提高DRAM存儲(chǔ)特性。通過這樣做，用于制造上述的第二實(shí)施例的半導(dǎo)體器件的方法能夠獲得與用于制造第一實(shí)施例的半導(dǎo)體器件10的方法的效果相同的效果。
雖然以上已經(jīng)詳細(xì)描述了本發(fā)明的優(yōu)選實(shí)施例，但本發(fā)明不限于這些特定實(shí)施例，而是在權(quán)利要求書所描述的本發(fā)明的精神內(nèi)，可以進(jìn)行各種修改和改變。圖25中，與圖I所示的結(jié)構(gòu)中相同的構(gòu)成元件用相同的附圖標(biāo)記表示。關(guān)于第一和第二實(shí)施例描述的半導(dǎo)體器件10、60、80和90也可以適用于圖25中所示的有源區(qū)16和位線34的Z字狀布局。本實(shí)施例可以適用于半導(dǎo)體器件以及用于制造半導(dǎo)體器件的方法。如本文中所使用的，下列方向性術(shù)語“向前、向后、上方、向下、垂直、水平、下方和橫向”以及任何其他類似的方向性數(shù)據(jù)是指配備有本實(shí)施例的裝置的那些方向。因此，如用于描述本實(shí)施例的這些術(shù)語應(yīng)當(dāng)相對(duì)于配備有本實(shí)施例的裝置來加以解釋。此外，具體的特征、結(jié)構(gòu)或特性可以在一個(gè)或更多個(gè)實(shí)施例中以任何適當(dāng)?shù)姆绞郊右越M合。 如本文中所使用的諸如“大體”、“大約”和“近似于”這樣的程度術(shù)語意指所修改的術(shù)語的合理偏差量，使得最終結(jié)果不會(huì)明顯改變。例如，這些術(shù)語可以解釋為包括所修飾的術(shù)語的至少±5%的偏差，如果該偏差將不會(huì)否定其修飾的詞語的含義。顯然，本發(fā)明不限于上述實(shí)施例，而是可以在不脫離本發(fā)明的范圍和精神的情況下進(jìn)行修改和改變。
權(quán)利要求
1.一種半導(dǎo)體器件,包括 半導(dǎo)體襯底，具有第一柵溝槽，所述第一柵溝槽具有彼此相對(duì)的第一側(cè)和第二側(cè)； 第一擴(kuò)散區(qū)，位于所述第一柵溝槽下方； 第二擴(kuò)散區(qū)，位于所述半導(dǎo)體襯底中，所述第二擴(kuò)散區(qū)覆蓋所述第一柵溝槽的所述第一側(cè)的上部部分；以及 第三擴(kuò)散區(qū)，位于所述半導(dǎo)體襯底中，所述第三擴(kuò)散區(qū)覆蓋所述第一柵溝槽的所述第二側(cè)，所述第三擴(kuò)散區(qū)連接至所述第一擴(kuò)散區(qū)，所述第三擴(kuò)散區(qū)具有比所述第一柵溝槽的底部深的底部，并且所述第三擴(kuò)散區(qū)的底部在水平高度上不同于所述第一擴(kuò)散區(qū)的底部。
2.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，其中所述第一擴(kuò)散區(qū)的底部比所述第三擴(kuò)散區(qū)的底部深。
3.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，其中所述第一擴(kuò)散區(qū)的底部比所述第三擴(kuò)散區(qū)的底部淺。
4.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，其中所述第一擴(kuò)散區(qū)包括沿著所述第一柵溝槽的第一側(cè)的下部部分延伸的第一側(cè)擴(kuò)散部分，所述第一側(cè)擴(kuò)散部分與所述第二擴(kuò)散區(qū)分離。
5.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，還包括 第一柵絕緣體，覆蓋所述第一柵溝槽的內(nèi)側(cè)表面； 第一柵電極，位于所述第一柵溝槽的下部部分中以及所述第一柵絕緣體上；以及第一掩埋絕緣體，位于所述第一柵溝槽的上部部分中，所述第一掩埋絕緣體位于所述第一柵溝槽之上。
6.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，其中所述半導(dǎo)體襯底具有第二柵溝槽，并且 所述第三擴(kuò)散區(qū)設(shè)置在所述第一柵溝槽和所述第二柵溝槽之間。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，還包括 第四擴(kuò)散區(qū)，位于所述第二柵溝槽下方；以及 第五擴(kuò)散區(qū)，位于所述半導(dǎo)體襯底中，所述第五擴(kuò)散區(qū)覆蓋所述第二柵溝槽的第一側(cè)的上部部分， 其中所述第三擴(kuò)散區(qū)覆蓋所述第二柵溝槽的第二側(cè)，所述第三擴(kuò)散區(qū)連接至所述第四擴(kuò)散區(qū)，所述第三擴(kuò)散區(qū)的底部比所述第二柵溝槽的底部深，并且所述第三擴(kuò)散區(qū)的底部在水平高度上不同于所述第四擴(kuò)散區(qū)的底部。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其中所述第四擴(kuò)散區(qū)的底部比所述第三擴(kuò)散區(qū)的底部深。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其中所述第四擴(kuò)散區(qū)的底部比所述第三擴(kuò)散區(qū)的底部淺。
10.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其中所述第四擴(kuò)散區(qū)包括沿著所述第二柵溝槽的第一側(cè)的下部部分延伸的第二側(cè)擴(kuò)散部分，所述第二側(cè)擴(kuò)散部分與所述第五擴(kuò)散區(qū)分離。
11.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，還包括 第二柵絕緣體，覆蓋所述第二柵溝槽的內(nèi)側(cè)表面； 第二柵電極，位于所述第二柵溝槽的下部部分中以及所述第二柵絕緣體上；以及第二掩埋絕緣體，位于所述第二柵溝槽的上部部分中，所述第二掩埋絕緣體位于所述第二柵溝槽之上。
12.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，還包括 第一隔離區(qū)，位于所述半導(dǎo)體襯底中，所述第一隔離區(qū)限定有源區(qū)；以及第二隔離區(qū)，位于所述半導(dǎo)體襯底中，所述第二隔離區(qū)限定位于所述有源區(qū)中的器件形成區(qū)。
13.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，其中所述第一擴(kuò)散區(qū)和所述第三擴(kuò)散區(qū)的底部比所述第一隔離區(qū)和所述第二隔離區(qū)的底部淺。
14.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，其中所述第一隔離區(qū)和所述第二隔離區(qū)包括被掩埋在所述半導(dǎo)體襯底中的第一隔離溝槽和第二隔離溝槽中的絕緣體。
15.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，其中所述第一隔離區(qū)和所述第二隔離區(qū)包括 絕緣體，被掩埋在所述半導(dǎo)體襯底中的第一隔離溝槽和第二隔離溝槽中； 絕緣層，覆蓋所述第一隔離溝槽和所述第二隔離溝槽的上部部分的內(nèi)側(cè)表面；以及導(dǎo)體，位于所述絕緣層上，并且被掩埋在所述第一隔離溝槽和所述第二隔離溝槽的上部部分中。
16.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，還包括 位線，連接至所述第三擴(kuò)散區(qū)； 接觸插栓，連接至所述第二擴(kuò)散區(qū)；以及 電容器，連接至所述接觸插栓。
17.—種半導(dǎo)體器件,包括 半導(dǎo)體襯底，具有第一柵溝槽和第二柵溝槽，所述第一柵溝槽具有彼此相對(duì)的第一側(cè)和第二側(cè)，并且所述第二柵溝槽具有彼此相對(duì)的第三側(cè)和第四側(cè)； 第一隔離區(qū)，限定所述半導(dǎo)體襯底的有源區(qū)； 第二隔離區(qū)，限定位于所述有源區(qū)中的器件形成區(qū)； 第一擴(kuò)散區(qū)，位于所述第一柵溝槽下方； 第二擴(kuò)散區(qū)，位于所述第二柵溝槽下方； 第三擴(kuò)散區(qū)，位于所述半導(dǎo)體襯底中，所述第三擴(kuò)散區(qū)覆蓋所述第一柵溝槽的所述第一側(cè)的上部部分； 第四擴(kuò)散區(qū)，位于所述半導(dǎo)體襯底中，所述第四擴(kuò)散區(qū)覆蓋所述第二柵溝槽的所述第一側(cè)的上部部分； 第五擴(kuò)散區(qū)，位于所述半導(dǎo)體襯底中，所述第五擴(kuò)散區(qū)設(shè)置在所述第一柵溝槽和所述第二柵溝槽之間，所述第五擴(kuò)散區(qū)覆蓋所述第一柵溝槽和所述第二柵溝槽的第二側(cè)，所述第五擴(kuò)散區(qū)連接至所述第一擴(kuò)散區(qū)和所述第二擴(kuò)散區(qū)，所述第五擴(kuò)散區(qū)具有比所述第一柵溝槽和所述第二柵溝槽的底部深的底部，并且所述第五擴(kuò)散區(qū)的底部在水平高度上不同于所述第一擴(kuò)散區(qū)和所述第二擴(kuò)散區(qū)的底部。
18.—種半導(dǎo)體器件,包括 半導(dǎo)體襯底，具有第一柵溝槽，所述第一柵溝槽具有彼此相對(duì)的第一側(cè)和第二側(cè)； 第一擴(kuò)散區(qū)，位于所述半導(dǎo)體襯底中，所述第一擴(kuò)散區(qū)覆蓋所述第一柵溝槽的所述第一側(cè)的上部部分；第二擴(kuò)散區(qū)，位于所述半導(dǎo)體襯底中，所述第二擴(kuò)散區(qū)至少覆蓋所述第一柵溝槽的所述第二側(cè)和底部；以及 溝道區(qū)，沿著所述第一柵溝槽的所述第一側(cè)延伸，并且位于所述第一擴(kuò)散區(qū)和所述第二擴(kuò)散區(qū)之間。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體器件，其中所述第二擴(kuò)散區(qū)包括沿著所述第一柵溝槽的所述第一側(cè)的下部部分延伸的第一側(cè)擴(kuò)散部分，所述第一側(cè)擴(kuò)散部分與所述第二擴(kuò)散區(qū)分離。
20.根據(jù)權(quán)利要求19所述的半導(dǎo)體器件，其中所述半導(dǎo)體襯底具有第二柵溝槽，所述第二柵溝槽具有彼此相對(duì)的第三側(cè)和第四側(cè)，并且所述第二擴(kuò)散區(qū)設(shè)置在所述第一柵溝槽和所述第二柵溝槽之間，且所述第二擴(kuò)散區(qū)覆蓋所述第二柵溝槽的所述第二側(cè)和底部。
全文摘要
半導(dǎo)體器件及形成該半導(dǎo)體器件的方法。一種半導(dǎo)體器件，包括半導(dǎo)體襯底，具有第一柵溝槽，所述第一柵溝槽具有彼此相對(duì)的第一側(cè)和第二側(cè)；第一擴(kuò)散區(qū)，位于所述第一柵溝槽下方；第二擴(kuò)散區(qū)，位于所述半導(dǎo)體襯底中，所述第二擴(kuò)散區(qū)覆蓋所述第一柵溝槽的所述第一側(cè)的上部部分；以及第三擴(kuò)散區(qū)，位于所述半導(dǎo)體襯底中。所述第三擴(kuò)散區(qū)覆蓋所述第一柵溝槽的所述第二側(cè)。所述第三擴(kuò)散區(qū)連接至所述第一擴(kuò)散區(qū)。所述第三擴(kuò)散區(qū)具有比所述第一柵溝槽的底部深的底部。所述第三擴(kuò)散區(qū)的底部在水平高度上不同于所述第一擴(kuò)散區(qū)的底部。
文檔編號(hào)H01L29/06GK102800694SQ20121016717
公開日2012年11月28日 申請(qǐng)日期2012年5月25日 優(yōu)先權(quán)日2011年5月27日
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