專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件，更具體而言，涉及一種具有靜態(tài)隨機(jī)存取存儲(chǔ)器的半導(dǎo)體器件。
背景技術(shù)：
在稱為SOC (片上系統(tǒng))的半導(dǎo)體器件中，邏輯電路和存儲(chǔ)器單元被安裝在單個(gè)芯片上。下面給出的是對(duì)具有SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)存儲(chǔ)器單元的類型的半導(dǎo)體器件 的說明。SRAM存儲(chǔ)器單元包括具有兩個(gè)交叉耦合的反相器的觸發(fā)器和兩個(gè)存取晶體管。觸發(fā)器具有兩個(gè)交叉耦合的存儲(chǔ)節(jié)點(diǎn)。一個(gè)存取晶體管電耦合在一個(gè)存儲(chǔ)節(jié)點(diǎn)和一條位線之間，另一個(gè)存取晶體管電耦合在另一個(gè)存儲(chǔ)節(jié)點(diǎn)和另一條位線之間。這兩個(gè)存取晶體管的柵極電耦合至字線。此外，在觸發(fā)器中，一個(gè)驅(qū)動(dòng)器晶體管電耦合在一個(gè)存儲(chǔ)節(jié)點(diǎn)和接地布線之間，而另一個(gè)驅(qū)動(dòng)器晶體管電耦合在另一個(gè)存儲(chǔ)節(jié)點(diǎn)和接地布線之間。一個(gè)負(fù)載晶體管電耦合在一個(gè)存儲(chǔ)節(jié)點(diǎn)和電壓供應(yīng)布線之間，而另一個(gè)負(fù)載晶體管電耦合在另一個(gè)存儲(chǔ)節(jié)點(diǎn)和電壓供應(yīng)布線之間。—個(gè)驅(qū)動(dòng)器晶體管的柵極、一個(gè)負(fù)載晶體管的柵極以及另一個(gè)存儲(chǔ)節(jié)點(diǎn)相互電耦合。另一個(gè)驅(qū)動(dòng)器晶體管的柵極、另一個(gè)負(fù)載晶體管的柵極以及一個(gè)存儲(chǔ)節(jié)點(diǎn)也相互電耦
口 ο在形成SRAM存儲(chǔ)器單元的半導(dǎo)體襯底的區(qū)域中，兩個(gè)存取晶體管、兩個(gè)驅(qū)動(dòng)器晶體管以及兩個(gè)負(fù)載晶體管分別形成在規(guī)定的元件形成區(qū)域中。在它們之上，形成用于電耦合上述晶體管的包括第一布線、第二布線和第三布線的多層互連結(jié)構(gòu)。第二布線包括位線和電壓供應(yīng)布線。第三布線包括字線和接地線。日本未審專利公開No. 2010-135572為公開多層互連結(jié)構(gòu)的文獻(xiàn)之一。日本未審專利公開No. 2007-103862為公開SRAM的文獻(xiàn)之一。

發(fā)明內(nèi)容
然而，相關(guān)技術(shù)中的半導(dǎo)體器件具有如下問題。最近的半導(dǎo)體器件傾向于使用銅布線用于互連。銅布線由大馬士革技術(shù)形成。具體而言，布線溝槽以匹配互連圖案的方式形成于層間絕緣膜中，并且銅膜等填充于布線溝槽中以制作布線。對(duì)于用于制作布線溝槽的光刻中使用的光掩膜而言，為了準(zhǔn)確地形成對(duì)應(yīng)于所設(shè)計(jì)的互連圖案的抗蝕劑圖案，形成經(jīng)歷稱為光學(xué)鄰近校正(OPC)的光學(xué)校正的圖案。
在具有安裝在單個(gè)芯片上的邏輯電路和SRAM存儲(chǔ)器單元的上述半導(dǎo)體器件中，在SRAM存儲(chǔ)器單元區(qū)域中形成的布線被布置成比在邏輯電路區(qū)域中形成的布線更密集。此外，在SRAM存儲(chǔ)器單元區(qū)域中，第一布線布置成比第二布線和第三布線更密集。因此，關(guān)于第一布線，在某些情況下，特別是對(duì)于相對(duì)短的布線的設(shè)計(jì)圖案而言，由于短的第一布線和其它相鄰的第一布線之間的關(guān)系，因此無法充分地進(jìn)行光學(xué)鄰近校正，從而導(dǎo)致無法精確地制作用于設(shè)計(jì)布線圖案的抗蝕劑圖案(布線溝槽圖案)。另外，還存在如下情形銅膜或類似物不能適當(dāng)?shù)靥畛湓谑褂迷摽刮g劑圖案作為掩膜制作的布線溝槽中且不能形成期望的第一布線。因此，SRAM存儲(chǔ)器單元不能適當(dāng)?shù)毓ぷ?。為了解決上面的問題，做出了本發(fā)明，并且，本發(fā)明的一個(gè)目的在于提供一種半導(dǎo)體器件，其中在SRAM存儲(chǔ)器單元中恰當(dāng)?shù)匦纬刹季€并且適當(dāng)?shù)刂谱麟婑詈?。根?jù)本發(fā)明的第一方面，提供一種具有靜態(tài)隨機(jī)存取存儲(chǔ)器單元的半導(dǎo)體器件，包括多個(gè)元件形成區(qū)域；包括第一存取晶體管和第二存取晶體管的存取晶體管；包括第一驅(qū)動(dòng)器晶體管和第二驅(qū)動(dòng)器晶體管的驅(qū)動(dòng)器晶體管；以及包括第一負(fù)載晶體管和第二負(fù) 載晶體管的負(fù)載晶體管；多個(gè)接觸插塞；多個(gè)第一布線；多個(gè)第一過孔；多個(gè)第二布線；以及多個(gè)第三布線。元件形成區(qū)域均被限定在半導(dǎo)體襯底的主表面上。形成接觸插塞，以便分別電耦合至存取晶體管、驅(qū)動(dòng)器晶體管以及負(fù)載晶體管中的規(guī)定部分。第一布線均被形成為電耦合至接觸插塞中的規(guī)定接觸插塞。第一過孔均被形成為電耦合至接觸插塞中的規(guī)定接觸插塞。第二布線均被形成為電耦合至第一過孔中的規(guī)定第一過孔，并且包括作為用于輸入和輸出數(shù)據(jù)的位線的第一位線和第二位線以及電壓供應(yīng)布線。第三布線均被形成為電耦合至第二布線中的規(guī)定第二布線并且包括字線和接地布線。第一存取晶體管電耦合在用于存儲(chǔ)數(shù)據(jù)的第一存儲(chǔ)節(jié)點(diǎn)和第一位線之間，而第二存取晶體管電耦合在用于存儲(chǔ)數(shù)據(jù)的第二存儲(chǔ)節(jié)點(diǎn)和第二位線之間。第一存取晶體管的柵極和第二存取晶體管的柵極電耦合至字線。第一驅(qū)動(dòng)器晶體管電耦合在第一存儲(chǔ)節(jié)點(diǎn)和接地布線之間，而第二驅(qū)動(dòng)器晶體管電耦合在第二存儲(chǔ)節(jié)點(diǎn)和接地布線之間。第一負(fù)載晶體管電耦合在第一存儲(chǔ)節(jié)點(diǎn)和電壓供應(yīng)布線之間，而第二負(fù)載晶體管電耦合在第二存儲(chǔ)節(jié)點(diǎn)和電壓供應(yīng)布線之間。在接觸插塞之中的、電耦合至每個(gè)存取晶體管的柵極的第一接觸插塞與位于每個(gè)驅(qū)動(dòng)器晶體管的側(cè)部上的用于耦合至接地布線的第二接觸插塞中的至少一個(gè)和在第一過孔之中的、用于將第一接觸插塞或第二接觸插塞電耦合至第二布線之中的規(guī)定第二布線第一部分的第一過孔第一部分電耦合，從而使得第一過孔第一部分直接接觸第一接觸插塞或第二接觸插塞。根據(jù)本發(fā)明的第二方面，提供一種具有靜態(tài)隨機(jī)存取存儲(chǔ)器單元的半導(dǎo)體器件，包括多個(gè)元件形成區(qū)域、包括第一存取晶體管和第二存取晶體管的存取晶體管，包括第一驅(qū)動(dòng)器晶體管和第二驅(qū)動(dòng)器晶體管的驅(qū)動(dòng)器晶體管，以及包括第一負(fù)載晶體管和第二負(fù)載晶體管的負(fù)載晶體管，多個(gè)接觸插塞，多個(gè)第一布線，多個(gè)第一過孔，多個(gè)第二布線，以及多個(gè)第三布線。元件形成區(qū)域均被定義在半導(dǎo)體襯底的主表面上。接觸插塞被形成為分別電耦合至存取晶體管、驅(qū)動(dòng)器晶體管以及負(fù)載晶體管中的規(guī)定部分。第一布線均被形成為電耦合至接觸插塞中的規(guī)定接觸插塞。第一過孔均被形成以便電耦合至接觸插塞中的規(guī)定接觸插塞。第二布線均被形成為電耦合至第一過孔中的規(guī)定第一過孔，并且包括作為用于輸入和輸出數(shù)據(jù)的位線的第一位線和第二位線和電壓供應(yīng)布線。第三布線均被形成為電耦合至第二布線中的規(guī)定第二布線，并且包括字線和接地布線。第一存取晶體管電耦合在用于存儲(chǔ)數(shù)據(jù)的第一存儲(chǔ)節(jié)點(diǎn)和第一位線之間，而第二存取晶體管電耦合在用于存儲(chǔ)數(shù)據(jù)的第二存儲(chǔ)節(jié)點(diǎn)和第二位線之間。第一存取晶體管的柵極和第二存取晶體管的柵極電耦合至字線。第一驅(qū)動(dòng)器晶體管電耦合在第一存儲(chǔ)節(jié)點(diǎn)和接地布線之間，第二驅(qū)動(dòng)器晶體管電耦合在第二存儲(chǔ)節(jié)點(diǎn)和接地布線之間。第一負(fù)載晶體管電耦合在第一存儲(chǔ)節(jié)點(diǎn)和電壓供應(yīng)布線之間，而第二負(fù)載晶體管電耦合在第二存儲(chǔ)節(jié)點(diǎn)和電壓供應(yīng)布線之間。在接觸插塞之中，位于每個(gè)存取晶體管的側(cè)部上的、用于耦合至字線的第一接觸插塞與位于每個(gè)負(fù)載晶體管的側(cè)部上的用于耦合至電壓供應(yīng)布線的第二接觸插塞中的至少一個(gè)，和在第一過孔之中的用于將第一接觸插塞或第二接觸插塞電耦合至第二布線之中的規(guī)定第二布線第一部分的第一過孔第一部分電耦合，從而第一過孔第一部分直接接觸第一接觸插塞或第二接觸插塞。在根據(jù)本發(fā)明的第一方面的半導(dǎo)體器件中，在SRAM存儲(chǔ)器單元中，恰當(dāng)?shù)匦纬刹季€，并且適當(dāng)?shù)刂谱麟婑詈?。在根?jù)本發(fā)明的第二方面的半導(dǎo)體器件中，在SRAM存儲(chǔ)器單元中，可以恰當(dāng)?shù)匦纬刹季€，并且可以適當(dāng)?shù)刂谱麟婑詈稀?


圖I顯示了根據(jù)本發(fā)明各個(gè)實(shí)施例的半導(dǎo)體器件中的SRAM存儲(chǔ)器單元的等效電路；圖2是顯示根據(jù)本發(fā)明第一實(shí)施例第一示例的半導(dǎo)體器件的SRAM存儲(chǔ)器單元中晶體管和第一布線如何互連的平面視圖；圖3是顯示第一實(shí)施例的第一示例中第一布線和第二布線如何互連的平面視圖；圖4是顯示第一實(shí)施例的第一示例中第二布線和第三布線如何互連的平面視圖；圖5是第一實(shí)施例的第一示例中SRAM存儲(chǔ)器單元的多層互連結(jié)構(gòu)的立體分解圖；圖6是顯示用于制造第一實(shí)施例中半導(dǎo)體器件的方法中的步驟的截面視圖，包括沿圖2的線VIA-VIA所取的橫截面和沿圖2的線VIB-VIB所取的橫截面；圖7是第一實(shí)施例中在圖6所示步驟之后所進(jìn)行的步驟的截面視圖；圖8是第一實(shí)施例中在圖7所示步驟之后所進(jìn)行的步驟的截面視圖；圖9是第一實(shí)施例中在圖8所示步驟之后所進(jìn)行的步驟的截面視圖；圖10是第一實(shí)施例中在圖9所示步驟之后所進(jìn)行的步驟的截面視圖；圖11是第一實(shí)施例中在圖10所示步驟之后所進(jìn)行的步驟的截面視圖；圖12是第一實(shí)施例中在圖11所示步驟之后所進(jìn)行的步驟的截面視圖；圖13是第一實(shí)施例中在圖12所示步驟之后所進(jìn)行的步驟的截面視圖；圖14是第一實(shí)施例中在圖13所示步驟之后所進(jìn)行的步驟的截面視圖；圖15是第一實(shí)施例中在圖14所示步驟之后所進(jìn)行的步驟的截面視圖；圖16是第一實(shí)施例中在圖15所示步驟之后所進(jìn)行的步驟的截面視圖；圖17顯示了根據(jù)比較示例的半導(dǎo)體器件的SRAM存儲(chǔ)器單元中晶體管和第一布線如何互連；圖18顯示了根據(jù)比較示例的SRAM存儲(chǔ)器單元中第一布線和第二布線如何互連；圖19顯示了根據(jù)比較示例的SRAM存儲(chǔ)器單元中第二布線和第三布線如何互連；
圖20是根據(jù)比較示例的SRAM存儲(chǔ)器單元的多層互連結(jié)構(gòu)的立體分解圖；圖21是顯示根據(jù)本發(fā)明的第一實(shí)施例的第二示例的半導(dǎo)體器件的SRAM存儲(chǔ)器單元中晶體管和第一布線如何互連的平面視圖；圖22是顯示第一實(shí)施例的第二示例中第一布線和第二布線如何互連的平面視圖；圖23是顯示第一實(shí)施例的第二示例中第二布線和第三布線如何互連的平面視圖；圖24是第一實(shí)施例的第二示例中SRAM存儲(chǔ)器單元的多層互連結(jié)構(gòu)的立體分解圖；圖25是顯示根據(jù)本發(fā)明的第一實(shí)施例的第三示例的半導(dǎo)體器件的SRAM存儲(chǔ)器單 元中晶體管和第一布線如何互連的平面視圖；圖26是顯示第一實(shí)施例的第三示例中第一布線和第二布線如何互連的平面視圖；圖27是顯示第一實(shí)施例的第三示例中第二布線和第三布線如何互連的平面視圖；圖28是第一實(shí)施例的第三示例中SRAM存儲(chǔ)器單元的多層互連結(jié)構(gòu)的立體分解圖；圖29是顯示根據(jù)本發(fā)明的第二實(shí)施例的第一示例的半導(dǎo)體器件的SRAM存儲(chǔ)器單元中晶體管和第一布線如何互連的平面視圖；圖30是顯示第二實(shí)施例的第一示例中第一布線和第二布線如何互連的平面視圖；圖31是顯示第二實(shí)施例的第一示例中第二布線和第三布線如何互連的平面視圖；圖32是第二實(shí)施例的第一示例中SRAM存儲(chǔ)器單元的多層互連結(jié)構(gòu)的立體分解圖；圖33是顯示用于制造第二實(shí)施例中半導(dǎo)體器件的方法中的步驟的截面視圖，包括沿圖29的線XXXIIIA-XXXIIIA所取的橫截面和沿圖29的線XXXIIIB-XXXIIIB所取的橫截面；圖34是第二實(shí)施例中的在圖33所示步驟之后所進(jìn)行的步驟的截面視圖；圖35是第二實(shí)施例中的在圖34所示步驟之后所進(jìn)行的步驟的截面視圖；圖36是第二實(shí)施例中的在圖35所示步驟之后所進(jìn)行的步驟的截面視圖；圖37是第二實(shí)施例中的在圖36所示步驟之后所進(jìn)行的步驟的截面視圖；圖38是第二實(shí)施例中的在圖37所示步驟之后所進(jìn)行的步驟的截面視圖；圖39是第二實(shí)施例中的在圖38所示步驟之后所進(jìn)行的步驟的截面視圖；圖40是第二實(shí)施例中的在圖39所示步驟之后所進(jìn)行的步驟的截面視圖；圖41是第二實(shí)施例中的在圖40所示步驟之后所進(jìn)行的步驟的截面視圖；圖42是第二實(shí)施例中的在圖41所示步驟之后所進(jìn)行的步驟的截面視圖；圖43是第二實(shí)施例中的在圖42所示步驟之后所進(jìn)行的步驟的截面視圖；圖44是顯示根據(jù)本發(fā)明第二實(shí)施例的第二示例的半導(dǎo)體器件的SRAM存儲(chǔ)器單元中晶體管和第一布線如何互連的平面視圖；圖45是顯示第二實(shí)施例的第二示例中第一布線和第二布線如何互連的平面視圖；圖46是顯示第二實(shí)施例的第二示例中第二布線和第三布線如何互連的平面視圖；圖47是第二實(shí)施例的第二示例中SRAM存儲(chǔ)器單元的多層互連結(jié)構(gòu)的立體分解圖；圖48是顯示根據(jù)本發(fā)明第二實(shí)施例的第三示例的半導(dǎo)體器件的SRAM存儲(chǔ)器單元中晶體管和第一布線如何互連的平面視圖；圖49是顯示第二實(shí)施例的第三示例中第一布線和第二布線如何互連的平面視 圖；圖50是顯示第二實(shí)施例的第三示例中第二布線和第三布線如何互連的平面視圖；圖51是第二實(shí)施例的第三示例中SRAM存儲(chǔ)器單元的多層互連結(jié)構(gòu)的立體分解圖；圖52是顯示根據(jù)本發(fā)明第二實(shí)施例的第四示例的半導(dǎo)體器件的SRAM存儲(chǔ)器單元中晶體管和第一布線如何互連的平面視圖；圖53是顯示第二實(shí)施例的第四示例中第一布線和第二布線如何互連的平面視圖；圖54是顯示第二實(shí)施例的第四示例中第二布線和第三布線如何互連的平面視圖；圖55是第二實(shí)施例的第四示例中SRAM存儲(chǔ)器單元的多層互連結(jié)構(gòu)的立體分解圖。
具體實(shí)施例方式第一實(shí)施例接下來，將給出半導(dǎo)體器件的三個(gè)不同變型(第一示例至第三示例)的說明，其中在SRAM存儲(chǔ)器單元的第一布線之中，消除與相對(duì)短的第一布線相鄰的特定第一布線，而與第一布線對(duì)應(yīng)的過孔直接耦合至接觸插塞。首先，將描述SRAM存儲(chǔ)器單元的等效電路。如圖I所示，SRAM存儲(chǔ)器單元包括具有兩個(gè)交叉耦合的反相器的觸發(fā)器和兩個(gè)存取晶體管Tl和T2。觸發(fā)器具有兩個(gè)交叉耦合的存儲(chǔ)節(jié)點(diǎn)SNl和SN2。存取晶體管Tl (T2)耦合在存儲(chǔ)節(jié)點(diǎn)SNl (SN2)和位線BL (/BL)之間。存取晶體管Tl和T2的柵極耦合至字線WL。在該觸發(fā)器中，驅(qū)動(dòng)器晶體管T3 (T4)耦合在存儲(chǔ)節(jié)點(diǎn)SNl (SN2)和接地線(Vss)之間。此外，負(fù)載晶體管T5(T6)耦合在存儲(chǔ)節(jié)點(diǎn)SNl (SN2)和電壓供應(yīng)布線(Vdd)之間。驅(qū)動(dòng)器晶體管Τ3的柵極、負(fù)載晶體管Τ5的柵極以及存儲(chǔ)節(jié)點(diǎn)SN2相互電耦合。驅(qū)動(dòng)器晶體管Τ4的柵極、負(fù)載晶體管Τ6的柵極以及存儲(chǔ)節(jié)點(diǎn)SNl相互電耦合。在讀取或?qū)懭霐?shù)據(jù)之前，兩條位線BL和/BL被預(yù)充電至H電平。例如，如果存儲(chǔ)器單元在存儲(chǔ)節(jié)點(diǎn)SNl和SN2中分別存儲(chǔ)H電平和L電平，則為了讀取數(shù)據(jù)，驅(qū)動(dòng)器晶體管T4在導(dǎo)通時(shí)通過存取晶體管Τ2拉取位線/BL上的電荷以降低位線/BL的電勢(shì)。讀出放大器(未圖示)檢測(cè)位線/BL電壓的下降。為了重寫存儲(chǔ)器單元中的數(shù)據(jù)，光驅(qū)動(dòng)器(未圖示)通過被充電至H電平的位線BL和存儲(chǔ)晶體管Tl拉取存儲(chǔ)節(jié)點(diǎn)SNl中的電荷。第一示例接下來，將描述根據(jù)第一示例的半導(dǎo)體器件中的SRAM存儲(chǔ)器單元的多層互連結(jié)構(gòu)。圖2顯示了晶體管與第一布線如何互連(平面視圖)，而圖3顯示了第一布線和第二布線如何互連(平面視圖)。圖4顯示了第二布線和第三布線如何互連(平面視圖)，而圖5為整個(gè)多層互連結(jié)構(gòu)的立體分解圖。如圖2至圖5所示，在該半導(dǎo)體器件的SRAM存儲(chǔ)器單元中，電耦合至存取晶體管Tl的柵極布線部分GHAl的接觸插塞CPS I直接耦合至待電耦合至作為字線的第三布線Μ32的過孔VSl。此外，電耦合至存取晶體管Τ2的柵極布線部分GHA2的接觸插塞CPS2被直接耦合至待被電耦合至作為字線的第三布線Μ32的過孔VS2。 換言之，在第一布線之中，在根據(jù)比較示例(將在之后描述)的SRAM存儲(chǔ)器單元中形成的用于電耦合存取晶體管柵極布線部分和字線的第一布線并不形成在該SRAM存儲(chǔ)器單元中。因此，存取晶體管Tl的存取柵極電極AGl (柵極布線部分GHA1)通過接觸插塞CPS1、過孔VS1、第二布線Μ22和過孔V22電耦合至作為字線WL的第三布線Μ32。此外，存取晶體管Τ2的存取柵極電極AG2(柵極布線部分GHA2)通過接觸插塞CPS2、過孔VS2、第二布線M26和過孔V23電耦合至作為字線WL的第三布線M32。存取晶體管Tl的源極區(qū)或漏極區(qū)通過接觸插塞C4、第一布線M15和過孔V13電耦合至作為位線BL的第二布線M23。存取晶體管Tl的另一區(qū)域(源極或漏極區(qū))通過接觸插塞C3、第一布線M14以及接觸插塞C6電耦合至負(fù)載晶體管T5的源極或漏極區(qū)、負(fù)載晶體管T6的負(fù)載柵極電極LG2以及驅(qū)動(dòng)器晶體管T4的驅(qū)動(dòng)?xùn)艠O電極DG2。此外，存取晶體管Tl的另一區(qū)域(源極或漏極區(qū))電耦合至驅(qū)動(dòng)器晶體管T3的源極或漏極區(qū)。驅(qū)動(dòng)器晶體管T3的另一區(qū)域(源極或漏極區(qū))通過接觸插塞C2、第一布線Mil、過孔VII、第二布線M21和過孔V21電耦合至作為接地布線Vss的具有接地電勢(shì)的第三布線M31。負(fù)載晶體管T5的另一區(qū)域(源極或漏極區(qū))通過接觸插塞C5、第一布線M13和過孔V14電耦合至作為電壓供應(yīng)布線(Vdd)的具有供應(yīng)電壓的第二布線M24。存取晶體管T2的源極區(qū)或漏極區(qū)通過接觸插塞C9、第一布線M16以及過孔V16電耦合至作為位線/BL的第二布線M25。存取晶體管T2的另一區(qū)域(源極或漏極區(qū))通過接觸插塞C10、第一布線M17以及接觸插塞C7電耦合至負(fù)載晶體管T6的源極或漏極區(qū)、負(fù)載晶體管T5的負(fù)載柵極電極LGl以及驅(qū)動(dòng)器晶體管T3的驅(qū)動(dòng)?xùn)艠O電極DG1。此外，存取晶體管T2的另一區(qū)域(源極或漏極區(qū))電耦合至驅(qū)動(dòng)器晶體管T4的源極或漏極區(qū)。驅(qū)動(dòng)器晶體管T4的另一區(qū)域(源極或漏極區(qū))通過接觸插塞C11、第一布線M10、過孔V18、第二布線M27以及過孔V24電耦合至作為接地布線Vss的具有接地電勢(shì)的第三布線M33。負(fù)載晶體管T6的另一區(qū)域(源極或漏極區(qū))通過接觸插塞CS、第一布線M18和過孔V15電耦合至作為電壓供應(yīng)布線(Vdd)的具有供給電壓的第二布線M24。接觸插塞C3和C6構(gòu)成存儲(chǔ)節(jié)點(diǎn)SNl，而接觸插塞C7和ClO構(gòu)成存儲(chǔ)節(jié)點(diǎn)SN2。在形成SRAM存儲(chǔ)器單元的區(qū)域之外的區(qū)域中形成邏輯電路等(未圖示)。
接下來，將描述用于制造上述半導(dǎo)體器件的方法的示例。在各個(gè)工藝流程圖中的“SRA”代表圖2中沿VIA-VIA線的截面圖，“SRB”代表圖2中沿VIB-VIB線的截面圖。各個(gè)工藝流程圖均包括邏輯電路區(qū)域的截面圖。如圖6所示，在半導(dǎo)體襯底SUB的給定區(qū)域中形成元件隔離絕緣膜EB。接著，以與被元件隔離絕緣膜EB限定的元件形成區(qū)域EFA和EFB (圖2)交叉的方式形成規(guī)定的柵極布線部分 GHA1、GHA2、GHDLl 以及 GHLD2 (圖 2)。另一方面，在形成邏輯電路的邏輯電路區(qū)域LR中形成作為邏輯電路構(gòu)成物的晶體管的柵極布線部分GHL。接著，以覆蓋柵極布線部分GHAl等和柵極布線部分GHL的方式形成諸如氮化硅膜之類的襯墊膜LU。接著，以覆蓋襯墊膜LLl的方式形成接觸層間絕緣膜
TEOS (正硅酸乙酯玻璃)膜或HDP (高密度等離子體)膜。接下來，如圖7所示，通過給定的光刻工藝形成接觸孔的抗蝕劑膜RMl。接著，如圖 8所示，通過使用抗蝕劑膜RMl作為掩膜刻蝕接觸層間絕緣膜CSL，制作暴露柵極布線部分GHAl的接觸孔CHS。另一方面，在邏輯電路區(qū)域LR中制作暴露柵極布線部分GHL的接觸孔CHL。此后，移除抗蝕劑膜RM1。接下來，如圖9所示，在存儲(chǔ)器單元區(qū)域SR中，在接觸孔CHS中形成例如作為鎢膜或者類似物的接觸插塞CPS1。在邏輯電路區(qū)域LR中，在接觸孔CHL中形成接觸插塞CPL。接著，以覆蓋接觸插塞CPSl和CPL的方式形成襯墊膜LL2，例如氮化硅膜。接著以覆蓋襯墊膜LL2的方式形成例如作為低K膜的M I層間絕緣膜M1SL。接下來，如圖10所示，形成用于形成第一布線的布線溝槽的抗蝕劑膜RM2。此處，由于未形成待耦合至接觸插塞CPSl (CPS2)的第一布線，因此以覆蓋Ml層間絕緣膜MlSL的位于接觸插塞CPSl (CPS2)正上方的部分的方式形成抗蝕劑膜RM2。接著，通過使用抗蝕劑膜RM2作為掩膜刻蝕Ml層間絕緣膜M1SL，形成布線溝槽HTLl (圖11)等。接著，移除抗蝕劑膜RM2。接下來，通過電鍍或者其它技術(shù)形成銅膜以便填充布線溝槽HTLl等。接著，如圖11所示，通過化學(xué)機(jī)械拋光銅膜，在布線溝槽HTLl內(nèi)部形成第一布線MlL等。接著，如圖12所示，以覆蓋第一布線MlL等的方式在Ml層間絕緣膜MlSL之上形成諸如氮化硅膜之類的襯墊膜LL3。接著，以覆蓋襯墊膜LL3的方式形成作為低K膜的Vl層間絕緣膜V1SL。接著，以覆蓋Vl層間絕緣膜VlSL的方式形成諸如氮化硅膜之類的襯墊膜LL4。接著，以覆蓋襯墊膜LL4的方式形成作為低K膜的M2層間絕緣膜M2SL。接下來，如圖13所示，形成用于形成待耦合至接觸插塞CPSl (CPS2)的過孔的抗蝕劑膜應(yīng)3。接著，通過抗蝕劑膜RM3作為掩膜刻蝕M2層間絕緣膜M2SL等，形成暴露襯墊膜LL2的過孔VHS。接著，移除抗蝕劑膜RM3。接下來，如圖14所示，形成用于形成待耦合至第一布線的過孔的抗蝕劑膜RM4。此時(shí)，在先前形成的過孔VHS中填充抗蝕劑膜RM4的一部分，該抗蝕劑膜RM4的一部分起到了保護(hù)膜的作用。接著，通過使用抗蝕劑膜觀4作為掩膜刻蝕M2層間絕緣膜M2SL等，從而在邏輯電路區(qū)域LR中形成暴露襯墊膜LL3的過孔VHL。此時(shí)，在存儲(chǔ)器單元區(qū)域MR中形成暴露襯墊膜LL3的位于第一布線(未圖示)正上方的部分的過孔(未圖示)。在過孔VHS中填充抗蝕劑膜RM4的一部分，該抗蝕劑膜RM4的一部分防止在刻蝕形成過孔VHL期間對(duì)過孔VHS底部或者類似部分的損傷。
接下來，如圖15所示，形成用于形成第二布線的布線溝槽的抗蝕劑膜RM5。接著，通過使用抗蝕劑膜RM5作為掩膜刻蝕M2層間絕緣膜M2SL，從而在存儲(chǔ)器單元區(qū)域SR中形成布線溝槽HTS。在邏輯電路區(qū)域LR中形成布線溝槽HTL2。接著，移除抗蝕劑膜RM5。接下來，通過電鍍或者其它工藝形成銅膜以便填充布線溝槽HTS和HTL2等。接著，如圖16所示，通過化學(xué)機(jī)械拋光銅膜，在存儲(chǔ)器單元區(qū)域SR中的布線溝槽HTS內(nèi)部形成第二布線M22。此外，在存儲(chǔ)器單元區(qū)域SR中，除了第二布線M22(圖3和圖5)之外還形成第二布線M21和M23至M27。在邏輯電路區(qū)域LR中，于布線溝槽HTL2內(nèi)部形成第二布線M2L。接下來，以覆蓋第二布線HTS和HTL2等的方式依次形成襯墊膜(未圖示)、V2層間絕緣膜(未圖示)以及M3層間絕緣膜(未圖示)。接著，通過與在Vl層間絕緣膜VlSL和M2層間絕緣膜M2SL中形成過孔和布線的上述工藝相類似的工藝，在存儲(chǔ)器單元區(qū)域SR中，在V2層間絕緣膜中制作過孔V21至V24(圖5)，并且在M3層間絕緣膜中形成第三布線 M31至M33(圖5)。此外，在邏輯電路區(qū)域LR中形成規(guī)定的過孔和布線(未圖示)。通過使用上面的步驟，形成了具有SRAM存儲(chǔ)器單元的半導(dǎo)體器件的主要部分。在相關(guān)技術(shù)(比較示例)的半導(dǎo)體器件中，形成了用于將存取晶體管的柵極布線部分電耦合至字線的第一布線。在上述半導(dǎo)體器件中，不形成該第一布線，這意味著與該第一布線相鄰的相對(duì)短的第一布線能夠被加長(zhǎng)。這將在下面通過參照根據(jù)比較示例的半導(dǎo)體器件進(jìn)行說明。圖17顯示了在根據(jù)比較示例的半導(dǎo)體器件的存儲(chǔ)器單元中晶體管與第一布線如何互連，而圖18顯示了第一布線和第二布線如何互連。圖19顯示了第二布線和第三布線如何互連，而圖20為完整的多層互連結(jié)構(gòu)的立體分解圖。如圖17-圖20所示，在根據(jù)比較示例的半導(dǎo)體器件中，形成電耦合至存取晶體管Tl的存取柵極電極AGl (柵極布線部分GHA1)的接觸插塞Cl，而第一布線M12電耦合至接觸插塞Cl。第一布線M12通過過孔V12電耦合至第二布線M22。此外，形成待電耦合至存取晶體管T2的存取柵極電極AG2(柵極布線部分GHA2)的接觸插塞C12，而第一布線M19電耦合至接觸插塞C12。接著，第一布線M19通過過孔V23電耦合至第二布線M26。其它的構(gòu)成元件與第一實(shí)施例的半導(dǎo)體器件中的構(gòu)成元件相同，因此，為避免重復(fù)相同描述，相同的兀件以相同的參考標(biāo)號(hào)標(biāo)明。與第一實(shí)施例中相同的參考標(biāo)號(hào)在此旨在代表構(gòu)成根據(jù)比較示例的半導(dǎo)體器件的元件。如前所述，關(guān)于在SRAM存儲(chǔ)元件區(qū)域中形成的布線，第一布線布置得比第二布線和第三布線更密集。在根據(jù)比較示例的半導(dǎo)體器件中，耦合至存取晶體管Tl和T2、驅(qū)動(dòng)器晶體管T3和T4以及負(fù)載晶體管T5和T6的規(guī)定部分接觸插塞Cl至ClO通過規(guī)定的第一布線Ml I至Ml 10分別電耦合至規(guī)定的過孔Vll至V18和規(guī)定的第二布線M21至M27。因此，尤其是在制造用于作為待電耦合至存取晶體管Tl (T2)源極或漏極的第一布線M15(M16)的相對(duì)短的布線的圖案化的光掩膜時(shí)，光學(xué)鄰近校正可以由于與第一布線M15和M16相鄰的其它第一布線的關(guān)系而被限制，從而使得不可能恰當(dāng)?shù)剡M(jìn)行光學(xué)鄰近校正。當(dāng)光掩模無法恰當(dāng)?shù)剡M(jìn)行光學(xué)鄰近校正時(shí)，無法精確地制作用于設(shè)計(jì)第一布線圖案的抗蝕劑圖案(布線溝槽圖案)，因而無法使用抗蝕劑圖案作為掩膜在布線溝槽中適當(dāng)?shù)靥畛溷~膜或類似物。因此，在某些情形下，無法如期望地形成第一布線M15和M16，因而SRAM存儲(chǔ)器單元也不能適當(dāng)?shù)毓ぷ?。相?duì)而言，在根據(jù)該實(shí)施例的半導(dǎo)體器件(第一示例)中，不形成比較示例(圖20)中的、作為與第一布線M15和M16相鄰的其它第一布線的第一布線M12和M19。具體而言，如圖5所示，電耦合至存取晶體管Tl (T2)的柵極布線部分GHA1(GHA2)的接觸插塞CPSl (CPS2)直接電耦合至過孔VS1(VS2)，而沒有第一布線M12(M19)的介入(圖20)。由于缺少第一布線M12(M19)，如圖2所示，第一布線M15 (M16)的長(zhǎng)度(W)能夠向第一布線M15(M16)所在的側(cè)部增加。因此，在制造用于圖案化包括第一布線M15(M16)的第一布線的光掩膜時(shí)，用于第一布線M15和M16的光掩膜的光學(xué)鄰近校正與相關(guān)技術(shù)半導(dǎo)體器件的情況相比更少地被限制，因而能夠恰當(dāng)?shù)剡M(jìn)行光學(xué)鄰近校正。當(dāng)光掩模如此設(shè)計(jì)用于光學(xué)鄰近校正時(shí)，可以以更高的精確度形成第一布線M15 和M16的設(shè)計(jì)圖案的抗蝕劑圖案(布線溝槽圖案)，并且可以使用抗蝕劑圖案作為掩膜在布線溝槽中適當(dāng)?shù)靥畛溷~膜。因此，可以以更高的精確度形成對(duì)應(yīng)于設(shè)計(jì)圖案的、期望的第一布線M15和M16，從而SRAM存儲(chǔ)器單元可以適當(dāng)?shù)貓?zhí)行其功能。另外，在根據(jù)第一示例的半導(dǎo)體器件中，如圖2所示，可以通過在幾乎垂直于存取晶體管T1(T2)的柵極布線部分GHAl (GHA2)延伸方向的方向上擴(kuò)展接觸插塞CPSl (CPS2)的面積為直接與過孔VSl (VS2)接觸，來增加耦合過孔VSl (VS2)至接觸插塞CPSl (CPS2)的
工藝裕量。此外，雖然在根據(jù)比較示例的半導(dǎo)體器件的情形中，用于第一布線的光掩模在每一代的改變時(shí)必須通過光學(xué)鄰近校正更新，但是在根據(jù)第一示例的半導(dǎo)體器件的情形中，不需要針對(duì)新的每一代的光學(xué)鄰近校正，原因在于沒有形成第一布線Μ12(Μ19)因而可以擴(kuò)展第一布線Μ15(Μ16)的設(shè)計(jì)圖案。因此開發(fā)新模型所需要的時(shí)間縮短，并能實(shí)現(xiàn)成本降低。第二示例目前為止，已經(jīng)針對(duì)作為相對(duì)短的第一布線的第一布線Μ15(Μ16)描述了第一示例，其中，沒有形成與第一布線Μ15 (Μ16)相鄰的第一布線Μ12 (Μ19)。接下來，將針對(duì)作為相對(duì)較短第一布線的第一布線Μ13(Μ18)描述第二不例,其中，沒有形成與第一布線Μ13(Μ18)相鄰的第一布線Mil (MllO)(圖20)。圖21顯示了在根據(jù)第二示例的半導(dǎo)體器件的存儲(chǔ)器單元中晶體管與第一布線如何互連，而圖22顯示了第一布線和第二布線如何互連。圖23顯示了第二布線和第三布線如何互連,而圖24為整個(gè)多層互連結(jié)構(gòu)的立體分解圖。如圖21至圖24所示，在該半導(dǎo)體器件的SRAM存儲(chǔ)器單元中，在耦合至驅(qū)動(dòng)器晶體管Τ3的接觸插塞之中，待耦合至接地布線的接觸插塞CPS3直接耦合至過孔VS3。過孔VS3通過第二布線Μ21和過孔V21電耦合至作為接地布線的第三布線Μ31。此外，在耦合至驅(qū)動(dòng)器晶體管Τ4的接觸插塞之中，待耦合至接地布線的接觸插塞CPS4直接耦合至過孔VS4。過孔VS4通過第二布線Μ27和過孔V24電耦合至作為接地布線的第三布線Μ33。換言之，在該SRAM存儲(chǔ)器單元中并不形成在根據(jù)比較示例的SRAM存儲(chǔ)器單元中形成的第一布線之中的用于電耦合驅(qū)動(dòng)器晶體管和接地布線的第一布線。另一方面，電耦合至存取晶體管Tl的柵極布線部分GHAl的接觸插塞Cl通過第一布線M12耦合至待被電耦合至作為字線的第三布線M32的過孔V12。此外，電耦合至存取晶體管T2的柵極布線部分GHA2的接觸插塞C2通過第一布線M19耦合至待被電耦合至作為字線的第三布線M32的過孔V17。其它的構(gòu)成元件與圖2至圖5所示半導(dǎo)體器件中構(gòu)成元件相同，因此相同的元件以相同的參考標(biāo)號(hào)標(biāo)明，并且不再重復(fù)描述。制造根據(jù)第二示例的半導(dǎo)體器件的方法與制造根據(jù)第一示例的半導(dǎo)體器件的方法基本相同，不同之處在于必須修改用于第一布線的光掩模圖案。對(duì)于根據(jù)第二示例的半導(dǎo)體器件而言，可以形成對(duì)應(yīng)于設(shè)計(jì)圖案的期望的第一布線，這將會(huì)在下文中說明。在根據(jù)比較示例的半導(dǎo)體器件中，相對(duì)短的第一布線不僅包括第一布線M15和M16，還包括第一布線M13和M18。第一布線M13(M18)電耦合至負(fù)載晶體管T5 (T6)的源極或漏極。 如圖21所示，由于缺少與第一布線M13(M18)相鄰的第一布線Mil (MllO)，因此第一布線M13(M18)的長(zhǎng)度(W)可以向第一布線Mil (MlO)所在的側(cè)部增加。因此，如上所述結(jié)合根據(jù)第一示例的半導(dǎo)體器件所說明的那樣，在制造用于圖案化包括第一布線M13(M18)的第一布線的光掩膜時(shí)，用于第一布線M13和M18的光掩膜的光學(xué)鄰近校正與相關(guān)技術(shù)的半導(dǎo)體器件中的情形相比更少地被限制，因而恰當(dāng)?shù)剡M(jìn)行光學(xué)鄰近校正。當(dāng)光掩模被如此設(shè)計(jì)用于光學(xué)鄰近校正時(shí)，可以以更高的精確度形成第一布線M13和M18的設(shè)計(jì)圖案的抗蝕劑圖案(布線溝槽圖案)，因而可以使用抗蝕劑圖案作為掩膜在布線溝槽中恰當(dāng)?shù)靥畛溷~膜。因此，可以以更高的精確度形成對(duì)應(yīng)于設(shè)計(jì)圖案的期望的第一布線M13和M18，從而SRAM存儲(chǔ)器單元可以適當(dāng)?shù)貓?zhí)行其功能。另外，如圖21所示，在根據(jù)第二示例的半導(dǎo)體器件中，可以通過在驅(qū)動(dòng)器晶體管T3 (T4)的柵極布線部分GHDL1(GHDL2)延伸的方向上擴(kuò)展接觸插塞CPS3 (CPS4)的面積以直接與過孔VS3(VS4)接觸，來增加耦合過孔VS3(VS4)至接觸插塞CPS3 (CPS4)的工藝裕量。此外，由于沒有形成第一布線Mil (MllO)并且可以擴(kuò)展第一布線M13 (M18)，因此不需要針對(duì)新的每一代的第一布線光掩模圖案更新光學(xué)鄰近校正。因此開發(fā)新模型所需要的時(shí)間縮短，并能實(shí)現(xiàn)成本降低。第三示例作為第三示例，將描述結(jié)合了根據(jù)第一示例的半導(dǎo)體器件和根據(jù)第二示例的半導(dǎo)體器件的半導(dǎo)體器件。圖25顯示了在根據(jù)第三示例的半導(dǎo)體器件的存儲(chǔ)器單元中的晶體管與第一布線如何互連，而圖26顯示了第一布線和第二布線在第三示例中如何互連。圖27顯示了第二布線和第三布線如何互連，圖28為整個(gè)多層互連結(jié)構(gòu)的立體分解圖。如圖25至圖28所示，在根據(jù)第三示例的半導(dǎo)體器件中，未形成在根據(jù)比較示例的半導(dǎo)體器件中形成的第一布線M12(M19)和Mil (MlO)(圖20)，而過孔VSl直接耦合至接觸插塞CPSl (CPS2)并且過孔VS3直接耦合至接觸插塞CPS3。其它的構(gòu)成元件與圖2至圖5中所示半導(dǎo)體器件的構(gòu)成元件相同，因此相同的元件以相同的參考標(biāo)號(hào)標(biāo)明，并且不再重復(fù)描述。制造根據(jù)第三示例的半導(dǎo)體器件的方法與制造根據(jù)第一示例的半導(dǎo)體器件的方法基本相同，不同之處在于必須修改用于第一布線的光掩模圖案。在根據(jù)第三示例的半導(dǎo)體器件中，如上面結(jié)合第一示例和第二示例所說明的那樣，由于缺少第一布線M12 (19)而可以擴(kuò)展第一布線M15(M16)的設(shè)計(jì)圖案，并且由于缺少第一布線Mil (110)而可以擴(kuò)展第一布線M13(M18)的設(shè)計(jì)圖案。因此，可以以更高的精確度形成對(duì)應(yīng)于設(shè)計(jì)圖案的期望的第一布線M15、M16、M13以及M18，從而SRAM存儲(chǔ)器單元可以適當(dāng)?shù)貓?zhí)行其功能。此外，如上面結(jié)合第一示例和第二示例所說明的那樣，可以增加耦合過孔VSl (VS2)至接觸插塞CPSl (CPS2)的工藝裕量，并且可以增加耦合過孔VS3 (VS4)至接觸插塞CPS3(CPS4)的工藝裕量。此外，不需要針對(duì)新的每一代的第一布線光掩模圖案來更新光學(xué)鄰近校正。因此可以縮短開發(fā)新模型所需要的時(shí)間，并能實(shí)現(xiàn)成本降低。第二實(shí)施例
接下來，將給出半導(dǎo)體器件的四個(gè)變型(第一至第四示例)的說明，其中，在SRAM存儲(chǔ)器單元的第一布線之中，消除相對(duì)短的第一布線，并且對(duì)應(yīng)于該第一布線的過孔直接耦合至接觸插塞。第一示例圖29顯示了根據(jù)第一示例的半導(dǎo)體器件中的晶體管與第一布線如何互連，而圖30顯示了第一布線和第二布線如何互連。圖31顯示了第二布線和第三布線如何互連，而圖32為整個(gè)多層互連結(jié)構(gòu)的立體分解圖。如圖29至圖32所示，在耦合至存取晶體管Tl的接觸插塞之中，待耦合至位線的接觸插塞CPS5直接耦合至過孔VS5。過孔VS5電耦合至作為位線BL的第二布線M23。在耦合至存取晶體管T2的接觸插塞之中，待耦合至位線的接觸插塞CPS6直接耦合至過孔VS6。過孔VS6電耦合至作為位線/BL的第二布線M23。與根據(jù)第一示例的半導(dǎo)體器件或者根據(jù)第二示例的半導(dǎo)體器件中相同的其它構(gòu)成元件以相同的參考標(biāo)號(hào)標(biāo)明，并且不再重復(fù)描述。接下來，將描述用于制造上述半導(dǎo)體器件的方法的示例。如圖33所示，在半導(dǎo)體襯底SUB的給定區(qū)域中形成元件隔離絕緣膜EB。接著，以與被元件隔離絕緣膜EB限定的元件形成區(qū)域EFA和EFB(圖29)交叉的方式形成規(guī)定的柵極布線部分GHAl、GHA2、GHDLl以及 GHLD2 (圖 29)。另一方面，在形成邏輯電路的邏輯電路區(qū)域LR中形成作為邏輯電路構(gòu)成物的晶體管的柵極布線部分GHL。接著，以覆蓋柵極布線部分GHAl等和柵極布線部分GHL的方式形成諸如氮化硅膜之類的襯墊膜LU。接著，以覆蓋襯墊膜LLl的方式形成接觸層間絕緣膜CSL，例如作為TEOS膜或HDP膜。接下來，如圖34所示，通過給定的光刻工藝形成用于接觸孔的抗蝕劑膜RM1。接著，如圖35所示，通過使用抗蝕劑膜RMl為掩膜刻蝕接觸層間絕緣膜CSL，來制作暴露元件形成區(qū)域(有源區(qū)域)的接觸孔CHS。另一方面，在邏輯電路區(qū)域LR中制作暴露柵極布線部分GHL的接觸孔CHL。此后，移除抗蝕劑膜RMl。接下來，如圖36所示，在存儲(chǔ)器單元區(qū)域SR中，在接觸孔CHS中形成接觸插塞CPS5，例如作為鎢膜或者類似物。在邏輯電路區(qū)域LR中，在接觸孔CHL中形成接觸插塞CPL。接著，以覆蓋接觸插塞CPS5和CPL的方式形成諸如氮化硅膜之類的襯墊膜LL2。接著，以覆蓋襯墊膜LL2的方式形成Ml層間絕緣膜M1SL，例如作為低K膜。接下來，如圖37所示，形成用于形成第一布線的布線溝槽的抗蝕劑膜RM2。此處，由于不形成待耦合至接觸插塞CPS5(CPS6)的第一布線，因此以覆蓋Ml層間絕緣膜MlSL的位于接觸插塞CPS5 (CPS6)正上方的部分的方式形成抗蝕劑膜RM2。接著，通過使用抗蝕劑膜RM2作為掩膜刻蝕Ml層間絕緣膜M1SL，來形成布線溝槽HTLl (圖38)等。接著，移除抗蝕劑膜RM2。接下來，通過電鍍或者其它技術(shù)形成銅膜以便填充布線溝槽HTLl等。接著，如圖38所示，通過化學(xué)機(jī)械拋光銅膜，在布線溝槽HTLl內(nèi)部形成第一布線MlL等。接著，如圖39所示，以覆蓋第一布線MlL等的方式在Ml層間絕緣膜MlSL之上形成諸如氮化硅膜之類的襯墊膜LL3。接著，以覆蓋襯墊膜LL3的方式形成作為低K的膜Vl層間絕緣膜V1SL。接著，以覆蓋Vl層間絕緣膜VlSL的方式形成諸如氮化硅膜之類的襯墊膜LL4。接著，以覆蓋襯墊膜LL4的方式形成作為低K膜的M2層間絕緣膜M2SL。
接下來，如圖40所示，形成用于形成待耦合至接觸插塞CPS5(CPS6)的過孔的抗蝕劑膜應(yīng)3。接著，通過使用抗蝕劑膜RM3為掩膜刻蝕M2層間絕緣膜M2SL等，來形成暴露襯墊膜LL2的過孔VHS。接著，移除抗蝕劑膜RM3。接下來，如圖41所示，形成用于形成待耦合至第一布線的過孔的抗蝕劑膜RM4。在此，在先前形成的過孔VHS中填充抗蝕劑膜RM4的一部分，該抗蝕劑膜RM4的一部分用作保護(hù)膜。接著，通過使用抗蝕劑膜觀4作為掩膜刻蝕M2層間絕緣膜M2SL等，從而在邏輯電路區(qū)域LR中形成暴露襯墊膜LL3的過孔VHL。此時(shí)，在存儲(chǔ)器單元區(qū)域MR中形成暴露襯墊膜LL3的位于第一布線(未圖示)正上方的部分的過孔(未圖示)。在過孔VHS中填充抗蝕劑膜RM4的一部分，其防止在刻蝕形成過孔VHL期間對(duì)過孔VHS底部或者類似部分的損傷。接下來，如圖42所示，形成用于形成第二布線的布線溝槽的抗蝕劑膜RM5。接著，通過使用抗蝕劑膜RM5作為掩膜刻蝕M2層間絕緣膜M2SL，在存儲(chǔ)器單元區(qū)域SR中形成布線溝槽HTS。在邏輯電路區(qū)域LR中形成布線溝槽HTL2。接著，移除抗蝕劑膜RM5。 接下來，通過電鍍或者其它技術(shù)形成銅膜以便填充布線溝槽HTS和HTL2等。接著，如圖43所示，通過化學(xué)機(jī)械拋光銅膜，在存儲(chǔ)器單元區(qū)域SR中，在布線溝槽HTS內(nèi)部形成第二布線M23。此外，在存儲(chǔ)器單元區(qū)域SR中，除了第二布線M23(圖30和32)，還形成第二布線M21、M22以及M24至M27。在邏輯電路區(qū)域LR中，在布線溝槽HTL2內(nèi)部形成第二布線M2L。接下來，以覆蓋第二布線HTS和HTL2等的方式形成襯墊膜(未圖示)、V2層間絕緣膜(未圖示)以及M3層間絕緣膜(未圖示)。接著，通過與上面在Vl層間絕緣膜VlSL和M2層間絕緣膜M2SL中形成過孔和布線的工藝相類似的工藝，在存儲(chǔ)器單元區(qū)域SR中的V2層間絕緣膜中形成過孔V21至V24(圖32)，并且在M3層間絕緣膜中形成第三布線M31至M33(圖32)。此外，在邏輯電路區(qū)域LR中形成規(guī)定的過孔和布線(未圖示)。通過使用上面的步驟，形成了具有SRAM存儲(chǔ)器單元的半導(dǎo)體器件的主要部分。如前所述，在相關(guān)技術(shù)(比較示例)的半導(dǎo)體器件中，當(dāng)制造用于圖案化如第一布線M15(M16)之類的相對(duì)短的布線的光掩膜時(shí)，由于與第一布線M15和M16相鄰的其它第一布線的關(guān)系，可能無法恰當(dāng)?shù)剡M(jìn)行光學(xué)鄰近校正。因此，在某些情況下，不能如所期望地形成第一布線M15和M16，并且SRAM存儲(chǔ)器單元無法適當(dāng)?shù)毓ぷ?。相?duì)而言，在根據(jù)該第二實(shí)施例的半導(dǎo)體器件(第一示例)中，不形成在比較示例(圖20)中形成的第一布線M12和M19。具體而言，如圖32所示，電耦合至存取晶體管T1(T2)的源極或者漏極的接觸插塞CPS5(CPS6)直接耦合至過孔VS5 (VS6)。由于接觸插塞CPS5(CPS6)和過孔VS5 (VS6)在沒有相對(duì)短且可能使恰當(dāng)?shù)剡M(jìn)行光學(xué)鄰近校正變困難的第一布線M15(M16)(圖20)介入的情況下耦合，因此存取晶體管T1(T2)和位線BL(/BL)恰當(dāng)?shù)仉婑詈?，從而SRAM存儲(chǔ)器單元也能適當(dāng)執(zhí)行其功能。另外，在根據(jù)第一示例的半導(dǎo)體器件中，如圖29所示，可以通過在存取晶體管T1(T2)的柵極布線部分GHA1(GHA2)延伸的方向上擴(kuò)展接觸插塞CPS5 (CPS6)的面積為直接與過孔VS5(VS6)接觸而增加耦合過孔VS5(VS6)至接觸插塞CPS5 (CPS6)的工藝裕量。
此外，在根據(jù)第一示例的半導(dǎo)體器件中，由于未形成第一布線M15(M16)，因此不需要針對(duì)新的每一代更新光學(xué)鄰近校正。因此開發(fā)新模型所需要的時(shí)間縮短，并且可以實(shí)現(xiàn)成本降低。第二示例目前為止，已經(jīng)描述了第一示例，其中，沒有形成相對(duì)短的第一布線M15和M16(圖20)。接下來，將描述第二示例，其中，沒有形成相對(duì)短的第一布線M13和M16(圖20)。圖44顯示了在根據(jù)第二示例的半導(dǎo)體器件的存儲(chǔ)器單元中晶體管與第一布線如何互連，而圖45顯示了第一布線和第二布線如何互連。圖46顯示了第二布線和第三布線如何互連,而圖47為整個(gè)多層互連結(jié)構(gòu)的立體分解圖。如圖44至圖47所示，在該半導(dǎo)體器件的SRAM存儲(chǔ)器單元中，在耦合至驅(qū)動(dòng)器晶體管T5的接觸插塞之中，耦合至電壓供應(yīng)布線的接觸插塞CPS7直接耦合至過孔VS7。過孔VS7電耦合至作為電壓供應(yīng)布線的第二布線M24。此外，在耦合至驅(qū)動(dòng)器晶體管T6的接觸插塞之中，耦合至電壓供應(yīng)布線的接觸插塞CPS8直接耦合至過孔VS8。過孔VS8電耦合至作為電壓供應(yīng)布線的第二布線M24。換言之，在形成于根據(jù)比較示例的SRAM存儲(chǔ)器單元中的第一布線之中，用于電耦合負(fù)載晶體管和電壓供應(yīng)布線的第一布線不在該SRAM存儲(chǔ)器單元中形成。與根據(jù)第一實(shí)施例的第一不例或者第二不例的半導(dǎo)體器件中的相同的其它構(gòu)成兀件以相同的參考標(biāo)號(hào)標(biāo)明，并且不再重復(fù)描述。用于制造根據(jù)第二示例的半導(dǎo)體器件的方法與用于制造根據(jù)第一示例的半導(dǎo)體器件的方法基本相同，不同之處在于必須修改用于第一布線的光掩模圖案。在根據(jù)第二示例的半導(dǎo)體器件中，在沒有相對(duì)短并且可能使恰當(dāng)進(jìn)行光學(xué)鄰近校正變困難的第一布線M13(M18)(圖20)介入的情況下耦合接觸插塞CPS7(CPS8)和過孔VS7 (VSS)0因此，如在根據(jù)第一示例的半導(dǎo)體器件中那樣，負(fù)載晶體管T5(T6)和作為電源供給布線的第二布線M24恰當(dāng)?shù)仉婑詈?，從而SRAM存儲(chǔ)器單元可以適當(dāng)?shù)貓?zhí)行其功能。另外，在根據(jù)第二示例的半導(dǎo)體器件中，如圖44所示，可以通過在負(fù)載晶體管T5 (T6)的柵極布線部分GHDL1(GHDL2)延伸的方向上擴(kuò)展接觸插塞CPS7 (CPS8)的面積為直接與過孔VS7(VS8)接觸而增加耦合過孔VS7(VS8)至接觸插塞CPS7 (CPS8)的工藝裕量。此外，在根據(jù)第二示例的半導(dǎo)體器件中，由于沒有形成第一布線M13(M18)，因此不需要針對(duì)新的每一代更新光學(xué)鄰近校正。因此可以縮短開發(fā)新模型所需要的時(shí)間，并且可以實(shí)現(xiàn)成本降低。
第三示例作為第三示例，將描述結(jié)合了根據(jù)第一示例的半導(dǎo)體器件和根據(jù)第二示例的半導(dǎo)體器件的半導(dǎo)體器件。圖48顯示了在根據(jù)第三示例的半導(dǎo)體器件的存儲(chǔ)器單元中晶體管與第一布線如何互連，圖49顯示了第一布線和第二布線如何互連。圖50顯示了第一布線和第三布線如何互連，圖51為完整的多層互連結(jié)構(gòu)的立體分解圖。如圖48至圖51所示，在根據(jù)第三示例的半導(dǎo)體器件中，未形成在根據(jù)比較示例的半導(dǎo)體器件中形成的第一布線M15、M16、M13和M18 (圖20)，并且過孔VS5 (VS6)直接耦合至接觸插塞CPS5 (CPS6)，而過孔VS7 (VS8)直接耦合至接觸插塞CPS7 (CPS8)。與根據(jù)第一實(shí)施例的第一示例或者第二示例的半導(dǎo)體器件中的相同的其它構(gòu)成元件以相同的參考標(biāo)號(hào)標(biāo)明，并且不再重復(fù)描述。
用于制造根據(jù)第三示例的半導(dǎo)體器件的方法與用于制造根據(jù)第一示例的半導(dǎo)體器件的方法基本相同，不同之處在于必須修改用于第一布線的光掩模圖案。在根據(jù)第三示例的半導(dǎo)體器件中，在沒有相對(duì)短并且可能使恰當(dāng)?shù)剡M(jìn)行光學(xué)鄰近校正變困難的第一布線M15(M16)(圖20)介入的情況下耦合接觸插塞CPS5(CPS6)和過孔VS5(VS6)。此外，在沒有相對(duì)短并且可能使恰當(dāng)?shù)剡M(jìn)行光學(xué)鄰近校正變困難的第一布線M13(M18)(圖20)介入的情況下耦合接觸插塞CPS7(CPS8)和過孔VS7(VS8)。因此，如上結(jié)合第一示例和第二示例的半導(dǎo)體器件所說明的那樣，恰當(dāng)?shù)仉婑詈洗嫒【w管Tl (T2)和位線BL (/BL)，并且恰當(dāng)?shù)仉婑詈县?fù)載晶體管T5 (T6)和作為電源供給布線的第二布線M24。因此，SRAM存儲(chǔ)器單元可以適當(dāng)?shù)貓?zhí)行其功能。此外，可以通過在給定方向上擴(kuò)展接觸插塞CPS5(CPS6)和CPS7(CPS8)的面積而增加分別耦合過孔VS5 (VS6)和VS7 (VS8)至接觸插塞CPS5 (CPS6)和CPS7 (CPS8)中的工藝裕量。此外，不需要針對(duì)新的每一代用于圖案化第一布線的光掩模圖案而更新光學(xué)鄰近校正。因此可以縮短開發(fā)新模型所需要的時(shí)間，并且可以實(shí)現(xiàn)成本降低。第四示例作為第四示例，將描述結(jié)合了根據(jù)第二實(shí)施例的第三示例的半導(dǎo)體器件和根據(jù)第一實(shí)施例的第三示例的半導(dǎo)體器件的半導(dǎo)體器件。圖52顯示了在根據(jù)第四示例的半導(dǎo)體器件的存儲(chǔ)器單元中晶體管與第一布線如何互連，而圖53顯示了第一布線和第二布線如何互連。圖54顯示了第一布線和第三布線如何互連，而圖55為整個(gè)多層互連結(jié)構(gòu)的立體分解圖。如圖52至圖55所示，接觸插塞CPS5、CPS6、CPS7以及CPS8分別直接耦合至相應(yīng)的過孔VS5、VS6、VS7以及VS8，而接觸插塞CPS1、CPS2、CPS3以及CPS4分別直接耦合至相應(yīng)的過孔VS1、VS2、VS3以及VS4。因此，如到目前為止所討論的那樣，SRAM存儲(chǔ)器單元能夠更有效地執(zhí)行其功能。此夕卜，可以增加對(duì)應(yīng)于接觸插塞的過孔的工藝裕量?？梢钥s短開發(fā)新模型所需要的時(shí)間，并且可以實(shí)現(xiàn)成本降低。已經(jīng)出于示意性而非限制性的目的描述了上述實(shí)施例。本發(fā)明的范圍由附加的權(quán)利要求而不是由權(quán)利要求之前的描述所限定，并且，落入權(quán)利要求范圍或者其等同范圍內(nèi)的所有變化均包括在權(quán)利要求中。
本發(fā)明有效地應(yīng)用于具有SRAM存儲(chǔ)器單元的半導(dǎo)體器件。
權(quán)利要求
1.一種具有靜態(tài)隨機(jī)存取存儲(chǔ)器單元的半導(dǎo)體器件，該器件包括 多個(gè)元件形成區(qū)域，均被限定在半導(dǎo)體襯底的主表面上； 包括第一存取晶體管和第二存取晶體管的存取晶體管，包括第一驅(qū)動(dòng)器晶體管和第二驅(qū)動(dòng)器晶體管的驅(qū)動(dòng)器晶體管，以及包括第一負(fù)載晶體管和第二負(fù)載晶體管的負(fù)載晶體管，每個(gè)晶體管均在所述元件形成區(qū)域的規(guī)定的元件形成區(qū)域中形成； 多個(gè)接觸插塞，被形成為分別電耦合至所述存取晶體管、所述驅(qū)動(dòng)器晶體管以及所述負(fù)載晶體管的規(guī)定的部分； 多個(gè)第一布線，均被形成為電耦合至所述接觸插塞之中的規(guī)定的接觸插塞； 多個(gè)第一過孔，均被形成為電耦合至所述接觸插塞之中的規(guī)定的接觸插塞； 多個(gè)第二布線，均被形成為電耦合至所述第一過孔之中的規(guī)定的第一過孔，所述多個(gè)第二布線包括作為用于輸入數(shù)據(jù)和輸出數(shù)據(jù)的位線的第一位線和第二位線以及電壓供應(yīng)布線；以及 多個(gè)第三布線，均被形成為電耦合至所述第二布線之中的規(guī)定的第二布線，所述多個(gè)第三布線包括字線和接地布線， 其中，所述第一存取晶體管電耦合在用于存儲(chǔ)數(shù)據(jù)的第一存儲(chǔ)節(jié)點(diǎn)和所述第一位線之間，并且所述第二存取晶體管電耦合在用于存儲(chǔ)數(shù)據(jù)的第二存儲(chǔ)節(jié)點(diǎn)和所述第二位線之間； 其中，所述第一存取晶體管的柵極和所述第二存取晶體管的柵極電耦合至所述字線；其中，所述第一驅(qū)動(dòng)器晶體管電耦合在所述第一存儲(chǔ)節(jié)點(diǎn)和所述接地布線之間，并且所述第二驅(qū)動(dòng)器晶體管電耦合在所述第二存儲(chǔ)節(jié)點(diǎn)和所述接地布線之間； 其中，所述第一負(fù)載晶體管電耦合在所述第一存儲(chǔ)節(jié)點(diǎn)和所述電壓供應(yīng)布線之間，并且所述第二負(fù)載晶體管電耦合在所述第二存儲(chǔ)節(jié)點(diǎn)和所述電壓供應(yīng)布線之間；以及 其中，在所述接觸插塞之中，電耦合至每個(gè)所述存取晶體管的柵極的第一接觸插塞與位于用于耦合至所述接地布線的每個(gè)所述驅(qū)動(dòng)器晶體管的側(cè)部上的第二接觸插塞中的至少一個(gè)，和在所述第一過孔之中，用于電耦合所述第一接觸插塞或所述第二接觸插塞至所述第二布線之中的規(guī)定的第二布線第一部分的第一過孔第一部分電耦合，從而使得所述第一過孔第一部分直接接觸所述第一接觸插塞或所述第二接觸插塞。
2.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件， 其中，所述第一過孔第一部分電耦合至所述第一接觸插塞以便與其直接接觸； 其中，在所述接觸插塞之中，位于所述存取晶體管的側(cè)部上的、用于耦合至所述位線的第三接觸插塞耦合至所述第一布線之中的規(guī)定的第一布線第一部分；以及 其中，所述第三接觸插塞和所述第一過孔之中的用于電耦合所述第三接觸插塞和所述第二布線之中的規(guī)定的第二布線第二部分的規(guī)定的第一過孔第二部分電耦合，從而使得所述第一布線第一部分介于所述第一過孔第二部分和所述第三接觸插塞之間。
3.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件， 其中，所述第一過孔第一部分電耦合至所述第二接觸插塞以便與其直接接觸； 其中，在所述接觸插塞之中，位于所述負(fù)載晶體管側(cè)部上的用于耦合至所述電壓供應(yīng)布線的第四接觸插塞耦合至所述第一布線之中的規(guī)定的第一布線第二部分；以及 其中，所述第四接觸插塞和所述第一過孔之中的用于電耦合所述第四接觸插塞和所述第二布線之中的規(guī)定的第二布線第三部分的規(guī)定的第一過孔第三部分電耦合，從而使得所述第一布線第二部分介于所述第一過孔第三部分和所述第四接觸插塞之間。
4.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件， 其中，所述第一過孔第一部分被形成為在所述第一接觸插塞上直接形成和在所述第二接觸插塞上直接形成； 其中，在所述接觸插塞之中，位于所述存取晶體管的側(cè)部上的用于耦合至所述位線的第三接觸插塞耦合至所述第一布線之中的規(guī)定的第一布線第一部分； 其中，所述第三接觸插塞和所述第一過孔之中的用于電耦合所述第三接觸插塞和所述第二布線之中的規(guī)定的第二布線第二部分的規(guī)定的第一過孔第二部分電耦合，從而使得所述第一布線第一部分介于所述第一過孔第二部分和所述第三接觸插塞之間； 其中，在所述接觸插塞之中，位于所述負(fù)載晶體管的側(cè)部上的用于耦合至所述電壓供應(yīng)布線的第四接觸插塞耦合至所述第一布線之中的規(guī)定的第一布線第二部分；以及 其中，所述第四接觸插塞和所述第一過孔之中的用于電耦合所述第四接觸插塞和所述第二布線之中的規(guī)定的第二布線第三部分的規(guī)定的第一過孔第三部分電耦合，從而使得所述第一布線第二部分介于所述第一過孔第三部分和所述第四接觸插塞之間。
5.一種具有靜態(tài)隨機(jī)存取存儲(chǔ)器單元的半導(dǎo)體器件，該器件包括 多個(gè)元件形成區(qū)域，均被限定在半導(dǎo)體襯底的主表面上； 包括第一存取晶體管和第二存取晶體管的存取晶體管，包括第一驅(qū)動(dòng)器晶體管和第二驅(qū)動(dòng)器晶體管的驅(qū)動(dòng)器晶體管，以及包括第一負(fù)載晶體管和第二負(fù)載晶體管的負(fù)載晶體管，每個(gè)晶體管均被形成于所述元件形成區(qū)域的規(guī)定的元件形成區(qū)域中； 多個(gè)接觸插塞，被形成為分別電耦合至所述存取晶體管、所述驅(qū)動(dòng)器晶體管以及所述負(fù)載晶體管的規(guī)定的部分； 多個(gè)第一布線，均被形成為電耦合至所述接觸插塞之中的規(guī)定的接觸插塞； 多個(gè)第一過孔，均被形成為電耦合至所述接觸插塞之中的規(guī)定的接觸插塞； 多個(gè)第二布線，均被形成為電耦合至所述第一過孔之中的規(guī)定的第一過孔，所述多個(gè)第二布線包括作為用于輸入數(shù)據(jù)和輸出數(shù)據(jù)的位線的第一位線和第二位線以及電壓供應(yīng)布線；以及 多個(gè)第三布線，均被形成在所述第二布線之上并與所述第二布線間隔開，以便電耦合至所述第二布線之中的規(guī)定的第二布線，所述多個(gè)第三布線包括字線和接地布線， 其中，所述第一存取晶體管電耦合在用于存儲(chǔ)數(shù)據(jù)的第一存儲(chǔ)節(jié)點(diǎn)和所述第一位線之間，并且所述第二存取晶體管電耦合在用于存儲(chǔ)數(shù)據(jù)的第二存儲(chǔ)節(jié)點(diǎn)和所述第二位線之間； 其中，所述第一存取晶體管的柵極和所述第二存取晶體管的柵極電耦合至所述字線；其中，所述第一驅(qū)動(dòng)器晶體管電耦合在所述第一存儲(chǔ)節(jié)點(diǎn)和所述接地布線之間，并且所述第二驅(qū)動(dòng)器晶體管電耦合在所述第二存儲(chǔ)節(jié)點(diǎn)和所述接地布線之間； 其中，所述第一負(fù)載晶體管電耦合在所述第一存儲(chǔ)節(jié)點(diǎn)和所述電壓供應(yīng)布線之間，并且所述第二負(fù)載晶體管電耦合在所述第二存儲(chǔ)節(jié)點(diǎn)和所述電壓供應(yīng)布線之間；以及 其中，在所述接觸插塞之中，位于每個(gè)所述存取晶體管的側(cè)部上的用于耦合至所述位線的第一接觸插塞與位于每個(gè)所述負(fù)載晶體管的側(cè)部上的用于耦合至所述電壓供應(yīng)布線的第二接觸插塞中的至少一個(gè)，和在所述第一過孔之中，用于電耦合所述第一接觸插塞或所述第二接觸插塞至所述第二布線之中的規(guī)定的第二布線第一部分的第一過孔第一部分電耦合，從而使得所述第一過孔第一部分直接接觸所述第一接觸插塞或所述第二接觸插塞。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，其中，所述第一過孔第一部分電耦合至所述第一接觸插塞以便與其直接接觸。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，其中，所述第一過孔第一部分電耦合至所述第二接觸插塞以便與其直接接觸。
8.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，其中，所述第一過孔第一部分電耦合至所述第一接觸插塞以便與其直接接觸，并且所述第一過孔第一部分電耦合至所述第二接觸插塞以便與其直接接觸。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件， 其中，在所述接觸插塞之中，電耦合至所述存取晶體管的柵極的第三接觸插塞，和在所述第一過孔之中，用于電耦合所述第三接觸插塞和在所述第二布線之中的規(guī)定的第二布線第二部分的第一過孔第二部分電耦合，從而使得所述第一過孔第二部分直接接觸所述第三接觸插塞；以及 其中，在所述接觸插塞之中，位于所述驅(qū)動(dòng)器晶體管的側(cè)部上的用于耦合至所述接地布線的第四接觸插塞，和所述第一過孔之中，用于電耦合所述第四接觸插塞和所述第二布線之中的規(guī)定的第二布線第三部分的第一過孔第三部分電耦合，從而使得所述第一過孔第三部分直接接觸所述第四接觸插塞。
10.根據(jù)權(quán)利要求1-9中任一項(xiàng)所述的半導(dǎo)體器件，進(jìn)一步包括具有規(guī)定的介電常數(shù)的層間絕緣膜，其中形成有對(duì)應(yīng)于所述第一布線的圖案的布線溝槽， 其中，所述第一布線為形成于所述布線溝槽中的銅布線。
全文摘要
本發(fā)明提供了一種半導(dǎo)體器件，其中，在SRAM存儲(chǔ)器單元中，恰當(dāng)?shù)匦纬刹季€并且適當(dāng)?shù)刂谱麟婑詈?。在該半?dǎo)體器件的SRAM存儲(chǔ)器單元中，待電耦合至作為字線的第三布線的過孔直接耦合至電耦合至存取晶體管的柵極布線部分的接觸插塞。此外，待電耦合至作為字線的第三布線的另一個(gè)過孔直接耦合至電耦合至另一存取晶體管的柵極布線部分的接觸插塞。
文檔編號(hào)H01L23/528GK102800674SQ201210167100
公開日2012年11月28日 申請(qǐng)日期2012年5月23日 優(yōu)先權(quán)日2011年5月24日
發(fā)明者坪井信生 申請(qǐng)人:瑞薩電子株式會(huì)社