專利名稱：制備雙層SOI混合晶向后柵型反型模式SiNWFET的方法
技術領域：
本發(fā)明涉及半導體場效應晶體管技術領域，尤其涉及一種制備雙層SOI混合晶向后柵型反型模式SiNWFET的工藝步驟。
背景技術：
通過縮小晶體管的尺寸來提高芯片的工作速度和集成度、減小芯片功耗密度一直是微電子工業(yè)發(fā)展所追求的目標。在過去的四十年里，微電子工業(yè)發(fā)展一直遵循著摩爾定律。當前，場效應晶體管的物理柵長已接近20nm，柵介質(zhì)也僅有幾個氧原子層厚，通過縮小傳統(tǒng)場效應晶體管的尺寸來提高性能已面臨一些困難，這主要是因為小尺寸下短溝道效應和柵極漏電流使晶體管的開關性能變壞。納米線場效應晶體管(NWFET，Nanowire MOSFET)有望解決這一問題。一方面，小 的溝道厚度和寬度使NWFET的柵極更接近于溝道的各個部分，有助于晶體管柵極調(diào)制能力的增強，而且它們大多采用圍柵結構，柵極從多個方向?qū)系肋M行調(diào)制，能夠進一步增強調(diào)制能力，改善亞閾值特性。因此，NWFET可以很好地抑制短溝道效應，使晶體管尺寸得以進一步縮小。另一方面，NWFET利用自身的細溝道和圍柵結構改善柵極調(diào)制力和抑制短溝道效應，緩解了減薄柵介質(zhì)厚度的要求，有望減小柵極漏電流。此外，納米線溝道可以不摻雜，減少了溝道內(nèi)雜質(zhì)離散分布和庫侖散射。對于一維納米線溝道，由于量子限制效應，溝道內(nèi)載流子遠離表面分布，故載流子輸運受表面散射和溝道橫向電場影響小，可以獲得較高的遷移率。基于以上優(yōu)勢，NWFET越來越受到科研人員的關注。由于Si材料和工藝在半導體工業(yè)中占有主流地位，與其他材料相比，硅納米線場效應晶體管(SiNWFET)的制作更容易與當前工藝兼容。NWFET的關鍵工藝是納米線的制作，可分為自上而下和自下而上兩種工藝路線。對于Si納米線的制作，前者主要利用光刻(光學光刻或電子束光刻)和刻蝕(ICP、RIE刻蝕或濕法腐蝕)工藝，后者主要基于金屬催化的氣-液-固(VLS)生長機制，生長過程中以催化劑顆粒作為成核點。目前，自下而上的工藝路線制備的硅納米線由于其隨機性而不太適合SiNWFET的制備，因此目前的硅納米線場效應晶體管中的SiNW主要是通過自上而下的工藝路線制備。同時，現(xiàn)有的納米線場效應晶體管也有其自身的缺陷。美國專利US20110254101A1中公開一種混合材料反型模式圓柱體全包圍柵CMOS場效應晶體管的結構示意圖。所述全包圍柵CMOS場效應晶體管被柵極區(qū)500’全包圍的溝道301’、401’截面為圓型。美國專利US20110254102A1中公開了一種混合晶向反型模式全包圍柵CMOS場效應晶體管的結構示意圖。所述全包圍柵CMOS場效應晶體管被柵極區(qū)500’全包圍的溝道301’、401’截面為跑道型。美國專利US20110248354A1中公開了一種混合材料反型模式全包圍柵CMOS場效應晶體管的結構示意圖。所述全包圍柵CMOS場效應晶體管被柵極區(qū)500’全包圍的溝道301’、401’截面為跑道型。
上述公開文件中都采用反型模式混合晶向的M0SFET，其都存在以下缺陷(1)NMOS區(qū)300’和PMOS區(qū)400’共用同一柵極區(qū)500’，只能實現(xiàn)鉗位式的CMOS結構，無法實現(xiàn)NMOS和PMOS分離結構；(2)NMOS區(qū)300’和PMOS區(qū)400’共用同一柵極區(qū)500’，無法針對NMOS和PMOS分別進行柵極功函數(shù)調(diào)節(jié)和柵極電阻率調(diào)節(jié)；(3)實現(xiàn)針對NMOS和PMOS分別進行源漏離子注入的工藝難度大。

發(fā)明內(nèi)容
本發(fā)明是針對現(xiàn)有技術中，現(xiàn)有的半導體納米線MOSFET無法實現(xiàn)NMOS和PMOS分離結構，無法針對NMOS和PMOS分別進行柵極功函數(shù)調(diào)節(jié)和柵極電阻率調(diào)節(jié)，以及實現(xiàn)針對NMOS和PMOS分別進行源漏離子注入的工藝難度大等缺陷提供一種制備SOI上雙層隔離混合晶向后柵型反型模式SiNWFET的方法。
為了實現(xiàn)上述目的本發(fā)明提供一種制備雙層SOI混合晶向后柵型反型模式SiNWFET的方法，包括以下順序步驟
步驟I :在SOI頂層先后形成SiGe層、Si層和SiGe層和SOI硅片上的溝道區(qū)N型離子注入
步驟2 :對器件進行光刻工藝，刻蝕形成鰭形有源區(qū)，利用選擇性刻蝕技術去除鰭形有源區(qū)中的SiGe層，形成SiNWFET溝道的硅納米線；
步驟3 :在器件上沉積隔離介質(zhì)層，采用化學機械研磨去除多余的隔離介質(zhì)材料；
步驟4 :對下層PMOS進行源漏區(qū)離子注入和退火，
步驟5 :在SiNWFET溝道的硅納米線上方的隔離介質(zhì)層上進行光刻和選擇性刻蝕形成柵極溝槽，所述柵極溝槽中暴露出硅納米線；
步驟6 :對器件進行柵極氧化層工藝；再在柵極氧化層淀積柵極材料，采用化學機械研磨去除多余的柵極材料，對器件進行金屬、半導體合金工藝處理形成下層SiNW反型模式PM0SFET 結構；
步驟7 :在器件上沉積下層PM0SFET的ILD層，在ILD層表面，Si鍵合片和下面已制備有(110)/〈110〉SiNW PM0SFET的支撐片低溫鍵合處理，使得ILD層上形成一(110)表面晶向Si層；
步驟8 :在上步驟形成的Si層上重復進行上述步驟I至6所述的步驟，形成上層SiNW反型模式NM0SFET結構，所述Si層選用P型離子進行溝道的離子摻雜；
步驟9 :通過后道金屬互連工藝引出下層PM0SFET和上層NM0SFET各端口。在本發(fā)明的一個優(yōu)選實施例中，其中所述步驟I中包括在頂層硅表面外延一層表面晶向SiGe或Ge層，采用鍺氧化濃縮法對晶圓進行氧化處理形成SiGe層，去除SiGe層上的SiO2層露出SiGe層。在本發(fā)明的一個優(yōu)選實施例中，其中所述去除鰭形有源區(qū)中的SiGe層采用次常壓化學汽相法，用60(T800°C的H2和HCl混合氣體進行選擇性刻蝕，其中HCl的分壓大于300 torrD在本發(fā)明的一個優(yōu)選實施例中，其中所述SiNWFET溝道的硅納米線的截面形狀為圓形、橫向跑道型或縱向跑道型。在本發(fā)明的一個優(yōu)選實施例中，其中所述柵極氧化層工藝采用爐管氧化、快速氧化或原子層淀積技術，在SiNW和襯底及源漏區(qū)域表面形成SiO2或者SiON (加上氮氣氣氛)或者高k介質(zhì)層(如Hf02、Al203、ZrO2或者其混合物等),或者它們的混合層。在本發(fā)明的一個優(yōu)選實施例中，其中所述柵極材料選用多晶硅、無定形硅、金屬氧化物或其組合物，所述金屬氧化物為鋁或鈦或鉭的金屬氧化物。
在本發(fā)明的一個優(yōu)選實施例中，其中所述步驟8中個各步驟在低溫環(huán)境下進行。在本發(fā)明的一個優(yōu)選實施例中，其中所述ILD層為SiO2層或微孔結構的含碳低k
二氧化硅層。通過本發(fā)明提供的方法形成下層PM0SFET和上層NM0SFET結構的雙層隔離混合晶向后柵型反型模式SiNWFET，所形成的雙層隔離半導體納米線MOSFET的第一半導體納米線MOSFET與第二半導體納米線MOSFET通過隔離介質(zhì)層間隔，可以完全獨立的進行工藝調(diào)試，且器件集成度高。同時，本發(fā)明采用第一半導體納米線MOSFET為PM0SFET，第二半導體納米線MOSFET為NM0SFET的結構設計。本發(fā)明中PM0SFET采用(110)表面晶向硅層，NM0SFET采用(100)表面晶向硅層。在低溫剝離技術中，隨著氫氣的壓力增大，裂縫更傾向于沿(100)晶向生長，因此沿(100)晶向更容易進行硅層剝離，方便了層轉(zhuǎn)移工藝實現(xiàn)。


圖I (a)為本發(fā)明雙層隔離半導體納米線MOSFET的俯視結構示意圖。圖I (b)所示為圖I (a)沿X-X’方向的剖視結構示意圖。圖I (C)所示為圖I (a)沿Y-Y’方向的剖視結構示意圖。圖2為本發(fā)明雙層隔離半導體納米線MOSFET的立體結構示意圖。圖3為本發(fā)明雙層隔離半導體納米線MOSFET經(jīng)過后續(xù)半導體制備工藝所形成的完整場效應晶體管的立體結構示意圖。圖4為本發(fā)明形成雙層SiGe層后的結構示意圖。圖5 (a)和圖5 (b)分別為本發(fā)明刻蝕去除鰭形Si有源區(qū)中的SiGe層后的沿X-X’方向和Y-Y’方向的剖視結構示意圖。圖6為本發(fā)明中SiNW截面示意圖。圖7 (a)和圖7 (b)分別為本發(fā)明中淀積隔離介質(zhì)層并去除多余隔離介材料后的沿χ-χ’方向和Y-Y’方向的剖視結構示意圖。圖8為本發(fā)明中針對下層PMOS進行源漏區(qū)離子注入工藝示意圖。圖9 (a)和圖9 (b)分別為本發(fā)明中形成柵極溝槽后下層硅納米線的沿X_X’方向和Y-Y’方向的剖視結構示意圖。圖10 (a)和圖10 (b)分別為本發(fā)明中化學機械研磨去多余柵極材料后的沿X_X’方向和Y-Y’方向的剖視結構示意圖。圖11為本發(fā)明中淀積下層PM0SFET的ILD層后的沿X_X’方向和Y_Y’方向的剖視結構示意圖。圖12為本發(fā)明中Si鍵合片與制備有(110)/〈110〉SiNW PM0SFET支撐片低溫鍵合的工藝示意圖。圖13為本發(fā)明中低溫鍵合完成后的剖面結構示意圖。圖14 (a)和圖14 (b)分別為本發(fā)明中形成上層NM0SFET后的沿X_X’方向和Y_Y’方向的剖視結構示意圖。
具體實施例方式本發(fā)明提供一種雙層SOI混合晶向后柵型反型模式SiNWFET制備方法。即上下兩層MOSFET的溝道區(qū)是具有不同表面晶向的硅納米線。由于在低溫剝離技術中，隨著氫氣壓力的增加，裂縫更加傾向于沿著(100)晶向生長，因此沿(100)晶向更容易進行硅層剝離，故采用下層PM0SFET+上層NM0SFET模式，以方便層轉(zhuǎn)移工藝實現(xiàn)。理論上講，上下兩層的SiNWFET可以采用任何表面晶向的硅納米線，根據(jù)Yang M等人的研究成果，(100)/<110>的電子遷移率最大，(110)/<110>的空穴遷移率最大。因此，優(yōu)選地，我們以(100)表面晶向的硅納米線作為NM0SFET的溝道材料，并且NM0SFET的溝道方向為〈110〉，以(110)表面晶向的硅納米線作為PM0SFET的溝道材料，并且PM0SFET的溝道方向為〈110〉。 為詳細說明本發(fā)明創(chuàng)造的技術內(nèi)容、構造特征、所達成目的及功效，下面將結合實施例并配合附圖予以詳細說明。采用頂層硅為(110)表面晶向硅層的SOI硅片，先進行頂層SiGe制備。在頂層硅表面外延一層(110)表面晶向的SiGe或者Ge層。利用鍺氧化濃縮法，在晶圓表面進行氧化處理，這時，Ge會向下濃縮到下面的Si層，使得Si層變?yōu)镾iGe層，而上層為SiO2層，濕法去除表面的SiO2層，這樣就使頂層硅轉(zhuǎn)化為頂層鍺硅。再次，在頂層SiGe層上外延一層Si層和SiGe層，從而形成SiGe層、Si層和SiGe層的結構，結構如圖4所示。在制備雙層鍺硅層的過程中，可在外延Si層時進行N型離子摻雜，也可以在形成雙層鍺硅層后進行N型離子摻雜。對器件進行光學光刻或電子束光刻工藝，刻蝕形成鰭形有源區(qū)。利用選擇性刻蝕技術去除鰭形Si有源區(qū)中的SiGe層，例如采用60(T80(TC的H2和HCl混合氣體，利用次常壓化學氣相刻蝕法進行選擇性刻蝕，其中HCl的分壓大于300 Torr。Y_Y’方向的Si有源區(qū)之間的SiGe層全部去除干凈為止，使得Χ-Χ’方向的SiGe層部分保留(該區(qū)域為源、漏區(qū))，形成SiNWFET溝道的硅納米線，結構如圖5 (a)和(b)所示。熱氧化工藝對鰭形有源區(qū)及襯底和源漏區(qū)域表面進行氧化，控制氧化時間，然后濕法工藝去除鰭形有源區(qū)及襯底和源漏區(qū)域表面的SiO2，這時鰭形有源區(qū)沿Y-Y’方向的截面圖可能形成圓形、橫向跑道型或縱向跑道型，橫截面如圖6所示，從而形成后續(xù)作為SiNWFET溝道的硅納米線。如圖7 (a)和(b)所示結構，在器件上沉積隔離介質(zhì)層(如SiO2),采用化學機械研磨(CMP)去除多余的隔離介質(zhì)材料。如圖8所示，對下層PMOS進行源漏區(qū)離子注入和退火工藝。在SiNWFET溝道的硅納米線上方的隔離介質(zhì)層上進行光刻和選擇性刻蝕形成柵極溝槽，柵極溝槽中暴露出硅納米線，如圖9 Ca)和(b)硅納米線的剖面示意圖所示。如圖10 (a)和(b)所示，在對器件進行柵極氧化層工藝，如采用爐管氧化(FurnaceOxidation)、快速熱氧化(RTO)、原子層沉積(ALD)，在SiNW和襯底及源漏區(qū)域表面形成SiO2或者SiON (加上氮氣氣氛)或者高k介質(zhì)層(如Hf02、A1203、ZrO2或者其混合物等)，或者它們的混合層。再在柵極氧化層上淀積柵極材料，可以為多晶硅、無定形硅、金屬化合物(優(yōu)選為鋁或者鈦或鉭的金屬化合物)或者其組合。采用化學機械研磨去除多余的柵極材料。對器件進行金屬、半導體合金工藝處理形成下層M0SFET，為(110)/〈110〉SiNW反型模式PMOSFET結構。如圖11所示，在器件上沉積下層PMOSFET的ILD層，可以為Si02層，為了減少上下器件層之間的電容偶合效應，也可以為具有微孔結構的含碳低k 二氧化硅層。其中，為了保證層轉(zhuǎn)移質(zhì)量，必須保證下層ILD在CMP之后足夠小的表面粗糙度，優(yōu)選地，可以采用FACMP(Fixed Abrasive CMP),使得表面粗糖度小于10nm。如圖12所示，在ILD層表面，Si鍵合片和下面已制備有(110)/〈110〉SiNWPMOSFET的支撐片低溫鍵合處理，使得ILD層上形成一(100)表面晶向Si層，該工藝具體過程見申請?zhí)枮?01210090253. 3的中國專利，低溫鍵合處理完成后的結構如圖13所示。在形成的Si層上再次進行之前從形成SiGe層至金屬、半導體合金工藝處理的過程，從而形成成上層SiNW反型模式NM0SFET結構。其中與之前步驟不同之處在于Si層選用P型離子進行溝道的離子摻雜。此外，由于下層PMOSFET已制備完成，為了不影響下層器件和金屬、半導體合金的性能，后續(xù)上層NM0SFET制備過程中必須采用低溫方法，一般要求< 400°C。在采用低溫外延技術和鍺氧化濃縮法，使得原來的硅層轉(zhuǎn)化為鍺硅層。再低溫外延一層Si層和SiGe層，為了盡量減少后續(xù)的熱預算，在外延Si層時直接進行溝道P型離子摻雜，這樣不需要后續(xù)再進行溝道離子注入工藝，形成結構如圖14 (a)和(b)所示。形成上層反型模式NM0SFET結構后，通過后道金屬互連工藝引出下層PMOSFET和上層NM0SFET各端口。請參閱圖I (a)、圖I (b)、圖I (C)，圖I (a)所示為本發(fā)明方法形成的雙層隔離半導體納米線MOSFET的俯視結構示意圖。圖I (b)所示為圖I (a)沿X-X’方向的剖視結構示意圖。圖I (c)所示為圖I (a)沿Y-Y’方向的剖視結構示意圖。所述雙層隔離半導體納米線MOSFET I包括半導體襯底10，第一半導體納米線MOSFET 11，第二半導體納米線MOSFET 12，設置在所述第一半導體納米線MOSFET 11與所述第二半導體納米線M0SFET12之間的隔離介質(zhì)層13，設置在所述第一半導體納米線MOSFET 11與所述半導體襯底10之間的埋氧層14，設置在所述第一半導體納米線MOSFET 11的第一源極區(qū)110、第一漏極區(qū)111和第一柵極區(qū)112之間的第一絕緣介質(zhì)層113，設置在所述第二半導體納米線MOSFET 12的第二源極區(qū)120、第二漏極區(qū)121和第二柵極區(qū)122之間的第二絕緣介質(zhì)層123，設置在介于所述隔離介質(zhì)層13與所述埋氧層14之間并位于所述第一半導體納米線MOSFET 11 一側且與所述第一源極區(qū)110、第一漏極區(qū)111以及第一柵極區(qū)112相連的第三絕緣介質(zhì)層114，與所述第三絕緣介質(zhì)層114呈面向設置并與所述第二源極區(qū)120、第二漏極區(qū)121以及第二柵極區(qū)122連接的第四絕緣介質(zhì)層124，以及分別設置在所述隔離介質(zhì)層13與所述第一源極區(qū)110、第一漏極區(qū)111和第一柵極區(qū)112之間的第一導電層115和分別設置在第二源極區(qū)120、第二漏極區(qū)121和第二柵極區(qū)122之異于所述隔離介質(zhì)層13 —側的第二導電層 125。結合參閱圖I (a)、圖I (b)和圖I (C)，圖2所示為本發(fā)明雙層隔離半導體納米線MOSFET I的立體結構示意圖。第一半導體納米線MOSFET 11進一步包括橫向貫穿于所述第一柵極區(qū)112并設置在所述第一源極區(qū)110與所述第一漏極區(qū)111之間的第一半導體納米線116，以及環(huán)包設置在所述第一半導體納米線116外側并介于所述第一半導體納米線116與所述第一柵極區(qū)112之間的第一柵氧化層117。、
本發(fā)明雙層隔離半導體納米線MOSFET I的第二半導體納米線MOSFET 12進一步包括橫向貫穿于所述第二柵極區(qū)122并設置在所述第二源極區(qū)120與所述第二漏極區(qū)121之間的第二半導體納米線126，以及環(huán)包設置在所述第二半導體納米線126外側并介于所述第二半導體納米線126與所述第二柵極區(qū)122之間的第二柵氧化層127。所述第一半導體納米線116與所述第二半導體納米線126在空間上疊置，并具有圓形、橫向跑道形或者縱向跑道型的截面結構。第 一源極區(qū)110、第一漏極區(qū)111的垂直于所述第一半導體納米線116的寬度大于第一半導體納米線116的直徑，所述第二源極區(qū)120、第二漏極區(qū)121的垂直于第二半導體納米線126的寬度大于第二半導體納米線126的直徑，所以本發(fā)明雙層隔離半導體納米線MOSFET I俯視時呈中間細兩端寬大的鰭形。由于第一半導體納米線MOSFET 11為PM0SFET，第二半導體納米線MOSFET 12為NM0SFET，而本發(fā)明中PMOSFET采用(110)表面晶向硅層，NM0SFET采用(100)表面晶向硅層。由于在低溫剝離技術中，隨著氫氣壓力的增加，裂縫更加傾向于沿著(100)晶向生長，因此沿(100)晶向更容易進行硅層剝離，故下層PMOSFET+上層NM0SFET模式可以方便層轉(zhuǎn)移工藝實現(xiàn)。在第一源極區(qū)110、第一漏極區(qū)111和第一柵極區(qū)112之間設置第一絕緣介質(zhì)層113以避免第一源極區(qū)110、第一漏極區(qū)111和第一柵極區(qū)112之間的相互干擾。在第二源極區(qū)120、第二漏極區(qū)121和第二柵極區(qū)122之間設置第二絕緣介質(zhì)層123以避免第二源極區(qū)120、第二漏極區(qū)121和第二柵極區(qū)122之間的相互干擾。在第一半導體納米線MOSFET11與半導體襯底10之間設置埋氧層14，將所述第一半導體納米線MOSFET 11與所述半導體襯底10隔離，有效的減少漏電流，從而提高器件性能。圖3所示為經(jīng)過后續(xù)半導體制備工藝所形成的完整場效應晶體管的立體結構示意圖。第一半導體納米線MOSFET 11可以通過第四絕緣介質(zhì)層124將電極從第一導電層115引出，以分別形成第一源極118a、第一漏極118b和第一柵極119。所述第二半導體納米線MOSFET 12可以通過位于第二源極區(qū)120、第二漏極區(qū)121和第二柵極區(qū)122上的第二導電層125將電極引出，以分別形成第二源極128a、第二漏極128b和第二柵極129。綜上所述，本發(fā)明雙層隔離半導體納米線MOSFET的第一半導體納米線MOSFET與第二半導體納米線MOSFET通過隔離介質(zhì)層間隔，可以完全獨立的進行工藝調(diào)試，且器件集成度高。同時，本發(fā)明采用第一半導體納米線MOSFET為PM0SFET，第二半導體納米線MOSFET為NM0SFET的結構設計可以方便層轉(zhuǎn)移工藝實現(xiàn)，并適用于前沿納米器件技術領域。以上對本發(fā)明的具體實施例進行了詳細描述，但其只是作為范例，本發(fā)明并不限制于以上描述的具體實施例。對于本領域技術人員而言，任何對本發(fā)明進行的等同修改和替代也都在本發(fā)明的范疇之中。因此，在不脫離本發(fā)明的精神和范圍下所作的均等變換和修改，都應涵蓋在本發(fā)明的范圍內(nèi)。
權利要求
1.一種制備雙層SOI混合晶向后柵型反型模式SiNWFET的方法，其特征在于，包括以下順序步驟 步驟I :在SOI頂層先后形成SiGe層、Si層和SiGe層和SOI硅片上的溝道區(qū)N型離子注入 步驟2 :對器件進行光刻工藝，刻蝕形成鰭形有源區(qū)，去除鰭形有源區(qū)中的SiGe層，形成SiNWFET溝道的硅納米線； 步驟3 :在器件上沉積隔離介質(zhì)層； 步驟4 :對下層PMOS進行源漏區(qū)離子注入和退火， 步驟5 :在SiNWFET溝道的硅納米線上方的隔離介質(zhì)層上進行光刻和選擇性刻蝕形成柵極溝槽，所述柵極溝槽中暴露出硅納米線； 步驟6 :在對器件進行柵極氧化層工藝，在SiNW和襯底及源漏區(qū)域表面形成SiO2或SiON或者高k介質(zhì)層或其混合層；再在柵極氧化層淀積柵極材料，對器件進行金屬、半導體合金工藝處理形成下層SiNW反型模式PM0SFET結構； 步驟7 :在器件上沉積下層PM0SFET的ILD層，在ILD層表面，Si鍵合片和下面已制備有(110)/〈110〉SiNW PM0SFET的支撐片低溫鍵合處理，使得ILD層上形成一(100)表面晶向Si層； 步驟8 :在上步驟形成的Si層上重復進行上述步驟I至6所述的步驟，形成上層SiNW反型模式NM0SFET結構，所述Si層選用P型離子進行溝道的離子摻雜； 步驟9 :通過后道金屬互連工藝引出下層PM0SFET和上層NM0SFET各端口。
2.根據(jù)權利要求I所述的方法，其特征在于，所述步驟I中包括在頂層硅表面外延一層(110)表面晶向SiGe或Ge層，采用鍺氧化濃縮法對晶圓進行氧化處理形成SiGe層，去除SiGe層上的SiO2層露出SiGe層。
3.根據(jù)權利要求I所述的方法，其特征在于，所述去除鰭形有源區(qū)中的SiGe層采用次常壓化學汽相法，用60(T800°C的H2和HCl混合氣體進行選擇性刻蝕，其中HCl的分壓大于300 torrD
4.根據(jù)權利要求I所述的方法，其特征在于，所述SiNWFET溝道的硅納米線的截面形狀為圓形、橫向跑道型或縱向跑道型。
5.根據(jù)權利要求I所述的方法，其特征在于，所述柵極氧化層工藝采用爐管氧化、快速氧化或原子層淀積技術。
6.根據(jù)權利要求5所述的方法，其特征在于，所述高k介質(zhì)層為Hf02、A1203、ZrO2或其混合物材質(zhì)。
7.根據(jù)權利要求I所述的方法，其特征在于，所述柵極材料選用多晶硅、無定形硅、金屬氧化物或其組合物，所述金屬氧化物為鋁或鈦或鉭的金屬氧化物。
8.根據(jù)權利要求I所述的方法，其特征在于，所述步驟8中個各步驟在低溫環(huán)境下進行。
9.根據(jù)權利要求I所述的方法，其特征在于，所述ILD層為SiO2層或微孔結構的含碳低k 二氧化硅層。
全文摘要
本發(fā)明提供一種制備雙層SOI混合晶向后柵型反型模式SiNWFET的方法。本發(fā)明中PMOSFET采用(110)表面晶向硅層，NMOSFET采用(100)表面晶向硅層。在低溫剝離技術中，隨著氫氣的壓力增大，裂縫更傾向于沿(100)晶向生長，因此沿(100)晶向更容易進行硅層剝離，方便了層轉(zhuǎn)移工藝實現(xiàn)。
文檔編號H01L21/8238GK102709245SQ201210136020
公開日2012年10月3日 申請日期2012年5月4日 優(yōu)先權日2012年5月4日
發(fā)明者黃曉櫓 申請人:上海華力微電子有限公司