專利名稱：用于平坦化硅穿孔的體系的制作方法
技術領域：
本揭示內(nèi)容大體有關于精密集成電路，且更特別的是，有利于用以形成硅穿孔的結構及制造方法。
背景技術：
近年來，為了增強電路的整體速度、性能及功能而努力穩(wěn)定地縮減現(xiàn)代超高密度集成電路的裝置特征。結果，由于大幅及持續(xù)地改善各種電子組件(例如晶體管、電容器、二極體及其類似者)的集成密度，造成半導體工業(yè)有巨大的增長。這些改善主要來自持久及成功地努力減少組件的關鍵尺寸(亦即，最小特征尺寸)，而直接導致工藝設計者能夠越來越多的組件整合于給定面積的半導體芯片。
集成電路設計的改善實質上為二維(2D)，亦即，該等改善主要與半導體芯片表面上的電路布局有關。不過，隨著積極地縮放裝置特征以及將更多半導體組件裝在單一芯片的表面上時，電路功能的所需電氣互連數(shù)會大幅增加，而導致必須密集地包裝更加復雜的整體電路布局。此外，即使微影工藝的改進已顯著增加2D電路設計的集成密度，然而目前只在兩個尺寸上實現(xiàn)簡單地縮小特征尺寸已快速接近極限。隨著單一芯片上的電子裝置數(shù)快速增加，有些半導體裝置已用三維(3D)集成電路布局或堆疊式芯片設計來努力克服特征尺寸及密度上與2D布局有關的一些限制。在3D集成電路設計中，通常將兩個或更多半導體晶粒接合在一起，以及在各個晶粒之間形成電氣連接。制造芯片至芯片電氣連接的方法之一是利用所謂的硅穿孔或TSV’ s。TSV為完全穿過硅晶圓或晶粒的垂直電氣連接使得垂直對齊電子裝置有更簡單的互連，由此大幅減少集成電路布局復雜度以及多芯片電路的整體尺寸。由3D集成電路設計致能與互連技術有關的一些效益包括加速數(shù)據(jù)交換，減少耗電量，以及更高的輸入/輸出電壓密度。硅穿孔可實質整合于半導體裝置的任何制造階段，包括先形成通孔(via-first)、中間形成通孔(via-middle)以及后形成通孔(via_last)體系。目前,大部份的集成研發(fā)傾向聚焦在半導體晶粒的主動區(qū)內(nèi)形成TSV’s，例如，中間形成通孔及后形成通孔體系。圖Ia至圖If顯示基于中間形成通孔體系來形成TSV的典型背景技術工藝，其中TSV’ s是在晶體管及接觸組件形成后形成，此時詳述如下。圖Ia是根據(jù)示范背景技術工藝圖示用于形成TSV的中間形成通孔集成體系中的一階段的示意橫截面圖。如圖Ia所示，半導體芯片或晶圓100可包含襯底101，它可為有半導體層102形成于其上的任何適當載體材料。另外，在半導體層102中及上方可形成多個示意圖示的主動及/或被動電路組件103，例如晶體管、電容器、電阻器及其類似者，在這種情形下，半導體層102也被稱為裝置層102。取決于晶圓100的整體設計策略，在有些具體實施例中，襯底101可由實質結晶襯底材料(亦即，塊硅)構成，而在其它具體實施例中，可基于絕緣體上硅(SOI)架構來形成襯底101，在裝置層102下可裝設埋入絕緣層101a。應了解，除了用于建立電路組件103的必要主動區(qū)導電型的適當摻雜物種以外，半導體/裝置層102，即使包含實質基于硅的材料層，可包含其它半導體材料，例如鍺，碳及其類似者。
圖Ia也圖示接觸結構層104，它可形成于裝置層102上方以便提供電路組件103與在后續(xù)加工步驟要形成于裝置層102上方的金屬化系統(tǒng)(未圖示)的電氣互連。例如，一或更多層間介電(ILD)層104a可形成于裝置層102上方以便使各個電路組件103電氣隔離。例如，ILD 104a可包含，二氧化硅、氮化硅、氮氧化硅及其類似者，或這些常用介電材料的組合。此外，取決于裝置設計及整體加工流程要求，層間介電層104a也可包含組適當選定的低k介電材料,例如多孔二氧化娃、有機娃酸鹽(organosilicate)、有機聚亞酰胺及其類似者。之后，可圖案化ILD 104a以形成各自可填入適當導電材料(例如，鎢、銅、鎳、銀、鈷及其類似者與其合金)的多個通孔開口，由此形成接觸通孔(contact via) 105。另外,在一些具體實施例中，一或更多溝槽開口也可形成于在上述通孔開口的一或更多上方的ILD中104a。之后，取決于指定加工參數(shù)，在常見的沉積步驟中，可用與用于上述接觸通孔105者類似的導電材料填充形成于ILD 104a中的任何溝槽，由此形成如裝置要求所求的導線106。如圖Ia所示，在某些具體實施例中，在接觸結構層104上方可形成硬掩膜層107，它在后續(xù)的化學機械研磨(CMP)工藝可用作終止層。硬掩膜層107可包含至少對于包含ILD 104a上表面部份的材料(例如，氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)，碳氮化·硅(SiCN)及其類似者)有蝕刻選擇性的介電材料。在一些示范具體實施例中，基于本領域所熟知的參數(shù)，可用適當沉積工藝形成硬掩膜層107于接觸結構層104上方，例如化學氣相沉積(CVD)工藝、物理氣相沉積(PVD)工藝，原子層沉積(ALD)、旋涂及其類似者。之后，基于典型微影工藝可形成圖案化阻劑掩膜層108于硬掩膜層107上方，例如曝光、烘烤、顯影及其類似者，以便提供掩膜層108的開口 108a，由此暴露硬掩膜層107。圖Ib圖示處于進一步制造階段的圖Ia示范背景技術工藝，其中執(zhí)行蝕刻工藝109以產(chǎn)生晶圓100中的TSV開口 110。如圖Ib所示，圖案化阻劑掩膜層108在蝕刻工藝109期間可用作蝕刻掩膜以形成硬掩膜層107的開口，以及暴露接觸結構層104的ILD 104a。之后，可繼續(xù)蝕刻工藝109，以及圖案化掩膜層108與圖案化硬掩膜層107可用作掩膜組件以形成穿過接觸結構層104、穿過裝置層102而進入襯底101的TSV開口 110。在某些具體實施例中，蝕刻工藝109可為實質各向異性蝕刻工藝，例如深反應性離子蝕刻(REI)及其類似者。取決于芯片設計考量及蝕刻工藝109所用的蝕刻參數(shù)，TSV開口 110的側壁IlOs可與晶圓100(如圖Ib所示)的正面及背面IOOfUOOb實質垂直，而在有些具體實施例中，取決于TSV開口 110的深度與用于執(zhí)行蝕刻工藝109的特定蝕刻處方，側壁IlOs可稍微呈錐形。此外，由于TSV開口 110可穿經(jīng)及/或進入多個不同材料層，例如ILD 104a、裝置層
102、埋入絕緣層IOla(若有的話)、及襯底101，蝕刻工藝109對于材料種類可實質無選擇性，使得在蝕刻期間可使用單一蝕刻處方。不過，在其它示范具體實施例中，蝕刻工藝109可包含各自對于蝕刻材料層有實質選擇性的多個不同蝕刻處方。取決于整體加工及芯片設計參數(shù)，開口 110可具有I至10微米的寬度尺寸110w，5至50微米或更多的深度尺寸110d，以及4至25的深寬比(亦即，深度與寬度的比率)。在一具體實施例中，寬度尺寸I IOw可約等于5微米，深度尺寸I IOd可約等于50微米，以及深寬比可約等于10。不過，如圖Ib所示，通常TSV開口 110在此制造階段不會延伸穿過襯底101的全部厚度，反而不到晶圓100的背面IOOb就停止。例如，在一些具體實施例中，繼續(xù)蝕刻工藝109直到TSV開口 110的底表面IlOb與背面IOOb的距離在約I至20微米的范圍內(nèi)。另外，如以下所詳述的，在完成晶圓100正面IOOf上方的加工活動(例如，在接觸結構層104上方形成金屬化系統(tǒng)的加工步驟等)后，從背面IOOb減薄晶圓100以便暴露完成TSV’ sl20(參考圖 If)。圖Ic顯示在已從硬掩膜層107上方移除圖案化阻劑掩膜層108后的圖Ib示范背景技術方法的更進一步步驟。取決于整體芯片組態(tài)及設計考量，隔離層111可形成于TSV開口 100的暴露表面上或鄰近，以便最終使完成TSV’ S 120 (參考圖If)與襯底101、裝置層102及/或接觸結構層104電氣隔離。如圖Ic所示，隔離層111可形成于晶圓100的所有暴露表面上方，包括硬掩膜層107的上表面107u，以及TSV開口 110的側壁及底表面110s、110b。應注意，取決于整體裝置要求及加工體系，可沉積中介材料層(未圖示)(例如，粘著層或阻障層及其類似者)于隔離層111與表面IlOsUlOb之間。在某些具體實施例中，可通過執(zhí)行經(jīng)設計成在TSV開口 110的暴露表面上沉積有實質均勻厚度的適當介電絕緣材料層的適當共形沉積工藝(conformal deposition process) 131形成隔離層111。不過,應注意，隔離層111的剛沉積態(tài)厚度(as-deposited thickness)可或多或少地變化,這取決于 沉積表面的特定位置及方位，以下將進一步加以說明。例如，在一些具體實施例中，隔離層111可由二氧化硅形成，以及沉積工藝131可為本領域所熟知的數(shù)種沉積技術中之任一者，例如低壓化學氣相沉積(LPCVD)，次大氣壓力化學氣相沉積(SACVD)、等離子體增強化學氣相沉積(PECVD)及其類似者。在某些具體實施例中，隔離層111可包含二氧化硅，以及可基于正硅酸乙酯(TEOS)及O3(臭氧)使用LPCVD、SACVD或PECVD工藝來沉積隔離層111。另外，視實際需要，可建立隔離層111的最小必要剛沉積態(tài)厚度以確保TSV’ sl20(參考圖If)與周遭的晶圓100層的電氣隔離。例如，為了確保正確的表面覆蓋及層功能，在TSV開口 110內(nèi)任何一點的隔離層111最小必要厚度可約有100至200納米，而在特定的具體實施例中，最小厚度可約有150納米。不過，如前述，即使實質共形沉積工藝可用來形成隔離層111，隔離層111的剛沉積態(tài)厚度可或多或少地變化，取決于沉積隔離層111的表面的特定位置及方位。例如，隔離層111的剛沉積態(tài)厚度可由在硬掩膜層107的上表面107u上方的厚度lilt變成在TSV側壁IlOs上半部附近的厚度111U，變成在TSV側壁IlOs的下半部附近的厚度111L，變成在TSV開口 110的底表面IlOb的厚度111b。此外，取決于所用沉積工藝的種類及得到的覆蓋效率(coverage efficiency),最大與最小剛沉積態(tài)厚度lllt、lllU、IllL及Illb可相差2、3、4或更多倍。例如，在沉積隔離層111時得到50%的覆蓋效率時，最小剛沉積態(tài)厚度可約為最大剛沉積態(tài)厚度的50%，亦即，相差兩倍。同樣，當覆蓋效率為33%，最大的最小沉剛積態(tài)厚度可相差約3倍，以及當覆蓋效率為25%或更小時，隔離層111的剛沉積態(tài)厚度可相差約4倍或更大。表I列出隔離層111在基于TEOS使用PECVD沉積所得到的一些示范剛沉積態(tài)厚度。列于表I的工藝代號大體表示不同的工藝參數(shù)，以及沉積于硬掩膜層107上表面107u上方的材料的目標名目厚度(單位，埃)。由列于表I的厚度數(shù)據(jù)可知，為了得到在TSV開口110側壁IlOs上約有150至200納米的最小剛沉積態(tài)厚度，在硬掩膜層107上表面107u上方的剛沉積態(tài)厚度可約有700納米或更多，導致覆蓋效率約有25至30%。此外，如以下所詳述的，在某些情況下，在硬掩膜層107上表面107u上方的層111的實質增加厚度lilt)，導致隨后在沉積導電材料以形成完成TSV’ s 120(參考圖If)后執(zhí)行適于平坦化晶圓100的CMP步驟時有加工困難。
權利要求
1.一種方法，包括下列步驟 在形成于半導體裝置內(nèi)的通孔開口上方形成一層隔離材料，該通孔開口延伸進入該半導體裝置的襯底； 執(zhí)行第一平坦化工藝以至少移除形成于該通孔開口外的該層隔離材料的上半部；以及 在執(zhí)行該第一平坦化工藝后，在該襯底上方形成一層導電材料以至少覆蓋該隔離層的剩余部份，且之后由該層導電材料形成在該通孔開口內(nèi)的導電通孔組件。
2.根據(jù)權利要求I所述的方法，其中，執(zhí)行該第一平坦化工藝的步驟包括執(zhí)行化學機械研磨工藝。
3.根據(jù)權利要求2所述的方法，更包含下列步驟在形成該導電通孔組件之前執(zhí)行清洗工藝，其中，該清洗工藝是適用于移除在該第一平坦化工藝期間產(chǎn)生的粒子。
4.根據(jù)權利要求I所述的方法，其中，形成該層隔離材料的步驟包括在該通孔開口的底表面上方、鄰近該通孔開口的側壁表面、以及形成于該襯底上方的一層間介電層的上表面上方，形成該層隔離材料。
5.根據(jù)權利要求I所述的方法，其中，形成該層隔離材料的步驟包括沉積包含二氧化娃的介電材料層。
6.根據(jù)權利要求I所述的方法，其中，形成該導電通孔組件的步驟包括執(zhí)行第二平坦化工藝以移除形成于該通孔開口外該層導電材料中的至少一部份。
7.根據(jù)權利要求6所述的方法，其中，執(zhí)行該第二平坦化工藝的步驟包括執(zhí)行化學機械研磨工藝。
8.根據(jù)權利要求I所述的方法，其中，形成該層導電材料的步驟包括執(zhí)行電化學沉積工藝以沉積包含銅的金屬層。
9.根據(jù)權利要求I所述的方法，更包含下列步驟在形成該導電通孔組件之前，形成阻障層以至少覆蓋該層隔離材料。
10.根據(jù)權利要求9所述的方法，更包含下列步驟在執(zhí)行第一平坦化工藝后，形成該阻障層。
11.根據(jù)權利要求9所述的方法，其中，形成該阻障層的步驟包括沉積包含鉭、氮化鉭、鈦及氮化鈦中的至少一種的導電材料。
12.一種方法，包括下列步驟 在形成于襯底的裝置層上方的接觸結構層上方形成硬掩膜層； 形成延伸穿過該硬掩膜層、該接觸結構層及該裝置層而進入該襯底的開口 ； 在該開口內(nèi)及該硬掩膜層上方形成一層隔離材料； 執(zhí)行第一化學機械研磨工藝以至少移除形成于該硬掩膜層上方的該層隔離材料的上半部；以及 在執(zhí)行該第一化學機械研磨工藝后，形成一層導電接觸材料以填滿該開口。
13.根據(jù)權利要求12所述的方法，更包含下列步驟在形成該層導電接觸材料之前執(zhí)行清洗工藝，其中該清洗工藝是適用于移除在該第一化學機械研磨工藝期間產(chǎn)生的粒子。
14.根據(jù)權利要求12所述的方法，更包含下列步驟在形成該層導電接觸材料以暴露該硬掩膜層之后，執(zhí)行第二化學機械研磨工藝。
15.根據(jù)權利要求12所述的方法，其中，形成該層隔離材料的步驟包括形成包含二氧化娃的介電材料層。
16.根據(jù)權利要求12所述的方法，其中，形成該層導電接觸材料的步驟包括執(zhí)行電化學沉積工藝以形成包含銅的金屬層。
17.根據(jù)權利要求12所述的方法，更包含下列步驟在形成該層導電接觸材料之前，在該層隔離材料上方形成導電阻障層。
18.根據(jù)權利要求17所述的方法，其中，形成該導電阻障層的步驟包括沉積包含鉭、氮化鉭、鈦及氮化鈦中的至少一種的材料層。
19.根據(jù)權利要求12所述的方法，其中，執(zhí)行該第一化學機械研磨工藝的步驟包括暴露該硬掩膜層。
20.根據(jù)權利要求14所述的方法，更包含下列步驟在執(zhí)行該第二化學機械研磨工藝之后，在該接觸結構層上方形成一或更多金屬化層。
21.根據(jù)權利要求20所述的方法，更包含下列步驟在形成該一或更多金屬化層之前，在該裝置層上方形成蝕刻終止層。
22.根據(jù)權利要求12所述的方法，其中，形成該層隔離材料的步驟包括形成在該開口內(nèi)至少有第一厚度以及在該硬掩膜層上方至少有與該第一厚度不同的第二厚度的該層隔離材料。
23.根據(jù)權利要求22所述的方法，其中，該第二厚度至少兩倍大于該第一厚度。
24.根據(jù)權利要求22所述的方法，其中，該第二厚度至少四倍大于該第一厚度。
全文摘要
本發(fā)明涉及一種用于平坦化硅穿孔的體系，揭示內(nèi)容大體有關于一種導電通孔組件，例如硅穿孔(TSV’s)，以及用于形成該導電通孔組件的方法。揭示于本文的示范方法包括下列步驟在形成于半導體裝置內(nèi)的通孔開口上方形成一層隔離材料，該通孔開口延伸進入該半導體裝置的襯底。該方法也包括下列步驟執(zhí)行第一平坦化工藝以至少移除形成于該通孔開口外的該層隔離材料的上半部，以及在執(zhí)行該第一平坦化工藝后，形成在該通孔開口內(nèi)的導電通孔組件。
文檔編號H01L21/768GK102903669SQ20121012079
公開日2013年1月30日 申請日期2012年4月23日 優(yōu)先權日2011年4月21日
發(fā)明者陳增祥, 趙峰, 劉晃, 袁少寧 申請人:新加坡商格羅方德半導體私人有限公司