專(zhuān)利名稱(chēng)：一種低觸發(fā)電壓高鎮(zhèn)流電阻的scr esd保護(hù)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于電子技術(shù)領(lǐng)域，涉及半導(dǎo)體集成電路芯片的靜電釋放(Electrc^tatic Discharge，簡(jiǎn)稱(chēng)為ESD)保護(hù)電路設(shè)計(jì)技術(shù)，尤指一種低觸發(fā)電壓高鎮(zhèn)流電阻的可控硅 (Silicon Controlled Rectifier，簡(jiǎn)稱(chēng) SCR) ESD 保護(hù)器件。
背景技術(shù)：
靜電放電現(xiàn)象是半導(dǎo)體器件或電路在制造、生產(chǎn)、組裝、測(cè)試、存放、搬運(yùn)等過(guò)程中的一種常見(jiàn)現(xiàn)象。在ESD情況下，大量電荷會(huì)在極短時(shí)間內(nèi)從集成電路(IC)體外傳遞或轉(zhuǎn)移到內(nèi)部，造成集成電路性能的退化或IC的直接損毀。為了解決此問(wèn)題，通常在兩方面采取辦法，環(huán)境方面盡量減小靜電和及時(shí)消除靜電，如增加環(huán)境濕度，操作人員或設(shè)備接地， 采用不易產(chǎn)生靜電的材料等；電路方面，主要是在內(nèi)部電路與引腳之間設(shè)置一個(gè)保護(hù)電路， 該保護(hù)電路必須在靜電放電的脈沖未到達(dá)內(nèi)部電路之前先行啟動(dòng)，以迅速地鉗位過(guò)高的電壓，進(jìn)而減少ESD現(xiàn)象所導(dǎo)致的破壞。SCR在相同的面積下具有很高的電流泄放能力，因此在ESD保護(hù)中SCR是最有效率的防護(hù)器件之一。一個(gè)簡(jiǎn)單的SCR ESD保護(hù)結(jié)構(gòu)如圖1所示，其結(jié)構(gòu)包含一個(gè)寄生NPN三極管Q1、一個(gè)寄生PNP三極管Q2以及寄生電阻Rsub、I w。當(dāng)陽(yáng)極引腳出現(xiàn)一正ESD電壓(即陽(yáng)極為正電位，陰極為零電位)時(shí)，N阱/P型襯底結(jié)反偏，發(fā)生雪崩擊穿，擊穿電流會(huì)在Rsub 上產(chǎn)生壓降使BJT Ql導(dǎo)通，而Ql的集電極電流將為Q2的基極提供電流，Q2導(dǎo)通后其集電極電流將為Ql的基極提供電流，最終SCR結(jié)構(gòu)導(dǎo)通以泄放ESD電流；當(dāng)陽(yáng)極引腳出現(xiàn)一負(fù)壓(即陽(yáng)極為負(fù)電位，陰極為零電位)時(shí)，P型襯底/N阱結(jié)會(huì)正向?qū)ǎ狗臙SD產(chǎn)生的電流，而且由于寄生二極管有效面積較大，電流能力很強(qiáng)。負(fù)向ESD脈沖下，該結(jié)構(gòu)的開(kāi)啟電壓為PN結(jié)正向?qū)妷海s0. 5 0. 7V，可以達(dá)到良好的保護(hù)能力。正向ESD脈沖下，SCR 的觸發(fā)電壓Vtl由PN結(jié)雪崩擊穿電壓決定，由于P型襯底、N阱的濃度均較低，這就導(dǎo)致SCR 的觸發(fā)電壓Vtl高達(dá)30 50V (依工藝而定)。在低壓電路電路應(yīng)用中，在電壓上升到SCR 的觸發(fā)電壓之前，SCR器件所要保護(hù)的內(nèi)部電路(core circuit)可能早已被ESD電壓破壞。 因此，為獲得良好的ESD保護(hù)效果，需降低SCR器件的觸發(fā)電壓。圖2是一低電壓觸發(fā)硅控整流器(LVTSCR)的現(xiàn)有技術(shù)，該結(jié)構(gòu)利用一個(gè)低壓NMOS 的漏極橫跨在N阱與P型襯底的接面上，從而在器件內(nèi)部形成一個(gè)柵接地的NMOS (GGNMOS) 結(jié)構(gòu)。當(dāng)引腳出現(xiàn)一正ESD電壓時(shí)，該GGNMOS的漏極首先發(fā)生雪崩擊穿，產(chǎn)生足夠的襯底電流使寄生的NPN三極管導(dǎo)通形成泄放回路，這樣就使SCR器件的觸發(fā)電壓下降到等效于該低壓匪OS器件的驟回?fù)舸╇妷?Snapl^ack Breakdown Voltage)，約8 15V，大大降低了觸發(fā)電壓。但是圖2所示結(jié)構(gòu)在ESD應(yīng)力的作用下，雪崩擊穿首先發(fā)生在自對(duì)準(zhǔn)形成的漏端注入和柵極的交界處的硅表面(圖2中A點(diǎn)所示位置)。這會(huì)帶來(lái)如下問(wèn)題對(duì)于具有輕摻雜漏區(qū)(LDD)注入的工藝，結(jié)深較淺的LDD區(qū)會(huì)由于尖端放電導(dǎo)致ESD性能的下降； 表面處雪崩電流的集中會(huì)引起局部過(guò)熱嚴(yán)重，導(dǎo)致器件提前發(fā)生熱損毀。此外，為了提升 CMOS IC內(nèi)部電路的運(yùn)算速度、集成度、以及可靠度，現(xiàn)代先進(jìn)的CMOS工藝普遍采用了金屬硅化物工藝(Silicide)以降低MOS器件在漏極與源極端的串聯(lián)電阻；但是從ESD保護(hù)的角度講，silicide工藝會(huì)降低器件內(nèi)部的鎮(zhèn)流電阻，從而引起電流的不均勻，導(dǎo)致器件局部過(guò)熱燒毀。

發(fā)明內(nèi)容
本發(fā)明提供一種低觸發(fā)電壓高鎮(zhèn)流電阻的SCR ESD保護(hù)器件。該器件將擊穿點(diǎn)從體表移至體內(nèi)，一方面能對(duì)現(xiàn)有技術(shù)中LVTSCR的觸發(fā)MOS漏極的LDD區(qū)進(jìn)行屏蔽，改善其尖端放電帶來(lái)的ESD性能下降，另一方面解決了熱點(diǎn)在表面集中引發(fā)的器件提前損毀。而且，本發(fā)明還通過(guò)增大ESD電流泄放路徑的鎮(zhèn)流電阻來(lái)提高ESD泄放電流均勻性。另外，本發(fā)明與CMOS、Bi CMOS, BCD、SOI等工藝兼容。本發(fā)明詳細(xì)技術(shù)方案一種低觸發(fā)電壓高鎮(zhèn)流電阻的SCR ESD保護(hù)器件，如圖3所示，包括P型襯底1， 位于P型襯底上的N型阱區(qū)2、兩個(gè)N+重?fù)诫s區(qū)3和5、兩個(gè)P+重?fù)诫s區(qū)4和6、兩個(gè)淺槽隔離區(qū)7和8(Shallow Trench Isolation，簡(jiǎn)稱(chēng)STI)以及一個(gè)多晶硅柵區(qū)9。N型阱區(qū)2 位于P型襯底1頂部，第一 P+重?fù)诫s區(qū)4和第一淺槽隔離區(qū)7位于N型阱區(qū)2的頂部，第一 N+重?fù)诫s區(qū)3跨接在P型襯底1和N型阱區(qū)2的頂部，第一 P+重?fù)诫s區(qū)4位于第一淺槽隔離區(qū)7和第一 N+重?fù)诫s區(qū)3之間。第二 N+重?fù)诫s區(qū)5、第二 P+重?fù)诫s區(qū)6和第二淺槽隔離區(qū)8位于N型阱區(qū)2外的P型襯底1頂部，其中第二 N+重?fù)诫s區(qū)5靠近于第一淺槽隔離區(qū)7，第二 P+重?fù)诫s區(qū)6遠(yuǎn)離第一淺槽隔離區(qū)7，第二淺槽隔離區(qū)8夾于第二 N+重?fù)诫s區(qū)5和第二 P+重?fù)诫s區(qū)6之間。多晶硅柵9位于第一淺槽隔離區(qū)7與第二 N+重?fù)诫s區(qū) 5之間的半導(dǎo)體表面上方，多晶硅柵9與半導(dǎo)體之間具有絕緣層10。第一 N+重?fù)诫s區(qū)3和第一 P+重?fù)诫s區(qū)4通過(guò)金屬導(dǎo)線連出作為器件的陽(yáng)極；第二 N+重?fù)诫s區(qū)和5、第二 P+重?fù)诫s區(qū)6以及多晶硅柵9通過(guò)金屬導(dǎo)線連在一起作為器件的陰極。應(yīng)用時(shí)，器件陽(yáng)極接至需受ESD保護(hù)的芯片的引腳端口，器件陰極接至地電位。上述方案的一些變形方案(一)如圖6所示，在圖3所示結(jié)構(gòu)的基礎(chǔ)上，在P型襯底上增加兩個(gè)P型阱區(qū)11 和12。N型阱區(qū)2夾于兩個(gè)P型阱區(qū)之間，第一 N+重?fù)诫s區(qū)3跨接于N型阱區(qū)2和第一 P 型阱區(qū)11的頂部，第二 N+重?fù)诫s區(qū)5、第二 P+重?fù)诫s區(qū)6和第二淺槽隔離區(qū)8位于第二 P 型阱區(qū)12頂部。(二)如圖7所示，在圖3所示結(jié)構(gòu)的基礎(chǔ)上，在第一 N+重?fù)诫s區(qū)3下方的P型襯底1內(nèi)增加一個(gè)PBL埋層區(qū)15。(三)如圖8所示，在圖3所示結(jié)構(gòu)的基礎(chǔ)上，只將第二N+重?fù)诫s區(qū)5和第二P+重?fù)诫s區(qū)6通過(guò)金屬導(dǎo)線連接在一起作為器件陰極，在多晶硅柵9與陽(yáng)極之間增加電容C13， 在多晶硅柵9與陰極之間增加電阻R14。(四)如圖9所示，在圖3所示結(jié)構(gòu)的基礎(chǔ)上，通過(guò)半導(dǎo)體摻雜類(lèi)型互換，形成對(duì)偶結(jié)構(gòu)。即將圖3中P型半導(dǎo)體區(qū)全部換為相對(duì)應(yīng)的N型半導(dǎo)體區(qū)，圖3中的N型半導(dǎo)體區(qū)換為相對(duì)應(yīng)的P型半導(dǎo)體區(qū)，圖3中的原陽(yáng)極換成陰極、原陰極換成陽(yáng)極。本發(fā)明提供的一種低觸發(fā)電壓高鎮(zhèn)流電阻的SCRESD保護(hù)器件有以下特點(diǎn)1、寄生MOS器件Ml (如圖4所示)的漏端采用N阱區(qū)結(jié)合第一 N+重?fù)诫s區(qū)3形成，且加入了第一 STI隔離區(qū)7以屏蔽Silicide影響。由于阱區(qū)濃度較低、阻值較大，這樣就相當(dāng)于在漏極串聯(lián)一電阻 ，達(dá)到了增大鎮(zhèn)流電阻的目的。2、由于第一 STI隔離區(qū)7的阻擋，屏蔽了漏端LDD注入，從而避免尖端放電引發(fā) ESD保護(hù)器件提前失效。3、第一 N+重?fù)诫s區(qū)下方3與P型襯底直接接觸，使得原本發(fā)生在P型襯底1與N 型阱區(qū)2接面冶金結(jié)的雪崩擊穿轉(zhuǎn)移為第一 N+重?fù)诫s區(qū)3與其下面P型襯底1接面冶金結(jié)的雪崩擊穿，一方面降低了器件的觸發(fā)電壓，另一方使雪崩擊穿首先發(fā)生在器件體內(nèi)，使得泄放電流從表面轉(zhuǎn)移到體內(nèi)，改善了熱效應(yīng)。需要說(shuō)明的是(1)本發(fā)明可以做成左右對(duì)稱(chēng)結(jié)構(gòu)，也可以做成多Finger結(jié)構(gòu)以獲得更大的電流泄放能力。(2)本發(fā)明中的兩個(gè)STI隔離區(qū)也可以采用硅局部氧化隔離(Local Oxidation of Silicon，簡(jiǎn)稱(chēng)LOCOS)工藝替代STI工藝形成厚場(chǎng)氧。(3)本發(fā)明中第二 STI隔離區(qū)也可以去除，使第二N+重?fù)诫s區(qū)和P+重?fù)诫s區(qū)相接觸。區(qū)別在于圖3所示的結(jié)構(gòu)襯底寄生電阻更大，觸發(fā)電壓可進(jìn)一步降低。(4)本發(fā)明中的第一 N+重?fù)诫s區(qū)3與第一 P+重?fù)诫s區(qū)4既可相接觸，也可存在一
定距尚。


圖1為現(xiàn)有技術(shù)的SCR器件剖面示意圖.圖2為現(xiàn)有技術(shù)的低電壓觸發(fā)硅控整流器(LVTSCR)剖面示意圖。圖3為本發(fā)明提供的低觸發(fā)電壓高鎮(zhèn)流電阻的SCR ESD保護(hù)器件具體實(shí)施方式
一結(jié)構(gòu)圖。圖4為本發(fā)明具體實(shí)施方式
一結(jié)構(gòu)的等效電路圖。圖5為本發(fā)明具體實(shí)施方式
一結(jié)構(gòu)的實(shí)際測(cè)試圖。圖6為本發(fā)明具體實(shí)施方式
二的結(jié)構(gòu)圖。圖7為本發(fā)明具體實(shí)施方式
三的結(jié)構(gòu)圖。圖8為本發(fā)明具體實(shí)施方式
四的結(jié)構(gòu)圖。圖9為本發(fā)明具體實(shí)施方式
五的結(jié)構(gòu)圖。附圖標(biāo)記如下1為P型襯底，2為N型阱區(qū)，3、5分別為第一、第二 N+重?fù)诫s區(qū)， 4、6分別為第一、第二 P+重?fù)诫s區(qū)，7、8分別為第一、第二 STI隔離區(qū)，9為多晶硅柵，10為氧化層，11、12分別為第一、第二 P阱區(qū)，13為電容C，14為電阻R，15為PBL埋層。
具體實(shí)施例方式為了使本發(fā)明所要解決的技術(shù)問(wèn)題、技術(shù)方案及積極效果更加清楚明白，以下結(jié)合附圖對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。
具體實(shí)施方式
一一種低觸發(fā)電壓高鎮(zhèn)流電阻的SCR ESD保護(hù)器件，如圖3所示，包括P型襯底1， 位于P型襯底上的N型阱區(qū)2、兩個(gè)N+重?fù)诫s區(qū)3和5、兩個(gè)P+重?fù)诫s區(qū)4和6、兩個(gè)淺槽隔離區(qū)7和8(Shallow Trench Isolation，簡(jiǎn)稱(chēng)STI)以及一個(gè)多晶硅柵區(qū)9。N型阱區(qū)2 位于P型襯底1頂部，第一 P+重?fù)诫s區(qū)4和第一淺槽隔離區(qū)7位于N型阱區(qū)2的頂部，第一 N+重?fù)诫s區(qū)3跨接在P型襯底1和N型阱區(qū)2的頂部，第一 P+重?fù)诫s區(qū)4位于第一淺槽隔離區(qū)7和第一 N+重?fù)诫s區(qū)3之間。第二 N+重?fù)诫s區(qū)5、第二 P+重?fù)诫s區(qū)6和第二淺槽隔離區(qū)8位于N型阱區(qū)2外的P型襯底1頂部，其中第二 N+重?fù)诫s區(qū)5靠近于第一淺槽隔離區(qū)7，第二 P+重?fù)诫s區(qū)6遠(yuǎn)離第一淺槽隔離區(qū)7，第二淺槽隔離區(qū)8夾于第二 N+重?fù)诫s區(qū)5和第二 P+重?fù)诫s區(qū)6之間。多晶硅柵9位于第一淺槽隔離區(qū)7與第二 N+重?fù)诫s區(qū) 5之間的半導(dǎo)體表面上方，多晶硅柵9與半導(dǎo)體之間具有絕緣層10。第一 N+重?fù)诫s區(qū)3和第一 P+重?fù)诫s區(qū)4通過(guò)金屬導(dǎo)線連出作為器件的陽(yáng)極；第二 N+重?fù)诫s區(qū)和5、第二 P+重?fù)诫s區(qū)6以及多晶硅柵9通過(guò)金屬導(dǎo)線連在一起作為器件的陰極。應(yīng)用時(shí)，器件陽(yáng)極接至需受ESD保護(hù)的外部芯片的引腳端口，器件陰極接至地電位。
具體實(shí)施方式
二一種低觸發(fā)電壓高鎮(zhèn)流電阻的SCR ESD保護(hù)器件，如圖6所示，在圖3所示結(jié)構(gòu)的基礎(chǔ)上，在P型襯底上增加兩個(gè)P型阱區(qū)11和12。N型阱區(qū)2夾于兩個(gè)P型阱區(qū)之間，第一 N+重?fù)诫s區(qū)3跨接于N型阱區(qū)2和第一 P型阱區(qū)11的頂部，第二 N+重?fù)诫s區(qū)5、第二 P+重?fù)诫s區(qū)6和第二淺槽隔離區(qū)8位于第二 P型阱區(qū)12頂部。
具體實(shí)施方式
三一種低觸發(fā)電壓高鎮(zhèn)流電阻的SCR ESD保護(hù)器件，如圖7所示，在圖3所示結(jié)構(gòu)的基礎(chǔ)上，在第一 N+重?fù)诫s區(qū)3下方的P型襯底1內(nèi)增加一個(gè)PBL埋層區(qū)15。
具體實(shí)施方式
四一種低觸發(fā)電壓高鎮(zhèn)流電阻的SCR ESD保護(hù)器件，如圖8所示，在圖3所示結(jié)構(gòu)的基礎(chǔ)上，只將第二 N+重?fù)诫s區(qū)5和第二 P+重?fù)诫s區(qū)6通過(guò)金屬導(dǎo)線連接在一起作為器件陰極，在多晶硅柵9與陽(yáng)極之間增加電容C13，在多晶硅柵9與陰極之間增加電阻R14。
具體實(shí)施方式
五一種低觸發(fā)電壓高鎮(zhèn)流電阻的SCR ESD保護(hù)器件，如圖9所示，在圖3所示結(jié)構(gòu)的基礎(chǔ)上，通過(guò)半導(dǎo)體摻雜類(lèi)型互換，形成對(duì)偶結(jié)構(gòu)。即將圖3中P型半導(dǎo)體區(qū)全部換為相對(duì)應(yīng)的N型半導(dǎo)體區(qū)，圖3中的N型半導(dǎo)體區(qū)換為相對(duì)應(yīng)的P型半導(dǎo)體區(qū)，圖3中的原陽(yáng)極換成陰極、原陰極換成陽(yáng)極。圖3為本發(fā)明提供的一種低觸發(fā)電壓高鎮(zhèn)流電阻的SCR ESD保護(hù)器件具體實(shí)施方式
一剖面示意圖。本發(fā)明中寄生MOS器件Ml (如圖4所示)的漏端由N型阱區(qū)2和第一 N+ 重?fù)诫s區(qū)3形成，且加入了第一 STI隔離區(qū)7以屏蔽silicide影響，由于N阱濃度較低、 阻值較大，這樣就相當(dāng)于在漏極串聯(lián)一電阻 ，達(dá)到了增大鎮(zhèn)流電阻、提高電流均勻性、避免電流集中引起器件局部過(guò)熱以致燒毀的目的；第一 STI隔離區(qū)7的阻擋，屏蔽了漏端LDD 注入，從而避免尖端放電引發(fā)ESD防護(hù)器件提前失效；第一 N+重?fù)诫s區(qū)3下方與P型襯1 底直接接觸，一方面降低了雪崩擊穿電壓，另一方面使雪崩電流從表面轉(zhuǎn)移到體內(nèi)，進(jìn)一步改善了熱效應(yīng)。圖4為本發(fā)明具體實(shí)施方式
一(圖3)的等效電路圖。包含一個(gè)寄生PNP三極管 Ql (由第一 P+重?fù)诫s區(qū)4、N型阱區(qū)2和P型襯底1組成)、一個(gè)寄生NPN三極管Q2 (由N 型阱區(qū)2、P型襯底1和第二 N+重?fù)诫s區(qū)5組成)、一個(gè)寄生柵接地NMOS管Ml (由N型阱區(qū)2、P型襯底1、第二 N+重?fù)诫s區(qū)5、氧化層10和多晶硅柵9組成)以及寄生電阻Rw、Rsub。 當(dāng)陽(yáng)極出現(xiàn)正ESD電壓(相對(duì)于零電位陰極)時(shí)，P型襯底1/N型阱區(qū)2結(jié)與P襯底1/第一 N+重?fù)诫s區(qū)3結(jié)均反偏。因?yàn)榈谝?N+重?fù)诫s區(qū)3的摻雜濃度大于N型阱區(qū)2的摻雜濃度，所以P型襯底1/第一 N+重?fù)诫s區(qū)3結(jié)首先發(fā)生雪崩擊穿(即圖4中Dl被擊穿)，產(chǎn)生的雪崩電流在電阻Rsub上形成壓降使Q2開(kāi)啟，Q2的集電極電流在電阻 上形成壓降使Ql 開(kāi)啟，從而SCR開(kāi)啟形成低阻抗電流泄放回路，使內(nèi)部芯片電路得到有效地保護(hù)。當(dāng)陽(yáng)極出現(xiàn)負(fù)ESD電壓(相對(duì)于零電位陰極)時(shí)，寄生二極管Dl (由第一 N+重?fù)诫s區(qū)3、N型阱區(qū)2、 P型襯底1、第二 P+重?fù)诫s區(qū)6組成)會(huì)正偏導(dǎo)通，泄放ESD電流。圖5為本發(fā)明結(jié)構(gòu)在溝道寬度為54.4μπι時(shí)的實(shí)際測(cè)試圖。從圖中可以看出該器件的觸發(fā)電壓為15. 2V，可見(jiàn)采用本發(fā)明的結(jié)構(gòu)大大的降低了 SCR器件的觸發(fā)電壓；維持電壓較高，約為5. 75V，可以有效的防止閂鎖(Latch-up)效應(yīng)；泄放電流約為3. 1A，可以看出本發(fā)明所提供的器件結(jié)構(gòu)具有較高的電流泄放能力。
具體實(shí)施方式
二、三、四、五的基本工作原理與具體實(shí)施方式
一類(lèi)似，在此不再贅述。區(qū)別在于具體實(shí)施方式
二增加兩個(gè)P阱區(qū)，與具體實(shí)施方式
一相比，P阱區(qū)濃度高于P 襯底濃度，雪崩擊穿由實(shí)施方式一中的N+重?fù)诫s區(qū)/P襯底結(jié)變?yōu)镹+重?fù)诫s區(qū)/P阱結(jié)，觸發(fā)電壓更低，且器件導(dǎo)通電阻更小，功耗更低；具體實(shí)施方式
三增加PBL埋層，PBL濃度高于 P襯底濃度，觸發(fā)電壓為N+重?fù)诫s區(qū)/PBL結(jié)擊穿電壓，比具體實(shí)施方式
二進(jìn)一步降低；具體實(shí)施方式
四增加RC柵控觸發(fā)，在ESD應(yīng)力下電容C和器件本身的寄生電容會(huì)對(duì)柵極快速耦合一定電壓，因此寄生NMOS會(huì)快速開(kāi)啟，SCR觸發(fā)速度更快，器件電流分布更均勻；具體實(shí)施方式
五則由于摻雜類(lèi)型和具體實(shí)施方式
一互換，觸發(fā)方式由NMOS輔助觸發(fā)變?yōu)镻MOS 輔助觸發(fā)。綜上所述，本發(fā)明提供了一種新型低觸發(fā)電壓高鎮(zhèn)流電阻的SCR ESD保護(hù)器件結(jié)構(gòu)。本發(fā)明采用STI阻擋Silicide以提高ESD保護(hù)器件鎮(zhèn)流電阻、改善LDD帶來(lái)的尖端放電造成的ESD性能下降；采用N+重?fù)诫s區(qū)與P襯底的體內(nèi)雪崩擊穿技術(shù)，改善熱點(diǎn)在器件表面集中引起的提前損毀。本發(fā)明所舉的實(shí)施方式，雖然只提及體硅工藝的應(yīng)用，實(shí)際上也可應(yīng)用于SOI工藝、外延工藝等。而且本發(fā)明的集中具體實(shí)施方式
可以交叉組合應(yīng)用，提高本發(fā)明SCRESD 的性能。以上所述僅為本發(fā)明的部分具體實(shí)施方式
而已，并不用以限制本發(fā)明，凡是本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種低觸發(fā)電壓高鎮(zhèn)流電阻的SCR ESD保護(hù)器件，包括P型襯底(1)，位于P型襯底上的N型阱區(qū)(2)、兩個(gè)N+重?fù)诫s區(qū)(3和5)、兩個(gè)P+重?fù)诫s區(qū)G和6)、兩個(gè)淺槽隔離區(qū)(7和8)以及一個(gè)多晶硅柵區(qū)(9)；N型阱區(qū)(2)位于P型襯底(1)頂部，第一 P+重?fù)诫s區(qū)(4)和第一淺槽隔離區(qū)(7)位于N型阱區(qū)⑵的頂部，第一 N+重?fù)诫s區(qū)(3)跨接在P型襯底⑴和N型阱區(qū)⑵的頂部，第一 P+重?fù)诫s區(qū)(4)位于第一淺槽隔離區(qū)(7)和第一 N+重?fù)诫s區(qū)(3)之間；第二 N+ 重?fù)诫s區(qū)(5)、第二 P+重?fù)诫s區(qū)(6)和第二淺槽隔離區(qū)(8)位于N型阱區(qū)(2)外的P型襯底⑴頂部，其中第二 N+重?fù)诫s區(qū)(5)靠近于第一淺槽隔離區(qū)(7)，第二 P+重?fù)诫s區(qū)(6) 遠(yuǎn)離第一淺槽隔離區(qū)(7)，第二淺槽隔離區(qū)(8)夾于第二 N+重?fù)诫s區(qū)(5)和第二 P+重?fù)诫s區(qū)(6)之間；多晶硅柵(9)位于第一淺槽隔離區(qū)(7)與第二 N+重?fù)诫s區(qū)(5)之間的半導(dǎo)體表面上方，多晶硅柵(9)與半導(dǎo)體之間具有絕緣層(10)；第一 N+重?fù)诫s區(qū)( 和第一 P+重?fù)诫s區(qū)(4)通過(guò)金屬導(dǎo)線連出作為器件的陽(yáng)極；第二 N+重?fù)诫s區(qū)和(5)、第二 P+重?fù)诫s區(qū)(6) 以及多晶硅柵(9)通過(guò)金屬導(dǎo)線連在一起作為器件的陰極；應(yīng)用時(shí)，器件陽(yáng)極接至需受ESD 保護(hù)的芯片的引腳端口，器件陰極接至地電位。
2.根據(jù)權(quán)利要求1所述的低觸發(fā)電壓高鎮(zhèn)流電阻的SCRESD保護(hù)器件，其特征在于 所述的SCR ESD保護(hù)器件還具有兩個(gè)P型阱區(qū)(11和12) ；N型阱區(qū)(2)夾于兩個(gè)P型阱區(qū)之間，第一 N+重?fù)诫s區(qū)(3)跨接于N型阱區(qū)⑵和第一 P型阱區(qū)(11)的頂部，第二 N+重?fù)诫s區(qū)(5)、第二 P+重?fù)诫s區(qū)(6)和第二淺槽隔離區(qū)(8)位于第二 P型阱區(qū)(12)頂部。
3.根據(jù)權(quán)利要求1所述的低觸發(fā)電壓高鎮(zhèn)流電阻的SCRESD保護(hù)器件，其特征在于 所述的SCR ESD保護(hù)器件結(jié)構(gòu)還具有PBL埋層(15)；所述PBL埋層(15)位于第一 N+重?fù)诫s區(qū)⑶下方的P型襯底⑴內(nèi)部。
4.根據(jù)權(quán)利要求1所述的低觸發(fā)電壓高鎮(zhèn)流電阻的SCRESD保護(hù)器件，其特征在于所述的SCR ESD保護(hù)器件結(jié)構(gòu)還具有電容C(13)和電阻R(14)；所述電容C(13)位于多晶硅柵(9)與陽(yáng)極之間，所述電阻R(14)位于多晶硅柵(9)與陰極之間；第二 N+重?fù)诫s區(qū)(5) 和第二 P+重?fù)诫s區(qū)(6)通過(guò)金屬導(dǎo)線連在一起作為器件陰極。
5.根據(jù)權(quán)利要求1所述的低觸發(fā)電壓高鎮(zhèn)流電阻的SCRESD保護(hù)器件，其特征在于 所述的SCR ESD保護(hù)結(jié)構(gòu)將權(quán)利要求1中的半導(dǎo)體摻雜類(lèi)型互換，形成對(duì)偶結(jié)構(gòu)；即將權(quán)利要求1中P型半導(dǎo)體區(qū)全部換為相對(duì)應(yīng)的N型半導(dǎo)體區(qū)，權(quán)利要求1中的N型半導(dǎo)體區(qū)換為相對(duì)應(yīng)的P型半導(dǎo)體區(qū)，權(quán)利要求1中的原陽(yáng)極換成陰極、原陰極換成陽(yáng)極。
全文摘要
一種低觸發(fā)電壓高鎮(zhèn)流電阻的SCR ESD保護(hù)器件，屬于電子技術(shù)領(lǐng)域。本發(fā)明利用重?fù)诫s區(qū)與襯底區(qū)在垂直方向的觸發(fā)，成功將雪崩擊穿由器件表面轉(zhuǎn)移到器件內(nèi)部；通過(guò)增加STI隔離區(qū)，消除silicide工藝的不利影響，有效提高了ESD保護(hù)器件的鎮(zhèn)流(ballast)電阻。
文檔編號(hào)H01L29/87GK102544115SQ201210068248
公開(kāi)日2012年7月4日 申請(qǐng)日期2012年3月15日 優(yōu)先權(quán)日2012年3月15日
發(fā)明者何川, 吳道訓(xùn), 張波, 樊航, 蔣苓利 申請(qǐng)人:電子科技大學(xué)