專利名稱：雙層隔離縱向堆疊式半導(dǎo)體納米線mosfet的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體場(chǎng)效應(yīng)晶體管技術(shù)領(lǐng)域，尤其涉及一種雙層隔離縱向堆疊式半導(dǎo)體納米線MOSFET。
背景技術(shù)：
通過(guò)縮小晶體管的尺寸來(lái)提高芯片的工作速度和集成度、減小芯片功耗密度一直是微電子工業(yè)發(fā)展所追求的目標(biāo)。在過(guò)去的四十年里，微電子工業(yè)發(fā)展一直遵循著摩爾定律。當(dāng)前，場(chǎng)效應(yīng)晶體管的物理柵長(zhǎng)已接近20nm，柵介質(zhì)也僅有幾個(gè)氧原子層厚，通過(guò)縮小傳統(tǒng)場(chǎng)效應(yīng)晶體管的尺寸來(lái)提高性能已面臨一些困難，這主要是因?yàn)樾〕叽缦露虦系佬?yīng)和柵極漏電流使晶體管的開(kāi)關(guān)性能變壞。納米線場(chǎng)效應(yīng)晶體管(NWFET，Nanowire M0SFET)有望解決這一問(wèn)題。一方面，小的溝道厚度和寬度使NWFET的柵極更接近于溝道的各個(gè)部分，有助于晶體管柵極調(diào)制能力的增強(qiáng)，而且它們大多采用圍柵結(jié)構(gòu)，柵極從多個(gè)方向?qū)系肋M(jìn)行調(diào)制，能夠進(jìn)一步增強(qiáng)調(diào)制能力，改善亞閾值特性。因此，NWFET可以很好地抑制短溝道效應(yīng)，使晶體管尺寸得以進(jìn)一步縮小。另一方面，NWFET利用自身的細(xì)溝道和圍柵結(jié)構(gòu)改善柵極調(diào)制力和抑制短溝道效應(yīng)，緩解了減薄柵介質(zhì)厚度的要求，有望減小柵極漏電流。此外，納米線溝道可以不摻雜，減少了溝道內(nèi)雜質(zhì)離散分布和庫(kù)侖散射。對(duì)于一維納米線溝道，由于量子限制效應(yīng)，溝道內(nèi)載流子遠(yuǎn)離表面分布，故載流子輸運(yùn)受表面散射和溝道橫向電場(chǎng)影響小，可以獲得較高的遷移率?；谝陨蟽?yōu)勢(shì)，NWFET越來(lái)越受到科研人員的關(guān)注。由于Si材料和工藝在半導(dǎo)體工業(yè)中占有主流地位，與其他材料相比，硅納米線場(chǎng)效應(yīng)晶體管(SiNWFET)的制作更容易與當(dāng)前工藝兼容。NWFET的關(guān)鍵工藝是納米線的制作，可分為自上而下和自下而上兩種工藝路線。對(duì)于Si納米線的制作，前者主要利用光刻(光學(xué)光刻或電子束光刻)和刻蝕(ICP、RIE刻蝕或濕法腐蝕)工藝，后者主要基于金屬催化的氣-液-固(VLQ生長(zhǎng)機(jī)制，生長(zhǎng)過(guò)程中以催化劑顆粒作為成核點(diǎn)。目前，自下而上的工藝路線制備的硅納米線由于其隨機(jī)性而不太適合SiNWFET的制備，因此目前的硅納米線場(chǎng)效應(yīng)晶體管中的SiNW主要是通過(guò)自上而下的工藝路線制備。同時(shí)，現(xiàn)有的納米線場(chǎng)效應(yīng)晶體管也有其自身的缺陷。請(qǐng)參閱圖4(a)、圖4(b)、圖4(c)，圖4(a)、圖4(b)、圖4(c)為美國(guó)專利US20110254058A1所公開(kāi)一種全包圍柵CMOS場(chǎng)效應(yīng)晶體管的結(jié)構(gòu)示意圖。所述全包圍柵CMOS場(chǎng)效應(yīng)晶體管被柵極區(qū)500’全包圍的溝道301’、401’截面為圓型。所述全包圍柵CMOS場(chǎng)效應(yīng)晶體管結(jié)構(gòu)存在以下缺陷(I)NMOS區(qū)300’和PMOS區(qū)400’共用同一柵極區(qū)500’，只能實(shí)現(xiàn)鉗位式的CMOS結(jié)構(gòu)，無(wú)法實(shí)現(xiàn)匪OS和PMOS分離結(jié)構(gòu)；O) NMOS區(qū)300，和PMOS區(qū)400’共用同一柵極區(qū)500’，無(wú)法針對(duì)NMOS和PMOS分別進(jìn)行柵極功函數(shù)調(diào)節(jié)和柵極電阻率調(diào)節(jié)；(3)實(shí)現(xiàn)針對(duì)NMOS和PMOS分別進(jìn)行源漏離子注入的工藝難度大。請(qǐng)參閱圖5(a)、圖5(b)、圖5(c),圖5(a)、圖5(b)、圖5(c)為美國(guó)專利US20110254099A1所公開(kāi)一種混合材料積累型圓柱體全包圍柵CMOS場(chǎng)效應(yīng)晶體管的結(jié)構(gòu)示意圖。所述全包圍柵CMOS場(chǎng)效應(yīng)晶體管被柵極區(qū)500’全包圍的溝道301’、401’截面為圓型。所述全包圍柵CMOS場(chǎng)效應(yīng)晶體管結(jié)構(gòu)存在以下缺陷(I)NMOS區(qū)300’和PMOS區(qū) 400’共用同一柵極區(qū)500’，只能實(shí)現(xiàn)鉗位式的CMOS結(jié)構(gòu)，無(wú)法實(shí)現(xiàn)NMOS和PMOS分離結(jié)構(gòu)； (2) NMOS區(qū)300，和PMOS區(qū)400，共用同一柵極區(qū)500，，無(wú)法針對(duì)NMOS和PMOS分別進(jìn)行柵極功函數(shù)調(diào)節(jié)和柵極電阻率調(diào)節(jié)；(3)實(shí)現(xiàn)針對(duì)NMOS和PMOS分別進(jìn)行源漏離子注入的工藝難度大。
請(qǐng)參閱圖6 (a)、圖6 (b)、圖6 (c)，圖6 (a)、圖6 (b)、圖6 (c)為美國(guó)專利 US20110254101A1所公開(kāi)一種混合材料反型模式圓柱體全包圍柵CMOS場(chǎng)效應(yīng)晶體管的結(jié)構(gòu)示意圖。所述全包圍柵CMOS場(chǎng)效應(yīng)晶體管被柵極區(qū)500’全包圍的溝道301’、401’截面為圓型。所述全包圍柵CMOS場(chǎng)效應(yīng)晶體管結(jié)構(gòu)存在以下缺陷(I)NMOS區(qū)300’和PMOS區(qū) 400’共用同一柵極區(qū)500’，只能實(shí)現(xiàn)鉗位式的CMOS結(jié)構(gòu)，無(wú)法實(shí)現(xiàn)NMOS和PMOS分離結(jié)構(gòu)； (2) NMOS區(qū)300，和PMOS區(qū)400，共用同一柵極區(qū)500，，無(wú)法針對(duì)NMOS和PMOS分別進(jìn)行柵極功函數(shù)調(diào)節(jié)和柵極電阻率調(diào)節(jié)；(3)實(shí)現(xiàn)針對(duì)NMOS和PMOS分別進(jìn)行源漏離子注入的工藝難度大。
請(qǐng)參閱圖7(a)、圖7(b)、圖7(c),圖7(a)、圖7(b)、圖7(c)為美國(guó)專利 US20110254013A1所公開(kāi)一種混合晶向積累型全包圍柵CMOS場(chǎng)效應(yīng)晶體管的結(jié)構(gòu)示意圖。 所述全包圍柵CMOS場(chǎng)效應(yīng)晶體管被柵極區(qū)500，全包圍的溝道301，、401，截面為跑道型。 所述全包圍柵CMOS場(chǎng)效應(yīng)晶體管結(jié)構(gòu)存在以下缺陷(I)NMOS區(qū)300’和PMOS區(qū)400’共用同一柵極區(qū)500’，只能實(shí)現(xiàn)鉗位式的CMOS結(jié)構(gòu)，無(wú)法實(shí)現(xiàn)NMOS和PMOS分離結(jié)構(gòu)；(2) NMOS 區(qū)300’和PMOS區(qū)400’共用同一柵極區(qū)500’，無(wú)法針對(duì)NMOS和PMOS分別進(jìn)行柵極功函數(shù)調(diào)節(jié)和柵極電阻率調(diào)節(jié)；( 實(shí)現(xiàn)針對(duì)NMOS和PMOS分別進(jìn)行源漏離子注入的工藝難度大。
請(qǐng)參閱圖8 (a)、圖8 (b)、圖8 (c)，圖8 (a)、圖8 (b)、圖8 (c)為美國(guó)專利 US20110254102A1所公開(kāi)一種混合晶向反型模式全包圍柵CMOS場(chǎng)效應(yīng)晶體管的結(jié)構(gòu)示意圖。所述全包圍柵CMOS場(chǎng)效應(yīng)晶體管被柵極區(qū)500’全包圍的溝道301’、401’截面為跑道型。所述全包圍柵CMOS場(chǎng)效應(yīng)晶體管結(jié)構(gòu)存在以下缺陷(I)NMOS區(qū)300’和PMOS區(qū)400’ 共用同一柵極區(qū)500’，只能實(shí)現(xiàn)鉗位式的CMOS結(jié)構(gòu)，無(wú)法實(shí)現(xiàn)NMOS和PMOS分離結(jié)構(gòu)；(2) NMOS區(qū)300，和PMOS區(qū)400，共用同一柵極區(qū)500，，無(wú)法針對(duì)NMOS和PMOS分別進(jìn)行柵極功函數(shù)調(diào)節(jié)和柵極電阻率調(diào)節(jié)；(3)實(shí)現(xiàn)針對(duì)NMOS和PMOS分別進(jìn)行源漏離子注入的工藝難度大。
請(qǐng)參閱圖9 (a)、圖9 (b)、圖9 (c)，圖9 (a)、圖9 (b)、圖9 (c)為美國(guó)專利 US20110254100A1所公開(kāi)一種混合材料積累型全包圍柵CMOS場(chǎng)效應(yīng)晶體管的結(jié)構(gòu)示意圖。 所述全包圍柵CMOS場(chǎng)效應(yīng)晶體管被柵極區(qū)500，全包圍的溝道301，、401，截面為跑道型。 所述全包圍柵CMOS場(chǎng)效應(yīng)晶體管結(jié)構(gòu)存在以下缺陷(I)NMOS區(qū)300’和PMOS區(qū)400’共用同一柵極區(qū)500’，只能實(shí)現(xiàn)鉗位式的CMOS結(jié)構(gòu)，無(wú)法實(shí)現(xiàn)NMOS和PMOS分離結(jié)構(gòu)；(2) NMOS 區(qū)300’和PMOS區(qū)400’共用同一柵極區(qū)500’，無(wú)法針對(duì)NMOS和PMOS分別進(jìn)行柵極功函數(shù)調(diào)節(jié)和柵極電阻率調(diào)節(jié)；( 實(shí)現(xiàn)針對(duì)NMOS和PMOS分別進(jìn)行源漏離子注入的工藝難度大。
請(qǐng)參閱圖10(a)、圖10(b)、圖10(c)，圖10(a)、圖10(b)、圖10(c)為美國(guó)專利 US20110248354A1所公開(kāi)一種混合材料反型模式全包圍柵CMOS場(chǎng)效應(yīng)晶體管的結(jié)構(gòu)示意圖。所述全包圍柵CMOS場(chǎng)效應(yīng)晶體管被柵極區(qū)500’全包圍的溝道301’、401’截面為跑道型。所述全包圍柵CMOS場(chǎng)效應(yīng)晶體管結(jié)構(gòu)存在以下缺陷(I)NMOS區(qū)300，和PMOS區(qū)400， 共用同一柵極區(qū)500’，只能實(shí)現(xiàn)鉗位式的CMOS結(jié)構(gòu)，無(wú)法實(shí)現(xiàn)NMOS和PMOS分離結(jié)構(gòu)；(2) NMOS區(qū)300，和PMOS區(qū)400，共用同一柵極區(qū)500，，無(wú)法針對(duì)NMOS和PMOS分別進(jìn)行柵極功函數(shù)調(diào)節(jié)和柵極電阻率調(diào)節(jié)；(3)實(shí)現(xiàn)針對(duì)NMOS和PMOS分別進(jìn)行源漏離子注入的工藝難度大。
另外，在保證高的器件集成密度的同時(shí)，如何提高器件電流驅(qū)動(dòng)能力也一直是本領(lǐng)域所亟待解決的問(wèn)題。
故針對(duì)現(xiàn)有技術(shù)存在的問(wèn)題，本案設(shè)計(jì)人憑借從事此行業(yè)多年的經(jīng)驗(yàn)，積極研究改良，于是有了本發(fā)明雙層隔離縱向堆疊式半導(dǎo)體納米線M0SFET。發(fā)明內(nèi)容
本發(fā)明是針對(duì)現(xiàn)有技術(shù)中，現(xiàn)有的半導(dǎo)體納米線MOSFET無(wú)法實(shí)現(xiàn)NMOS和PMOS分離結(jié)構(gòu)，無(wú)法針對(duì)NMOS和PMOS分別進(jìn)行柵極功函數(shù)調(diào)節(jié)和柵極電阻率調(diào)節(jié)，且實(shí)現(xiàn)針對(duì) NMOS和PMOS分別進(jìn)行源漏離子注入的工藝難度大，以及器件電流驅(qū)動(dòng)能力受半導(dǎo)體納米線截面積限制，無(wú)法進(jìn)一步增大器件電流驅(qū)動(dòng)能力等缺陷提供一種雙層隔離縱向堆疊式半導(dǎo)體納米線MOSFET。
為了解決上述問(wèn)題，本發(fā)明提供一種雙層隔離縱向堆疊式半導(dǎo)體納米線M0SFET， 包括
半導(dǎo)體襯底；
第一半導(dǎo)體納米線M0SFET，具有第一源極區(qū)、第一漏極區(qū)以及第一柵極區(qū)，并形成在所述半導(dǎo)體襯底上，所述第一半導(dǎo)體納米線MOSFET進(jìn)一步包括橫向貫穿于所述第一柵極區(qū)并設(shè)置在所述第一源極區(qū)與所述第一漏極區(qū)之間的第一半導(dǎo)體納米組，所述第一半導(dǎo)體納米線組包括呈縱向堆疊式設(shè)置的第一半導(dǎo)體納米線，所述第一半導(dǎo)體納米線MOSFET 還包括環(huán)抱設(shè)置在所述第一半導(dǎo)體納米線組的第一半導(dǎo)體納米線外側(cè)并介于所述第一半導(dǎo)體納米線與所述第一柵極區(qū)之間的第一柵氧化層；
第二半導(dǎo)體納米線M0SFET，具有第二源極區(qū)、第二漏極區(qū)以及第二柵極區(qū)，并形成在所述半導(dǎo)體襯底上，所述第二半導(dǎo)體納米線MOSFET進(jìn)一步包括橫向貫穿于所述第二柵極區(qū)并設(shè)置在所述第二源極區(qū)與所述第二漏極區(qū)之間的第二半導(dǎo)體納米組，所述第二半導(dǎo)體納米線組包括呈縱向堆疊式設(shè)置的第二半導(dǎo)體納米線，所述第二半導(dǎo)體納米線MOSFET 還包括環(huán)抱設(shè)置在所述第二半導(dǎo)體納米線組的第二半導(dǎo)體納米線外側(cè)并介于所述第二半導(dǎo)體納米線與所述第二柵極區(qū)之間的第二柵氧化層；
隔離介質(zhì)層，設(shè)置在所述第一半導(dǎo)體納米線MOSFET與所述第二半導(dǎo)體納米線 MOSFET 之間；
埋氧層，設(shè)置在所述第一半導(dǎo)體納米線MOSFET與所述半導(dǎo)體襯底之間；
第一絕緣介質(zhì)層，設(shè)置在所述第一半導(dǎo)體納米線MOSFET的第一源極區(qū)、第一漏極區(qū)和第一柵極區(qū)之間；
第二絕緣介質(zhì)層，設(shè)置在所述第二半導(dǎo)體納米線MOSFET的第二源極區(qū)、第二漏極區(qū)和第二柵極區(qū)之間；
第三絕緣介質(zhì)層，設(shè)置在介于所述隔離介質(zhì)層與所述埋氧層之間并位于所述第一半導(dǎo)體納米線MOSFET —側(cè)且與所述第一源極區(qū)、第一漏極區(qū)以及第一柵極區(qū)相連；第四絕緣介質(zhì)層，與所述第三絕緣介質(zhì)層呈面向設(shè)置并與所述第二源極區(qū)、第二漏極區(qū)以及第二柵極區(qū)連接；第一導(dǎo)電層，分別設(shè)置在所述隔離介質(zhì)層與所述第一源極區(qū)、第一漏極區(qū)和第一柵極區(qū)之間；以及，第二導(dǎo)電層，分別設(shè)置在第二源極區(qū)、第二漏極區(qū)和第二柵極區(qū)之異于所述隔離介質(zhì)層一側(cè)。所述第一半導(dǎo)體納米線組包括多個(gè)呈縱向堆疊式設(shè)置的第一半導(dǎo)體納米線，所述第二半導(dǎo)體納米線組包括多個(gè)呈縱向堆疊式設(shè)置的第二半導(dǎo)體納米線。在本發(fā)明中僅列舉第一半導(dǎo)體納米線組包括3個(gè)呈縱向堆疊式設(shè)置的第一半導(dǎo)體納米線，所述第二半導(dǎo)體納米線組包括3個(gè)呈縱向堆疊式設(shè)置的第二半導(dǎo)體納米線為例?？蛇x的，所述第一半導(dǎo)體納米線MOSFET為NM0SFET，所述第二半導(dǎo)體納米線MOSFET 為 PM0SFET?？蛇x的，所述第一半導(dǎo)體納米線MOSFET為PM0SFET，所述第二半導(dǎo)體納米線MOSFET 為 NM0SFETο可選的，所述第一半導(dǎo)體納米線組與所述第二半導(dǎo)體納米線組在空間上疊置，并分別具有圓形、橫向跑道形或者縱向跑道型的截面結(jié)構(gòu)?？蛇x的，所述第一半導(dǎo)體納米線MOSFET通過(guò)第四絕緣介質(zhì)層將電極從第一導(dǎo)電層引出，分別形成第一源極、第一漏極和第一柵極?？蛇x的，所述第二半導(dǎo)體納米線MOSFET通過(guò)位于第二源極區(qū)、第二漏極區(qū)和第二柵極區(qū)上的第二導(dǎo)電層將電極引出，分別形成第二源極、第二漏極和第二柵極?？蛇x的，所述第一源極區(qū)、第一漏極區(qū)的垂直于所述第一半導(dǎo)體納米線的寬度大于第一半導(dǎo)體納米線的直徑，所述第二源極區(qū)、第二漏極區(qū)的垂直于第二半導(dǎo)體納米線的寬度大于第二半導(dǎo)體納米線的直徑。綜上所述，本發(fā)明采用第一半導(dǎo)體納米線MOSFET具有縱向堆疊式第一半導(dǎo)體納米線組和第二半導(dǎo)體納米線MOSFET具有縱向堆疊式第二半導(dǎo)體納米線組的結(jié)構(gòu)設(shè)計(jì)可以完全獨(dú)立的進(jìn)行工藝調(diào)試，且器件集成度高。同時(shí)改善場(chǎng)效應(yīng)晶體管的電學(xué)性能，成倍的增大了器件電流驅(qū)動(dòng)能力，并適用于前沿納米器件技術(shù)領(lǐng)域。


圖1 (a)為本發(fā)明雙層隔離縱向堆疊式半導(dǎo)體納米線MOSFET的俯視結(jié)構(gòu)示意圖；圖1 (b)所示為圖1 (a)沿X-X’方向的剖視結(jié)構(gòu)示意圖；圖1 (c)所示為圖1 (a)沿Y_Y’方向的剖視結(jié)構(gòu)示意圖；圖2為本發(fā)明雙層隔離縱向堆疊式半導(dǎo)體納米線MOSFET的立體結(jié)構(gòu)示意圖；圖3為本發(fā)明雙層隔離縱向堆疊式半導(dǎo)體納米線MOSFET經(jīng)過(guò)后續(xù)半導(dǎo)體制備工藝所形成的完整場(chǎng)效應(yīng)晶體管的立體結(jié)構(gòu)示意圖；圖4 (a)、圖4 (b)、圖4 (c)為現(xiàn)有MOSFET的結(jié)構(gòu)示意圖；圖5 (a)、圖5 (b)、圖5 (c)為現(xiàn)有MOSFET的結(jié)構(gòu)示意圖；圖6 (a)、圖6 (b)、圖6 (c)為現(xiàn)有MOSFET的結(jié)構(gòu)示意圖7 (a)、圖7 (b)、圖7 (c)為現(xiàn)有MOSFET的結(jié)構(gòu)示意圖8 (a)、圖8 (b)、圖8 (c)為現(xiàn)有MOSFET的結(jié)構(gòu)示意圖9 (a)、圖9 (b)、圖9 (c)為現(xiàn)有MOSFET的結(jié)構(gòu)示意圖10 (a)、圖10 (b)、圖10 (C)為現(xiàn)有MOSFET的結(jié)構(gòu)示意圖。
具體實(shí)施方式
為詳細(xì)說(shuō)明本發(fā)明創(chuàng)造的技術(shù)內(nèi)容、構(gòu)造特征、所達(dá)成目的及功效，下面將結(jié)合實(shí)施例并配合附圖予以詳細(xì)說(shuō)明。其中，所述第一半導(dǎo)體納米線組可以包括多個(gè)呈縱向堆疊式設(shè)置的第一半導(dǎo)體納米線，實(shí)施例和附圖中以3個(gè)為例，所述第二半導(dǎo)體納米線組可以包括多個(gè)呈縱向堆疊式設(shè)置的第二半導(dǎo)體納米線，實(shí)施例和附圖中以3個(gè)為例。
請(qǐng)參閱圖1(a)、圖1(b)、圖1(c)，圖1(a)所示為本發(fā)明雙層隔離縱向堆疊式半導(dǎo)體納米線MOSFET的俯視結(jié)構(gòu)示意圖。圖1(b)所示為圖1(a)沿X_X’方向的剖視結(jié)構(gòu)示意圖。圖1(c)所示為圖1(a)沿Y-Y’方向的剖視結(jié)構(gòu)示意圖。所述雙層隔離縱向堆疊式半導(dǎo)體納米線MOSFET 1包括半導(dǎo)體襯底10，第一半導(dǎo)體納米線MOSFET 11，第二半導(dǎo)體納米線 M0SFET12，設(shè)置在所述第一半導(dǎo)體納米線MOSFET 11與所述第二半導(dǎo)體納米線M0SFET12之間的隔離介質(zhì)層13，設(shè)置在所述第一半導(dǎo)體納米線MOSFET 11與所述半導(dǎo)體襯底10之間的埋氧層14，設(shè)置在所述第一半導(dǎo)體納米線MOSFET 11的第一源極區(qū)110、第一漏極區(qū)111和第一柵極區(qū)112之間的第一絕緣介質(zhì)層113，設(shè)置在所述第二半導(dǎo)體納米線MOSFET 12的第二源極區(qū)120、第二漏極區(qū)121和第二柵極區(qū)122之間的第二絕緣介質(zhì)層123，設(shè)置在介于所述隔離介質(zhì)層13與所述埋氧層14之間并位于所述第一半導(dǎo)體納米線MOSFET 11 一側(cè)且與所述第一源極區(qū)110、第一漏極區(qū)111以及第一柵極區(qū)112相連的第三絕緣介質(zhì)層114， 與所述第三絕緣介質(zhì)層114呈面向設(shè)置并與所述第二源極區(qū)120、第二漏極區(qū)121以及第二柵極區(qū)122連接的第四絕緣介質(zhì)層124，以及分別設(shè)置在所述隔離介質(zhì)層13與所述第一源極區(qū)110、第一漏極區(qū)111和第一柵極區(qū)112之間的第一導(dǎo)電層115和分別設(shè)置在第二源極區(qū)120、第二漏極區(qū)121和第二柵極區(qū)122之異于所述隔離介質(zhì)層13 —側(cè)的第二導(dǎo)電層 125。
請(qǐng)參閱圖2，并結(jié)合參閱圖1 (a)、圖1 (b)和圖1 (c)，圖2所示為本發(fā)明雙層隔離縱向堆疊式半導(dǎo)體納米線MOSFET 1的立體結(jié)構(gòu)示意圖。所述第一半導(dǎo)體納米線MOSFET 11 進(jìn)一步包括橫向貫穿于所述第一柵極區(qū)112并設(shè)置在所述第一源極區(qū)110與所述第一漏極區(qū)111之間的第一半導(dǎo)體納米線組116。其中，所述第一半導(dǎo)體納米線組116包括呈縱向堆疊式設(shè)置的3個(gè)第一半導(dǎo)體納米線1161。所述第一半導(dǎo)體納米線MOSFET 11還包括環(huán)抱設(shè)置在所述第一半導(dǎo)體納米線組116的第一半導(dǎo)體納米線1161外側(cè)并介于所述第一半導(dǎo)體納米線1161與所述第一柵極區(qū)112之間的第一柵氧化層117。
請(qǐng)繼續(xù)參閱圖2，并結(jié)合參閱圖1 (a)、1 (b)、圖1 (c)，本發(fā)明雙層隔離縱向堆疊式半導(dǎo)體納米線MOSFET 1的第二半導(dǎo)體納米線MOSFET 12進(jìn)一步包括橫向貫穿于所述第二柵極區(qū)122并設(shè)置在所述第二源極區(qū)120與所述第二漏極區(qū)121之間的第二半導(dǎo)體納米線組126。其中，所述第二半導(dǎo)體納米線組1 包括呈縱向堆疊式設(shè)置的3個(gè)第二半導(dǎo)體納米線1261。所述第二半導(dǎo)體納米線MOSFET 12還包括環(huán)抱設(shè)置在所述第二半導(dǎo)體納米線組 126的第二半導(dǎo)體納米線1261與所述第二柵極區(qū)122之間的第二柵氧化層127。所述第一半導(dǎo)體納米線組116與所述第二半導(dǎo)體納米線組1 在空間上疊置，并分別具有圓形、橫向跑道形或者縱向跑道型的截面結(jié)構(gòu)。所述第一源極區(qū)110、第一漏極區(qū)111的垂直于所述第一半導(dǎo)體納米線1161的寬度大于第一半導(dǎo)體納米線1161的直徑，所述第二源極區(qū)120、第二漏極區(qū)121的垂直于第二半導(dǎo)體納米線1261的寬度大于第二半導(dǎo)體納米線1261的直徑，所以本發(fā)明雙層隔離縱向堆疊式半導(dǎo)體納米線MOSFET 1俯視時(shí)呈中間細(xì)兩端寬大的鰭形。若，第一半導(dǎo)體納米線MOSFET 11為NM0SFET，第二半導(dǎo)體納米線MOSFET 12為PM0SFET，可以使第二半導(dǎo)體納米線MOSFET 12的接觸孔較短，從而第二半導(dǎo)體納米線MOSFET 12的接觸孔電阻值較小，進(jìn)而進(jìn)一步改善第二半導(dǎo)體納米線MOSFET 12的電學(xué)性能。故而，在本發(fā)明中優(yōu)選的為，所述第一半導(dǎo)體納米線MOSFET 11為NM0SFET，所述第二半導(dǎo)體納米線MOSFET 12為PM0SFET。顯然地，本發(fā)明同樣可以采用第一半導(dǎo)體納米線MOSFET 11為PM0SFET，第二半導(dǎo)體納米線MOSFET 12為NM0SFET的結(jié)構(gòu)設(shè)計(jì)。在第一源極區(qū)110、第一漏極區(qū)111和第一柵極區(qū)112之間設(shè)置第一絕緣介質(zhì)層113以避免第一源極區(qū)110、第一漏極區(qū)111和第一柵極區(qū)112之間的相互干擾。在第二源極區(qū)120、第二漏極區(qū)121和第二柵極區(qū)122之間設(shè)置第二絕緣介質(zhì)層123以避免第二源極區(qū)120、第二漏極區(qū)121和第二柵極區(qū)122之間的相互干擾。在第一半導(dǎo)體納米線MOSFET11與半導(dǎo)體襯底10之間設(shè)置埋氧層14，將所述第一半導(dǎo)體納米線MOSFET 11與所述半導(dǎo)體襯底10隔離，有效的減少漏電流，從而提高器件性能。請(qǐng)參閱圖2，并結(jié)合參閱圖3，圖3所示為經(jīng)過(guò)后續(xù)半導(dǎo)體制備工藝所形成的完整場(chǎng)效應(yīng)晶體管的立體結(jié)構(gòu)示意圖。所述第一半導(dǎo)體納米線M0SFET11可以通過(guò)第四絕緣介質(zhì)層1 將電極從第一導(dǎo)電層115引出，以分別形成第一源極118a、第一漏極118b和第一柵極119。所述第二半導(dǎo)體納米線MOSFET 12可以通過(guò)位于第二源極區(qū)120、第二漏極區(qū)121和第二柵極區(qū)122上的第二導(dǎo)電層125將電極引出，以分別形成第二源極128a、第二漏極128b和第二柵極129。綜上所述，本發(fā)明雙層隔離縱向堆疊式半導(dǎo)體納米線MOSFET的第一半導(dǎo)體納米線MOSFET與第二半導(dǎo)體納米線MOSFET通過(guò)隔離介質(zhì)層間隔，可以完全獨(dú)立的進(jìn)行工藝調(diào)試，且器件集成度高。同時(shí)，本發(fā)明采用第一半導(dǎo)體納米線MOSFET具有縱向堆疊式第一半導(dǎo)體納米線組和第二半導(dǎo)體納米線MOSFET具有縱向堆疊式第二半導(dǎo)體納米線組的結(jié)構(gòu)設(shè)計(jì)進(jìn)一步改善場(chǎng)效應(yīng)晶體管的電學(xué)性能，成倍的增大了器件電流驅(qū)動(dòng)能力，并適用于前沿納米器件技術(shù)領(lǐng)域。本領(lǐng)域技術(shù)人員均應(yīng)了解，在不脫離本發(fā)明的精神或范圍的情況下，可以對(duì)本發(fā)明進(jìn)行各種修改和變型。因而，如果任何修改或變型落入所附權(quán)利要求書(shū)及等同物的保護(hù)范圍內(nèi)時(shí)，認(rèn)為本發(fā)明涵蓋這些修改和變型。
權(quán)利要求
1.一種雙層隔離縱向堆疊式半導(dǎo)體納米線M0SFET，其特征在于，所述雙層隔離縱向堆疊式半導(dǎo)體納米線MOSFET包括半導(dǎo)體襯底；第一半導(dǎo)體納米線M0SFET，具有第一源極區(qū)、第一漏極區(qū)以及第一柵極區(qū)，并形成在所述半導(dǎo)體襯底上，所述第一半導(dǎo)體納米線MOSFET進(jìn)一步包括橫向貫穿于所述第一柵極區(qū)并設(shè)置在所述第一源極區(qū)與所述第一漏極區(qū)之間的第一半導(dǎo)體納米線組，所述第一半導(dǎo)體納米線組包括呈縱向堆疊式設(shè)置的第一半導(dǎo)體納米線，所述第一半導(dǎo)體納米線MOSFET還包括環(huán)抱設(shè)置在所述第一半導(dǎo)體納米線組的第一半導(dǎo)體納米線外側(cè)并介于所述第一半導(dǎo)體納米線與所述第一柵極區(qū)之間的第一柵氧化層；第二半導(dǎo)體納米線M0SFET，具有第二源極區(qū)、第二漏極區(qū)以及第二柵極區(qū)，并形成在所述半導(dǎo)體襯底上，所述第二半導(dǎo)體納米線MOSFET進(jìn)一步包括橫向貫穿于所述第二柵極區(qū)并設(shè)置在所述第二源極區(qū)與所述第二漏極區(qū)之間的第二半導(dǎo)體納米線組，所述第二半導(dǎo)體納米線組包括呈縱向堆疊式設(shè)置的第二半導(dǎo)體納米線，所述第二半導(dǎo)體納米線MOSFET還包括環(huán)抱設(shè)置在所述第二半導(dǎo)體納米線組的第二半導(dǎo)體納米線外側(cè)并介于所述第二半導(dǎo)體納米線與所述第二柵極區(qū)之間的第二柵氧化層；隔離介質(zhì)層，設(shè)置在所述第一半導(dǎo)體納米線MOSFET與所述第二半導(dǎo)體納米線MOSFET 之間；埋氧層，設(shè)置在所述第一半導(dǎo)體納米線MOSFET與所述半導(dǎo)體襯底之間；第一絕緣介質(zhì)層，設(shè)置在所述第一半導(dǎo)體納米線MOSFET的第一源極區(qū)、第一漏極區(qū)和第一柵極區(qū)之間；第二絕緣介質(zhì)層，設(shè)置在所述第二半導(dǎo)體納米線MOSFET的第二源極區(qū)、第二漏極區(qū)和第二柵極區(qū)之間；第三絕緣介質(zhì)層，設(shè)置在介于所述隔離介質(zhì)層與所述埋氧層之間并位于所述第一半導(dǎo)體納米線MOSFET —側(cè)且與所述第一源極區(qū)、第一漏極區(qū)以及第一柵極區(qū)相連；第四絕緣介質(zhì)層，與所述第三絕緣介質(zhì)層呈面向設(shè)置并與所述第二源極區(qū)、第二漏極區(qū)以及第二柵極區(qū)連接；第一導(dǎo)電層，分別設(shè)置在所述隔離介質(zhì)層與所述第一源極區(qū)、第一漏極區(qū)和第一柵極區(qū)之間；以及，第二導(dǎo)電層，分別設(shè)置在第二源極區(qū)、第二漏極區(qū)和第二柵極區(qū)之異于所述隔離介質(zhì)層一側(cè)。
2.如權(quán)利要求1所述的雙層隔離縱向堆疊式半導(dǎo)體納米線M0SFET，其特征在于，所述第一半導(dǎo)體納米線組包括多個(gè)呈縱向堆疊式設(shè)置的第一半導(dǎo)體納米線，所述第二半導(dǎo)體納米線組包括多個(gè)呈縱向堆疊式設(shè)置的第二半導(dǎo)體納米線。
3.如權(quán)利要求1所述的雙層隔離縱向堆疊式半導(dǎo)體納米線M0SFET，其特征在于，所述第一半導(dǎo)體納米線MOSFET為NM0SFET，所述第二半導(dǎo)體納米線MOSFET為PM0SFET。
4.如權(quán)利要求1所述的雙層隔離縱向堆疊式半導(dǎo)體納米線M0SFET，其特征在于，所述第一半導(dǎo)體納米線MOSFET為PM0SFET，所述第二半導(dǎo)體納米線MOSFET為NM0SFET。
5.如權(quán)利要求1所述的雙層隔離縱向堆疊式半導(dǎo)體納米線M0SFET，其特征在于，所述第一半導(dǎo)體納米線組與所述第二半導(dǎo)體納米線組在空間上疊置，并分別具有圓形、橫向跑道形或者縱向跑道型的截面結(jié)構(gòu)。
6.如權(quán)利要求1所述的雙層隔離縱向堆疊式半導(dǎo)體納米線M0SFET，其特征在于，所述第一半導(dǎo)體納米線MOSFET通過(guò)第四絕緣介質(zhì)層將電極從第一導(dǎo)電層引出，分別形成第一源極、第一漏極和第一柵極。
7.如權(quán)利要求1所述的雙層隔離縱向堆疊式半導(dǎo)體納米線M0SFET，其特征在于，所述第二半導(dǎo)體納米線MOSFET通過(guò)位于第二源極區(qū)、第二漏極區(qū)和第二柵極區(qū)上的第二導(dǎo)電層將電極引出，分別形成第二源極、第二漏極和第二柵極。
8.如權(quán)利要求1-5任一權(quán)利要求所述的雙層隔離縱向堆疊式半導(dǎo)體納米線M0SFET，其特征在于，所述第一源極區(qū)、第一漏極區(qū)的垂直于所述第一半導(dǎo)體納米線的寬度大于第一半導(dǎo)體納米線的直徑，所述第二源極區(qū)、第二漏極區(qū)的垂直于第二半導(dǎo)體納米線的寬度大于第二半導(dǎo)體納米線的直徑。
全文摘要
一種雙層隔離縱向堆疊式半導(dǎo)體納米線MOSFET，包括半導(dǎo)體襯底；第一半導(dǎo)體納米線MOSFET，進(jìn)一步包括第一半導(dǎo)體納米線組以及第一柵氧化層；第二半導(dǎo)體納米線MOSFET，進(jìn)一步包括第二半導(dǎo)體納米線組以及第二柵氧化層；隔離介質(zhì)層，設(shè)置在所述第一半導(dǎo)體納米線MOSFET與所述第二半導(dǎo)體納米線MOSFET之間；埋氧層，設(shè)置在所述第一半導(dǎo)體納米線MOSFET與所述半導(dǎo)體襯底之間。本發(fā)明采用第一半導(dǎo)體納米線MOSFET具有縱向堆疊式第一半導(dǎo)體納米線組和第二半導(dǎo)體納米線MOSFET具有縱向堆疊式第二半導(dǎo)體納米線組的結(jié)構(gòu)設(shè)計(jì)可以完全獨(dú)立的進(jìn)行工藝調(diào)試，且器件集成度高。同時(shí)改善場(chǎng)效應(yīng)晶體管的電學(xué)性能，成倍的增大了器件電流驅(qū)動(dòng)能力，并適用于前沿納米器件技術(shù)領(lǐng)域。
文檔編號(hào)H01L29/06GK102569409SQ201210050780
公開(kāi)日2012年7月11日 申請(qǐng)日期2012年2月28日 優(yōu)先權(quán)日2012年2月28日
發(fā)明者黃曉櫓 申請(qǐng)人:上海華力微電子有限公司