專利名稱：半導體器件的制作方法
技術領域：
本發(fā)明涉及半導體器件，并且更具體地，涉及一種具有磁阻元件的半導體器件。
背景技術：
作為用于存儲的半導體器件，諸如半導體集成電路，DRAM(動態(tài)隨機存取存儲器)和SRAM(靜態(tài)隨機存取存儲器)傳統(tǒng)上已被廣泛使用。同時，MRAM(磁隨機存取存儲器)是通過磁性存儲信息并且較之其他存儲器技術在高速操作、耐重寫性、非易失性等方面具有出色的特征的器件(磁阻元件)。結合近期的半導體集成電路的微型化，可以針對如平面中所見的MRAM等中的存儲器元件的版圖進行發(fā)明。具體地，采取例如日本未審專利公布No. 2010-219098(以下稱為“專利文獻I”)和日本未審專利公布No. 2008-130995(以下稱為“專利文獻2”)中公開的手段。就是說，在其中布線延伸的方向上彼此鄰接的存儲器元件被布置為使得它們未置于相同的布線上。具體地，耦接彼此鄰接的各個存儲器元件(磁阻元件)的直線在與布線延伸的方向相傾斜的方向上延伸。通過采用該配置，促進了磁阻元件的進一步的集成并且減少了記錄元件之間的操作特性變化。還存在如下類型的MRAM STT (自旋轉移矩)-MRAM和疇壁運動MRAM。在STT-MRAM中，使用自旋矩通過自旋注入寫入所記錄的信息。在疇壁運動MRAM中，通過使用自旋矩移動疇壁來寫入所記錄的信息。STT-MRAM和疇壁運動MRAM是具有如下存儲器元件的自旋矩寫入MRAM，在這些存儲器元件中通過穿過磁阻元件自身的電流來讀取或寫入所記錄的信息。在自旋矩寫入MRAM中，需要進一步減小用于讀取/寫入信息的電流。這是因為，如果該電流增加，則需要增加構成存儲器單元的每個開關元件(晶體管)的尺寸，并且這可能招致存儲器單元的平面面積的增加。然而，如果減小信息重寫電流，則存在如下可能性例如，當讀取記錄在另一存儲器單元中的信息時，與該另一存儲器單元鄰接的(非預期的)存儲器單元中的記錄信息被此時通過的電流錯誤地重寫。或者，在使整體集成電路停止并且未進行活躍的操作時，相似地也存在如下可能性存儲器單元中的記錄信息被微小的電流非預期地重寫。在MRAM中，如上文所述，用于從磁阻元件讀取信息/向磁阻元件寫入信息的電流的減小與用于抑制磁阻元件中的讀取/寫入錯誤的特性具有權衡關系。為了改進該權衡關系，期望采取例如在日本未審專利公布No. 2004-296869(以下稱為“專利文獻3”)和日本未審專利公布No. 2009-194210(以下稱為“專利文獻4”)中描述的手段。就是說，為了改進上述權衡關系，期望將如平面中所見的每個磁阻元件的寬長比設定為不為I且極度偏離I的值。就是說，每個磁阻元件被形成為例如長方形或橢圓形的形狀，使得其在一個方向上比在與該一個方向正交的另一方向上長。美國公開的申請No. 2006/0120147AK以下稱為“專利文獻5”)公開了如下技術在具有通過字線的電流感生磁場寫入信息的這種類型的MRAM中，通過使字線蜿蜒以增加它們之間的距離并且鄰接磁阻元件，來減少串擾。
[專利文獻I]日本未審專利公布No. 2010-219098[專利文獻2]日本未審專利公布No. 2008-130995[專利文獻3]日本未審專利公布No. 2004-296869[專利文獻4]日本未審專利公布No. 2009-194210[專利文獻5]美國公開的申請No. 2006/0120147A
發(fā)明內容
然而，當如專利文獻3和專利文獻4中公開的，每個磁阻元件被成形為使得其寬長比是大于I的值時，出現(xiàn)了問題。特別地，當如專利文獻I和專利文獻2中描述的，磁阻元件較密集地布置時，存在鄰接的磁阻元件彼此短路的可能性。其原因如下文所述。例如，當鄰接的磁阻元件如平面中所見在長度方向上布置成直線時，出現(xiàn)如下情況在長度方向上彼此鄰接的磁阻元件的末端部分之間的距離極短，并且存在成對的末端部分彼此接觸的可能性。為了充分確保這一距離，所期望的是，例如增加如平面中所見的每個存儲器單元的面積而不改變每個磁阻元件的尺寸或平面形狀。這使得難于實現(xiàn)上述權衡關系的改進以及集成度的增強兩者。專利文獻I或專利文獻2并未描述如平面中所見的每個存儲器單元的面積的增加或減少。盡管公開了通過較密集地布置磁阻元件來增強集成度的半導體器件的版圖，但是存在由于上述原因而不會帶來每個元件的微型化的可能性。在專利文獻5中描述的使用電流感生磁場的MRAM中，寫入字線是必不可缺的。不同于自旋矩寫入MRAM，有必要增加每個磁阻元件的尺寸以減小使用電流感生磁場的MRAM中的重寫電流。因此，為了改進使用電流感生磁場的MRAM中的上述權衡關系，有必要增加每個磁阻元件的面積和體積。此外，當專利文獻5中描述的蜿蜒的字線被應用于使用電流感生磁場的MRAM時，如平面中所見的每個存儲器單元的尺寸較之其中字線直線延伸的普通MRAM進一步增加。出于該原因，在使用電流感生磁場的MRAM中，難于實現(xiàn)上述權衡的改進和集成度的增加兩者?？紤]到以上問題實施了本發(fā)明。本發(fā)明的目的在于提供一種半導體器件，其具有集成電路，其中可以減少用于從每個磁阻元件讀取信息和向每個磁阻元件寫入信息的電流值，而不增加如平面中所見的每個存儲器單元的面積，并且減少讀取/寫入錯誤，以及抑制磁阻元件之間的短路。本發(fā)明的工作示例中的半導體器件具有下述配置。該半導體器件包括半導體襯底，具有主表面；開關元件，具有源極區(qū)和漏極區(qū)，置于半導體襯底的主表面之上；平板狀引出布線，置于開關元件上方；自旋矩寫入的、平面內磁化磁阻元件，設置在引出布線上方，并且其磁化狀態(tài)能夠根據電流流動方向而變化；以及第一布線，與磁阻元件電耦接并且在沿主表面的方向上延伸。如平面中所見的上述磁阻元件的寬長比是不同于I的值。在布置有其中磁阻元件和開關元件彼此電耦接的多個存儲器單元的存儲器單元區(qū)域中，采取如下措施在第一方向上或者如平面中所見的在磁阻元件的長度方向上，多個鄰接的磁阻元件被布置為使得它們未被置于沿第一方向延伸的相同直線上。本發(fā)明的另一工作示例中的半導體器件具有下述配置。該半導體器件包括半導體襯底，具有主表面；開關元件，置于半導體襯底的主表面之上；自旋矩寫入的、疇壁運動磁阻元件，設置在開關元件上方并且具有疇壁運動層和磁化釘扎層，其中疇壁運動層在沿主表面的方向上延伸并且其磁化狀態(tài)能夠根據電流流動方向而變化，而磁化釘扎層置于疇 壁運動層之上，在它們之間存在隧道絕緣層；以及第一布線，與疇壁運動層電耦接，并且在沿主表面的方向上延伸。如平面中所見的上述磁阻元件的寬長比是不同于I的值。在布置有其中磁阻元件和開關元件彼此電耦接的多個存儲器單元的存儲器單元區(qū)域中，采取如下措施在第一方向上或者如平面中所見的在磁阻元件的長度方向上，多個鄰接的磁阻元件被布置為使得它們未被置于沿第一方向延伸的相同直線上。在本發(fā)明的上述工作示例和其他工作示例中的半導體器件中，可以減小下述距離之間的差異如平面中所見的寬長比不是I的長磁阻元件之間在長度方向上的距離以及它們在與該長度方向正交的方向上的距離。這便利了如平面中所見的長度方向上的磁阻元件的末端部分的處理，并且可以抑制長度方向上的成對鄰接的磁阻元件的末端部分之間的短路。此外，可以提供一種半導體器件，其具有集成電路，其中可以減小用于從磁阻元件讀取信息和向磁阻元件寫入信息的電流值，并且可以抑制讀取/寫入錯誤而不會增加如平面中所見的每個存儲器單元的面積。
圖I是本發(fā)明的第一實施例中的完整的半導體器件的平面視圖；圖2是詳細圖示了圖I中的特別是其中形成MRAM的區(qū)域中的存儲器單元區(qū)域的配置的平面視圖；圖3是沿圖2的線III-III截取的圖2中的存儲器單元區(qū)域的示意性橫截面視圖；圖4是沿圖2的線IV-IV截取的圖2中的存儲器單元區(qū)域的示意性橫截面視圖；圖5是沿圖2的線V-V截取的圖2中的存儲器單元區(qū)域的示意性橫截面視圖；圖6是沿圖2的線VI-VI截取的圖2中的存儲器單元區(qū)域的示意性橫截面視圖；圖7是沿圖2的線VII-VII截取的圖2中的存儲器單元區(qū)域的示意性橫截面視圖；圖8是圖示了其中形成圖2至圖7中圖示的磁阻元件的存儲器單元的配置的示意性透視圖；圖9是圖示了第一實施例中的磁阻元件的配置的第一示例的示意性橫截面視圖；圖10是圖示了第一實施例中的磁阻元件的配置的第二示例的示意性橫截面視圖11是圖示了第一實施例中的磁阻元件的配置的第三示例的示意性橫截面視圖；圖12是圖示了第一實施例中的磁阻元件的配置的第四示例的示意性橫截面視圖；圖13是圖示了其中平面內磁化磁阻元件的自由層和磁化釘扎層在磁化方向上彼此不同的STT-MRAM的初始狀態(tài)的示意性橫截面視圖；圖14是圖示了其中圖13中的平面內磁化磁阻元件的磁化方向反轉的操作的示意性橫截面視圖；圖15是圖示了其中作為圖14中的操作的結果，平面內磁化磁阻元件的自由層和磁化釘扎層在磁化方向上變得相同的狀態(tài)的示意性橫截面視圖； 圖16是圖示了其中平面內磁化磁阻元件的自由層和磁化釘扎層在磁化方向上彼此相同的初始狀態(tài)的示意性橫截面視圖；圖17是圖示了其中圖16中的磁阻元件的磁化方向反轉的操作的示意性橫截面視圖；圖18是圖示了其中作為圖17中的操作的結果，平面內磁化磁阻元件的自由層和磁化釘扎層在磁化方向上變得彼此相反的狀態(tài)的示意性橫截面視圖；圖19是指示穿過磁阻元件的電流和反轉概率之間的關系的曲線圖；圖20是指示磁阻元件的寬長比與熱穩(wěn)定性參數和重寫電流值之間的關系的曲線圖；圖21是詳細圖示了第一實施例的比較示例中的半導體器件中的存儲器單元區(qū)域的配置的平面視圖；圖22是沿圖21的線XXII-XXII截取的圖21中的存儲器單元區(qū)域的示意性橫截面視圖；圖23是沿圖21的線XXIII-XXIII截取的圖21中的存儲器單元區(qū)域的示意性橫截面視圖；圖24是沿圖21的線XXIV-XXIV截取的圖21中的存儲器單元區(qū)域的示意性橫截面視圖；圖25是圖示了其中圖21中的磁阻元件的寬長比變得遠大于I的狀態(tài)的平面視圖；圖26是沿圖25的線XXVI-XXVI截取的圖25中的存儲器單元區(qū)域的示意性橫截面視圖；圖27是詳細圖示了本發(fā)明的第二實施例的第一示例中的半導體器件中的存儲器單元區(qū)域的配置的平面視圖；圖28是僅詳細示出了本發(fā)明的第二實施例的第二示例中的半導體器件中的存儲器單元區(qū)域的配置中的源極線上方的層的平面視圖；圖29是僅詳細示出了本發(fā)明的第二實施例的第三示例中的半導體器件中的存儲器單元區(qū)域的配置中的源極線上方的層的平面視圖；圖30是詳細圖示了本發(fā)明的第二實施例的第四示例中的半導體器件中的存儲器單元區(qū)域的配置的平面視圖31是詳細圖示了本發(fā)明的第二實施例的第五示例中的半導體器件中的存儲器單元區(qū)域的配置的平面視32是沿圖30的線XXXII-XXXII截取的磁阻元件的示意性橫截面視圖；圖33是沿圖31的線XXXIII-XXXIII截取的磁阻元件的示意性橫截面視圖；圖34是與圖32相同的、圖示了其中使圖32中的磁阻元件的上表面變平的模式的示意性橫截面視圖；圖35是與圖33相同的、圖示了其中使圖33中的磁阻元件的上表面變平的模式的示意性橫截面視圖；圖36是沿圖31的線XXXVI-XXXVI截取的圖31中的存儲器單元區(qū)域的示意性橫截面視圖；圖37是沿圖31的線XXXVII-XXXVII截取的圖31中的存儲器單元區(qū)域的示意性橫截面視圖；圖38是沿圖31的線XXXVIII-XXXVIII截取的圖31中的存儲器單元區(qū)域的示意性橫截面視圖；圖39是沿圖31的線XXXIX-XXXIX截取的圖31中的存儲器單元區(qū)域的示意性橫截面視圖；圖40是圖示了針對圖36中圖示的區(qū)域的第一修改的示意性橫截面視圖；圖41是圖示了針對圖38中圖示的區(qū)域的第一修改的示意性橫截面視圖；圖42是圖示了針對圖36中圖示的區(qū)域的第二修改的示意性橫截面視圖；圖43是圖示了針對圖38中圖示的區(qū)域的第二修改的示意性橫截面視圖；圖44是詳細圖示了本發(fā)明的第二實施例的第六示例中的半導體器件中的存儲器單元區(qū)域的配置的平面視圖；圖45是詳細圖示了本發(fā)明的第二實施例的第七示例中的半導體器件中的存儲器單元區(qū)域的配置的平面視圖；圖46是詳細圖示了本發(fā)明的第二實施例的第八示例中的半導體器件中的存儲器單元區(qū)域的配置的平面視圖；圖47是詳細圖示了在本發(fā)明的第二實施例的第八示例中的半導體器件中，其中寬長比較之圖46中的磁阻元件遠高于I的磁阻元件的區(qū)域的配置的平面視圖；圖48是詳細圖示了本發(fā)明的第三實施例的第一示例中的半導體器件中的存儲器單元區(qū)域的配置的平面視圖；圖49是針對如平面中所見的圖48中的源極線的形狀的第一修改的示意性平面視圖，僅圖示了源極線和位于其下方的層；圖50是針對如平面中所見的圖48中的源極線的形狀的第二修改的示意性平面視圖，僅圖示了源極線和位于其下方的層；圖51是針對如平面中所見的圖48中的源極線的形狀的第三修改的示意性平面視圖，僅圖示了源極線和位于其下方的層；圖52是針對如平面中所見的圖48中的源極線的形狀的第四修改的示意性平面視圖，僅圖示了源極線和位于其下方的層；圖53是詳細圖示了本發(fā)明的第三實施例的第二示例中的半導體器件中的存儲器單元區(qū)域的配置的平面視圖；圖54是針對如平面中所見的圖53中的源極線的形狀的第一修改的示意性平面視圖，僅圖示了源極線和位于其下方的層；圖55是針對如平面中所見的圖53中的源極線的形狀的第二修改的示意性平面視 圖，僅圖示了源極線和位于其下方的層；圖56是針對如平面中所見的圖53中的源極線的形狀的第三修改的示意性平面視圖，僅圖示了源極線和位于其下方的層；圖57是詳細圖示了本發(fā)明的第三實施例的第三示例中的半導體器件中的存儲器單元區(qū)域的配置的平面視圖；圖58是針對如平面中所見的圖57中的磁阻元件的布置的修改的示意性平面視圖，僅圖示了位于源極線上方的層；圖59是針對如平面中所見的圖57中的源極線的形狀的第一修改的示意性平面視圖，僅圖示了源極線和位于其下方的層；圖60是針對如平面中所見的圖57中的源極線的形狀的第二修改的示意性平面視圖，僅圖示了源極線和位于其下方的層；圖61是針對如平面中所見的圖57中的源極線的形狀的第三修改的示意性平面視圖，僅圖示了源極線和位于其下方的層；圖62是詳細圖示了本發(fā)明的第三實施例的第四示例中的半導體器件中的存儲器單元區(qū)域的配置的平面視圖；圖63是針對如平面中所見的圖62中的源極線的形狀的第一修改的示意性平面視圖，僅圖示了源極線和位于其下方的層；圖64是針對如平面中所見的圖62中的源極線的形狀的第二修改的示意性平面視圖，僅圖示了源極線和位于其下方的層；圖65是針對如平面中所見的圖62中的源極線的形狀的第三修改的示意性平面視圖，僅圖示了源極線和位于其下方的層；圖66是詳細圖示了本發(fā)明的第三實施例的第五示例中的半導體器件中的存儲器單元區(qū)域的配置的平面視圖；圖67是針對如平面中所見的圖66中的位線的形狀的第一修改的示意性平面視圖，僅圖示了位于源極線上方的層；圖68是針對如平面中所見的圖66中的位線的形狀的第二修改的示意性平面視圖，僅圖示了位于源極線上方的層；圖69是沿圖68的線LXIX-LXIX截取的其中形成圖68中的磁阻元件的區(qū)域的示意性橫截面視圖；圖70是針對如平面中所見的圖66中的位線的形狀的第三修改的示意性平面視圖，僅圖示了位于源極線上方的層；圖71是沿圖70的線LXXI-LXXI截取的其中形成圖70中的磁阻元件的區(qū)域的示意性橫截面視圖；圖72是詳細圖示了本發(fā)明的第三實施例的第六示例中的半導體器件中的存儲器單元區(qū)域的配置的平面視圖73是針對如平面中所見的圖72中的位線的形狀的第一修改的示意性平面視圖，僅圖示了位于源極線上方的層；圖74是沿圖73的線LXXIV-LXXIV截取的其中形成圖73中的磁阻元件的區(qū)域的示意性橫截面視圖；圖75是針對如平面中所見的圖72中的位線的形狀的第二修改的示意性平面視圖，僅圖示了位于源極線上方的層；圖76是沿圖75的線LXXVI-LXXVI截取的其中形成圖 75中的磁阻元件的區(qū)域的示意性橫截面視圖；圖77是詳細圖示了本發(fā)明的第三實施例的第七示例中的半導體器件中的存儲器單元區(qū)域的配置的平面視圖；圖78是本發(fā)明的第四實施例的第一示例中的半導體器件中的存儲器單元區(qū)域的配置的平面視圖，僅詳細圖示了位于源極線上方的層；圖79是沿圖78的線LXXIX-LXXIX截取的其中形成圖78中的磁阻元件的區(qū)域的示意性橫截面視圖；圖80是本發(fā)明的第四實施例的第二示例中的半導體器件中的存儲器單元區(qū)域的配置的平面視圖，僅詳細圖示了位于源極線上方的層；圖81是沿圖80的線LXXXI-LXXXI截取的其中形成圖80中的磁阻元件的區(qū)域的示意性橫截面視圖；圖82是本發(fā)明的第四實施例的第三示例中的半導體器件中的存儲器單元區(qū)域的配置的平面視圖，僅詳細圖示了位于源極線上方的層；圖83是沿圖82的線LXXXIII-LXXXIII截取的其中形成圖82中的磁阻元件的區(qū)域的示意性橫截面視圖；圖84是詳細圖示了本發(fā)明的第五實施例的第一示例中的半導體器件中的存儲器單元區(qū)域的配置的平面視圖；圖85是沿圖84的線LXXXV-LXXXV截取的圖84中的存儲器單元區(qū)域的示意性橫截面視圖；圖86是沿圖84的線LXXXVI-LXXXVI截取的圖84中的存儲器單元區(qū)域的示意性橫截面視圖；圖87是沿圖84的線LXXXVII-LXXXVII截取的圖84中的存儲器單元區(qū)域的示意性橫截面視圖；圖88是沿圖84的線LXXXVIII-LXXXVIII截取的圖84中的存儲器單元區(qū)域的示意性橫截面視圖；圖89是圖84中的存儲器單元區(qū)域的等效電路圖；圖90是本發(fā)明的第五實施例的第二示例中的半導體器件中的存儲器單元區(qū)域的配置的平面視圖，僅詳細圖示了位于源極線下方的層；圖91是圖90中的存儲器單元區(qū)域的等效電路圖；圖92是詳細圖示了本發(fā)明的第五實施例的第三示例中的半導體器件中的存儲器單元區(qū)域的配置的平面視圖；圖93是沿圖92的線XCIII-XCIII截取的圖92中的存儲器單元區(qū)域的示意性橫截面視圖94是沿圖92的線XCIV-XCIV截取的圖92中的存儲器單元區(qū)域的示意性橫截面視圖；圖95是圖示了針對圖93中圖示的區(qū)域的第一修改的示意性橫截面視圖；圖96是圖示了針對圖94中圖示的區(qū)域的第一修改的示意性橫截面視圖；圖97是圖示了針對圖93中圖示的區(qū)域的第二修改的示意性橫截面視圖；圖98是圖示了針對圖94中圖示的區(qū)域的第二修改的示意性橫截面視圖；圖99是本發(fā)明的參考示例中的半導體器件中的存儲器單元區(qū)域的配置的平面視圖，僅詳細圖示了位于源極線上方的層；圖100是沿圖99的線C-C截取的圖99中的存儲器單元區(qū)域的示意性橫截面視圖；圖101是沿圖99的線CI-CI截取的圖99中的存儲器單元區(qū)域的示意性橫截面視圖；圖102是詳細圖示了本發(fā)明的第六實施例的第一示例中的半導體器件中的存儲器單元區(qū)域的配置的平面視圖；圖103是沿圖102的線CIII-CIII截取的圖102中的存儲器單元區(qū)域的示意性橫截面視圖；圖104是沿圖102的線CIV-CIV截取的圖102中的存儲器單元區(qū)域的示意性橫截面視圖；圖105是沿圖102的線CV-CV截取的圖102中的存儲器單元區(qū)域的示意性橫截面視圖；圖106是沿圖102的線CVI-CVI截取的圖102中的存儲器單元區(qū)域的示意性橫截面視圖；圖107是示出了其中形成圖102至圖106中圖示的磁阻元件的存儲器單元的配置的示意性透視圖；圖108是詳細圖示了本發(fā)明的第六實施例的第一示例的比較示例中的半導體器件中的存儲器單元區(qū)域的配置的平面視圖；圖109是沿圖108的線CIX-CIX截取的圖108中的存儲器單元區(qū)域的示意性橫截面視圖；圖110是沿圖108的線CX-CX截取的圖108中的存儲器單元區(qū)域的示意性橫截面視圖；圖111是沿圖108的線CXI-CXI截取的圖108中的存儲器單元區(qū)域的示意性橫截面視圖；圖112是沿圖108的線CXII-CXII截取的圖108中的存儲器單元區(qū)域的示意性橫截面視圖；圖113是針對如平面中所見的圖102中的接地布線的形狀的第一修改的示意性平面視圖，主要圖示了疇壁運動層和位于其上方的層；圖114是針對如平面中所見的圖102中的接地布線的形狀的第二修改的示意性平面視圖，主要圖示了疇壁運動層和位于其上方的層；
圖115是針對如平面中所見的圖102中的接地布線的形狀的第三修改的示意性平面視圖，主要圖示了疇壁運動層和位于其上方的層；圖116是針對如平面中所見的圖102中的接地布線的形狀的第四修改的示意性平面視圖，主要圖示了疇壁運動層和位于其上方的層；圖117是針對如平面中所見的圖102中的接地布線的形狀的第五修改的示意性平面視圖，主要圖示了疇壁運動層和位于其上方的層；以及圖118是針對如平面中所見的圖102中的接地布線的形狀的第六修改的示意性平面視圖，主要圖示了疇壁運動層和位于其上方的層。
具體實施方式
下面將參照附圖給出對本發(fā)明的實施例的描述。第一實施例首先，將參照圖I給出對該實施例中的具有芯片形式的半導體器件的描述。如圖I所示，該實施例中的半導體芯片CHP包括CPU (中央處理單元)、MRAM、外圍電路和電源線PL。焊盤ro被置于半導體芯片CHP的外圍區(qū)域中。CPU是還被稱為中央處理單元的電路，并且其從存儲裝置讀取指令、解釋指令、并且基于指令執(zhí)行各種計算和控制。出于該原因，需要CPU的高速處理。MRAM是能夠利用磁性以隨機形式從其讀取存儲器信息和向其寫入存儲器信息的元件。MRAM不僅具有作為非易失性存儲器的功能(其中即使在關閉電源之后仍保持存儲器信息)，而且還具有高速隨機存取功能。MRAM包括存儲器單元(磁阻元件)；用于向存儲器器件寫入信息和從存儲器器件讀取信息的電路；選擇晶體管，用于從所布置的多個存儲器器件中選擇應從其讀取信息或者應向其寫入信息的器件；等等。外圍電路是用于配置半導體器件連同CPU和MRAM的系統(tǒng)的電路并且其由例如電源電路、時鐘電路、重置電路等構成。外圍電路包括處理數字信號的數字電路和處理模擬信號的模擬電路。模擬電路是處理隨時間連續(xù)變化的電壓、電流等信號(即模擬信號)的電路。它們由例如放大電路、轉換電路、調制電路、振蕩電路、電源電路等構成。電源線PL是用于提供用來操作CPU、MRAM和外圍電路的電壓的線路，并且其由電源線和接地線構成。CPU、MRAM和外圍電路與電源線耦接并且可以利用通過電源線提供的電力進行操作。焊盤ro是用于半導體芯片CHP和與其耦接的外部設備(電路)之間的輸入/輸出的外部連接端子。輸入信號通過焊盤ro輸入到半導體芯片CHP中形成的CPU等。來自cpu的輸出信號通過焊盤ro輸出到與半導體芯片CHP耦接的外部設備(電路)。將參照圖2至圖12給出圖I中的其中形成具有磁阻元件的存儲器單元的區(qū)域(存儲器單元區(qū)域)的配置的描述。如圖2中所示，作為該實施例中的在存儲器單元區(qū)域中形成的每個磁阻元件MRD，可以例示STT-MRAM，其是其中使用自旋矩通過自旋注入寫入信息的自旋注入MRAM。在由STT-MRAM組成的電路中，通常，MRAM的多個存儲器單元MC被布置為具有水平方向上的n行和豎直方向上的m列的矩陣。就是說，MRAM構成存儲器單元陣列，該存儲器單元陣列由布置為陣列的多個存儲器單元MC構成。
字線WLl至WLn (圖2中的字線WL1、WL2 :第三布線)和源極線SLl至SLn (圖2中的多個源極線SL:第二布線)沿存儲器單元陣列的列布置。字線和源極線被布置為使得它們彼此平行地延伸。位線BLl至BLm (圖2中的位線BL1、BL2、BL3、BL4 :第一布線)彼此平行布置，使得它們在存儲器單元陣列的水平方向上延伸。盡管圖中未示出，但是字線與字線驅動器電耦接并且源極線與用于讀取信息的電路電耦接。位線與用于寫入信息的電路電耦接。在圖2左側的“SL及其下方”下面，示出了源極線SL以及比源極線SL更接近下面描述的半導體襯底的層的配置。就是說，半導體襯底的有源區(qū)AA、字線WLl等形成在位于源極線SL下方的層中。此外，安置將下面描述的開關元件和源極線SL電耦接在一起的源極接觸SC、將漏極區(qū)DR和任何其他區(qū)耦接在一起的漏極接觸DC等。多個有源區(qū)AA通過由例如絕緣膜形成的溝槽TR彼此分隔。在圖2右側的“SL上方”下面，示出了比源極線SL更遠離下面描述的半導體襯底的源極線SL上方的層的配置。就是說，在源極線SL上方的層中，布置作為底電極的帶狀布線ST (引出布線)、磁阻元件MRD、漏極接觸DC、位線BLl等，使得它們彼此電耦接。位線BLl等實際上被布置為使得它們在水平方向上延伸貫穿位于圖2中的SL上方的區(qū)域。然而，在圖2中，它們被獨立地示出在中心部分處，以便利觀察。因此，圖2中的“SL及其下方”和“SL上方”分別示出了下面的層和上面的層。源極線SL實際上也延伸，使得它們如平面中所見的與每個存儲器單元MC交疊；然而，在圖2中省略了這一示圖表示。每個磁阻元件MRD具有橢圓形平面形狀并且例如在圖2的豎直方向上是長的。作為采用該橢圓形的結果，每個磁阻元件MRD的寬長比采取不同于I的值。在該示例中，所期望的是，如平面中所見的每個磁阻元件MRD的寬長比應極大地偏離I。具體地，當寬長比大于I時，所期望的是，其應是2或更高。當寬長比小于I時，所期望的是，其應是0. 5或更低。然而，磁阻元件MRD的形狀不限于橢圓形并且其可以是具有長度方向的矩形的形狀，諸如長方形。在圖2的豎直方向上彼此鄰接的兩個存儲器單元MC的磁阻元件MRD被布置為使得它們不處于在豎直方向上延伸的相同直線上。就是說，在豎直方向或者其中長度方向延伸的方向(第一方向)上彼此鄰接的兩個磁阻元件MRD被布置在水平方向或者與第一方向交叉的方向(第二方向)上的不同坐標中。例如，圖2中的BLl單元部的磁阻元件MRD被置于帶狀布線ST右側，而BL2單元部的磁阻元件MRD被置于帶狀布線ST左側。BL3單元部的磁阻元件MRD被置于在第二方向上與BLl單元部的磁阻元件MRD相同的坐標中。因此，它們被置于沿第一方向延伸的相同的直線上。BL4單元部的磁阻元件MRD被置于在第二方向上與BL2單元部的磁阻元件MRD相同的坐標中。如上所述,這些磁阻元件MRD被布置成交錯配置，使得它們相對于漏極接觸DC和帶狀布線ST的位置交替安置。如圖3至圖7中的橫截面視圖中所示，上述的每個存儲器單元MC、每個元件和每個布線形成在由例如單晶硅形成的半導體襯底SUB的主表面之上。將給出更具體的描述。晶體管TM(開關元件)在半導體襯底SUB的主表面之上在有源區(qū)AA中形成，并且平板狀帶狀布線ST、磁阻元件MRD、位線BL等置于其上方。 晶體管TM包括為包含例如硼、磷、砷等的雜質擴散層的成對的源極區(qū)SO和漏極區(qū)DR;包括氧化硅膜的柵極絕緣層GI ;以及由諸如多晶硅、金屬膜等導體形成的未示出的柵極電極層。字線WL1、WL2基本上直接置于柵極電極層上方。成對的源極區(qū)SO/漏極區(qū)DR彼此相距一定距離地置于半導體襯底SUB的主表面中。柵極電極層形成在夾于成對的源極區(qū)SO/漏極區(qū)DR之間的半導體襯底SUB的表面之上，而其間具有柵極絕緣層GI。柵極電極層和成對的源極區(qū)SO/漏極區(qū)DR的表面可以被硅化。每個磁阻元件MRD被設置在其中形成存取晶體管TM的半導體襯底SUB的主表面之上，其間具有多個層間絕緣層II。所期望的是，層間絕緣層II應是由例如四層氧化硅膜構成的層間絕緣層。然而，在圖3至圖7中，它們被示出為簡化成兩個或三個層。層間絕緣層II也在夾于如平面中所見的彼此鄰接的存儲器單元MC之間的區(qū)域中形成。每個磁阻元件MRD被形成為使得其下表面與帶狀布線ST的表面接觸。帶狀布線ST通過源極線SL和漏極接觸DC電耦接到晶體管TM的漏極區(qū)DR。在該情況下，如圖3中所示，位于SL上方的漏極接觸DC被置于其中它們與如平面中所見的位于SL下方的漏極接 觸DC交疊的位置處。源極區(qū)SO和源極線SL通過源極接觸SC彼此電耦接。在與源極線SL相同的層中，安置將成對的漏極接觸DC電耦接在一起的漏極耦接層DL。然而，與漏極區(qū)DR直接耦接的漏極接觸DC和與帶狀布線ST直接耦接的漏極接觸DC可以彼此直接耦接，而不插入漏極耦接層DL。換言之，漏極區(qū)DR和帶狀布線ST可以通過單個漏極接觸DC彼此電耦接。此時，可以通過在不同的步驟中形成源極接觸SC和漏極接觸DC，而形成從漏極區(qū)DR延伸到帶狀布線ST的單個漏極接觸DC。如主要在圖2至圖4中示出的，其中如平面中所見的形成每個有源區(qū)AA的區(qū)域以及其中如平面中所見的形成每個帶狀布線ST的區(qū)域兩者均被布置成如平面中所見的矩陣。就是說，各個存儲器單元MC中的有源區(qū)AA和帶狀布線ST兩者均以特定的間隔布置，使得實現(xiàn)如下情形它們在例如圖2中基本上彼此正交的豎直方向(第三方向)和水平方向(第四方向)上延伸。即使在相同的存儲器單元MC中，也存在其中每個有源區(qū)AA和每個帶狀布線ST不彼此部分交疊的區(qū)域。就是說，在每個存儲器單元MC中，帶狀布線ST被安置為使得其略微從有源區(qū)AA向右移位。即使在相同的存儲器單元MC中，如上所述，在上面的層和下面的層之間，在平面中占用的面積也是不同的?？赡艽嬖谄渲猩厦娴膶雍拖旅娴膶硬槐舜酥辽俨糠纸化B的區(qū)域。出于該原因，以略微不同于存儲器單元MC的基礎來定義單元部。就是說，單元部被定義為使得它們在其中安置多個字線WL和位線BL的區(qū)域處于中心的情況下大致對應于其中安置各個存儲器單元MC的位置。具體地，在字線WL1、WL2處于中心的情況下，安置布置在水平方向上的單元部(WLl單元部和WL2單元部)。此外，在位線BL1、BL2、BL3、BL4處于中心的情況下，安置布置在豎直方向上的包括BLl單元部等的總共四個單元部。在該實施例中，出于該原因，在位于源極線SL上方的層和位于源極線SL下方的層之間，如平面中所見的每個存儲器單元的位置略有不同。在圖2中，例如，最左側的漏極接觸DC在WLl單元部中形成，而最左側的磁阻元件MRD可以被安置為與WLl單元部和WL2單元部之間的邊界接近或者安置在WL2單元部中。在每個存儲器單元MC中，如上所述，例如，帶狀布線ST(上面的層)和有源區(qū)AA(下面的層)被布置為使得它們不彼此部分交疊。這使得可以進一步增強其中每個磁阻元件MRD安置在半導體襯底SUB的主表面之上的位置(版圖)的自由度。具體地，可以防止磁阻元件MRD直接安置在漏極接觸DC上方并且可以將存儲器單元MC布置成上述交錯配置。此外，可以增強防止在長度方向上彼此鄰接的成對磁阻元件MRD的末端之間的短路的效果而不會增加如平面中所見的每個存儲器單元MC的面積。結果，可以進一步增強MRAM的集成度。在圖2至圖7中的示例中，磁阻元件MRD在長度方向上被布置成交錯配置。如上所述，每個存儲器單元MC中的磁阻元件MRD和漏極接觸DC被布置為使得它們如平面中所見的不彼此交疊(彼此遠離)。例如，被形成為使得與層間絕緣層II的上表面和漏極接觸DC接觸的每個帶狀布線ST在漏極接觸DC之上，較之在層間絕緣層II之上，平坦度降低。這由漏極接觸DC和層間絕緣層II之間的材料差異引起。為 了應對這一點，每個磁阻元件MRD在遠離漏極接觸DC的區(qū)域中形成。這使得可以確保每個磁阻元件MRD的平坦度，特別是其自由層MFL的平坦度。為了更可靠地確保每個磁阻元件MRD的平坦度，期望在每個存儲器單元MC中采取如下措施如平面中所見的磁阻元件MRD和漏極接觸DC之間的最短距離被設定為40nm或更高。更期望的是，該最短距離應不小于40nm并且不大于lOOnm。在圖2至圖7中，如平面中所見的每個存儲器單元MC中的磁阻元件MRD和漏極接觸DC之間的距離是基本上恒定的。這使得如平面中所見的每個磁阻元件MRD的近區(qū)(周圍區(qū)域)的平坦度等可以基本上恒定。因此，可以減小磁阻元件MRD之間的諸如電特性的功能變化。在圖3至圖7中的每個示例中，所期望的是，諸如位線BL和源極線SL的各種布線、源極接觸SC、漏極接觸DC和漏極耦接層DL應由銅等的導電膜形成。所期望的是，應在這些布線和接觸中形成阻擋金屬，使得它們的側壁和上表面(或下表面)被阻擋金屬覆蓋。然而，在這些圖中，省略了這些膜。作為與位線BL相同的層，例如，由例如氮化硅膜形成的層間絕緣層可以置于其中未安置位線BL的區(qū)域中。此外，作為與磁阻元件MRD相同的層，可以如平面中所見的在每個磁阻元件MRD周圍形成例如由氮化硅膜形成的保護層。然而，在以上圖中，該氮化硅膜的絕緣層也被省略。這里引述的阻擋金屬是用于抑制形成每個布線的金屬材料擴散到外部的膜。所期望的是，為此目的應使用非磁性的鉭或者通過向其添加氮而獲得的TaN(氮化鉭)的薄膜。圖8三維地示出了圖2至圖7中所示的存儲器單元中的一個的配置。在圖8中，將在圖2中如平面中所見的被示出為橢圓形的磁阻元件MRD示出為矩形。如圖8和圖9中所示，被安置為使得與帶狀布線ST的上表面接觸的每個磁阻元件MRD包括磁化釘扎層MPL、隧道絕緣層MTL和自由層MFL。其具有層疊結構，其中例如，磁化釘扎層MPL、隧道絕緣層MTL和自由層MFL以該順序從底部層疊。作為頂電極的蓋帽層CP在自由層MFL之上形成；然而，在除圖8以外的每幅圖中省略了蓋帽層CP。磁化釘扎層MPL和自由層MFL的每個均是具有磁性質的磁層。利用根據穿過磁阻元件MRD的電流的方向而改變的自由層MFL的磁化方向，將數據寫入到磁阻元件MRD。所期望的是，特別地，在該實施例中構成STT-MRAM的磁阻元件MRD應是如下磁阻元件所謂的平面內磁化磁阻元件，其磁化方向沿半導體襯底SUB和每個層疊的薄膜的主表面。在每個磁阻元件MRD中，如上所述，兩個磁層(磁化釘扎層MPL和自由層MFL)在它們之間具有隧道絕緣層MTL的情況下層疊。磁阻元件MRD的電阻值根據這兩個磁層的磁化方向彼此相同還是相反而變化。在圖9中，例如，磁化釘扎層MPL中的磁化向右取向。此時當自由層MFL中的磁化向左取向時，磁化釘扎層MPL和自由層MFL的磁化方向彼此相反。此時，磁阻元件MRD的電阻是高的。相反，當磁化釘扎層MPL中的磁化向右取向并且自由層MFL中的磁化向右取向時，它們的磁化方向相同。此時，磁阻元件MRD的電阻是低的。
每個磁阻元件MRD的磁化方向根據其中電流借助于磁阻元件MRD穿過從位線BL到晶體管TM行進的電流路徑的方向而改變。通過檢測根據磁阻元件MRD的磁化方向而變化的電阻，讀取每個磁阻元件MRD的磁化方向。在該實施例中，如圖10中所示，每個磁阻元件MRD可以具有如下層疊結構，即使得自由層MFL、隧道絕緣層MTL和磁化釘扎層MPL以該順序從底部層疊。如圖11中所示，每個磁阻元件MRD可以包括磁阻元件MRDl和磁阻元件MRD2，在每個磁阻元件MRDl和MRD2中，磁化釘扎層MPL、隧道絕緣層MTL和自由層MFL以該順序層疊。磁阻元件MRDl和磁阻元件MRD2通過掩埋金屬ITM彼此電耦接。與圖10中的磁阻元件MRD相似，圖11中的磁阻元件MRDl、MRD2可以具有如下結構，即使得磁化釘扎層MPL層疊在自由層MFL之上。在該實施例中，如圖12中所示，每個磁阻元件MRD可以具有如下配置其中隧道絕緣層MTL和磁化釘扎層MPL層疊在以與圖9中的順序相同的順序層疊的磁化釘扎層MPL、隧道絕緣層MTL和自由層MFL之上。該配置使得可以增強下面描述的自旋矩的效率并且進一步減小用于將數據重寫到磁阻元件MRD的電流。將給出對每個部分的材料、膜厚度等的描述。所期望的是，磁化釘扎層MPL應是包括鐵磁層的薄膜。具體地，所期望的是，磁化釘扎層MPL應是包括選自由鈷(Co)、鐵(Fe)、硼(B)、釕(Ru)、鉬(Pt)和錳(Mn)組成的群組中的一種或多種的單金屬或者合金的膜。在圖9至圖11中，磁化釘扎層MPL被示出為單層。然而，通常，使用以下結構用于磁化釘扎層MPL :雙層結構，其中鐵磁層層疊在反鐵磁層之上；四層結構，其中鐵磁層、非磁層和鐵磁層以該順序層疊在反鐵磁層之上；五層結構；等等。然而，層疊的層的數目或者使層層疊的順序不限于前述內容。所期望的是，磁化釘扎層MPL的整體厚度應不小于20nm并且不大于lOOnm。在圖12中的磁阻元件MRD中，例如，下磁化釘扎層MPL被配置為使得PtMn、CoFe,Ru和CoFeB的合金層以該順序層疊；并且上磁化釘扎層MPL被配置為使得CoFeB、Ru、CoFe和PtMn的合金層以該順序層疊。所期望的是，隧道絕緣層MTL是包括氧化鋁(AlOx)、氧化鎂(MgO)和氧化鉿(HfO)中的任何材料的絕緣膜。所期望的是，其厚度應不小于0. 5nm并且不大于2. Onm ;并且更期望的是，厚度應不小于0. 6nm并且不大于I. 5nm。所期望的是，自由層MFL應是由鐵磁層形成的薄膜。具體地，所期望的是，自由層MFL應是包括選自由鎳(Ni)、鈷(Co)、鐵(Fe)、硼(B)和釕(Ru)組成的群組中的一種或多種的單金屬或者合金的膜?？梢酝ㄟ^層疊多個包括材料不同的上述合金的薄膜來進行配置。所期望的是，其整體厚度應不小于2. Onm并且不大于IOnm ;并且更期望的是，該厚度應不小于3. Onm并且不大于9. Onm。在圖12中的磁阻元件MRD中，例如，自由層MFL可以包括CoFeB0所期望的是，帶狀布線ST由例如鉭(Ta)、氮化鉭(TaN)、釕、氮化鈦(TiN)等的金屬膜形成。帶狀布線ST可以是單層或者其可以被配置為使得層疊包括上述不同材料的多個薄膜。所期望的是，帶狀布線ST的厚度應例如不小于IOnm并且不大于70nm ;并且更期望的是，該厚度應不小于20nm并且不大于50nm(例如，35nm)。
所期望的是，蓋帽層CP應與帶狀布線ST相似，由例如鉭、氮化鉭、釕、氮化鈦等的金屬膜形成。蓋帽層CP也可以是單層或者可以通過層疊包括上述不同材料的多個薄膜來配置。所期望的是，蓋帽層CP的厚度應例如不小于60nm并且不大于70nm。當通過層疊兩個層來配置蓋帽層CP時，例如，所期望的是，下蓋帽層CP的厚度應例如不小于30nm并且不大于70nm ;并且更期望的是,該厚度應不小于35nm并且不大于65nm(例如,60nm)。所期望的是，上蓋帽層CP的厚度應例如不小于5nm并且不大于lOOnm。作為示例，如下蓋帽層CP是可能的蓋帽層CP被配置為使得包括Ta的厚度為60nm的薄膜被層疊在包括Ru的厚度為7. 5nm的薄膜之上。所期望的是，例如圖11中示出的掩埋金屬ITM應由Ta等的金屬膜形成，并且所期望的是，其厚度應例如不小于5nm并且不大于lOOnm。
將參照圖13至圖18給出對將信息重寫到上述STT類型的磁阻元件MRD中的原理的詳細描述。如圖13中所示，將假設在具有例如圖9中所示的層疊結構的STT類型的磁阻元件MRD中磁化釘扎層MPL和自由層MFL的磁化方向彼此相反。如上所述，當磁化釘扎層MPL和自由層MFL的磁化方向彼此相反時，磁阻元件MRD的電阻是高的。如圖14中所示，將正電位施加到圖13中的狀態(tài)下的磁阻元件MRD的自由層MFL側并且將負電位施加到其磁化釘扎層MPL側。因此導電電子從磁化釘扎層MPL下方的層流到自由層MFL上方的層。在上述導電電子中，具有基本上與磁化釘扎層MPL的磁化方向相同的方向上的自旋矩的電子可以穿過磁化釘扎層MPL并且流向隧道絕緣層MTL和自由層MFL。同時，具有與磁化釘扎層MPL的磁化方向相反的方向上的自旋的電子不能穿過磁化釘扎層MPL并且被排斥。結果，如下轉矩被施加到在與磁化釘扎層MPL相反的方向上磁化的自由層MFL內部使磁化方向旋轉到基本上與導電電子(磁化釘扎層MPL)的磁化方向相同的方向的轉矩。作為將上述轉矩施加到自由層MFL的結果，如圖15中所示，自由層MFL的磁化方向變得與磁化釘扎層MPL的磁化方向相同。在該狀態(tài)下，如上所述，磁阻元件MRD的電阻是低的。如上所述，通過使導電電子從磁化釘扎層MPL側流到自由層MFL側，可以將磁阻元件MRD的電阻從高切換到低。其中每個磁阻元件MRD的電阻高或低的狀態(tài)被存儲為磁阻元件MRD擁有的數據。如圖16中所示，將假設在具有與圖13至圖15中的層疊結構相同的層疊結構的STT類型的磁阻元件MRD中，磁化釘扎層MPL和自由層MFL的磁化方向相同。在該狀態(tài)下，如上所述，磁阻元件MRD的電阻是低的。如圖17中所示，將負電位施加到圖16中的狀態(tài)下的磁阻元件MRD的自由層MFL側，并且將正電位施加到磁化釘扎層MPL偵彳。因此導電電子從自由層MFL上方的層流到磁化釘扎層MPL下方的層。在上述導電電子中，具有基本上與自由層MFL的磁化方向相同的方向上的自旋矩的電子可以穿過自由層MFL并且流向隧道絕緣層MTL和磁化釘扎層MPL。同時，具有與自由層MFL的磁化方向相反的方向上的自旋的電子不能穿過自由層MFL并且被排斥。結果，如下轉矩被施加到在與磁化釘扎層MPL相同的方向上磁化的自由層MFL內部使磁化方向旋轉到基本上與在自由層MFL處被排斥的導電電子的方向相同的方向(與磁化釘扎層MPL的磁化方向相反的方向)的轉矩。作為將上述轉矩施加到自由層MFL的結果，如圖18中所示，自由層MFL的磁化方向變得與磁化釘扎層MPL的磁化方向相反。在該狀態(tài)下，磁阻元件MRD的電阻是高的。如上所述，通過使導電電子從自由層MFL側流到磁化釘扎層MPL側，可以將磁阻元件MRD的電阻從低切換到高。將參照圖19和圖20給出對通過使如平面中所見的每個磁阻元件MRD的寬長比大于(小于)I而獲得的效果的描述。圖19中的曲線圖的水平軸(單元電流)指示由于用于在圖14或圖17中所示的磁阻元件MRD中重寫信息的導電電子引起的電流值。圖19中的曲線圖的豎直軸(反轉概率)指示通過用于重寫信息的電流值而使自由層MFL的磁化方向實際反轉的概率。如圖19中所示，當豎直軸上的值是“1E+0”時，即反轉概率是I時的單元電流值等 同于磁阻元件MRD的所謂的重寫電流值。該重寫電流值意味著如下電流值，即，能夠通過傳遞該電流使磁化方向無故障地反轉。為了減小構成存儲器單元的開關元件(晶體管)的尺寸，所期望的是，重寫電流值應是較低的。當使重寫電流值較低時，穿過磁阻元件MRD的隧道絕緣層MTL的電流值減小。因此，可以增加電流能夠穿過隧道絕緣層MTL的次數。就是說，可以延長隧道絕緣層MTL的壽命。為了防止磁阻元件MRD中的信息被錯誤地重寫，所期望的是，當單元電流是0或微小時的反轉概率應較低。通過使微小的單元電流穿過磁阻元件MRD并且測量其電阻值來讀取磁阻元件MRD中記錄的信息。為了防止信息重寫錯誤，所期望的是，如下反轉概率應是較低的由于讀取信息時穿過磁阻元件MRD的微小的單元電流引起的反轉概率。(該反轉概率等同于圖19中的“讀出時的反轉概率”。)(該微小的單元電流等同于圖19中的“讀出時的”單元電流值。)從圖19中看到如下情況當重寫電流值恒定時，可以隨著由圖中的A指示的曲線圖的直線的梯度(熱穩(wěn)定性參數)的增加而使讀出時的反轉概率降低。在圖20中，實線的曲線圖的水平軸指示磁阻元件MRD的寬長比(大于I)，而豎直軸指示A的值。在圖20中，虛線的曲線圖的水平軸指示磁阻元件MRD的寬長比(大于1)，而豎直軸指示重寫電流值。從圖20看到，由于磁阻元件MRD的寬長比變得遠大于1，因此A的值增加并且可以抑制信息重寫錯誤的發(fā)生。還看到，即使當磁阻元件MRD的寬長比大于I時，重寫電流值的增加的量是小的。當得到圖20中的曲線圖時，使用如下磁阻元件作為寬長比較高的磁阻元件MRD :如平面中所見的較短部分的方向上的長度恒定并且使較長部分的方向上的長度更長的磁阻元件MRD。在圖20中的示例中，出于該原因，重寫電流值略有增加，這是因為如平面中所見的磁阻元件MRD的面積隨著寬長比的增加而略有增加。因此，可以推斷，即使當寬長比增加時，每單位面積的重寫電流密度也幾乎不增加。如果寬長比增加使得如平面中所見的磁阻元件的面積不變，則盡管寬長比增加，重寫電流值也幾乎不變。由于前述內容，通過使磁阻元件MRD的寬長比大于I可以實現(xiàn)如下情況可以抑制用于將信息重寫到磁阻元件MRD的電流值的增加并且可以抑制信息重寫錯誤。將參照圖示了該實施例的比較示例的圖21至圖26給出對該實施例的作用和效果的描述。如圖21至圖26中所示，該實施例的比較示例中的存儲器單元區(qū)域也具有與圖2至圖7中所示的該實施例中的存儲器單元區(qū)域的配置基本上相同的配置。在圖21至圖26中，出于該原因，與圖2至圖7中的元件相同的元件將標有相同的附圖標記并且將不再重復其描述。對于下文描述的第二實施例以及之后的實施例亦是如此。在圖21中的比較示例中，在圖21中的豎直方向上彼此鄰接的兩個磁阻元件MRD被布置為使得它們處于在豎直方向上延伸的相同的直線上。因此，所有存儲器單元被布置為使得它們具有如平面中所見的相同版圖。如圖22至圖24中的橫截面視圖中所示，在每個存儲器單元中，采取如下措施位于源極線SL下方的部分(例如，有源區(qū)AA)和位于源極線SL上方的部分(例如，帶狀布線ST)被布置為使得它們如平面中所見的基本上彼此完全交疊。在上述比較示例中，如圖25和圖26中所示，當每個磁阻元件MRD的寬長比較之I極大時，出現(xiàn)如下情況在磁阻元件MRD的長度方向上彼此鄰接的成對的磁阻元件MRD之間的距離變得極短。這增加了在長度方向上彼此鄰接的成對的磁阻元件MRD彼此短路的可能性。為了防止每個磁阻元件MRD的寬長比比I大得多時的短路，有必要增加如平面中所見的每個存儲器單元MC的面積或者減小集成的存儲器單元MC的數目。 然而，當如圖2至圖7中所示的該實施例中的那樣布置磁阻元件MRD時，在長度方向上彼此鄰接的成對的磁阻元件MRD之間的距離增加。就是說，在該實施例中，即使當每個磁阻元件MRD的寬長比比I大得多時，仍可以實現(xiàn)如下情況可以抑制磁阻元件MRD之間的短路，而不增加如平面中所見的每個存儲器單元MC的面積。因此，可以提供一種半導體器件，其具有集成電路，其中可以實現(xiàn)如下情況可以減少用于從磁阻元件MRD讀取信息/向磁阻元件MRD寫入信息的電流值并且抑制讀取/寫入錯誤，而不增加如平面中所見的每個存儲器單元MC的面積或者減少集成的存儲器單元MC的數目；并且抑制磁阻元件MRD之間的短路。為了進一步增強該實施例的效果，所期望的是，如平面中所見的每個存儲器單元MC的面積應不小于0. 02 u m2并且不大于0. 5 u m2。當各個存儲器單元的如平面中所見的，例如在上面的層和下面的層之間的位置略有不同時，上述面積被定義為每個層中的如平面中所見的面積?；旧希词巩敶鎯ζ鲉卧趯又g的位置不同時，在每個層中的面積基本上相同。即使當每個磁阻元件MRD的寬長比比I大得多時，如上所述，仍可以增加彼此鄰接的磁阻元件MRD之間的距離。出于該原因，可以減小如下差異在每個磁阻元件MRD的較長部分的方向上的彼此鄰接的磁阻元件MRD之間的距離與在其較短部分的方向上的彼此鄰接的磁阻元件MRD之間的距離之間的差異。這使得可以處理如平面中所見的長度方向上的磁阻元件MRD的末端部分。就是說，可以抑制如下問題，例如當處理(通過刻蝕進行構圖)磁阻元件MRD時，末端部分被過度刻蝕或者其形狀變得不穩(wěn)定。結果，可以抑制長度方向上的成對的磁阻元件MRD的末端部分之間的短路。當磁阻元件MRD被布置為如平面中所見的交錯配置時，可以減小布置磁阻元件MRD的如平面中所見的密集度差異。出于該原因，可以減小磁阻元件MRD之間的諸如電特性的功能變化并且使整體存儲器單元區(qū)域的功能更穩(wěn)定。第二實施例本發(fā)明的第二實施例與第一實施例的不同之處在于磁阻元件MRD的布置和位線BL的配置。在下文中，將參照圖27至圖47給出對該實施例的配置的描述。如圖27中所示，該實施例的第一示例中的存儲器單元區(qū)域也具有與圖2至圖7中所示的第一實施例中的存儲器單元區(qū)域基本上相同的配置。然而，在圖27中的示例中，磁阻元件MRD和漏極接觸DC被布置為使得它們如平面中所見的彼此交疊。將給出更具體的描述。在布置為交錯配置的磁阻元件MRD中，BLl單元部和BL3單元部的磁阻元件MRD被置于每個帶狀布線ST右側。BL2單元部和BL4單元部的磁阻元件MRD被置于每個帶狀布線ST左側。在每個存儲器單元MC中，與每個帶狀布線ST的下表面接觸的漏極接觸DC被置于帶狀布線ST右側。出于該原因，BLl單元部和BL3單元部的磁阻元件MRD被置于其中它們與漏極接觸DC交疊的位置處。圖27與圖2的不同之處就在這一點。在STT-MRAM的原理方面，如第一實施例中的那樣，磁阻元件MRD可以被安置為使得它們如平面中所見的遠離漏極接觸DC?；蛘撸鐖D27中所示，磁阻元件MRD可以被安置為使得它們如平面中所見的與漏極接觸DC交疊。特別地，當每個磁阻元件MRD (自由層MFL)的平坦度不取決于其是否直接位于漏極接觸DC上方時，磁阻元件MRD可以被安置為使得它們如平面中所見的與漏極接觸DC交疊。通過采用如圖27中的這種配置，還可以同時實現(xiàn)如第一實施例中的所有如下功能通過使每個磁阻元件MRD的寬長比大于I，抑制磁阻元件MRD之間的短路；減小信息重寫電流；以及增強磁阻元件MRD的集成度。如圖28中所示，該實施例的第二示例中的存儲器單元區(qū)域也具有與圖27中所示的第一示例中的存儲器單元區(qū)域基本上相同的配置。然而，在圖28中的示例中，如平面中所見的每個磁阻元件MRD的長度方向(第一方向)在其中位線BL延伸的方向(圖中的水平方向)上延伸。圖28與圖27的不同之處就在這一點。在STT-MRAM的原理方面，如圖27中的那樣，磁阻元件MRD可以被安置為使得它們在豎直方向上延伸?；蛘撸鐖D28中所示，磁阻元件MRD可以被安置為使得它們如平面中所見的與漏極接觸DC交疊。將給出更具體的描述。不同于其中利用外部磁場重寫信息的普通MRAM，STT-MRAM未在磁阻元件MRD下方的層中設置有被指定為數字線的布線。出于該原因，磁阻元件MRD和漏極接觸DC可以被布置為使得它們如平面中所見的彼此交疊。每個磁阻元件MRD的長度方向可以在任何方向上延伸，包括例如，如圖28中所示的水平方向。出于該原因，當例如，如圖28中所示，每個帶狀布線ST在水平方向上長并且在豎直方向上短時出現(xiàn)如下情況特別地，通過將磁阻元件MRD安置為使得它們在圖的水平方向上延伸，可以增強在長度方向上彼此鄰接的磁阻元件MRD的末端部分之間的較長的距離。出于該原因，可以更可靠地抑制在長度方向上彼此鄰接的磁阻元件MRD的末端部分之間的短路。如圖28中所示，在圖的水平方向上延伸的、在長度方向上彼此鄰接的成對磁阻元件MRD被布置為使得實現(xiàn)如下情況它們未處于在長度方向上延伸的相同直線上。就是說，在圖28中，磁阻元件MRD也被布置成交錯配置。這使得可以減小安置磁阻元件MRD的如平面中所見的密集度的差異。出于 該原因，可以減小磁阻元件MRD之間的諸如電特性的功能變化并且使整體存儲器單元區(qū)域的功能更穩(wěn)定。磁阻元件MRD可以被布置為使得它們與同帶狀布線ST的下表面接觸的漏極接觸DC交疊或者可以被布置為使得它們遠離漏極接觸DC0如圖29中所示，該實施例的第三示例中的存儲器單元區(qū)域也具有與圖27中所示的第一示例中的存儲器單元區(qū)域基本上相同的配置。然而，在圖29中的示例中，磁阻元件MRD在與多個存儲器單元MC布置成陣列的兩個方向不同的方向(圖29中的傾斜方向)上延伸。就是說，磁阻元件MRD在與彼此正交的豎直方向(第三方向)和水平方向(第四方向)兩者不同的方向(圖29中的傾斜方向)上延伸。圖29與圖27的不同之處就在這一
點在STT-MRAM的原理方面，如圖29中的那樣，磁阻元件MRD可以被安置為使得它們在相對布置存儲器單元MC的方向傾斜的方向上延伸。當磁阻元件MRD被布置為使得它們的長度方向延伸到相對每個帶狀布線ST傾斜的方向時，可以實現(xiàn)如下情況可以確保彼此鄰接的存儲器單元MC的成對磁阻元件MRD的長度方向上的末端部分之間的距離。出于該原因，可以使每個磁阻元件MRD的寬長比更高(I或更高)?？梢砸种票舜肃徑拥拇鎯ζ鲉卧狹C的成對磁阻元件MRD之間的短路。磁阻元件MRD可以被布置為使得它們與同帶狀布線ST的下表面接觸的漏極接觸DC交疊或者可以被布置為使得它們遠離漏極接觸DC。如圖30中所示，該實施例的第四示例中的存儲器單元區(qū)域也具有與圖2至圖7中所示的第一實施例中的存儲器單元區(qū)域基本上相同的配置。然而，在圖30中的示例中，針對布置成交錯配置的磁阻元件MRD采取如下措施使它們在它們的長度方向上較之圖2中的情況更長并且使它們的寬長比遠高于I。每個磁阻元件MRD在長度方向(第一方向)上極長。因此，在長度方向上彼此鄰接的成對磁阻元件MRD被布置為使得實現(xiàn)如下情況如從與第一方向交叉的第二方向(圖的水平方向)所見，它們至少部分地(例如，它們的末端部分)彼此交疊。在圖30中，這些交疊區(qū)域由RE指示作為示例。作為具體示例，將給出對如下磁阻元件MRD的考慮其中BLl單元部和WL I單元部彼此交叉的區(qū)域中的存儲器單元MC的磁阻元件MRD ;以及在第一方向上與其鄰接的、其中BL2單元部和WLl單元部彼此交叉的區(qū)域中的存儲器單元MC的磁阻元件MRD。如下末端部分在第一方向上的坐標是相同的其中BLl單元部和WLl單元部彼此交叉的區(qū)域中的磁阻元件MRD的下端部分；與其中BL2單元部和WLl單元部彼此交叉的區(qū)域中的磁阻元件MRD的上端部分。這使得可以進一步增強在半導體襯底之上布置各個存儲器單元MC(磁阻元件MRD)的版圖的自由度。具體地，可以安置寬長比較高的磁阻元件MRD而不增加每個存儲器單元MC的面積。結果，可以容易地進一步增強存儲器單元區(qū)域的集成度。圖30中的每個磁阻元件MRD的帶狀布線ST具有如下平面形狀，該平面形狀對應于各個存儲器單元的磁阻元件MRD以及與帶狀布線ST的下表面接觸的漏極接觸DC的布置。就是說，每個帶狀布線ST具有所謂的T形并且在第一方向上延伸并且在安置漏極接觸DC的方向上突出，從而使得實現(xiàn)如下情況帶狀布線ST如平面中所見的與磁阻元件MRD和漏極接觸DC交疊。就是說，每個帶狀布線ST具有如下形狀，該形狀在其中帶狀布線ST延伸的第三方向(基本上與第一方向相同)和與第三方向(基本上)正交的第四方向(基本上與第二方向相同)上延伸。每個帶狀布線ST在第四方向(基本上與第二方向相同)上突出的長度比如下長度短例如圖2中的帶狀布線ST在第四方向(基本上與第二方向相同)上的長度。就是說，在圖30中，每個帶狀布線ST和每個源極接觸SC如平面中所見的幾乎不彼此交疊。圖30與圖2的不同之處在于每個上述方面。
提供該形狀使得可以防止彼此鄰接的成對帶狀布線ST如平面中所見的彼此交疊。即使當每個磁阻元件MRD的寬長比大于I并且如平面中所見的每個帶狀布線ST在第三方向(豎直方向)上的尺寸增加時，仍可以實現(xiàn)如下情況可以抑制每個帶狀布線ST的面積的增加并且進一步增強存儲器單元MC的集成度。這是因為，對于與例如圖30中的磁阻元件MRD尺寸相同的磁阻元件MRD，較之其中如第一實施例中的那樣帶狀布線ST具有長方形的情況，如平面中所見每個帶狀布線ST在第四方向(水平方向)上的面積較小。較之每個帶狀布線ST具有長方形的情況，可以減小每個帶狀布線ST中的如下面積，其中帶狀布線ST如平面中所見的既不與磁阻元件MRD交疊，也不與漏極接觸DC交疊。出于該原因，可以更有效地利用版圖中的如 平面中所見的空間。因此，在第四示例中，可以進一步增強帶狀布線ST以及包括它們的存儲器單元MC的集成度。如圖31中所示，該實施例的第五示例中的存儲器單元區(qū)域也具有與圖30中所示的第四示例中的存儲器單元區(qū)域基本上相同的配置。在圖31中，使如平面中所見的每條位線BL的形狀不同。具體地，在其中位線BLl至BL4與磁阻元件MRD交疊的位置采取如下措施在圖的豎直方向(第三方向)上，每條位線沿其中每個磁阻元件MRD延伸的方向延伸(突出)。換言之，在其中每條位線BLl至BL4如平面中所見的與磁阻元件MRD交疊的區(qū)域中采取如下措施對于位線BLl至BL4在與其延伸的方向正交的方向(第三方向)上的寬度，交疊區(qū)域中的該寬度大于交疊區(qū)域以外的區(qū)域中的該寬度。通過該配置，即使當每個磁阻元件MRD在長度方向上的長度大于每條位線BLl至BL4在寬度方向(圖的豎直方向)上的長度時，仍出現(xiàn)如下情況磁阻元件MRD的末端部分的近區(qū)和位線BL如平面中所見的彼此交疊。如圖32和圖33中所示，出于該原因，對于其中每條位線BLl至BL4和每個磁阻元件MRD如平面中所見的彼此交疊的區(qū)域，圖31中的該區(qū)域大于圖30中的該區(qū)域。將參照圖34至圖43中的橫截面視圖適當地給出對圖31中的配置的作用和效果的描述。如圖34和圖35中所示，可以在形成圖30至圖33中的位線BLl至BL4之前執(zhí)行處理以增強每個磁阻元件MRD的上表面(圖8中的蓋帽層CP)的平坦度。對于該處理，例如，執(zhí)行被指定為CMP (化學機械拋光)的拋光。此時，對于磁阻元件MRD和位線之間的接觸區(qū)域，圖31(圖33)中的配置中的該接觸區(qū)域大于例如圖30(圖32)中的配置中的該接觸區(qū)域。因此，通過采用圖31 (圖33)中的配置，可以使位線BLl至BL4和磁阻元件MRD之間的電耦接更可靠。圖37和圖39圖示了具有與圖35中圖示的位線BLl相同的配置的位線 BL3。如圖34和圖36至圖39中所示，該實施例中的存儲器單元MC基本上具有與圖3和圖4中的第一實施例中的存儲器單元MC相同的橫截面配置。就是說，每個漏極接觸DC具有如下配置，使得其分成兩個層，即上面的層和下面的層，從而使得源極線SL夾在這兩個層之間。然而，如例如圖40和圖41中所示，漏極接觸可以被配置為使得成對的上漏極接觸DC和漏極接觸DC彼此直接耦接而沒有夾在它們之間的源極線SL。如圖42和圖43中所示，可以采用其中漏極區(qū)DR和帶狀布線ST通過單層的漏極接觸DC彼此耦接的配置。如圖44中所示，該實施例的第六示例中的存儲器單元區(qū)域也具有與圖28中所示的該實施例的第二示例中的存儲器單元區(qū)域基本上相同的配置。然而，在圖44中，每個存儲器單元MC中的漏極接觸DC被置于與圖28中的每個漏極接觸DC略有不同的位置處。具體地，圖44中的WLl單元部的漏極接觸DC被置于圖28中的漏極接觸DC的略下方(在其左下側)；并且圖44中的WL2單元部的漏極接觸DC被置于圖28中的漏極接觸DC的略上方(在其左上側)。出于該原因，在圖44中的每個存儲器單元MC中，磁阻元件MRD和漏極接觸DC彼此遠離并且如平面中所見的它們之間的最短距離基本 上恒定。就是說，在圖44中，沿其中位線BL延伸的長度方向布置成交錯配置的磁阻元件MRD和漏極接觸DC之間的最短距離基本上恒定。這可以導致如下效果上述的通過將磁阻元件MRD布置成交錯配置來增強電特性的作用和效果；通過確保磁阻元件MRD和漏極接觸DC之間的最短距離來增強每個磁阻元件MRD的平坦度的效果；以及減小電特性的變化的效果。如圖45中所示，該實施例的第七示例中的存儲器單元區(qū)域包括如下存儲器單元其中圖44中的每個磁阻元件MRD的寬長比遠高于I并且為每個帶狀布線ST提供與圖30中的形狀相同的形狀。這使得除了圖44中的存儲器單元MC的作用和效果之外，還可以帶來圖30中的存儲器單元MC的作用和效果。就是說，可以抑制每個存儲器單元MC的面積增加并且可以使得存儲器單元MC的集成度更高。如圖46和圖47中所示，該實施例的第八示例中的存儲器單元區(qū)域包括其中如下布置彼此組合的存儲器單元圖44和圖45中所示的漏極接觸DC的布置和圖29中所示的磁阻元件MRD的布置。這使得除了圖44中所示的存儲器單元MC的作用和效果之外，還可以帶來圖29中的存儲器單元MC的作用和效果。就是說，可以抑制長度方向上的磁阻元件MRD的末端部分之間的短路，并且可以帶來存儲器單元MC的集成度的進一步增強的效果。在圖47中，每個磁阻元件MRD在長度方向上的尺寸遠大于圖46中的尺寸。每個磁阻元件MRD的長度方向在沿每個帶狀布線ST的對角線的方向上延伸。沿每個帶狀布線ST的對角線的方向的長度大于其中多個帶狀布線ST布置成陣列的方向上的尺寸。出于該原因，可以如圖47中的那樣增加每個磁阻元件MRD在長度方向上的尺寸。本發(fā)明的第二實施例與本發(fā)明的第一實施例的不同之處僅在于每個上述方面。就是說，對于本發(fā)明的第二實施例，上文未描述的配置、條件、過程、效果等均與本發(fā)明的第一實施例一致。第三實施例本發(fā)明的第三實施例與第一實施例的不同之處在于源極接觸和漏極接觸的布置以及源極線SL的配置。在下文中，將參照圖48至圖77給出對該實施例的配置的描述。在該實施例的第一示例中，如圖48中所示，磁阻元件MRD被布置為使得它們如與第一實施例相關的圖2中的那樣相對于每個帶狀布線ST布置成交錯配置。在該實施例中，除了上述特征之外，源極接觸SC和漏極接觸DC也與磁阻元件MRD相似地布置成交錯配置。將給出更具體的描述。例如，在圖48的豎直方向上彼此鄰接的兩個存儲器單元MC的源極接觸SC和漏極接觸DC被布置為使得它們未處于在豎直方向上延伸的相同直線上。就是說，在豎直方向上，或者在其中長度方向延伸的方向(第一方向)上彼此鄰接的兩個源極接觸SC和兩個漏極接觸DC被如下安置它們被置于水平方向上，或者在與第一方向交叉的方向(第二方向)上的不同坐標中。例如，在圖48中的BLl和BL3單元部中，源極接觸SC被置于每個有源區(qū)AA (存儲器單元MC)右側并且漏極接觸DC被置于其左側。在圖48中的BL2和BL4單元部中，源極接觸SC被置于每個有源區(qū)AA (存儲器單元MC)左側并且漏極接觸DC被置于其右側。在圖48的水平方向上彼此鄰接的兩個存儲器單元MC的源極接觸SC和漏極接觸DC也具有與上述關系相同的關系。如上所述，源極接觸SC和漏極接觸DC被布置為交錯配置，使得它們相對于有源區(qū)AA和帶狀布線ST的位置交替。在圖48中所示的該實施例的第一示例中，漏極接觸DC和磁阻元件MRD被布置為如平面中所見的交錯配置。就是說，每個源極接觸SC和每個磁阻元件MRD被置于其中它們如平面中所見的基本上彼此交疊的位置。出于該原因，每個存儲器單元MC的有源區(qū)AA和帶狀布線ST被置于其中它們如平面中所見的基本上彼此交疊的位置處。圖48與圖2的不同之處在于每個上述方面。在圖48中所示的該實施例的第一示例中，所期望的是，當源極線SL如圖2中的那樣延伸時采取例如如下措施在如平面中所見的在與漏極接觸DC(漏極耦接層DL)交疊的區(qū)域中提供孔。這使得可以抑制源極線SL和漏極接觸DC(漏極耦接層DL)之間的短路。 如圖49至圖52中所示，期望將源極線SL配置為使得實現(xiàn)如下情況它們在其中它們延伸的方向(其中存儲器單元MC布置成陣列的方向(第三和第四方向))上彎曲或突出。這使得可以抑制源極線SL和漏極接觸DC之間的短路。具體地，如圖49和圖50中所示，源極線SL可以具有如下形狀，使得它們在水平方向上延伸并且與布置成如平面中所見的交錯配置的源極接觸SC交疊。為了使源極線SL與布置成如平面中所見的交錯配置的源極接觸SC交疊，期望的是，其中心線CT應在其中源極線SL延伸的方向上彎曲。在圖49中，在每個BLl至BL4單元部中安置單個源極線SLl至SL4。出于該原因，在圖的水平方向上延伸的每個源極線具有如下形狀，使得其在其中源極接觸SC和源極線SLl至SL4彼此交疊的位置處在圖中向上突出。同時，在圖50中，單個源極線SL被安置為使得其如平面中所見的與BLl單元部和BL2單元部的兩組源極接觸SC交疊(耦接)。另一單個源極線SL被布置為使得其如平面中所見的與BL3單元部和BL4單元部的兩組源極接觸SC交疊(耦接)。因此，在圖的水平方向上延伸的每個源極線SL具有如下形狀，使得其在圖中周期性地向上或向下突出和彎曲。或者，如圖51中所示，源極線SL可以具有如下形狀，使得它們根據源極接觸SC的位置彎曲并且在豎直方向上延伸?；蛘?，如圖52中所示，源極線SL可以具有如下形狀，使得采取如下措施它們類似網格在水平方向上和在豎直方向這兩者上延伸并且與如平面中所見的布置成交錯配置的源極接觸SC交疊。如圖53中所示，該實施例的第二示例中的存儲器單元區(qū)域也具有與圖48中所示的第一示例中的存儲器單元區(qū)域基本上相同的配置。然而，在圖53中，與例如圖44中的漏極接觸DC相似，每個存儲器單元MC中的源極接觸SC被置于與圖48中的每個源極接觸SC略有不同的位置。具體地，圖53中的BLl和BL3單元部中的源極接觸SC較之圖48中的源極接觸SC被置于略低的位置；并且圖53中的BL2和BL4單元部中的源極接觸SC較之圖48中的源極接觸SC被置于略高的位置。因此，在BLl和BL2單元部中，在圖的豎直方向上相對的成對存儲器單元MC的相應的源極接觸SC被安置為使得實現(xiàn)如下情況它們被安置在豎直方向上較之相應的存儲器單元MC的中心，更接近每個其他存儲器單元MC的區(qū)域中。對于BL3和BL4單元部之間亦是如此。換言之，在BLl和BL2單元部(BL3和BL4單元部)中，下文定義的距離A比下文定義的距離B短。這里，在圖的豎直方向上相對的成對存儲器單元MC的相應的源極接觸SC之間的豎直方向上的距離被取作距離A ;并且豎直方向上相對的成對存儲器單元MC中的任意位置(例如，如平面中所見的中心)之間的豎直方向上的距離被取作距離B。圖53與圖48的不同之處就在這一點。采用如圖53中所示的這種配置使得可以更容易地如平面中所見的使源極線SL和源極接觸SC彼此交疊(耦接)。具體地，將假設如例如圖54中所示，兩組單元部，即BLl和BL2單元部(BL3和BL4單元部)如圖50中的那樣共享它們之間的單個源極線SL。在該情況下，主要在BLl單元部和BL2單元部(BL3單元部和BL4單元部)之間的區(qū)域中延伸的源極線SL容易地且可靠地與每個源極接觸SC耦接。這是因為對于源極線SL的中心和每個源極接觸SC之間的距離，圖54中的該距離短于圖50中的該距離。如圖55和圖56中所示，可以在如圖53中的，源極接觸SC相對于圖48中的位置移位的配置中，采用具有圖51和圖52中的平面形狀的源極線SL。如圖57中所示，該實施例的第三示例中的存儲器單元區(qū)域也具有與圖53中所示的第二示例中的存儲器單元區(qū)域基本上相同的配置。然而，在圖57中，與例如圖44中的每個漏極接觸DC相似，每個存儲器單元MC中的漏極接觸DC被置于與圖53中的每個漏極接觸DC的位置略有不同的位置。具體地，圖57中的BLl和BL3單元部中的漏極接觸DC被置于圖53中的位置略上方的位置，就是說，置于每個存儲器單元MC的左上角。圖57中的BL2和BL4單元部中的漏極接觸DC被置于圖53中的位置略下方的位置，就是說，置于每個存儲器單元MC的右下角。圖57與圖53的不同之處就在這一點。在第三示例中，如圖57中所示，每個磁阻元件MRD的長度方向可以沿其中存儲器單元布置成陣列的方向布置?；蛘撸鐖D58中所示，長度方向可以布置在相對其中存儲器單元布置成陣列的方向傾斜的方向上。通過如圖58中所示將磁阻元件MRD布置在傾斜方向上，可以使每個磁阻元件MRD的寬長比高達I以上。如圖59至圖61中所示，第三示例可以具有如下形狀，使得源極線SL在水平方向上延伸并且與如平面中所見的布置成交錯配置的源極接觸SC交疊。具體地，在圖59中，針對BLl至BL4單元部的每個，安置單個源極線SL。布置在BLl至BL4單元部的每個中的源極接觸SC在圖的豎直方向上的坐標基本上相同。沒有漏極接觸DC被置于布置在圖的水平方向上的、耦接源極接觸SC的每個直線上。這是因為，漏極接觸DC被布置為使得它們如平面中所見的遠離耦接源極接觸SC的直線(就是說，它們在圖中向上或向下移位)。圖59與圖49的不同之處就在這一點。在圖59中，出于該原因，可以不同于圖49中的情況，針對被布置為使得它們如平面中所見的與源極接觸SC交疊的源極線SL，采取如下措施源極線SL可以直線地延伸而不使它們相對于它們的延伸方向彎曲或突出。出于該原因，可以更容易地設計和形成源極線SL。 在圖60中，單個源極線SL被布置為使得其如圖50中那樣如平面中所見的與BLl單元部和BL2單元部中的兩組源極接觸SC交疊(耦接)。此外，另一信號源極線SL被布置為使得其如平面中所見的與BL3單元部和BL4單元部中的兩組源極接觸SC交疊(耦接)。同樣在圖60中，可以如圖59中那樣(不同于圖50中的情況)，針對被布置為使得它們如平面中所見的與源極接觸SC交疊的源極線SL，采取如下措施源極線SL可以直線地延伸而不使它們相對于它們的延伸方向彎曲或突出。同時，在圖61中，源極線SL在圖的水平方向上延伸，但是它們與如例如圖50中一樣在對應于源極接觸SC的位置處彎曲。這使得可以更可靠地確保其中如平面中所見的源極線SL和源極接觸SC彼此交疊的區(qū)域。結果，可以使得源極線SL和源極接觸SC之間的電耦接更可靠。采用圖57至圖61中的第三示例的任何配置使得可以采取如下措施各個存儲器單元MC中的磁阻元件MRD和漏極接觸DC可以被布置為使得如平面中所見的它們之間的距離基本上相同。出于該原因，可以抑制磁阻元件MRD的平坦度的變化以及存儲器單元MC之間的電特性的變化。在該實施例中，可以采用下文描述的第四示例至第七示例的配置。如圖62中所示，該實施例的第四示例中的存儲器單元區(qū)域也具有與圖57中的第三示例中的存儲器單 元區(qū)域基本上相同的配置。然而，在圖62中，BLl單元部和BL3單元部中的源極接觸SC和漏極接觸DC的布置不同于圖57中的布置。將給出更具體的描述。在圖57中的BLl和BL3單元部中，每個漏極接觸DC被置于圖的左上側，而每個源極接觸SC被置于圖的右下側。同時，在圖62中的BLl和BL3單元部中，每個漏極接觸DC置于圖的左下側，而每個源極接觸SC被置于圖的右上側。在上述配置中，所期望的是，磁阻元件MRD應被布置為使得它們的長度方向在圖的水平方向上延伸。這使得可以將每個存儲器單元MC中的磁阻元件MRD和漏極接觸DC布置為使得如平面中所見的它們之間的距離基本上相同。圖62與圖57的不同之處在于磁阻元件MRD和這一點?？梢詾榈谒氖纠械娜缙矫嬷兴姷拇鎯ζ鲉卧獏^(qū)域中的與源極接觸SC交疊的源極線SL提供例如圖63至圖65中所示的任何一種平面形狀。這使得可以抑制漏極接觸DC和源極線SL之間的短路。如圖66中所示，該實施例的第五示例中的存儲器單元區(qū)域也具有與圖48和圖53中的第一示例和第二示例中的存儲器單元區(qū)域基本上相同的配置。然而，在圖66中，布置了具有與圖30中的平面形狀相同的平面形狀的帶狀布線ST。(就是說，具有所謂的T形的帶狀布線ST，其中每個帶狀布線ST在其中存儲器單元MC布置成陣列的方向(第三方向和第四方向)上延伸)。圖66與圖48和圖53的不同之處就在這一點。如圖67中所示，位線BLl至位線BL4的每條的、與其中它們延伸的方向交叉(在圖的豎直方向上)的寬度可以例如使得其基本上等于帶狀布線ST在其如平面中所見的與漏極接觸DC交疊的區(qū)域中的(在圖的豎直方向上的)寬度并且直線地延伸。如圖68和圖69中所示，位線BLl至位線BL4的每條的、與其中它們延伸的方向交叉(在圖的豎直方向上)的寬度可以使得其比圖67中的該寬度略寬并且直線地延伸?；蛘撸鐖D70和71中所示，每條位線在其與磁阻元件MRD交疊的區(qū)域中的寬度可以大于在如例如31中的其他區(qū)域中的寬度。如圖72中所示，該實施例的第六示例中的存儲器單元區(qū)域也具有與圖57中的第三示例中的存儲器單元區(qū)域基本上相同的配置。然而，通過在圖57中的示例中使用與圖30中的原理相同的原理，獲得了圖72。具體地，在圖72中，具有在第三和第四方向上延伸的平面形狀而非長方形的帯狀布線ST被形成為使得它們與磁阻元件MRD和漏極接觸DC交疊。作為結果，在圖72中，形成了所謂的L形帯狀布線ST。圖72與圖57的不同之處就在這ー點。如圖73和圖74中所示，位線BLl至位線BL4的每條的、與其中它們延伸的方向交叉(在圖的豎直方向上)的寬度可以使得其基本上等于例如帯狀布線ST在其如平面中所見的與漏極接觸DC交疊的區(qū)域中的(在圖的豎直方向上的)寬度并且直線地延伸?；蛘?，如圖75和圖76中所示，每條位線在其與磁阻元件MRD交疊的區(qū)域中的寬度可以大于在如例如31中的其他區(qū)域中的寬度。如圖77中所示，該實施例的第七示例中的存儲器單元區(qū)域也具有與圖62中的第四示例中的存儲器単元區(qū)域基本上相同的配置。(然而，每個磁阻元件MRD的寬長比(I或更高)高于圖62中的寬長比)。然而，在圖77中，布置了具有與圖45中的平面形狀相同的平面形狀的帯狀布線ST。(該平面形狀是所謂的T形，其在其中存儲器単元MC布置成陣列的方向(第三方向和第四方向)上延伸)。圖77與圖62的不同之處就在這一點。將給出對該實施例的示例共有的作用和效果的描述。除了第一實施例的作用和效果之外，該實施例還帶來了如下作用和效果在該實施例中，與磁阻元件MRD相似，源極接觸SC和漏極接觸DC也被布置成如平面中所見的交錯配置。這使得可以減小存儲器単元MC之間的如平面中所見的結構差異。具體地，通過例如將源極接觸SC和漏極接觸DC布置成交錯配置來實現(xiàn)如下情況增強了用于使每個存儲器單元中的磁阻元件MRD和漏極接觸DC之間的平面距離基本上恒定的版圖的自由度。因此，可以減小存儲器単元MC之間的磁阻元件MRD的諸如電特性的功能變化，并且使得整體存儲器単元區(qū)域的功能更穩(wěn)定。通過例如關于該實施例的圖66與關于第一實施例的圖30的比較，可以確定如下情況每個存儲器單元MC中的磁阻元件MRD和漏極接觸DC之間的距離在圖66中是較大的。因此，即使當半導體器件的微型化在未來發(fā)展時仍可以實現(xiàn)如下情況通過確保磁阻元件MRD和漏極接觸DC之間的平面距離，可以維持每個磁阻元件MRD(自由層MFL)的有利的平坦度。本發(fā)明的第三實施例與本發(fā)明的第一實施例和第二實施例的不同之處僅在于每個上述方面。就是說，對于本發(fā)明的第三實施例，上文未描述的配置、條件、過程、效果等均與本發(fā)明的第一實施例和第二實施例一致。因此，本發(fā)明的第三實施例的配置可以與能夠在針對第一實施例和第二實施例描述的配置中的功能方面與第三實施例組合的任何配置組合。第四實施例本發(fā)明的第四實施例與每個上述實施例的不同之處在于位線BL的配置。在下文中，將參照圖78至圖83給出對該實施例的配置的描述。如圖78和圖79中所示，該實施例的第一示例中的存儲器單元區(qū)域也具有與例如如下存儲器単元區(qū)域基本上相同的配置關于第二實施例的圖45中的存儲器単元區(qū)域和關于第三實施例的圖77中的存儲器單元區(qū)域。然而，在圖78和圖79中，在BLl至BL4單元部中延伸的每條位線被分為兩條位線。就是說，例如，兩條位線，即位線BLll和位線BL12被置于其中它們如平面中所見的與BLl単元部交疊的位置。換言之，該實施例中的位線被置于如平面中所見的它們與之交疊的每個單個存儲器單元MC中，使得實現(xiàn)如下情況每條位線在與其中位線延伸的方向交叉的方向(圖的豎直方向)上被分為兩條或更多條位線BL11、BL12，它們之間具有一定距離。該配置在其他BL2至BL4単元部中是相同的，并且在每個單元部中，安置兩條位線，即位線BL21 (BL31、BL41)和位線 BL22 (BL32、BL42)。在圖78和圖79中，針對BLl至BL4單元部的每個安置兩條位線；然而，可以針對每個單元部安置三條或更多條位線。對于例如圖78和圖79中的每個存儲器單元MC中的帯狀布線ST和源極線SL下方的層(漏極接觸DC、源極接觸SC等)的布置，可以采取如下措施可以采用能夠與圖78和圖79中的配置組合使用的參照每個上述實施例描述的任何配置。如圖80和圖81中所示，通過將圖78和圖79中的位線配置與如下存儲器單元MC組合，獲得了該實施例的第二示例中的存儲器単元區(qū)域具有例如圖30和圖66中的磁阻元件MRD的布置的存儲器單元MC。如圖82和圖83中所示，通過將圖78和圖79中的位線配置與如下存儲器単元MC組合，獲得了該實施例的第三示例中的存儲器単元區(qū)域具有例如圖29和圖58中的磁阻元件MRD的布置的存儲器單元MC。在圖80至圖83中的存儲器單元MC中，對于例如帯狀布線ST和源極線SL下方的層(漏極接觸DC、源極接觸SC等)的布置，也可以采取如下措施可以采用能夠與圖80至圖83中的配置組合使用的參照每個上述實施例描述的任何配置。在其中每條位線未被安置為使得其與磁阻元件MRD的上表面接觸的情況下，可以采取圖81或圖83中所示的措施。(這些情況的示例是其中層間絕緣層II置于位線和磁阻元件MRD之間的情況。)就是說，位線和磁阻元件MRD可以通過例如在它們之間形成存儲器過孔MV而彼此電耦接。所期望的是，每個存儲器過孔MV應由包括與例如漏極接觸DC的材料相同的材料的導電膜形成。通過執(zhí)行例如，在夾于位線和磁阻元件MRD之間的層間絕緣層II中形成期望的孔并且使用導電膜填充該孔的步驟，可以形成存儲器過孔MV。可以針對如圖78和圖79中所示布置的磁阻元件MRD形成存儲器過孔MV。如圖81和圖83中的橫截面視圖中所示，可以采取如下過程形成磁阻元件MRD和與其同一層的層間絕緣層II (如圖34和圖35中的那樣);并且隨后在形成存儲器過孔MV和位線之前通過CMP對磁阻元件MRD的上表面等進行平坦化。將給出對該實施例的示例共有的作用和效果的描述。除了第一實施例的作用和效果之外，該實施例還帶來了如下作用和效果在該實施例中，形成諸如圖79中的位線BLll的位線，其在其如平面中所見的與磁阻元件MRD交疊的位置延伸但是不與磁阻元件MRD電耦接。出于該原因，從位線側的觀點而言，較之例如如下情況，與每條位線電耦接的存儲器単元MC(磁阻元件MRD)的數目減少其中如平面中所見的一條位線與每個磁阻元件MRD交疊的情況。通過將每條位線分為兩條位線，即例如圖78至圖83中所示的BLll和BL12，可以實現(xiàn)如下情況BL1単元部的彼此鄰接的兩個存儲器單元中的第一存儲器單元的磁阻元件MRD可以耦接到位線BL11，而第二存儲器單元的磁阻元件MRD可以耦接到位線BL12。出于該原因，通過如上所述將每條位線BL分為兩條位線，與每條位線電耦接的磁阻元件MRD的數目減少到約一半。、
出于該原因，可以減小施加到每個磁阻元件MRD并且導致讀出時的反轉概率(參照圖19)増加的應力，并且抑制整體MRAM中的讀出時反轉錯誤的發(fā)生。然而，使用該實施例使得還可以按照需要使用上述存儲器過孔MV來使位線和磁阻元件彼此電耦接。本發(fā)明的第四實施例與本發(fā)明的第一實施例至第三實施例的不同之處僅在于每個上述方面。就是說，對于本發(fā)明的第四實施例，上文未描述的配置、條件、過程、效果等均與本發(fā)明的第一實施例至第三實施例一致。因此，本發(fā)明的第四實施例的配置可以與能夠在針對第一實施例至第三實施例描述的配置中的功能方面與第四實施例組合的任何配置組合。第五實施例
本發(fā)明的第五實施例與上述實施例的每個的不同之處在于字線WL的配置。在下文中，將參照圖84至圖98給出對該實施例的配置的描述。如圖84中所示，該實施例的第一示例中的存儲器單元區(qū)域也具有與例如關于第ニ實施例的圖31中的存儲器單元區(qū)域基本上相同的配置。然而，在圖84中的每個存儲器単元MC中，兩個兩個地布置在圖的豎直方向上延伸的字線，使得它們之間具有一定距離。將給出更具體的描述。在圖的水平方向上夾在源極接觸SC和漏極接觸DC之間的每個區(qū)域中，字線在圖的豎直方向上延伸。出于該原因，圖85至圖88的橫截面視圖與圖36至圖39的不同之處在于字線WL1、WL2被置于如平面中所見的夾在源極接觸SC(源極區(qū)S0)和漏極接觸DC (漏極區(qū)DR)之間的每個區(qū)域中。在圖31中，例如，字線WL1、WL2僅在夾于每個存儲器單元MC中的源極接觸SC和漏極接觸DC之間的區(qū)域中延伸。出于該原因，字線未被置于夾在一個存儲器単元MC和與其鄰接的另一存儲器單元MC之間的區(qū)域(存儲器単元MC之間的邊界的近區(qū))中。層間絕緣層II在與字線相同的層中形成。同時，在該實施例中，在由圖84中的虛線指示的每個存儲器單元中，兩個兩個地布置字線WL1、WL2，使得它們之間具有一定距離。出于該原因，圖84與圖31的不同之處在于WLl至WL2單元部的區(qū)域。具體地，WLl (WL2)單元部被定義為使得圖左側的兩條字線WLl (WL2)去往中心。在該實施例中，如上所述，源極區(qū)SO和漏極區(qū)DR如平面中所見的夾在兩條字線WL1、WL2之間。圖84與圖31的不同之處就在這一點。將參照圖89中的等效電路給出對該實施例中的STT-MRAM的操作的描述。圖89中的被虛線環(huán)繞的存儲器單元的布置與圖84中的如平面中所見的存儲器單元的布置相同。置于所選擇的存儲器單元MC中的字線被激活并且存儲器単元MC中的晶體管TM的溝道導通。(該溝道是如平面中所見的與在圖84中的每個存儲器單元MC中延伸的字線交疊的溝道區(qū))。此時，置于未選擇的存儲器單元MC中的字線被去激活并且這些存儲器單元MC中的晶體管TM的溝道截止。將給出對如下情況的考慮其中圖84和圖89中的包括兩條字線WLl和位線BLl的存儲器単元MC是用于重寫或讀取的所選擇的単元。在該情況下，兩條字線WLl和位線BLl被激活并且存儲器単元MC的溝道導通。此時，不同于上述字線和位線的字線(字線WL2)和位線BL2至BL4被去激活并且存儲器單元MC的溝道截止。再者，在其中選擇不同于上述存儲器単元MC的任何存儲器単元MC的情況下，與前文相似，執(zhí)行操作以僅激活置于所選擇的存儲器単元MC中的字線。
如圖90中所示，該實施例的第二示例中的存儲器單元區(qū)域也具有與例如關于第三實施例的圖48至圖52中的存儲器単元區(qū)域基本上相同的配置。然而，在圖90中，如圖84中的那樣采取如下措施在每個存儲器單元MC中，兩個兩個地安置在圖的豎直方向上延伸的字線WLl至WL4，使得它們之間具有一定距離。就是說，在圖的水平方向上夾在源極接觸SC和漏極接觸DC之間的每個區(qū)域中，字線在圖的豎直方向上延伸。然而，在圖90中的第二示例中，不同于圖84中的第一示例，源極接觸SC和漏極接觸DC分別布置成交錯配置。出于該原因，各個存儲器単元MC也被布置成交錯配置并且字線的單元部被定義為“WL1單元部和WL2單元部”等。圖90與圖48至圖52的不同之處就在這一點。將參照圖90和圖91給出對該實施例的第二示例中的STT-MRAM的操作的描述。 盡管在圖90中省略，但是源極線SL基本上與位線平行延伸(在圖的左右方向上)。如圖91中的等效電路中所指示的，圖91中的被虛線環(huán)繞的各個存儲器單元的布置與如平面中所見的圖90中的各個存儲器単元的布置相同。作為示例，將給出對如下情況的考慮其中圖90中的包括兩條字線WL1、WL2和位線BLl的存儲器單元MC是用于重寫或讀取的所選擇的単元。在該情況下，字線WL1、WL2和位線BLl被激活并且存儲器単元MC的溝道導通。此時，不同于上述字線和位線的字線(字線WL0、WL3至WL5)和位線BL2至BL4被去激活并且這些存儲器単元MC的溝道截止。此時，執(zhí)行操作以將圖91中的耦接到字線WL1、WL2的讀取字線RWLl設定到“H”電平。此外，使其他讀取字線RWL0、RWL2至RWL4置于“L”并且不向包括位線BL2至BL4的存儲器単元MC的溝道提供電流。再者，在其中選擇不同于上述存儲器単元MC的任何存儲器単元MC的情況下，與前文相似，執(zhí)行操作以僅激活置于所選擇的存儲器単元MC中的字線。在第一示例和第二示例中的每個存儲器單元MC中，可以針對如下布置采用任何配置例如帯狀布線ST和源極線SL下方的層(漏極接觸DC、源極接觸SC等)和源極線SL上方的層(磁阻元件MRD等)的布置。上述配置是可以與參照每個上述實施例描述的第一示例和第二示例的配置組合使用的任何配置。作為示例，圖92至圖94圖示了通過將其中如圖90中的第二示例中的那樣安置字線WLl至WL4的配置與如下布置組合而獲得的配置參照圖70中所示的第三實施例的第五示例描述的磁阻元件MRD等的布置。如圖95至圖98中所示，可以使用與圖40至圖43中的配置相同的配置來代替在圖92至圖94中的示例中的堆疊成兩層的漏極接觸DC。將給出對該實施例的示例共有的作用和效果的描述。除了第一實施例的作用和效果之外，該實施例還帶來了如下作用和效果在該實施例中的每個存儲器單元MC中，兩條字線延伸。出于該原因，如平面中所見的與這些字線交疊的存取晶體管的寬度是例如其中一條字線在每個存儲器単元MC中延伸的情況下的寬度的兩倍。在該實施例中，出于該原因，可以大致使存取晶體管向磁阻元件MRD提供電流的能力加倍。在其中如例如第一實施例中的那樣一條字線在每個存儲器單元MC中延伸的情況下，有必要采取如下措施以確保該實施例中的每個存儲器單元MC中的溝道寬度有必要使存儲器単元的面積加倍。出于該原因，難于抑制存儲器単元的単位面積的增加。然而，使用該實施例使得可以使該溝道寬度變寬，以增強存取晶體管的電流提供能力而不增加存儲器單元MC的單位面積。
在該實施例中，在重寫和讀取時均選擇兩條字線?？梢栽谌缦伦志€末端處分離地提供僅激活一條字線的字線解碼器位于與參照第一示例和第二示例描述的存儲器單元陣列中的字線末端(字線驅動器帶的近區(qū))相反側的字線末端?？梢杂勺志€解碼器執(zhí)行如下處理僅在重寫時選擇兩條字線并且在讀出時選擇一條字線。這使得可以提供其中能夠實現(xiàn)如下情況的STT-MRAM :可以提供在重寫操作時足以在磁阻元件MRD中重寫信息的電流并且抑制由于讀出時的低飽和電流引起的讀出錯誤。本發(fā)明的第五實施例與本發(fā)明的第一實施例至第四實施例的不同之處僅在于每個上述方面。就是說，對于本發(fā)明的第五實施例，上文未描述的配置、條件、過程、效果等均與本發(fā)明的第一實施例至第四實施例一致。因此，本發(fā)明的第五實施例的配置可以與能夠在針對第一實施例至第四實施例描述的配置中的功能方面與第五實施例組合的任何配置組合。參考示例
每個上述實施例中的STT-MRAM的磁阻元件MRD基本上為平面內磁化類型并且在沿半導體襯底SUB和各個層疊薄膜的主表面的方向上磁化。然而，STT-MRAM可以為所謂的垂直磁化類型。在垂直磁化STT-MRAM中，例如，磁阻元件MRD沿與半導體襯底SUB等的主表面交叉的方向即其中各個薄膜層疊的方向磁化。如圖99至圖101中所示，包括垂直磁化磁阻元件的STT-MRAM的存儲器單元區(qū)域具有與例如圖92中所示的第五實施例的第三示例中的STT-MRAM的存儲器單元區(qū)域基本上相同的配置。盡管圖中沒有示出，但是圖99中的每個存儲器單元中的SL及其下方的層的配置可以是與例如圖92中的配置相同的配置。然而，不同于平面內磁化磁阻元件MRD，垂直磁化磁阻元件MRD不需要具有如平面中所見的高寬長比(不同于I)。垂直磁化磁阻元件與平面內磁化磁阻元件的不同之處就在這一點。圖99中的參考示例中的其他配置元件與針對第一實施例描述的配置元件完全一致。垂直磁化磁阻元件不具有高寬長比(不同于I)的平面形狀。即使在該情況下，所期望的也是，磁阻元件MRD、漏極接觸DC和未示出的源極接觸SC應被布置成如圖99中所示的交錯配置。如例如第三實施例中的那樣，這增加了如下性能增強了用于將每個存儲器單元中的磁阻元件MRD和漏極接觸DC布置為使得它們之間的平面距離基本上相同的版圖的自由度。因此，可以減少存儲器単元之間的磁阻元件MRD的諸如電特性的功能變化并且使整體存儲器単元區(qū)域的功能更穩(wěn)定。如例如第三實施例中的那樣，通過將源極接觸SC和漏極接觸DC布置成交錯配置，増加了每個存儲器單元中的磁阻元件MRD和漏極接觸DC之間的距離。因此，即使當半導體器件的微型化在未來發(fā)展時仍可以實現(xiàn)如下情況通過確保磁阻元件MRD和漏極接觸DC之間的平面距離，可以維持每個磁阻元件MRD的有利的平坦度。第六實施例本發(fā)明的第六實施例與上述實施例的每個的不同之處在于每個磁阻元件的模式。在下文中，將參照圖102至圖118給出對該實施例的配置的描述。在該實施例中，如圖102中所示，所謂的疇壁運動磁阻元件MRD，而非平面內磁化磁阻元件，被用作如下類型的磁阻元件MRD :使得通過使用自旋矩移動疇壁來寫入記錄信
O
在圖102中，比磁阻元件MRD(疇壁運動磁阻元件)的疇壁運動層Ml更接近半導體襯底SUB的下面的層的配置被示出在左側的“ Ml下方”下面。就是說，在每個磁阻元件MRD下方的層中，形成了半導體襯底的每個有源區(qū)AA，字線WLl至WL5 (第三布線)，源極接觸SCI、SC2，漏極接觸DC1、DC2等。在圖102中，在右側的“Ml及其上方”下面，連同源極接觸SCI、漏極接觸DCl等一起主要示出了如下配置磁阻元件MRD和比它們更遠離半導體襯底SUB的上面的層的配置。圖102中被虛線環(huán)繞的區(qū)域形成了各個存儲器単元MC。因此，每個磁阻元件MRD被布置為使得如平面中所見的其長度方向在圖的豎直方向上延伸。每個磁阻元件MRD具有長的形狀并且其如平面中所見的寬長比不同于I。每個磁阻元件MRD的形狀可以是矩形或者長的形狀，諸如橢圓形。在圖102中，如例如第四實施例中的那樣，兩條位線此1、/8し1出し2、/8し2)(第一布線)被置于每個存儲器単元MC中，它們之間具有如平面中所見的一定距離。在圖102中，如例如第五實施例中的那樣，在圖的豎直方向上延伸的字線被置于夾在圖的水平方向上的漏極接觸DC1、DC2和源極接觸SCI、SC2之間的每個區(qū)域中。在該實施例中，接地布線GND被特別地安置在M I上方的層中。接地布線GND是具有O電位的布線并且其功能與包括平面內磁化磁阻元件的STT-MRAM中的讀出操作中的源極線相似。所期望的是，如同諸如位線的其他布線，接地布線GND應由例如銅的導電膜形成。再者，在圖102中，位線BLl (第一布線)等實際上被布置為使得它們在水平方向上延伸貫穿圖102中的Ml上方的區(qū)域并且與磁阻元件MRD電耦接。然而，在圖102中，為了便于觀察，它們被単獨地示出在中心部分處。接地布線GND實際上也延伸使得它們如平面中所見的與每個存儲器單元MC交疊；然而，在圖102中省略了該示圖表示。 在該實施例中，對于各個存儲器單元MC，磁阻元件MRD，漏極接觸DCl、DC2和源極接觸SCl、SC2被布置成交錯配置。出于該原因，在豎直方向上，或者在每個磁阻元件MRD的長度方向(第一方向)上彼此鄰接的兩個磁阻元件MRD被如下安置它們被安置在水平方向上或者在與第一方向交叉的方向(第二方向)上的不同坐標中。在圖102中，成對漏極接觸DC1、DC2被安置為接近其中彼此鄰接的成對存儲器單元MC的相應邊界部分彼此交疊的區(qū)域。在該實施例中，可以考慮成對的漏極接觸DC1、DC2分別形成置于它們中的每個的左側的存儲器單元MC?；蛘?，在該實施例中，可以考慮如下兩對漏極接觸形成單個存儲器單元MC :位于其中在圖102中的左右方向上彼此鄰接的成對存儲器單元MC的邊界部分彼此交疊的區(qū)域的近區(qū)兩側的 一對漏極接觸DC1、DC2 ;以及(例如，在圖102的左側)與其鄰接的一對漏極接觸DC1、DC2。不論使用哪種考慮方式，兩條字線都在每個存儲器單元MC中延伸。如圖103至圖106中的橫截面視圖中所示，晶體管TM(開關元件)在半導體襯底SUB的主表面之上的每個有源區(qū)AA中形成。在晶體管TM上方，安置了包括磁化釘扎層MHLl、MHL2，疇壁運動層Ml，隧道絕緣層MTL和磁化釘扎層MPL的磁阻元件MRD。圖102中的每個磁阻元件MRD (磁化釘扎層MPL)和接地布線GND通過源極接觸SC彼此電耦接。源極區(qū)S01、S02和疇壁運動層Ml通過源極接觸SC1、SC2彼此電耦接。然而，磁化釘扎層MHL1、MHL2被置于源極接觸SCI、SC2與疇壁運動層M I之間。漏極區(qū)DRl、DR2和位線通過漏極接觸DC1、DC2彼此電耦接。再者，在圖102至圖106中，磁阻元件MRD和漏極接觸DCl、DC2被布置為使得它們如平面中所見的彼此不交疊。圖107三維地圖示了圖102至圖106中所示的存儲器單元的配置。如圖107和圖102至圖106中所示，單個疇壁運動磁阻元件MRD具有如下配置其中疇壁運動層Ml、隧道絕緣層MTL和磁化釘扎層MPL以該順序層疊；并且該磁阻元件以其間分別具有磁化釘扎層MHLUMHL2的情況下通過兩個源極接觸SC1、SC2與兩個存取晶體管TM的源極區(qū)S01、S02電耦接。每個疇壁運動磁阻元件MRD通過兩個漏極接 觸DC1、DC2與兩條位線BL1、/BL1(BL2、/BL2)電耦接。疇壁運動層Ml包括如平面中所見的在圖102至圖106的豎直方向上延伸的疇壁運動區(qū)MCR;以及如平面中所見的在圖102至圖106的水平方向上延伸的、疇壁運動區(qū)MCR以外的區(qū)(磁化固定區(qū)MFR)。在它們之中，如同平面內磁化磁阻元件的自由層MFL，疇壁運動區(qū)MCR根據穿過該區(qū)的電流的方向而改變磁化方向。(參照圖9。)疇壁運動區(qū)MCR與同其相対的磁化釘扎層MPL的下表面接觸，隧道絕緣層MTL置于它們之間。如同平面內磁化磁阻元件的磁化釘扎層MPL，與固定層MHL1、MHL2接觸的磁化固定區(qū)MFR的磁化方向總是恒定的。(參照圖9。)換言之，磁化固定區(qū)MRF是疇壁運動層Ml的一部分并且其磁化方向是固定的。磁化釘扎層MHLU MHL2被安置以使疇壁運動層Ml的磁化方向固定(以形成磁化固定區(qū)MFR)。具體地，所期望的是，固定層MHL1、MHL2應是包括選自由鈷(Co)和鉬(Pt)組成的群組中的一種或多種的單金屬或者合金的膜。所期望的是，包括疇壁運動區(qū)MCR和磁化固定區(qū)MFR的疇壁運動層Ml應是如下的膜包括選自由鈷(Co)和鎳(Ni)組成的群組中的一種或多種的單金屬或者合金的膜。所期望的是，隧道絕緣層MTL應是包括氧化鋁(AlOx)、氧化鎂(MgO)和氧化鉿(HfO)中的任何材料的絕緣膜。所期望的是，該實施例中的磁化釘扎層MPL應是由鐵磁層形成的薄膜。具體地，所期望的是，磁化釘扎層MPL應是如下的膜包括選自由鈷(Co)、鐵(Fe)、硼(B)、釕(Ru)、鉬(Pt)和錳(Mn)組成的群組中的一種或多種的單金屬或者合金的膜。在圖103、圖105和圖107中，該實施例中的磁化釘扎層MPL被示出為單層。然而，通常，使用以下結構用于磁化釘扎層MPL :雙層結構，其中鐵磁層層疊在反鐵磁層之上；四層結構，其中鐵磁層、非磁層和鐵磁層以該順序層疊在反鐵磁層之上；五層結構；等等。然而，層疊的層的數目或者使層層疊的順序不限于前述內容。例如，通過依次層疊CoFeB、Ru、CoPt、Ru和CoPt的合金層，可以配置圖103、圖105和圖107中的磁化釘扎層MPL。將給出對將信息重寫到疇壁運動磁阻元件MRD的原理的詳細描述。疇壁運動層Ml是具有磁性質的磁層。通過特別地根據穿過疇壁運動層Ml的電流的方向而改變的疇壁運動層Ml的疇壁運動區(qū)MCR的磁化方向，將數據寫入到磁阻元件MRD。為了描述具體示例，將假設在例如圖107中建立如下狀態(tài)磁化釘扎層MPL垂直于半導體襯底的主表面向上磁化；并且固定層MHL2和位于其上方的固定區(qū)MFR向上磁化,而固定層MHLl和位于其上方的固定區(qū)MFR向下磁化。
當電子從疇壁運動層Ml的左側 向右側，即沿半導體襯底的主表面從源極接觸SC2向源極接觸SCl流動時，出現(xiàn)如下情況僅具有圖中的向上的自旋的自旋極化電子穿過疇壁運動區(qū)MCR。于是等同于在磁化方向上不同的區(qū)之間的邊界的疇壁偏移到圖中的邊界BDl。結果，疇壁運動區(qū)MCR的磁化方向變得向上并且基本上與磁化釘扎層MPL的磁化方向相同。此時，磁阻元件MRD的電阻是低的。同時，當電子從疇壁運動層Ml的右側向左側，即沿半導體襯底的主表面從源極接觸SCl向源極接觸SC2流動時，出現(xiàn)如下情況僅具有圖中的向下的自旋的自旋極化電子穿過疇壁運動區(qū)MCR。于是等同于在磁化方向上不同的區(qū)之間的邊界的疇壁偏移到圖中的邊界BD2。結果，疇壁運動區(qū)MCR的磁化方向變得向下并且與磁化釘扎層MPL的磁化方向相反。此時,磁阻元件MRD的電阻是高的。上述電子流動(電流)由所選擇的字線接通時所選擇的磁阻元件MRD和成對位線(例如BLl和/BLl)之間的電位差提供。當讀取寫入到疇壁運動層Ml的信息時，對于與構成被取作源的磁阻元件MRD的磁化釘扎層MPL電耦接的接地布線GND，出現(xiàn)如下情況電流借助于存取晶體管TM、疇壁運動區(qū)MCR、隧道絕緣層MTL和磁化釘扎層MPL從位線流到接地布線GND。此時，通過檢測根據磁阻元件MRD (疇壁運動區(qū)MCR)的磁化方向變化的電阻，可以讀取磁阻元件MRD的磁化方向。圖102至圖107中所示的該實施例的配置與例如圖30中的第二實施例的配置的不同之處在于每個上述方面。將參照圖示該實施例的比較示例的圖108至圖102給出對該實施例的作用和效果的描述。如圖108至圖112中所示，該實施例的比較示例中的存儲器單元區(qū)域也具有與圖102至圖106中所示的該實施例中的存儲器単元區(qū)域基本上相同的配置。然而，在圖108中的比較示例中，各個存儲器單元MC中的磁阻元件MRD，漏極接觸DCl、DC2或者源極接觸SC、SC2未被布置成交錯配置。就是說，在圖102的豎直方向上彼此鄰接的兩個磁阻元件MRD被布置為使得它們處于在豎直方向上延伸的相同直線上。如同上述每個其他實施例中的磁阻元件MRD，該實施例中的每個磁阻元件MRD也具有長的形狀并且其如平面中所見的寬長比不同于I。如每個上述實施例中的那樣，出于該原因，即使當每個磁阻元件MRD的寬長比比I大得多時，仍可以實現(xiàn)如下情況可以抑制磁阻元件MRD之間的短路，而不增加如平面中所見的每個存儲器単元MC的面積。因此，可以減少用于從磁阻元件MRD讀取信息/向磁阻元件MRD寫入信息的電流值并且抑制讀取/寫入錯誤，而不増加如平面中所見的每個存儲器単元MC的面積或者減少集成的存儲器単元MC的數目。同時，可以提供一種半導體器件，其具有集成電路，其中抑制了磁阻元件MRD之間的短路。再者，在該實施例中，源極接觸和漏極接觸也被布置成交錯配置。與第三實施例相似，出于該原因，增強了用于將每個存儲器単元中的磁阻元件MRD和漏極接觸DC布置為使得它們之間的平面距離基本上相同的版圖的自由度。因此，可以減少存儲器単元MC之間的磁阻元件MRD的諸如電特性的功能變化并且使整體存儲器単元區(qū)域的功能更穩(wěn)定。即使當半導體器件的微型化在未來發(fā)展時仍可以實現(xiàn)如下情況通過確保磁阻元件MRD和漏極接觸之間的平面距離，可以維持每個磁阻元件MRD的有利的平坦度。
再者，在該實施例中，如圖102中所示，通過如第五實施例中的那樣，増加字線數目可以實現(xiàn)如下情況如第五實施例中的那樣，可以增加每個晶體管的供電電流而不增加每個存儲器單元MC的面積。在該實施例中，所期望的是，采取圖113至圖118中所示的措施以抑制接地布線GND和漏極接觸DC1、DC2之間的短路每個接地布線GND被配置為使得它在其中存儲器單元MC布置成陣列的方向(第五方向和第六方向)上彎曲和延伸。該思想的基礎與例如圖49至圖52中的源極線的配置的思想的基礎相同?；谠撍枷?，源極線在其中存儲器単元布置成陣列的方向上彎曲和延伸，以抑制源極線和漏極接觸之間的短路。如圖113和圖114中所示，具體地，接地布線GND可以具有如下形狀，使得它們在豎直方向上延伸并且與如平面中所見的布置成交錯配置的源極接觸(磁阻元件MRD)交疊。或者，如圖115和圖116中所示，接地布線GND可以具有如下形狀，使得它們在水平方向上延伸并且與如平面中所見的布置成交錯配置的源極接觸(磁阻元件MRD)交疊?；蛘撸鐖D117和圖118中所示，源極線SL可以具有如下形狀，使得它們如同網格在水平方向和豎直方向上延伸并且與如平面中所見的布置成交錯配置的源極接觸SC交疊。 本發(fā)明的第六實施例與本發(fā)明的第一實施例至第五的不同之處僅在于每個上述方面。就是說，對于本發(fā)明的第六實施例，上文未描述的配置、條件、過程、效果等均與本發(fā)明的第一至第五實施例一致。因此，本發(fā)明的第六實施例的配置可以與能夠在針對第一實施例至第五實施例描述的配置中的功能方面與第六實施例組合的任何配置組合。這里公開的本發(fā)明的實施例應被視為每個方面的示例并且不應被視為限制。本發(fā)明的范圍由所附權利要求限定，而非由以上描述限定，并且本發(fā)明g在涵蓋與權利要求等同的意義和范圍內的所有修改。本發(fā)明可以有利地應用包括自旋矩寫入的磁阻元件的半導體器件。
權利要求
1.一種半導體器件，包括 半導體襯底，具有主表面； 開關元件，包括源極區(qū)和漏極區(qū)，置于所述半導體襯底的所述主表面之上； 平板狀引出布線，置于所述開關元件上方； 自旋矩寫入的平面內磁化磁阻元件，設置在所述引出布線上方，其磁化狀態(tài)能夠根據電流流動方向而變化；以及 第一布線，與所述磁阻元件電耦接并且朝向沿所述主表面的方向延伸， 其中所述磁阻元件的如平面中所見的寬長比是不同于I的值，以及其中在布置有其中所述磁阻元件和所述開關元件彼此電耦接的多個存儲器單元的存儲器單元區(qū)域中，在第一方向上或者如平面中所見的在所述磁阻元件的長度方向上彼此鄰接的多個磁阻元件被布置為使得所述磁阻元件未處于沿所述第一方向延伸的相同直線上。
2.根據權利要求I所述的半導體器件， 其中如平面中所見的所述存儲器單元的面積不小于O. 02 μ m2并且不大于O. 5 μ m2。
3.根據權利要求I所述的半導體器件， 其中所述磁阻元件被布置為使得所述磁阻元件如從與所述第一方向交叉的第二方向所見的至少部分地與在所述第一方向上與其鄰接的磁阻元件交疊。
4.根據權利要求I所述的半導體器件， 其中在相同的存儲器單元中，所述引出布線被布置為使得所述引出布線不會如平面中所見的至少部分地與所述半導體襯底的所述主表面中的所述開關元件的有源區(qū)交疊。
5.根據權利要求I所述的半導體器件， 其中在其中所述第一布線如平面中所見的與所述磁阻元件交疊的區(qū)域中，所述第一布線在與其中所述第一布線延伸的方向交叉的方向上的寬度比其在所述交疊的區(qū)域以外的區(qū)域中的寬度寬。
6.根據權利要求I所述的半導體器件， 其中在所述存儲器單元區(qū)域中，多個存儲器單元被布置在如平面中所見的彼此正交的第三方向和第四方向上，以及 其中所述存儲器單元區(qū)域進一步包括 源極接觸，電耦接到所述開關元件的源極區(qū)；以及 漏極接觸，將所述開關元件的漏極區(qū)和所述引出布線電耦接在一起。
7.根據權利要求6所述的半導體器件， 其中在所述第三方向或所述第四方向上彼此鄰接的多個所述源極接觸和所述漏極接觸被布置為使得所述源極接觸或所述漏極接觸未處于在所述第三方向和/或所述第四方向上延伸的直線上。
8.根據權利要求6所述的半導體器件， 其中所述引出布線具有如下形狀使得所述引出布線在所述第三方向和所述第四方向上延伸。
9.根據權利要求6所述的半導體器件， 其中所述第一方向與所述第三方向和所述第四方向均不同。
10.根據權利要求6所述的半導體器件，進一步包括第二布線，沿所述主表面安置并且將多個所述源極接觸電耦接在一起， 其中所述第二布線的中心線在所述第三方向或所述第四方向上彎曲并且延伸。
11.根據權利要求6所述的半導體器件， 其中在所述第三方向上彼此鄰接的一對存儲器單元中，一個存儲器單元中的所述源極接觸被置于在所述第三方向上較之存儲器單元的中心更接近另一存儲器單元的區(qū)域中。
12.根據權利要求6所述的半導體器件， 其中所述漏極接觸未被置于在所述第四方向上將多個所述源極接觸連結在一起的直線上。
13.根據權利要求6所述的半導體器件， 其中在相同的存儲器單元中，所述磁阻元件和所述漏極接觸如平面中所見的不彼此交疊。
14.根據權利要求I所述的半導體器件， 其中所述第一布線延伸使得所述第一布線如平面中所見的與所述存儲器單元交疊，以及 其中對于單個存儲器單元，所述第一布線的兩個或更多個被置于沿所述主表面的平面中，它們之間在與其中所述第一布線延伸的方向交叉的方向上具有一定距離。
15.根據權利要求I所述的半導體器件， 其中用于選擇如平面中所見的所布置的所述存儲器單元的行的第三布線被置于所述半導體襯底的所述主表面之上，以及 其中所述源極區(qū)和所述漏極區(qū)如平面中所見的夾在兩個所述第三布線之間。
16.一種半導體器件，包括 半導體襯底，具有主表面； 開關元件，置于所述半導體襯底的所述主表面之上； 自旋矩寫入的疇壁運動磁阻元件，設置在所述開關元件上方并且包括疇壁運動層和磁化釘扎層，其中所述疇壁運動層朝向沿所述主表面的方向延伸，其磁化狀態(tài)能夠根據電流流動方向而變化，而所述磁化釘扎層置于所述疇壁運動層之上，在它們之間存在隧道絕緣層；以及 第一布線，與所述疇壁運動層電耦接并且朝向沿所述主表面的方向延伸， 其中如平面中所見的所述磁阻元件的寬長比是不同于I的值，以及其中在布置有其中所述磁阻元件和所述開關元件彼此電耦接的多個存儲器單元的存儲器單元區(qū)域中，在第一方向上或者如平面中所見的在每個所述磁阻元件的長度方向上彼此鄰接的多個所述磁阻元件被布置為使得所述磁阻元件未被置于沿所述第一方向延伸的相同直線上。
17.根據權利要求16所述的半導體器件，進一步包括 接地布線，沿所述主表面延伸并且與所述磁阻元件電耦接， 其中所述接地布線在如平面中所見的其中布置所述存儲器單元的第五方向和第六方向上在所述存儲器單元區(qū)域中彎曲和延伸。
18.根據權利要求16所述的半導體器件，進一步包括 源極接觸，將所述開關元件的源極區(qū)和所述疇壁運動層電耦接在一起；以及漏極接觸，將所述開關元件的漏極區(qū)和所述第一布線電耦接在一起。
19.根據權利要求18所述的半導體器件， 其中均包括在所述第一方向上彼此鄰接的一對所述存儲器單元的所述源極接觸和所述漏極接觸被布置為使得所述源極接觸和所述漏極接觸未處于在所述第一方向上延伸的直線上。
20.根據權利要求18所述的半導體器件， 其中用于選擇如平面中所見的所布置的所述存儲器單元的行的第三布線被置于所述半導體襯底的所述主表面之上，以及 其中所述源極區(qū)和所述漏極區(qū)如平面中所見的夾在兩個所述第三布線之間。
全文摘要
一種半導體器件，包括自旋矩寫入的平面內磁化磁阻元件，置于半導體襯底的主表面之上，其磁化狀態(tài)能夠根據電流流動方向變化；以及第一布線，與磁阻元件電耦接并且朝向沿主表面的方向延伸。如平面中所見的磁阻元件的寬長比是不同于1的值。在布置有其中磁阻元件和開關元件彼此電耦接的多個存儲器單元的存儲器單元區(qū)域中，采取如下措施在如平面中所見的每個磁阻元件的長度方向上彼此鄰接的多個磁阻元件被布置為使得它們未被置于沿長度方向延伸的相同直線上。
文檔編號H01L43/08GK102629659SQ20121002817
公開日2012年8月8日 申請日期2012年2月3日 優(yōu)先權日2011年2月4日
發(fā)明者新田文彥 申請人:瑞薩電子株式會社