專利名稱：半導(dǎo)體結(jié)構(gòu)及其形成方法、cmos及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，特別涉及半導(dǎo)體結(jié)構(gòu)及其形成方法、CMOS及其形成方法。
背景技術(shù)：
隨著半導(dǎo)體工藝技術(shù)的不斷發(fā)展,隨著工藝節(jié)點(diǎn)逐漸減小,后柵(gate-last)工藝得到了廣泛應(yīng)用，來獲得理想的閾值電壓，改善器件性能。但是當(dāng)器件的特征尺寸(CD，Critical Dimension)進(jìn)一步下降時(shí)，即使采用后柵工藝,常規(guī)的MOS場效應(yīng)管的結(jié)構(gòu)也已經(jīng)無法滿足對器件性能的需求，鰭式場效應(yīng)晶體管(Fin FET)作為常規(guī)器件的替代得到了廣泛的關(guān)注。圖1示出了現(xiàn)有技術(shù)的一種鰭式場效應(yīng)晶體管的立體結(jié)構(gòu)示意圖。如圖1所示，包括:半導(dǎo)體襯底10，所述半導(dǎo)體襯底10上形成有凸出的鰭部14，鰭部14 一般是通過對半導(dǎo)體襯底10刻蝕后得到的；介質(zhì)層11，覆蓋所述半導(dǎo)體襯底10的表面以及鰭部14的側(cè)壁的一部分；柵極結(jié)構(gòu)12，橫跨在所述鰭部14上，覆蓋所述鰭部14的頂部和側(cè)壁，柵極結(jié)構(gòu)12包括柵介質(zhì)層(圖中未示出)和位于柵介質(zhì)層上的柵電極(圖中未示出)。更多關(guān)于鰭式場效應(yīng)晶體管請參考公開號(hào)為“US7868380B2”的美國專利。但是，現(xiàn)有的鰭式場效應(yīng)晶體管漏電流現(xiàn)象嚴(yán)重。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種電學(xué)性能佳的半導(dǎo)體結(jié)構(gòu)、鰭式場效應(yīng)晶體管和CMOS,以及一種工藝簡便的半導(dǎo)體結(jié)構(gòu)和CMOS形成方法。為解決上述問題，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)，包括:半導(dǎo)體襯底，所述半導(dǎo)體襯底表面具有鰭部；位于所述半導(dǎo)體襯底表面、所述鰭部底部兩側(cè)的第一應(yīng)力側(cè)墻；位于所述鰭部頂部兩側(cè)的第二應(yīng)力側(cè)墻，所述第一應(yīng)力側(cè)墻與第二應(yīng)力側(cè)墻的應(yīng)力類型相反。可選的，第一應(yīng)力側(cè)墻的高度為50納米至200納米。可選的，所述第二應(yīng)力側(cè)墻的高度為200納米至500納米?？蛇x的，第一應(yīng)力側(cè)墻的高度為所述鰭部厚度的1/3 1/2?？蛇x的，所述第一應(yīng)力側(cè)墻的材料為氮化硅，所述第二應(yīng)力側(cè)墻的材料為氮化硅?？蛇x的，所述第一應(yīng)力側(cè)墻的應(yīng)力類型為壓縮應(yīng)力或拉伸應(yīng)力，所述第二應(yīng)力側(cè)墻的應(yīng)力類型為拉伸應(yīng)力或壓縮應(yīng)力?？蛇x的，若所述鰭部的摻雜類型為η型，所述第一應(yīng)力側(cè)墻的應(yīng)力為-4.0GPa至-1.0GPa，所述第二應(yīng)力側(cè)墻的應(yīng)力為0.8GPa至2.0GPa0可選的，若所述鰭部的摻雜類型為P型，所述第一應(yīng)力側(cè)墻的應(yīng)力為0.SGPa至2.0GPa，所述第二應(yīng)力側(cè)墻的應(yīng)力為-4.0GPa至-1.0GPa0可選的，還包括:位于所述半導(dǎo)體襯底表面的隔離層。可選的，所述隔離層的材料為氧化硅。
本發(fā)明還提供一種鰭式場效應(yīng)晶體管，包括如上述任一項(xiàng)所述的半導(dǎo)體結(jié)構(gòu)。本發(fā)明還提供一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括:提供半導(dǎo)體襯底，所述半導(dǎo)體襯底表面具有鰭部；在所述鰭部底部的兩側(cè)形成第一應(yīng)力側(cè)墻；在所述鰭部頂部的兩側(cè)形成第二應(yīng)力側(cè)墻，且所述第二應(yīng)力與第一應(yīng)力相反?？蛇x的，第一應(yīng)力側(cè)墻的高度為50納米至200納米。可選的，所述第二應(yīng)力側(cè)墻的高度為200納米至500納米?？蛇x的，第一應(yīng)力側(cè)墻的高度為所述鰭部厚度的1/3 1/2?？蛇x的，所述第一應(yīng)力側(cè)墻的材料為氮化硅，所述第二應(yīng)力側(cè)墻的材料為氮化硅?？蛇x的，所述第一應(yīng)力側(cè)墻的應(yīng)力類型為壓縮應(yīng)力或拉伸應(yīng)力，所述第二應(yīng)力側(cè)墻的應(yīng)力類型為拉伸應(yīng)力或壓縮應(yīng)力?？蛇x的，若所述鰭部的摻雜類型為η型，所述第一應(yīng)力側(cè)墻的應(yīng)力為一4.0GPa至-1.0GPa，所述第二應(yīng)力側(cè)墻的應(yīng)力為0.8GPa至2.0GPa0可選的，若所述鰭部的摻雜類型為P型，所述第一應(yīng)力側(cè)墻的應(yīng)力為0.SGPa至
2.0GPa，所述第二應(yīng)力側(cè)墻的應(yīng)力為-4.0GPa至-1.0GPa0本發(fā)明還提供一種CMOS，包括:半導(dǎo)體襯底，所述半導(dǎo)體襯底具有第一區(qū)域和第二區(qū)域，所述第一區(qū)域的半導(dǎo)體襯底表面具有第一鰭部，所述第二區(qū)域的半導(dǎo)體襯底表面具有第二鰭部；位于所述第一鰭部底部兩側(cè)的第三應(yīng)力側(cè)墻；位于所述第一鰭部頂部兩側(cè)的第五應(yīng)力側(cè)墻，其中第五應(yīng)力側(cè)墻的應(yīng)力類型與第三應(yīng)力側(cè)墻的應(yīng)力類型相反；位于所述第二鰭部底部兩側(cè)的第四應(yīng)力側(cè)墻；位于所述第二鰭部頂部兩側(cè)的第六應(yīng)力側(cè)墻，其中第四應(yīng)力側(cè)墻的應(yīng)力類型與第六應(yīng)力側(cè)墻的應(yīng)力類型相反?？蛇x的，所述第三應(yīng)力側(cè)墻的應(yīng)力類型為壓縮應(yīng)力或拉伸應(yīng)力，所述第五應(yīng)力側(cè)墻的應(yīng)力類型為拉伸應(yīng)力或壓縮應(yīng)力。可選的，所述第四應(yīng)力側(cè)墻的應(yīng)力類型為壓縮應(yīng)力或拉伸應(yīng)力，所述第六應(yīng)力側(cè)墻的應(yīng)力類型為拉伸應(yīng)力或壓縮應(yīng)力?？蛇x的，所述第三應(yīng)力側(cè)墻的高度為50納米至200納米?？蛇x的，所述第四應(yīng)力側(cè)墻的高度為50納米至200納米?？蛇x的，所述第五應(yīng)力側(cè)墻的高度為200納米至500納米。可選的，所述第六應(yīng)力側(cè)墻的高度為200納米至500納米。可選的，當(dāng)所述當(dāng)?shù)谝祸挷康膿诫s類型為η型時(shí)，所述第三應(yīng)力側(cè)墻的應(yīng)力大小為-4.0GPa至-1.0GPa，所述第五應(yīng)力側(cè)墻的應(yīng)力大小為0.8GPa至2.0GPa?？蛇x的，當(dāng)所述第二鰭部的摻雜類型為P型時(shí)，所述第四應(yīng)力側(cè)墻的應(yīng)力大小為0.8GPa至2.0GPa，所述第六應(yīng)力側(cè)墻的應(yīng)力大小為-4.0GPa至-1.0GPa。本發(fā)明還提供一種CMOS的形成方法，包括:提供半導(dǎo)體襯底，所述半導(dǎo)體襯底具有第一區(qū)域和第二區(qū)域，所述第一區(qū)域的半導(dǎo)體襯底表面具有第一鰭部，所述第二區(qū)域的半導(dǎo)體襯底表面具有第二鰭部；在所述半導(dǎo)體襯底表面形成第三應(yīng)力薄膜，且所述第三應(yīng)力薄膜覆蓋所述第一鰭部和第二鰭部；去除第二區(qū)域的第三應(yīng)力薄膜；在半導(dǎo)體襯底表面形成第四應(yīng)力薄膜，且所述第四應(yīng)力薄膜覆蓋第二鰭部和第三應(yīng)力薄膜；去除第一區(qū)域的第四應(yīng)力薄膜；同時(shí)回刻蝕第一區(qū)域的第三應(yīng)力薄膜和第二區(qū)域的第四應(yīng)力薄膜，形成位于第一鰭部底部兩側(cè)的第三應(yīng)力側(cè)墻和位于第二鰭部底部兩側(cè)的第四應(yīng)力側(cè)墻；在所述半導(dǎo)體襯底表面形成第五應(yīng)力薄膜，且所述第五應(yīng)力薄膜覆蓋所述第一鰭部和第二鰭部；去除第二區(qū)域的第五應(yīng)力薄膜；在半導(dǎo)體襯底表面形成第六應(yīng)力薄膜，且所述第六應(yīng)力薄膜覆蓋第二鰭部和第五應(yīng)力薄膜；去除第一區(qū)域的第六應(yīng)力薄膜；同時(shí)回刻蝕第一區(qū)域的第五應(yīng)力薄膜和第二區(qū)域的第六應(yīng)力薄膜，形成位于第一鰭部頂部兩側(cè)的第五應(yīng)力側(cè)墻和位于第二鰭部頂部兩側(cè)的第六應(yīng)力側(cè)墻?？蛇x的，所述第三應(yīng)力薄膜、第四應(yīng)力薄膜、第五應(yīng)力薄膜、第六應(yīng)力薄膜的材料為氮化硅。可選的，所述第三應(yīng)力側(cè)墻的應(yīng)力類型為壓縮應(yīng)力或拉伸應(yīng)力，所述第五應(yīng)力側(cè)墻的應(yīng)力類型為拉伸應(yīng)力或壓縮應(yīng)力。可選的，所述第四應(yīng)力側(cè)墻的應(yīng)力類型為壓縮應(yīng)力或拉伸應(yīng)力，所述第六應(yīng)力側(cè)墻的應(yīng)力類型為拉伸應(yīng)力或壓縮應(yīng)力?？蛇x的，所述第三應(yīng)力側(cè)墻、第四應(yīng)力側(cè)墻的高度為50納米至200納米?？蛇x的，所述第五應(yīng)力側(cè)墻、第六應(yīng)力側(cè)墻的高度為200納米至500納米。可選的，還包括:在所述第三應(yīng)力薄膜表面形成第一刻蝕阻擋層?？蛇x的，還包括:在所述第三應(yīng)力薄膜表面形成第一刻蝕阻擋層?？蛇x的，還包括:在所述第五應(yīng)力薄膜表面形成第二刻蝕阻擋層。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn):本發(fā)明的實(shí)施例提供的半導(dǎo)體結(jié)構(gòu)在所述鰭部的頂部具有第二應(yīng)力側(cè)墻，在所述鰭部的底部具有第一應(yīng)力側(cè)墻，能夠根據(jù)待形成的MOS管類型，選擇對應(yīng)的第一應(yīng)力和第二應(yīng)力類型，從而使得所述鰭部的頂部具有較快的載流子遷移速度，而所述鰭部的底部具有較慢的載流子遷移速度，從而減低器件的漏電流。進(jìn)一步的，若所述鰭部的摻雜類型為η型，則所述第一應(yīng)力側(cè)墻的應(yīng)力為-4.0GPa至-1.0GPa，所述第二應(yīng)力側(cè)墻的應(yīng)力為0.8GPa至2.0GPa時(shí)，降低鰭部底部的載流子遷移速度和改善鰭部頂部的載流子遷移速度效果佳且沖突較小。進(jìn)一步的，若所述鰭部的摻雜類型為P型，則所述第一應(yīng)力側(cè)墻的應(yīng)力為0.SGPa至2.0GPa，所述第二應(yīng)力側(cè)墻的應(yīng)力為-4.0GPa至-1.0GPa時(shí)，降低鰭部底部的載流子遷移速度和改善鰭部頂部的載流子遷移速度效果佳且沖突較小。本發(fā)明實(shí)施例的半導(dǎo)體結(jié)構(gòu)的形成方法能夠較易形成具有雙重應(yīng)力側(cè)墻的鰭部器件，且提供第一應(yīng)力側(cè)墻和第二應(yīng)力側(cè)墻的應(yīng)力的較大選擇窗口，從而通過選擇第一應(yīng)力側(cè)墻和第二應(yīng)力側(cè)墻的應(yīng)力類型，改善后續(xù)形成的鰭式場效應(yīng)晶體管漏電流現(xiàn)象。本發(fā)明實(shí)施例的鰭式場效應(yīng)晶體管在所述鰭部的頂部具有第二應(yīng)力側(cè)墻，在所述鰭部的底部具有第一應(yīng)力側(cè)墻，能夠根據(jù)待形成的鰭式場效應(yīng)晶體管類型，選擇對應(yīng)的第一應(yīng)力和第二應(yīng)力類型，從而使得所述鰭部的頂部具有較快的載流子遷移速度，而所述鰭部的底部具有較慢的載流子遷移速度，從而減低器件的漏電流。進(jìn)一步的，若所述鰭部的摻雜類型為η型則所述第一應(yīng)力側(cè)墻的應(yīng)力為-4.0GPa至-1.0GPa，所述第二應(yīng)力側(cè)墻的應(yīng)力為0.8GPa至2.0GPa時(shí)，降低鰭部底部的載流子遷移速度和改善鰭部頂部的載流子遷移速度效果佳且沖突較小。進(jìn)一步的，若所述鰭部的摻雜類型為P型，則所述第一應(yīng)力側(cè)墻的應(yīng)力為0.SGPa至2.0GPa，所述第二應(yīng)力側(cè)墻的應(yīng)力為-4.0GPa至-1.0GPa時(shí)，降低鰭部底部的載流子遷移速度和改善鰭部頂部的載流子遷移速度效果佳且沖突較小。本發(fā)明的實(shí)施例的CMOS通過第五應(yīng)力側(cè)墻和第六應(yīng)力側(cè)墻改善CMOS的載流子遷移效率，提高CMOS的電學(xué)性能，通過第三應(yīng)力側(cè)墻和第四應(yīng)力側(cè)墻降低CMOS的漏電流，本發(fā)明實(shí)施例提供的CMOS性能高。本發(fā)明實(shí)施例的CMOS形成方法，通過形成材料和厚度相同的第三應(yīng)力薄膜和第四應(yīng)力薄膜，通過同時(shí)刻蝕所述第三應(yīng)力薄膜和第四應(yīng)力薄膜形成第三應(yīng)力側(cè)墻和第四應(yīng)力側(cè)墻；并且通過形成材料和厚度相同的第五應(yīng)力薄膜和第六應(yīng)力薄膜，通過同時(shí)刻蝕第五應(yīng)力薄膜和第六應(yīng)力薄膜形成第五應(yīng)力側(cè)墻和第六應(yīng)力側(cè)墻，節(jié)約了工藝步驟，降低生產(chǎn)成本。


圖1是現(xiàn)有技術(shù)的鰭式場效應(yīng)晶體管的立體結(jié)構(gòu)示意圖；圖2至圖3是現(xiàn)有技術(shù)的鰭式場效應(yīng)晶體管的鰭部形成過程示意圖；圖4是本發(fā)明一實(shí)施例的半導(dǎo)體結(jié)構(gòu)的形成方法流程示意圖；圖5至圖9為本發(fā)明一實(shí)施例的半導(dǎo)體結(jié)構(gòu)的形成方法的剖面過程示意圖；圖10是本發(fā)明一實(shí)施例的CMOS的形成方法流程示意圖；圖11至圖23為本發(fā)明一實(shí)施例的CMOS的形成方法剖面結(jié)構(gòu)過程示意圖。
具體實(shí)施例方式由背景技術(shù)可知，現(xiàn)有的鰭式場效應(yīng)晶體管漏電流現(xiàn)象嚴(yán)重，對此，本發(fā)明的發(fā)明人對鰭式場效應(yīng)晶體管的鰭部形成過程進(jìn)行了研究，發(fā)現(xiàn)現(xiàn)有技術(shù)的鰭式場效應(yīng)晶體管的鰭部形成過程為:請參考圖2，提供基底20，在所述基底20表面形成有圖形化的光刻膠層21。請參考圖3，以所述圖形化的光刻膠層21為掩膜，刻蝕所述基底20，形成凸出的鰭部23。之后，本發(fā)明的發(fā)明人采用上述形成工藝形成的鰭部形成鰭式場效應(yīng)晶體管(請參考圖1)，并對鰭式場效應(yīng)晶體管漏電流現(xiàn)象進(jìn)行研究，發(fā)現(xiàn):現(xiàn)有的鰭式場效應(yīng)晶體管的鰭部是對硅襯底進(jìn)行刻蝕得到的(請參考背景技術(shù))，鰭部與半導(dǎo)體襯底通常是一體的，在后續(xù)形成鰭式場效應(yīng)晶體管后，鰭式場效應(yīng)晶體管的電子遷移通常發(fā)生在鰭部的頂端，而鰭部與半導(dǎo)體襯底一體的設(shè)置通常會(huì)導(dǎo)致漏電流發(fā)生。為解決上述的鰭式場效應(yīng)晶體管漏電流現(xiàn)象，發(fā)明人采用絕緣體上的硅襯底(S0I襯底)來形成鰭式場效應(yīng)晶體管的鰭部，但是，SOI襯底成本高，且雖然SOI襯底的鰭式場效應(yīng)晶體管的鰭部與底部襯底具有絕緣層，但是由于鰭式場效應(yīng)晶體管的電子遷移通常發(fā)生在鰭部的頂端，鰭部的底部仍然會(huì)導(dǎo)致漏電流現(xiàn)象。為此，本發(fā)明的發(fā)明人提供一種半導(dǎo)體結(jié)構(gòu)的形成方法，請參考圖4，包括:步驟S101，提供半導(dǎo)體襯底，所述半導(dǎo)體襯底表面具有鰭部；步驟S102，在所述鰭部底部的兩側(cè)形成第一應(yīng)力側(cè)墻；步驟S103，在所述鰭部頂部的兩側(cè)形成第二應(yīng)力側(cè)墻，且所述第二應(yīng)力與第一應(yīng)力相反。
下面結(jié)合一具體實(shí)施例對本發(fā)明的半導(dǎo)體結(jié)構(gòu)的形成方法做詳細(xì)描述，圖5至圖9為本發(fā)明一實(shí)施例的半導(dǎo)體結(jié)構(gòu)的形成方法的剖面過程示意圖。請參考圖5，提供半導(dǎo)體襯底100，所述半導(dǎo)體襯底100表面具有鰭部101。所述半導(dǎo)體襯底100可以是單晶硅、多晶硅或非晶硅；所述半導(dǎo)體襯底100也可以是硅、鍺、砷化鎵或硅鍺化合物；所述半導(dǎo)體襯底100還可以具有外延層或絕緣體上的硅襯底(SOI襯底)；所述的半導(dǎo)體襯底100還可以是其它半導(dǎo)體材料，這里不再一一列舉。所述半導(dǎo)體襯底100表面具有鰭部101，帶有所述鰭部101的所述半導(dǎo)體襯底100在后續(xù)工藝中形成鰭式場效應(yīng)晶體管。需要說明的是，所述鰭部101由于所述半導(dǎo)體襯底100的類型不同，與所述半導(dǎo)體襯底100的連接方式也不同，當(dāng)所述半導(dǎo)體襯底100為單晶硅襯底時(shí)，所述鰭部101與半導(dǎo)體襯底100通常是一體的；當(dāng)所述半導(dǎo)體襯底100為絕緣體上的硅襯底時(shí)，所述鰭部101位于絕緣體上的娃襯底的絕緣體表面。在本實(shí)施例中，以所述半導(dǎo)體襯底100為單晶硅襯底做示范性說明，由背景技術(shù)可知，所述鰭部101與半導(dǎo)體襯底100是一體時(shí)，器件漏電流現(xiàn)象嚴(yán)重，為此，所述半導(dǎo)體襯底100表面還形成氧化硅的隔離層110，用于降低器件漏電流。請參考圖6，在所述隔離層110的表面形成第一應(yīng)力薄膜120，且所述第一應(yīng)力薄膜120覆蓋所述鰭部101。所述第一應(yīng)力薄膜120用于后續(xù)形成第一應(yīng)力側(cè)墻，從而改變所述鰭部101底部的載流子遷移速度。所述第一應(yīng)力薄膜120具有第一應(yīng)力類型。所述第一應(yīng)力類型可以為拉伸應(yīng)力(Tensile stress)或壓縮應(yīng)力(Compressivestress),較佳的，當(dāng)所述鰭部101用于后續(xù)形成NMOS時(shí),所述第一應(yīng)力類型為壓縮應(yīng)力；當(dāng)所述鰭部101用于后續(xù)形成PMOS時(shí)，所述第一應(yīng)力類型為拉伸應(yīng)力。所述第一應(yīng)力薄膜120的材料為氮化硅，所述第一應(yīng)力薄膜120的形成工藝為沉積工藝。請參考圖7，回刻蝕所述第一應(yīng)力薄膜120，在所述鰭部101底部的兩側(cè)形成第一應(yīng)力側(cè)墻121。第一應(yīng)力側(cè)墻121的高度為所述鰭部101厚度的1/3 1/2時(shí)，所述第一應(yīng)力側(cè)墻121對所述鰭部101的應(yīng)力作用效果明顯。較佳地，第一應(yīng)力側(cè)墻121的高度為50納米至200納米。所述回刻蝕工藝為現(xiàn)有的等離子體刻蝕工藝，在這里不再贅述。在這里需要說明的是，本領(lǐng)域的技術(shù)人員可以通過控制回刻蝕的工藝參數(shù)，來控制所述第一應(yīng)力側(cè)墻121的高度，本領(lǐng)域的技術(shù)人員可以根據(jù)實(shí)際需要來選擇第一應(yīng)力側(cè)墻121的高度，在此特意說明，不應(yīng)過分限制本發(fā)明的保護(hù)范圍。請參考圖8，在所述隔離層110的表面形成第二應(yīng)力薄膜130，且所述第二應(yīng)力薄膜130覆蓋所述鰭部101和第一應(yīng)力側(cè)墻121。所述第二應(yīng)力薄膜130的材料為氮化硅，所述第二應(yīng)力薄膜130的形成工藝為沉積工藝。所述第二應(yīng)力薄膜130用于提供與第一應(yīng)力薄膜相反類型的應(yīng)力，用于改善鰭部101頂部的載流子遷移速度。所述第二應(yīng)力薄膜130具有第二應(yīng)力類型。所述第二應(yīng)力可以為拉伸應(yīng)力(Tensile stress)或壓縮應(yīng)力(Compressivestress)，較佳的，當(dāng)?shù)谝粦?yīng)力為壓縮應(yīng)力時(shí),所述第二應(yīng)力為拉伸應(yīng)力；當(dāng)?shù)谝粦?yīng)力為拉伸應(yīng)力時(shí)，第二應(yīng)力為壓縮應(yīng)力。請參考圖9，回刻蝕所述第二應(yīng)力薄膜130在所述鰭部101頂部的兩側(cè)形成第二應(yīng)力側(cè)墻131。所述回刻蝕工藝為現(xiàn)有的等離子體刻蝕工藝，在這里不再贅述。需要說明的是，在本實(shí)施例中，所述半導(dǎo)體襯底100表面還形成氧化硅的隔離層110，用于降低器件漏電流；那么所述鰭部101的底部為從所述隔離層110的表面開始計(jì)算，若在其他實(shí)施例中，所述半導(dǎo)體襯底100表面沒有形成氧化硅的隔離層110，則所述部101的底部為從所述半導(dǎo)體襯底100表面開始計(jì)算。較佳地，所述第二應(yīng)力側(cè)墻131的高度為200納米至500納米，能夠較好的改善鰭部101頂部的載流子遷移速度。在后續(xù)工藝中，還包括形成柵極結(jié)構(gòu)(圖中未示出)，所述柵極結(jié)構(gòu)橫跨在所述鰭部101上，覆蓋所述鰭部101的頂部；所述柵極結(jié)構(gòu)包括柵介質(zhì)層(圖中未示出)和位于柵介質(zhì)層上的柵電極(圖中未示出)；以及在所述柵極結(jié)構(gòu)兩側(cè)的所述鰭部101內(nèi)形成源極和漏極，具體地請參考現(xiàn)有技術(shù)的鰭式場效應(yīng)晶體管的柵極結(jié)構(gòu)、源極和漏極的形成工藝，在這里不再贅述。本發(fā)明實(shí)施例的半導(dǎo)體結(jié)構(gòu)的形成方法能夠較易形成具有雙重應(yīng)力側(cè)墻的鰭部器件，且提供第一應(yīng)力側(cè)墻121和第二應(yīng)力側(cè)墻131的應(yīng)力的較大選擇窗口，從而通過選擇第一應(yīng)力側(cè)墻121和第二應(yīng)力側(cè)墻131的應(yīng)力類型，改善后續(xù)形成的鰭式場效應(yīng)晶體管漏電流現(xiàn)象。本發(fā)明的實(shí)施例還提供一種半導(dǎo)體結(jié)構(gòu)，請參考圖9，包括:半導(dǎo)體襯底100，所述半導(dǎo)體襯底100表面具有鰭部101 ；位于所述半導(dǎo)體襯底100表面、所述鰭部101底部兩側(cè)的第一應(yīng)力側(cè)墻121 ；位于所述鰭部101頂部兩側(cè)的第二應(yīng)力側(cè)墻131，所述第二應(yīng)力與第一應(yīng)力相反。具體地，所述半導(dǎo)體襯底100可以是單晶硅、多晶硅或非晶硅；所述半導(dǎo)體襯底100也可以是娃、鍺、砷化鎵或娃鍺化合物；所述半導(dǎo)體襯底100還可以具有外延層或絕緣體上的硅襯底(SOI襯底)。若所述半導(dǎo)體襯底100為η型襯底時(shí)，第一應(yīng)力側(cè)墻121的應(yīng)力類型為壓縮應(yīng)力，第二應(yīng)力側(cè)墻131的應(yīng)力類型為拉伸應(yīng)力。若所述半導(dǎo)體襯底100為P型襯底時(shí)，第一應(yīng)力側(cè)墻121的應(yīng)力類型為拉伸應(yīng)力，第二應(yīng)力側(cè)墻131的應(yīng)力類型為壓縮應(yīng)力。較佳地，第一應(yīng)力側(cè)墻121的高度為所述鰭部101厚度的1/3 1/2時(shí)，所述第一應(yīng)力側(cè)墻121對所述鰭部101的應(yīng)力作用效果明顯。第一應(yīng)力側(cè)墻121的高度為50納米至200納米，所述第二應(yīng)力側(cè)墻131的高度為200納米至500納米。本發(fā)明的實(shí)施例提供的半導(dǎo)體結(jié)構(gòu)在所述鰭部101的頂部具有第二應(yīng)力側(cè)墻131，在所述鰭部101的底部具有第一應(yīng)力側(cè)墻121，能夠根據(jù)待形成的MOS管類型，選擇對應(yīng)的第一應(yīng)力和第二應(yīng)力類型，從而使得所述鰭部101的頂部具有較快的載流子遷移速度，而所述鰭部101的底部具有較慢的載流子遷移速度，從而減低器件的漏電流。在一實(shí)施例中，若所述鰭部101的摻雜類型為η型，則所述第一應(yīng)力側(cè)墻121的應(yīng)力為-4.0GPa至-1.0GPa，所述第二應(yīng)力側(cè)墻131的應(yīng)力為0.8GPa至2.0GPa時(shí)，降低鰭部底部的載流子遷移速度和改善鰭部頂部的載流子遷移速度效果佳且沖突較小。在一實(shí)施例中，若所述鰭部101的摻雜類型為P型，則所述第一應(yīng)力側(cè)墻121的應(yīng)力為0.8GPa至2.0GPa，所述第二應(yīng)力側(cè)墻131的應(yīng)力為-4.0GPa至-1.0GPa時(shí)，降低鰭部底部的載流子遷移速度和改善鰭部頂部的載流子遷移速度效果佳且沖突較小。本發(fā)明還提供一種鰭式場效應(yīng)晶體管，請參考圖9，包括:半導(dǎo)體襯底100，所述半導(dǎo)體襯底100表面具有鰭部101 ；位于所述半導(dǎo)體襯底100表面、所述鰭部101底部兩側(cè)的第一應(yīng)力側(cè)墻121 ；位于所述鰭部101頂部兩側(cè)的第二應(yīng)力側(cè)墻131，所述第二應(yīng)力與第一應(yīng)力相反；還包括:柵極結(jié)構(gòu)、源極和漏極。其中柵極結(jié)構(gòu)、源極和漏極請參考現(xiàn)有技術(shù)，在這里不再贅述。其中，當(dāng)鰭式場效應(yīng)晶體管類型為η型時(shí)，第一應(yīng)力側(cè)墻121的應(yīng)力類型為壓縮應(yīng)力，第二應(yīng)力側(cè)墻131的應(yīng)力類型為拉伸應(yīng)力；當(dāng)鰭式場效應(yīng)晶體管類型為P型時(shí)，第一應(yīng)力側(cè)墻121的應(yīng)力類型為拉伸應(yīng)力,第二應(yīng)力側(cè)墻131的應(yīng)力類型為壓縮應(yīng)力。第一應(yīng)力側(cè)墻121的高度為50納米至200納米，所述第二應(yīng)力側(cè)墻131的高度為200納米至500納米。在一實(shí)施例中，當(dāng)鰭式場效應(yīng)晶體管類型為η型時(shí)，則所述第一應(yīng)力側(cè)墻121的應(yīng)力為-4.0GPa至-1.0GPa，所述第二應(yīng)力側(cè)墻131的應(yīng)力為0.8GPa至2.0GPa時(shí)，降低鰭部底部的載流子遷移速度和改善鰭部頂部的載流子遷移速度效果佳且沖突較小。在一實(shí)施例中，當(dāng)鰭式場效應(yīng)晶體管類型為P型時(shí)，則所述第一應(yīng)力側(cè)墻121的應(yīng)力為0.8GPa至2.0GPa，所述第二應(yīng)力側(cè)墻131的應(yīng)力為-4.0GPa至-1.0GPa時(shí)，降低鰭部底部的載流子遷移速度和改善鰭部頂部的載流子遷移速度效果佳且沖突較小。本發(fā)明提供的鰭式場效應(yīng)晶體管為η型時(shí)，第一應(yīng)力側(cè)墻121能夠提供壓縮應(yīng)力，降低鰭式場效應(yīng)晶體管溝道底部的載流子遷移速率，第二應(yīng)力側(cè)墻131能夠?yàn)闇系绤^(qū)提供拉伸應(yīng)力，提高鰭式場效應(yīng)晶體管溝道的載流子遷移速率，在提升鰭式場效應(yīng)晶體管電學(xué)性能的同時(shí)還能夠減低鰭式場效應(yīng)晶體管的漏電流。本發(fā)明提供的鰭式場效應(yīng)晶體管為P型時(shí)，第一應(yīng)力側(cè)墻121能夠提供拉伸應(yīng)力，降低鰭式場效應(yīng)晶體管溝道底部的載流子遷移速率，第二應(yīng)力側(cè)墻131能夠?yàn)闇系绤^(qū)提供壓縮應(yīng)力，提高鰭式場效應(yīng)晶體管溝道的載流子遷移速率，在提升鰭式場效應(yīng)晶體管電學(xué)性能的同時(shí)還能夠減低鰭式場效應(yīng)晶體管的漏電流。本發(fā)明還提供一種CMOS的形成方法，請參考圖10，包括如下步驟:步驟S201，提供半導(dǎo)體襯底，所述半導(dǎo)體襯底具有第一區(qū)域和第二區(qū)域，所述第一區(qū)域的半導(dǎo)體襯底表面具有第一鰭部，所述第二區(qū)域的半導(dǎo)體襯底表面具有第二鰭部；步驟S202，在所述半導(dǎo)體襯底表面形成第三應(yīng)力薄膜，且所述第三應(yīng)力薄膜覆蓋所述第一鰭部和第二鰭部；
步驟S203，去除第二區(qū)域的第三應(yīng)力薄膜；步驟S204，在半導(dǎo)體襯底表面形成第四應(yīng)力薄膜，且所述第四應(yīng)力薄膜覆蓋第二鰭部和第三應(yīng)力薄膜；步驟S205，去除第一區(qū)域的第四應(yīng)力薄膜；步驟S206，同時(shí)回刻蝕第一區(qū)域的第三應(yīng)力薄膜和第二區(qū)域的第四應(yīng)力薄膜，形成位于第一鰭部底部兩側(cè)的第三應(yīng)力側(cè)墻和位于第二鰭部底部兩側(cè)的第四應(yīng)力側(cè)墻；步驟S207，在所述半導(dǎo)體襯底表面形成第五應(yīng)力薄膜，且所述第五應(yīng)力薄膜覆蓋所述第一鰭部和第二鰭部；步驟S208，去除第二區(qū)域的第五應(yīng)力薄膜；步驟S209，在半導(dǎo)體襯底表面形成第六應(yīng)力薄膜，且所述第六應(yīng)力薄膜覆蓋第二鰭部和第五應(yīng)力薄膜；步驟S210，去除第一區(qū)域的第六應(yīng)力薄膜；步驟S211，同時(shí)回刻蝕第一區(qū)域的第五應(yīng)力薄膜和第二區(qū)域的第六應(yīng)力薄膜，形成位于第一鰭部頂部兩側(cè)的第五應(yīng)力側(cè)墻和位于第二鰭部頂部兩側(cè)的第六應(yīng)力側(cè)墻。下面結(jié)合一具體實(shí)施例對本發(fā)明的CMOS的形成方法做詳細(xì)說明，圖11至圖23為本發(fā)明一實(shí)施例的CMOS的形成方法剖面結(jié)構(gòu)過程示意圖。請參考圖11，提供半導(dǎo)體襯底200，所述半導(dǎo)體襯底200具有第一區(qū)域I和第二區(qū)域II，所述第一區(qū)域I的半導(dǎo)體襯底200表面具有第一鰭部201，所述第二區(qū)域II的半導(dǎo)體襯底200表面具有第二鰭部202。具體地，所述半導(dǎo)體襯底200可以是單晶硅、多晶硅或非晶硅；所述半導(dǎo)體襯底200也可以是娃、鍺、砷化鎵或娃鍺化合物；所述半導(dǎo)體襯底200還可以具有外延層或絕緣體上的硅襯底(SOI襯底)；所述的半導(dǎo)體襯底200還可以是其它半導(dǎo)體材料，這里不再
列舉。在本實(shí)施例中，以所述半導(dǎo)體襯底200為單晶硅襯底做示范性說明，其中所述半導(dǎo)體襯底200為形成CMOS提供平臺(tái)，所述半導(dǎo)體襯底200具有第一區(qū)域I和第二區(qū)域II，其中第一區(qū)域I為NMOS區(qū)域，用于形成η型鰭式場效應(yīng)晶體管；第二區(qū)域?yàn)镻MOS區(qū)域，用于形成P型鰭式場效應(yīng)晶體管，所述第一區(qū)域I的半導(dǎo)體襯底200的類型為η型，所述第二區(qū)域II的半導(dǎo)體襯底200的類型為P型。所述半導(dǎo)體襯底200表面具有第一鰭部201和第二鰭部202，第一鰭部201和第二鰭部202的所述半導(dǎo)體襯底200在后續(xù)工藝對應(yīng)形成η型和ρ型鰭式場效應(yīng)晶體管。需要說明的是，所述第一鰭部201和第二鰭部202由于所述半導(dǎo)體襯底200的類型不同，與所述半導(dǎo)體襯底200的連接方式也不同，當(dāng)所述半導(dǎo)體襯底200為單晶硅襯底時(shí)，所述第一鰭部201和第二鰭部202與半導(dǎo)體襯底200通常是一體的；當(dāng)所述半導(dǎo)體襯底100為絕緣體上的硅襯底時(shí)，所述第一鰭部201和第二鰭部202位于絕緣體上的硅襯底的絕緣體表面。在本實(shí)施例中，以所述半導(dǎo)體襯底200為單晶硅襯底做示范性說明，由背景技術(shù)可知，所述第一鰭部201和第二鰭部202與半導(dǎo)體襯底200是一體時(shí)，器件漏電流現(xiàn)象嚴(yán)重，為此，所述半導(dǎo)體襯底200表面還形成氧化硅的隔離層210，用于降低器件漏電流。請參考圖12，在所述半導(dǎo)體襯底200表面形成第三應(yīng)力薄膜220，且所述第三應(yīng)力薄膜220覆蓋所述第一鰭部201和第二鰭部202。所述第三應(yīng)力薄膜220用于形成位于第一鰭部201底部兩側(cè)的第三應(yīng)力側(cè)墻，從而降低第一鰭部201底部的載流子遷移速度。所述第三應(yīng)力薄膜220的材料為氮化硅，所述第三應(yīng)力薄膜220的形成工藝為沉積工藝。需要說明的是，在本實(shí)施例中，由于第一區(qū)域用于形成η型鰭式場效應(yīng)晶體管，那么對應(yīng)的，第三應(yīng)力的應(yīng)力類型為壓縮應(yīng)力。在其他實(shí)施例中，所述第三應(yīng)力的類型也可以為拉伸應(yīng)力，本領(lǐng)域的技術(shù)人員可以根據(jù)第一鰭部201的類型，選擇合適的第三應(yīng)力類型。請參考圖13，在所述第三應(yīng)力薄膜220表面形成第一刻蝕阻擋層230。所述第一刻蝕阻擋層230用于避免后續(xù)刻蝕時(shí)過刻蝕損傷所述第三應(yīng)力薄膜220。所述第一刻蝕阻擋層230材料為氧化硅。請參考圖14，去除第二區(qū)域II的所述第三應(yīng)力薄膜220和所述第一刻蝕阻擋層230。具體地，在所述第一區(qū)域I的所述第三應(yīng)力薄膜220和所述第一刻蝕阻擋層230表面形成光刻膠層(未圖示)，所述光刻膠層用于保護(hù)第一區(qū)域I的所述第三應(yīng)力薄膜220和所述第一刻蝕阻擋層230 ;采用干法或者濕法刻蝕工藝去除第二區(qū)域II的所述第三應(yīng)力薄膜220和所述第一刻蝕阻擋層230 ;去除第一區(qū)域I的光刻膠層。請參考圖15，在半導(dǎo)體襯底200表面形成第四應(yīng)力薄膜240，且所述第四應(yīng)力薄膜240覆蓋第二鰭部202和第三應(yīng)力薄膜220。所述第四應(yīng)力薄膜240在后續(xù)工藝中用于形成第四應(yīng)力側(cè)墻，從而降低第二鰭部202底部的載流子遷移速度。所述第四應(yīng)力薄膜240的材料為氮化硅，所述第四應(yīng)力薄膜240的形成工藝為沉積工藝。需要說明的是，第四應(yīng)力的類型與第三應(yīng)力的類型相反，在本實(shí)施例中，由于第二區(qū)域用于形成P型鰭式場效應(yīng)晶體管，那么對應(yīng)的，第四應(yīng)力的應(yīng)力類型為拉伸應(yīng)力。在其他實(shí)施例中，所述第四應(yīng)力的類型也可以為壓縮應(yīng)力，本領(lǐng)域的技術(shù)人員可以根據(jù)第二鰭部202的類型，選擇合適的第四應(yīng)力類型。請參考圖16，去除第一區(qū)域I的第四應(yīng)力薄膜240和所述第一刻蝕阻擋層230。所述去除第四應(yīng)力薄膜240和所述第一刻蝕阻擋層230的工藝為干法或者濕法刻蝕。本步驟去除第一區(qū)域I的第四應(yīng)力薄膜240和所述第一刻蝕阻擋層230的目的是:使得第一區(qū)域I保留第三應(yīng)力薄膜220，第二區(qū)域II保留第四應(yīng)力薄膜240，且所述第三應(yīng)力薄膜220和第四應(yīng)力薄膜240厚度和材料相同，因而能夠在后續(xù)步驟中采用同一刻蝕步驟同時(shí)形成第三應(yīng)力側(cè)墻和第四應(yīng)力側(cè)墻，從而節(jié)約工藝步驟。請參考圖17，同時(shí)回刻蝕第一區(qū)域I的第三應(yīng)力薄膜220和第二區(qū)域的第四應(yīng)力薄膜240，形成位于第一鰭部201底部兩側(cè)的第三應(yīng)力側(cè)墻221和位于第二鰭部202底部兩側(cè)的第四應(yīng)力側(cè)墻241。由之前敘述可知，本步驟中，第一區(qū)域I的第三應(yīng)力薄膜220和第二區(qū)域II的第四應(yīng)力薄膜240厚度和材料相同，因此，在本步驟中可以采用同一的回刻蝕，同時(shí)形成位于第一鰭部201底部兩側(cè)的第三應(yīng)力側(cè)墻221和位于第二鰭部202底部兩側(cè)的第四應(yīng)力側(cè)墻241，從而節(jié)約工藝步驟。所述第三應(yīng)力側(cè)墻221用于減緩第一鰭部201底部的載流子遷移速度，所述第四應(yīng)力側(cè)墻241用于減緩第二鰭部202底部的載流子遷移速度，從而降低CMOS器件的漏電流。較佳的，所述第三應(yīng)力側(cè)墻221和所述第四應(yīng)力側(cè)墻241的高度為50納米至200納米，降低CMOS器件的漏電流效果顯著。較佳的，所述第三應(yīng)力側(cè)墻221的應(yīng)力大小為-4.0GPa至-1.0GPa，所述第四應(yīng)力側(cè)墻241的應(yīng)力大小為0.8GPa至2.0GPa。請參考圖18，在所述半導(dǎo)體襯底200表面形成第五應(yīng)力薄膜250，且所述第五應(yīng)力薄膜250覆蓋所述第一鰭部201和第二鰭部202。所述第五應(yīng)力薄膜250用于后續(xù)形成第五應(yīng)力側(cè)墻，從而改善所述第一鰭部201頂部的載流子遷移速度。所述第五應(yīng)力薄膜250材料為氮化硅，所述第五應(yīng)力薄膜250的形成工藝為沉積工藝。需要說明的是，所述第五應(yīng)力薄膜250的應(yīng)力類型為與所述第三應(yīng)力薄膜220的應(yīng)力類型相反，需要說明的是，在本實(shí)施例中，由于第一區(qū)域用于形成η型鰭式場效應(yīng)晶體管，那么對應(yīng)的，第五應(yīng)力的應(yīng)力類型為拉伸應(yīng)力。在其他實(shí)施例中，所述第五應(yīng)力的類型也可以為壓縮應(yīng)力，本領(lǐng)域的技術(shù)人員可以根據(jù)第一鰭部201的類型，選擇合適的第五應(yīng)力類型。請參考圖19，在所述第五應(yīng)力薄膜250表面形成第二刻蝕阻擋層260。所述第二刻蝕阻擋層260用于避免后續(xù)刻蝕時(shí)過刻蝕損傷所述第五應(yīng)力薄膜250。所述第二刻蝕阻擋層260材料為氧化硅。請參考圖20，去除第二區(qū)域II的第五應(yīng)力薄膜250和所述第二刻蝕阻擋層260。具體地，在所述第一區(qū)域I的所述第五應(yīng)力薄膜250和所述第二刻蝕阻擋層260表面形成光刻膠層(未圖示)，所述光刻膠層用于保護(hù)第一區(qū)域I的第五應(yīng)力薄膜250和所述第二刻蝕阻擋層260 ;采用干法或者濕法刻蝕工藝去除第二區(qū)域II的第五應(yīng)力薄膜250和所述第二刻蝕阻擋層260 ;去除第一區(qū)域I的光刻膠層。請參考圖21，在半導(dǎo)體襯底200表面形成第六應(yīng)力薄膜270，且所述第六應(yīng)力薄膜270覆蓋第二鰭部202和所述第二刻蝕阻擋層260。所述第六應(yīng)力薄膜270用于后續(xù)形成第六應(yīng)力側(cè)墻，從而改善所述第二鰭部202頂部的載流子遷移速度。所述第六應(yīng)力薄膜270材料為氮化硅，所述第六應(yīng)力薄膜270的形成工藝為沉積工藝。需要說明的是，在本實(shí)施例中，由于第二區(qū)域用于形成P型鰭式場效應(yīng)晶體管，那么對應(yīng)的，所述第六應(yīng)力薄膜270的應(yīng)力類型為壓縮應(yīng)力。在其他實(shí)施例中,所述第六應(yīng)力的類型也可以為拉伸應(yīng)力，本領(lǐng)域的技術(shù)人員可以根據(jù)第二鰭部202的類型，選擇合適的第六應(yīng)力類型。請參考圖22，去除第一區(qū)域I內(nèi)的第六應(yīng)力薄膜270和第二刻蝕阻擋層260。去除第六應(yīng)力薄膜270和第二刻蝕阻擋層260的工藝為干法或者濕法刻蝕。本步驟去除第一區(qū)域I的第六應(yīng)力薄膜270和第二刻蝕阻擋層260的目的是:使得第一區(qū)域I保留第五應(yīng)力薄膜250，第二區(qū)域II保留第六應(yīng)力薄膜270，且所述第五應(yīng)力薄膜250和第六應(yīng)力薄膜270厚度和材料相同，因而能夠在后續(xù)步驟中采用同一刻蝕步驟同時(shí)形成第五應(yīng)力側(cè)墻和第六應(yīng)力側(cè)墻，從而節(jié)約工藝步驟。請參考圖23，同時(shí)回刻蝕第一區(qū)域I的第五應(yīng)力薄膜250和第二區(qū)域II的第六應(yīng)力薄膜270，形成位于第一鰭部201頂部兩側(cè)的第五應(yīng)力側(cè)墻251和位于第二鰭部II頂部兩側(cè)的第六應(yīng)力側(cè)墻271。由之前敘述可知，本步驟中，第一區(qū)域I的第五應(yīng)力薄膜250和第二區(qū)域II的第六應(yīng)力薄膜270厚度和材料相同，因此，在本步驟中可以采用同一的回刻蝕，同時(shí)形成位于第一鰭部201底部兩側(cè)的第五應(yīng)力側(cè)墻251和位于第二鰭部202底部兩側(cè)的第六應(yīng)力側(cè)墻271，從而節(jié)約工藝步驟。第五應(yīng)力側(cè)墻251用于改善第一鰭部201頂部的載流子遷移速度，所述第六應(yīng)力側(cè)墻271用于改善第二鰭部202頂部的載流子遷移速度，從而提高CMOS器件的電學(xué)性能。較佳的，所述第五應(yīng)力側(cè)墻251和所述六應(yīng)力側(cè)墻271的高度為200納米至500納米，降低CMOS器件的漏電流效果顯著。較佳的，所述第五應(yīng)力側(cè)墻251的應(yīng)力大小為0.8GPa至2.0GPa，所述六應(yīng)力側(cè)墻271的應(yīng)力大小為-4.0GPa至-1.0GPa。在后續(xù)工藝中，還可以形成鰭式場效應(yīng)晶體管的柵極結(jié)構(gòu)、源極和漏極，請參考現(xiàn)有技術(shù)的相關(guān)描述，在這里不再贅述。本發(fā)明實(shí)施例的CMOS的形成方法通過形成材料和厚度相同的第三應(yīng)力薄膜220和第四應(yīng)力薄膜240，通過同時(shí)刻蝕所述第三應(yīng)力薄膜220和第四應(yīng)力薄膜240形成第三應(yīng)力側(cè)墻221和第四應(yīng)力側(cè)墻241 ;并且通過形成材料和厚度相同的第五應(yīng)力薄膜250和第六應(yīng)力薄膜270，通過同時(shí)刻蝕第五應(yīng)力薄膜250和第六應(yīng)力薄膜270形成第五應(yīng)力側(cè)墻251和第六應(yīng)力側(cè)墻271，節(jié)約了工藝步驟，降低生產(chǎn)成本。采用上述的CMOS的形成方法形成的CM0S，請參考圖23，包括:半導(dǎo)體襯底200，所述半導(dǎo)體襯底200具有第一區(qū)域I和第二區(qū)域II，所述第一區(qū)域I的半導(dǎo)體襯底200表面具有第一鰭部201，所述第二區(qū)域II的半導(dǎo)體襯底200表面具有第二鰭部202 ；位于所述第一鰭部201底部兩側(cè)的第三應(yīng)力側(cè)墻221 ；位于所述第一鰭部201頂部兩側(cè)的第五應(yīng)力側(cè)墻251，其中第三應(yīng)力側(cè)墻221的應(yīng)力類型與第五應(yīng)力側(cè)墻251的應(yīng)力類型相反；位于所述第二鰭部202底部兩側(cè)的第四應(yīng)力側(cè)墻241 ；位于所述第二鰭部202頂部兩側(cè)的第六應(yīng)力側(cè)墻271，其中第四應(yīng)力側(cè)墻241的應(yīng)力類型與第六應(yīng)力側(cè)墻271的應(yīng)力類型相反。具體地，所述第三應(yīng)力側(cè)墻221和所述第四應(yīng)力側(cè)墻241的高度為50納米至200納米，降低CMOS器件的漏電流效果顯著。
較佳的，所述第五應(yīng)力側(cè)墻251和所述六應(yīng)力側(cè)墻271的高度為200納米至500納米，降低CMOS器件的漏電流效果顯著。較佳的，當(dāng)所述當(dāng)?shù)谝祸挷?01的摻雜類型為η型，所述第二鰭部202的摻雜類型為P型時(shí)，所述第三應(yīng)力側(cè)墻221的應(yīng)力大小為-4.0GPa至- 1.0GPa，所述第四應(yīng)力側(cè)墻241的應(yīng)力大小為0.8GPa至2.0GPa,所述第五應(yīng)力側(cè)墻251的應(yīng)力大小為0.8GPa至2.0GPa,所述六應(yīng)力側(cè)墻271的應(yīng)力大小為-4.0GPa至-1.0GPa0本發(fā)明實(shí)施例提供的CMOS通過第五應(yīng)力側(cè)墻251和第六應(yīng)力側(cè)墻271改善CMOS的載流子遷移效率，提高CMOS的電學(xué)性能，通過第三應(yīng)力側(cè)墻221和第四應(yīng)力側(cè)墻241降低CMOS的漏電流，本發(fā)明實(shí)施例提供的CMOS性能高。本發(fā)明雖然已以較佳實(shí)施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案做出可能的變動(dòng)和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護(hù)范圍。
權(quán)利要求
1.一種半導(dǎo)體結(jié)構(gòu)，其特征在于，包括: 半導(dǎo)體襯底，所述半導(dǎo)體襯底表面具有鰭部； 位于所述半導(dǎo)體襯底表面、所述鰭部底部兩側(cè)的第一應(yīng)力側(cè)墻； 位于所述鰭部頂部兩側(cè)的第二應(yīng)力側(cè)墻，所述第一應(yīng)力側(cè)墻與第二應(yīng)力側(cè)墻的應(yīng)力類型相反。
2.如權(quán)利要求1所述半導(dǎo)體結(jié)構(gòu)，其特征在于，第一應(yīng)力側(cè)墻的高度為50納米至200納米。
3.如權(quán)利要求1所述半導(dǎo)體結(jié)構(gòu)，其特征在于，所述第二應(yīng)力側(cè)墻的高度為200納米至500納米。
4.如權(quán)利要求1所述半導(dǎo)體結(jié)構(gòu)，其特征在于，第一應(yīng)力側(cè)墻的高度為所述鰭部厚度的 1/3 1/2。
5.如權(quán)利要求1所述半導(dǎo)體結(jié)構(gòu)，其特征在于，所述第一應(yīng)力側(cè)墻的材料為氮化硅，所述第二應(yīng)力側(cè)墻的材料為氮化硅。
6.如權(quán)利要求1所述半導(dǎo)體結(jié)構(gòu)，其特征在于，所述第一應(yīng)力側(cè)墻的應(yīng)力類型為壓縮應(yīng)力或拉伸應(yīng)力，所述第二應(yīng)力側(cè)墻的應(yīng)力類型為拉伸應(yīng)力或壓縮應(yīng)力。
7.如權(quán)利要求1所述半導(dǎo)體結(jié)構(gòu)，其特征在于，若所述鰭部的摻雜類型為η型，所述第一應(yīng)力側(cè)墻的應(yīng)力為-4.0GPa至-1.0GPa，所述第二應(yīng)力側(cè)墻的應(yīng)力為0.8GPa至2.0GPa0
8.如權(quán)利要求1所述半導(dǎo)體結(jié) 構(gòu)，其特征在于，若所述鰭部的摻雜類型為P型，所述第一應(yīng)力側(cè)墻的應(yīng)力為0.8GPa至2.0GPa，所述第二應(yīng)力側(cè)墻的應(yīng)力為-4.0GPa至-1.0GPa0
9.如權(quán)利要求1所述半導(dǎo)體結(jié)構(gòu)，其特征在于，還包括:位于所述半導(dǎo)體襯底表面的隔尚層O
10.如權(quán)利要求9所述半導(dǎo)體結(jié)構(gòu)，其特征在于，所述隔離層的材料為氧化硅。
11.一種鰭式場效應(yīng)晶體管，其特征在于，包括如權(quán)利要求1至10任一項(xiàng)所述的半導(dǎo)體結(jié)構(gòu)。
12.—種半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于， 提供半導(dǎo)體襯底，所述半導(dǎo)體襯底表面具有鰭部； 在所述鰭部底部的兩側(cè)形成第一應(yīng)力側(cè)墻； 在所述鰭部頂部的兩側(cè)形成第二應(yīng)力側(cè)墻，且所述第二應(yīng)力與第一應(yīng)力相反。
13.如權(quán)利要求12所述半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，第一應(yīng)力側(cè)墻的高度為50納米至200納米。
14.如權(quán)利要求12所述半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述第二應(yīng)力側(cè)墻的高度為200納米至500納米。
15.如權(quán)利要求12所述半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，第一應(yīng)力側(cè)墻的高度為所述鰭部厚度的1/3 1/2。
16.如權(quán)利要求12所述半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述第一應(yīng)力側(cè)墻的材料為氮化硅，所述第二應(yīng)力側(cè)墻的材料為氮化硅。
17.如權(quán)利要求12所述半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述第一應(yīng)力側(cè)墻的應(yīng)力類型為壓縮應(yīng)力或拉伸應(yīng)力，所述第二應(yīng)力側(cè)墻的應(yīng)力類型為拉伸應(yīng)力或壓縮應(yīng)力。
18.如權(quán)利要求12所述半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，若所述鰭部的摻雜類型為η型，所述第一應(yīng)力側(cè)墻的應(yīng)力為-4.0GPa至-1.0GPa，所述第二應(yīng)力側(cè)墻的應(yīng)力為·0.8GPa 至 2.0GPa。
19.如權(quán)利要求12所述半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，若所述鰭部的摻雜類型為P型，所述第一應(yīng)力側(cè)墻的應(yīng)力為0.8GPa至2.0GPa,所述第二應(yīng)力側(cè)墻的應(yīng)力為-4.0GPa 至-1.0GPa。
20.—種CMOS，其特征在于，包括: 半導(dǎo)體襯底，所述半導(dǎo)體襯底具有第一區(qū)域和第二區(qū)域，所述第一區(qū)域的半導(dǎo)體襯底表面具有第一鰭部，所述第二區(qū)域的半導(dǎo)體襯底表面具有第二鰭部； 位于所述第一鰭部底部兩側(cè)的第三應(yīng)力側(cè)墻； 位于所述第一鰭部頂部兩側(cè)的第五應(yīng)力側(cè)墻，其中第五應(yīng)力側(cè)墻的應(yīng)力類型與第三應(yīng)力側(cè)墻的應(yīng)力類型相反； 位于所述第二鰭部底部兩側(cè)的第四應(yīng)力側(cè)墻； 位于所述第二鰭部頂部兩側(cè)的第六應(yīng)力側(cè)墻，其中第四應(yīng)力側(cè)墻的應(yīng)力類型與第六應(yīng)力側(cè)墻的應(yīng)力類型相反。
21.如權(quán)利要求20所述的CMOS，其特征在于，所述第三應(yīng)力側(cè)墻的應(yīng)力類型為壓縮應(yīng)力或拉伸應(yīng)力，所述第五應(yīng)力側(cè)墻的應(yīng)力類型為拉伸應(yīng)力或壓縮應(yīng)力。
22.如權(quán)利要求20所述的CMOS，其特征在于，所述第四應(yīng)力側(cè)墻的應(yīng)力類型為壓縮應(yīng)力或拉伸應(yīng)力，所述第六應(yīng)力側(cè)墻的應(yīng)力類型為拉伸應(yīng)力或壓縮應(yīng)力。
23.如權(quán)利要求20所述的CMOS，其特征在于，所述第三應(yīng)力側(cè)墻的高度為50納米至200納米。
24.如權(quán)利要求20所述的CMOS，其特征在于，所述第四應(yīng)力側(cè)墻的高度為50納米至200納米。
25.如權(quán)利要求20所述的CMOS，其特征在于，所述第五應(yīng)力側(cè)墻的高度為200納米至500納米。
26.如權(quán)利要求20所述的CMOS，其特征在于，所述第六應(yīng)力側(cè)墻的高度為200納米至500納米。
27.如權(quán)利要求20所述的CMOS，其特征在于，當(dāng)所述當(dāng)?shù)谝祸挷康膿诫s類型為η型時(shí)，所述第三應(yīng)力側(cè)墻的應(yīng)力大小為-4.0GPa至-1.0GPa，所述第五應(yīng)力側(cè)墻的應(yīng)力大小為0.8GPa 至 2.0GPa。
28.如權(quán)利要求20所述的CMOS，其特征在于，當(dāng)所述第二鰭部的摻雜類型為P型時(shí)，所述第四應(yīng)力側(cè)墻的應(yīng)力大小為0.8GPa至2.0GPa，所述第六應(yīng)力側(cè)墻的應(yīng)力大小為-4.0GPa至-1.0GPa。
29.—種CMOS的形成方法，其特征在于，包括: 提供半導(dǎo)體襯底，所述半導(dǎo)體襯底具有第一區(qū)域和第二區(qū)域，所述第一區(qū)域的半導(dǎo)體襯底表面具有第一鰭部，所述第二區(qū)域的半導(dǎo)體襯底表面具有第二鰭部； 在所述半導(dǎo)體襯底表面形成第三應(yīng)力薄膜，且所述第三應(yīng)力薄膜覆蓋所述第一鰭部和第二鰭部； 去除第二區(qū)域的第三應(yīng)力薄膜； 在半導(dǎo)體襯底表面形成第四應(yīng)力薄膜，且所述第四應(yīng)力薄膜覆蓋第二鰭部和第三應(yīng)力薄膜； 去除第一區(qū)域的第四應(yīng)力薄膜； 同時(shí)回刻蝕第一區(qū)域的第三應(yīng)力薄膜和第二區(qū)域的第四應(yīng)力薄膜，形成位于第一鰭部底部兩側(cè)的第三應(yīng)力側(cè)墻和位于第二鰭部底部兩側(cè)的第四應(yīng)力側(cè)墻； 在所述半導(dǎo)體襯底表面形成第五應(yīng)力薄膜，且所述第五應(yīng)力薄膜覆蓋所述第一鰭部和第二鰭部； 去除第二區(qū)域的第五應(yīng)力薄膜； 在半導(dǎo)體襯底表面形成第六應(yīng)力薄膜，且所述第六應(yīng)力薄膜覆蓋第二鰭部和第五應(yīng)力薄膜； 去除第一區(qū)域的第六應(yīng)力薄膜； 同時(shí)回刻蝕第一區(qū)域的第五應(yīng)力薄膜和第二區(qū)域的第六應(yīng)力薄膜，形成位于第一鰭部頂部兩側(cè)的第五應(yīng)力側(cè)墻和位于第二鰭部頂部兩側(cè)的第六應(yīng)力側(cè)墻。
30.如權(quán)利要求29所述的CMOS的形成方法，其特征在于，所述第三應(yīng)力薄膜、第四應(yīng)力薄膜、第五應(yīng)力薄膜、第六應(yīng)力薄膜的材料為氮化硅。
31.如權(quán)利要求29所述的CMOS的形成方法，其特征在于，所述第三應(yīng)力側(cè)墻的應(yīng)力類型為壓縮應(yīng)力或拉伸應(yīng)力,所述第五應(yīng)力側(cè)墻的應(yīng)力類型為拉伸應(yīng)力或壓縮應(yīng)力。
32.如權(quán)利要求29所述的CMOS的形成方法，其特征在于，所述第四應(yīng)力側(cè)墻的應(yīng)力類型為壓縮應(yīng)力或拉伸應(yīng)力,所述第六應(yīng)力側(cè)墻的應(yīng)力類型為拉伸應(yīng)力或壓縮應(yīng)力。
33.如權(quán)利要求29所述的CMOS的形成方法，其特征在于，所述第三應(yīng)力側(cè)墻、第四應(yīng)力側(cè)墻的高度為50納米至200納米。
34.如權(quán)利要求29所述的CMOS的形成方法，其特征在于，所述第五應(yīng)力側(cè)墻、第六應(yīng)力側(cè)墻的高度為200納米至500納米。
35.如權(quán)利要求29所述的CMOS的形成方法，其特征在于，還包括:在所述第三應(yīng)力薄膜表面形成第一刻蝕阻擋層。
36.如權(quán)利要求29所述的CMOS的形成方法，其特征在于，還包括:在所述第三應(yīng)力薄膜表面形成第一刻蝕阻擋層。
37.如權(quán)利要求2 9所述的CMOS的形成方法，其特征在于，還包括:在所述第五應(yīng)力薄膜表面形成第二刻蝕阻擋層。
全文摘要
一種半導(dǎo)體結(jié)構(gòu)及其形成方法、CMOS及其形成方法，其中半導(dǎo)體結(jié)構(gòu)包括半導(dǎo)體襯底，所述半導(dǎo)體襯底表面具有鰭部；位于所述半導(dǎo)體襯底表面、所述鰭部底部兩側(cè)的第一應(yīng)力側(cè)墻；位于所述鰭部頂部兩側(cè)的第二應(yīng)力側(cè)墻，所述第一應(yīng)力側(cè)墻與第二應(yīng)力側(cè)墻的應(yīng)力類型相反。本發(fā)明的半導(dǎo)體結(jié)構(gòu)及CMOS電學(xué)性能佳，本發(fā)明的半導(dǎo)體結(jié)構(gòu)形成方法及CMOS形成方法工藝窗口大。
文檔編號(hào)H01L21/8238GK103187439SQ20111045348
公開日2013年7月3日 申請日期2011年12月29日 優(yōu)先權(quán)日2011年12月29日
發(fā)明者鮑宇 申請人:中芯國際集成電路制造(上海)有限公司