專利名稱：在高壓晶體管結(jié)構(gòu)的端處的柵極回拉的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于制造高電壓晶體管的半導(dǎo)體器件結(jié)構(gòu)和工藝。
背景技術(shù)：
在半導(dǎo)體領(lǐng)域中高電壓場(chǎng)效應(yīng)晶體管(HVFET)已是公知的。很多HVFET采用的器件結(jié)構(gòu)包括延伸的漏極區(qū)，當(dāng)器件處于“截止”狀態(tài)時(shí)，該延伸的漏極區(qū)支持或阻斷所施加的高電壓(例如幾百伏)。在常規(guī)的垂直HVFET結(jié)構(gòu)中，半導(dǎo)體材料的臺(tái)或柱形成用于導(dǎo)通狀態(tài)中的電流的延伸的漏極或漂移區(qū)。在襯底頂部附近、與臺(tái)的側(cè)壁區(qū)域相鄰地形成溝槽柵極結(jié)構(gòu)，在臺(tái)處將本體區(qū)設(shè)置在延伸的漏極區(qū)上方。向柵極施加適當(dāng)?shù)碾妷弘妱?shì)沿著本體區(qū)的垂直側(cè)壁部分形成導(dǎo)電溝道，使得電流可以垂直流過半導(dǎo)體材料，即，從設(shè)置源極區(qū)的襯底頂表面向下流到設(shè)置漏極區(qū)的襯底底部。在常規(guī)布局中，垂直HVFET由長(zhǎng)的連續(xù)硅柱結(jié)構(gòu)構(gòu)成，該硅柱結(jié)構(gòu)跨越半導(dǎo)體管芯延伸，并且該柱結(jié)構(gòu)在垂直于柱長(zhǎng)度的方向上重復(fù)。不過，該布局引起的問題在于，在高溫處理步驟期間硅晶片容易產(chǎn)生大的翹曲。在很多工藝中，翹曲是永久性的且足夠大，防礙了在下一處理步驟中用工具加工晶片。另外，在晶體管布局的圓形端部分中的柵極氧化物弱點(diǎn)可能導(dǎo)致柵極氧化物擊穿電壓和可靠性問題。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)實(shí)施例，提供一種晶體管，包括設(shè)置成跑道形布局的半導(dǎo)體材料柱，所述半導(dǎo)體材料柱具有沿第一橫向延伸的基本線性的部分和在跑道形布局的基本線性的部分的每一端處的圓形部分，第一導(dǎo)電類型的源極區(qū)被設(shè)置在所述柱的頂表面處或附近，并且第二導(dǎo)電類型的本體區(qū)被設(shè)置在源極區(qū)下面的柱中；分別設(shè)置在柱的相對(duì)側(cè)的第一和第二介電區(qū)域，第一介電區(qū)域被柱橫向包圍，并且第二介電區(qū)域橫向包圍所述柱；分別設(shè)置在第一和第二介電區(qū)域中的第一和第二場(chǎng)板；分別設(shè)置在鄰近本體區(qū)的柱的頂表面處或附近的第一和第二介電區(qū)域中的第一和第二柵極元件，所述第一和第二柵極元件通過柵極氧化物與本體區(qū)分開，所述柵極氧化物在跑道形布局的基本線性的部分中具有第一厚度，柵極氧化物在圓形部分處具有第二厚度，第二厚度基本上大于第一厚度。根據(jù)本發(fā)明的一個(gè)實(shí)施例，提供一種晶體管，包括設(shè)置成跑道形布局的半導(dǎo)體材料柱，所述半導(dǎo)體材料柱具有沿第一橫向延伸的基本線性的部分和在跑道形布局的基本線性的部分的每一端處的圓形部分；分別設(shè)置在柱的相對(duì)側(cè)的第一和第二介電區(qū)域，第一介電區(qū)域被柱橫向包圍，并且第二介電區(qū)域橫向包圍所述柱；分別設(shè)置在第一和第二介電區(qū)域中的第一和第二場(chǎng)板；分別設(shè)置在柱的頂部處或附近的第一和第二介電區(qū)域中的第一和第二柵極元件，所述第一和第二柵極元件通過柵極氧化物與本體區(qū)分開，所述柵極氧化物在跑道形布局的基本線性的部分中具有第一厚度，柵極氧化物在圓形部分處具有第二厚
度，第二厚度基本上大于第一厚度。根據(jù)本發(fā)明的一個(gè)實(shí)施例，提供一種晶體管，包括具有均沿第一橫向延伸的間隔開的第一和第二線性部分的半導(dǎo)體材料的跑道形柱，所述跑道形柱的第一圓形部分接合第一和第二線性部分的相應(yīng)的第一端，所述跑道形柱的第二圓形部分接合第一和第二線性部分的相應(yīng)的第二端；分別設(shè)置在跑道形柱的相對(duì)側(cè)的第一和第二介電區(qū)域，第一介電區(qū)域被柱橫向包圍，并且第二介電區(qū)域橫向包圍所述柱；分別設(shè)置在第一和第二介電區(qū)域中的第一和第二場(chǎng)板；分別設(shè)置在跑道形柱的第一線性部分的頂部處或附近的第一和第二介電區(qū)域中的第一和第二柵極元件；分別設(shè)置在跑道形柱的第二線性部分的頂部處或附近的第一和第二介電區(qū)域中的第三和第四柵極元件；并且其中第一、第二、第三和第四柵極元件均借助柵極氧化物與跑道形柱分開，第一、第二、第三和第四柵極元件的相對(duì)端沿第一橫向分別終止于第一和第二圓形部分處或附近。


從下面的詳細(xì)說明和附圖將可以更全面地理解本發(fā)明，不過，詳細(xì)說明和附圖不應(yīng)用來將本發(fā)明限制到所示的具體實(shí)施例，而是僅用于解釋和理解。圖1示出了垂直HVFET結(jié)構(gòu)的實(shí)例截面?zhèn)纫晥D。圖2A示出了圖1中所示的垂直HVFET結(jié)構(gòu)的實(shí)例布局。圖2B為圖2A中所示的實(shí)例布局的一部分的放大視圖。圖3A示出了圖1中所示的垂直HVFET結(jié)構(gòu)的另一實(shí)例布局。圖;3B為圖3A中所示的實(shí)例布局的一部分的放大視圖。圖4A示出了圖1中所示的垂直HVFET結(jié)構(gòu)的又一實(shí)例布局。圖4B為圖4A中所示的實(shí)例布局的一部分的放大視圖。圖5示出了具有管芯至管芯棋盤式布置的HVFET的晶片的實(shí)例布局。圖6示出了具有管芯至管芯棋盤式布置的分段的HVFET的晶片的實(shí)例布局。圖7示出了具有HVFET段的棋盤式塊的矩形管芯的實(shí)例布局。圖8示出了用于圖7中所示的管芯的實(shí)例柵極金屬布線布局。圖9示出了用于圖7中所示的管芯的實(shí)例柵極和源極金屬布線布局。圖10示出了圖9中所示的實(shí)例布局的展開部分。圖11示出了具有如圖1中所示的結(jié)構(gòu)的單個(gè)HVFET段的圓形端部分的實(shí)例布局。圖12示出了具有如圖1中所示的結(jié)構(gòu)的單個(gè)HVFET段的圓形端部分的另一個(gè)實(shí)例布局。
具體實(shí)施例方式在下述說明中，為了提供對(duì)本發(fā)明的透徹理解，給出了具體細(xì)節(jié)，例如材料類型、 尺寸、結(jié)構(gòu)特點(diǎn)、處理步驟等。不過，本領(lǐng)域的普通技術(shù)人員將理解，實(shí)施本發(fā)明可以不需要這些具體細(xì)節(jié)。還應(yīng)理解，圖中的元件是代表性的，為了清晰起見沒有按照比例繪制。圖1示出了垂直HVFET 10的實(shí)例截面?zhèn)纫晥D，該HVFET 10具有這樣的結(jié)構(gòu)，其包括形成于N+摻雜硅襯底11上的N型硅的延伸漏極區(qū)12。對(duì)襯底11進(jìn)行重?fù)诫s以使其對(duì)
4流經(jīng)漏電極的電流的電阻最小化，在完成的器件中漏電極位于襯底的底部上。在一個(gè)實(shí)施例中，延伸漏極區(qū)12為從襯底11延伸到硅晶片的頂表面的外延層的一部分。接近外延層的頂表面形成P型本體區(qū)13以及被P型區(qū)域16橫向分開的N+摻雜的源極區(qū)1 和14b。 如可以看到的，P型本體區(qū)13設(shè)置于延伸漏極區(qū)12上方且垂直地將延伸漏極區(qū)12與N+源極區(qū)Ha和14b以及P型區(qū)域16分開。在一個(gè)實(shí)施例中，外延層包括延伸漏極區(qū)12的部分的摻雜濃度是線性漸變的，以產(chǎn)生表現(xiàn)出基本均勻的電場(chǎng)分布的延伸漏極區(qū)。線性漸變可以在外延層12的頂表面下方的某個(gè)點(diǎn)處停止。在圖1的實(shí)例垂直晶體管中，延伸漏極區(qū)12、本體區(qū)13、源極區(qū)1 和14b以及P 型區(qū)域16共同包括硅材料的臺(tái)或柱17(在本申請(qǐng)中兩個(gè)術(shù)語作為同義詞使用)。用介電材料(例如氧化物)層填充形成于柱17的相對(duì)側(cè)上的垂直溝槽，所述介電材料形成介電區(qū)域15?？梢杂善骷膿舸╇妷阂鬀Q定柱17的高度和寬度以及相鄰垂直溝槽之間的間距。 在各實(shí)施例中，臺(tái)17的垂直高度(厚度)在大約30μπι到120 μ m厚的范圍內(nèi)。例如，在尺寸大約為ImmX Imm的管芯上形成的HVFET可以具有垂直厚度為大約60 μ m的柱17。作為另一實(shí)例，在每一側(cè)的大約2mm-4mm的管芯上形成的晶體管結(jié)構(gòu)可以具有大約30μπι厚的柱結(jié)構(gòu)。在特定實(shí)施例中，柱17的橫向?qū)挾缺M量窄到能可靠制造的程度(例如大約0.4μπι 到0. 8 μ m寬)，以便實(shí)現(xiàn)非常高的擊穿電壓(例如600-800V)。在另一實(shí)施例中，不是跨越柱17的橫向?qū)挾仍贜+源極區(qū)1 和14b之間布置P型區(qū)域16 (如圖1所示)，而是可以跨越柱17的橫向長(zhǎng)度在柱17的頂部交替形成N+源極區(qū)和P型區(qū)域。換句話說，諸如圖1中所示的給定的截面圖將具有跨越柱17的整個(gè)橫向?qū)挾妊由斓腘+源極區(qū)14或P型區(qū)域16，取決于該截面取自哪里。在這樣的實(shí)施例中，每個(gè)N+ 源極區(qū)14在兩側(cè)(沿柱的橫向長(zhǎng)度)與P型區(qū)域16鄰接。類似地，每個(gè)P型區(qū)域16在兩側(cè)(沿柱的橫向長(zhǎng)度)與N+源極區(qū)14鄰接。介電區(qū)域15a、15b可以包括二氧化硅、氮化硅或其他合適的介電材料?？梢允褂枚喾N公知方法，包括熱生長(zhǎng)和化學(xué)汽相淀積來形成介電區(qū)域15。設(shè)置在每個(gè)介電層15中并與襯底11和柱17完全絕緣的是場(chǎng)板(field plate) 19。用于形成場(chǎng)板19的導(dǎo)電材料可以包括重?fù)诫s的多晶硅、金屬(或金屬合金)、硅化物或其他適當(dāng)?shù)牟牧?。在完成的器件結(jié)構(gòu)中，場(chǎng)板19a和19b通常起電容極板的作用，當(dāng)HVFET處于截止?fàn)顟B(tài)時(shí)(即當(dāng)漏極被升高至高電壓電勢(shì)時(shí))所述電容極板可用于耗盡延伸漏極區(qū)的電荷。在一個(gè)實(shí)施例中，將每個(gè)場(chǎng)板19與柱17的側(cè)壁分開的氧化物區(qū)域15的橫向厚度大約為4 μ m。垂直HVFET晶體管80的溝槽柵極結(jié)構(gòu)包括柵極元件18a、18b，每個(gè)柵極元件分別設(shè)置在場(chǎng)板19a、19b和本體區(qū)13之間、柱17的相對(duì)側(cè)上的氧化物區(qū)域1 和15b中。高質(zhì)量的薄(例如 500人)柵極氧化物層將柵極元件18與和本體區(qū)13相鄰的柱17的側(cè)壁分開。柵極元件18可以包括多晶硅、或某種其他適合的材料。在一個(gè)實(shí)施例中，每個(gè)柵極元件18具有大約1. 5 μ m的橫向?qū)挾群痛蠹s3. 5 μ m的深度。本領(lǐng)域的實(shí)踐人員將會(huì)理解，柱17的頂部附近的N+源極區(qū)14和P-型本體區(qū)13 均可以使用普通的淀積、擴(kuò)散和/或注入處理技術(shù)形成。在形成N+源極區(qū)38之后，通過利用常規(guī)制造方法形成電連接到器件的相應(yīng)區(qū)域/材料(為了清晰圖中未示出)的源、漏、 柵、和場(chǎng)板電極可以完成HVFET 10。
圖2A示出了圖1中所示的垂直HVFET結(jié)構(gòu)的實(shí)例布局。圖2A的頂視圖示出了單個(gè)分立的HVFET，其包括半導(dǎo)體管芯21上的上部晶體管部分30a和下部晶體管部分30b。 由偽硅柱32將這兩部分分開。每個(gè)部分30包括多個(gè)“跑道(racetrack)”形晶體管結(jié)構(gòu)或段，每個(gè)晶體管段包括細(xì)長(zhǎng)環(huán)或橢圓，其包括在相對(duì)側(cè)由介電區(qū)域1 和1 包圍的硅柱 17。柱17本身在χ和y方向上橫向延伸以形成連續(xù)細(xì)長(zhǎng)的跑道形環(huán)或橢圓。設(shè)置在介電區(qū)域15a和15b中的是相應(yīng)的柵極元件18a和18b以及場(chǎng)板19a和19b。場(chǎng)板19a包括單個(gè)細(xì)長(zhǎng)元件，其在圓形指尖(fingertip)區(qū)域中終結(jié)于任一端。另一方面，場(chǎng)板19b包括環(huán)繞柱17的細(xì)長(zhǎng)環(huán)或橢圓。相鄰跑道結(jié)構(gòu)的場(chǎng)板19b被示為合并的(merged)，從而它們共享在一側(cè)的公共元件。作為參考，圖1的截面圖可以取自圖2A的實(shí)例布局的切割線A-A’。應(yīng)當(dāng)理解，在圖2A的實(shí)例中，每個(gè)跑道形晶體管段在y方向上的寬度(即間距)大約為13 μ m，在χ方向上的長(zhǎng)度在大約400 μ m到1000 μ m的范圍內(nèi)，且柱高度約為60 μ m。 換句話說，包括部分30a和30b的各個(gè)跑道形晶體管段的長(zhǎng)寬比在大約30直到80的范圍內(nèi)。在一個(gè)實(shí)施例中，每個(gè)跑道形段的長(zhǎng)度大于其間距或?qū)挾戎辽?0倍。本領(lǐng)域的實(shí)踐人員將理解，在完成的器件結(jié)構(gòu)中，使用圖案化金屬層來互連各個(gè)晶體管段的每個(gè)硅柱17。也就是說，在實(shí)際實(shí)施例中，分別將所有的源極區(qū)、柵極元件和場(chǎng)板一起布線至管芯上對(duì)應(yīng)的電極。在圖示的實(shí)施例中，每個(gè)部分30中的晶體管段基本跨越管芯21的寬度沿y方向設(shè)置成并排關(guān)系。類似地，在χ方向上，部分30a和30b的晶體管段的額外長(zhǎng)度基本在管芯21的長(zhǎng)度上延伸。在圖2A的實(shí)例布局中，跨越半導(dǎo)體管芯21，分開硅柱的介電區(qū)域15的寬度以及場(chǎng)板的寬度是基本均勻的。以均勻的寬度和間隔距離布置晶體管段防止了在用于共形地淀積包括介電區(qū)域15和場(chǎng)板19的層的處理步驟之后形成空隙或孔。圖2B為圖2A中所示的實(shí)例布局的一部分的放大視圖。為了清晰起見，僅示出了每個(gè)晶體管段的柱17和介電區(qū)域15b。圖示的偽硅柱32分開相應(yīng)晶體管段部分30a和30b 的介電區(qū)域15b的圓端區(qū)域。換句話說，在半導(dǎo)體襯底中被蝕刻來限定柱17的深垂直溝槽也限定偽硅柱32。在一個(gè)實(shí)施例中，使偽硅柱32在χ方向上的寬度(即其分開晶體管段部分)小到能被可靠地制造。將單個(gè)管芯HVFET分段成由偽硅柱32分開的部分的目的在于在細(xì)長(zhǎng)跑道形晶體管段中引入長(zhǎng)度方向上(X方向)的應(yīng)力消除(stressrelief)。將晶體管器件結(jié)構(gòu)分段或斷開成兩個(gè)或更多個(gè)部分減輕了跨越管芯長(zhǎng)度的機(jī)械應(yīng)力。該應(yīng)力由位于柱側(cè)面的氧化物區(qū)域引起，并且通常集中于每個(gè)跑道形段的圓形端處。由此通過將晶體管器件結(jié)構(gòu)分段成兩個(gè)或更多個(gè)部分來減輕機(jī)械應(yīng)力防止了由應(yīng)力導(dǎo)致的不希望有的硅柱翹曲和對(duì)硅的損傷(例如位錯(cuò))。要理解的是，在通過高度分段的布局提供的應(yīng)力消除和導(dǎo)電區(qū)域的損失之間存在折衷。更多的分段導(dǎo)致更大的應(yīng)力減輕，但是以導(dǎo)電區(qū)域?yàn)榇鷥r(jià)。通常，柱的垂直高度越大且半導(dǎo)體管芯越大，則需要的晶體管部分或段的數(shù)目越大。在一個(gè)實(shí)施例中，對(duì)于具有 60 μ m高的柱的2mmX 2mm的管芯，利用包括四個(gè)跑道形晶體管部分的布局在導(dǎo)通電阻約為 1歐姆的HVFET中提供足夠的應(yīng)力減輕，所述四個(gè)跑道形晶體管部分由偽硅柱分開，每個(gè)偽硅柱具有大約13 μ m的間距(y方向)和大約450 μ m的長(zhǎng)度(χ方向)。在另一個(gè)實(shí)施例中，不是用偽硅柱來分開成對(duì)的跑道形晶體管段，每一對(duì)位于不同部分中，而是可以用包括不同材料的偽柱。用于偽柱的材料應(yīng)當(dāng)具有接近硅的熱膨脹系數(shù)或充分不同于介電區(qū)域的熱膨脹系數(shù)的熱膨脹系數(shù)以便減輕由位于硅柱側(cè)面的介電區(qū)域引起的長(zhǎng)度方向上的應(yīng)力。圖3A示出了圖1所示的垂直HVFET結(jié)構(gòu)的另一實(shí)例布局。圖為圖3A中所示的實(shí)例布局的一部分的放大圖，僅示出了柱17、氧化物區(qū)域1 和可選的偽硅柱33。類似于圖2A和2B的實(shí)施例，圖3A和:3B示出了半導(dǎo)體管芯21上的單個(gè)分立的HVFET，其包括上部晶體管部分30a和下部晶體管部分30b。但是在圖3A和的實(shí)例中，由氧化物區(qū)域1 填充的深垂直溝槽以及晶體管部分30a和30b的場(chǎng)板19b重疊，或者被合并，在分段的晶體管部分之間留下小的菱形偽硅柱33。在該實(shí)施例中，單個(gè)偽柱中心位于兩個(gè)部分上相鄰成對(duì)的晶體管段的四個(gè)圓形端之間。在所示的實(shí)例中，對(duì)于包括管芯21的晶體管部分30中的每N個(gè)(其中N為大于1的整數(shù))跑道形段或結(jié)構(gòu)，存在總共N-I個(gè)偽柱33。圖4A示出了圖1所示的垂直HVFET結(jié)構(gòu)的又一實(shí)例布局。圖4B為圖4A中所示的實(shí)例布局的一部分的放大圖。在圖4B的放大圖中為了清晰僅示出了柱17和氧化物區(qū)域 15b。在該實(shí)例中，將半導(dǎo)體管芯21的包括HVFET的晶體管段交替移動(dòng)每個(gè)跑道形段的長(zhǎng)度的一半，結(jié)果形成交替與上部晶體管部分40a和下部晶體管部分40b相關(guān)聯(lián)的跑道形晶體管段。換句話說，一行部分40a的每個(gè)晶體管段由部分40b的一對(duì)晶體管段分開，該對(duì)晶體管段沿χ方向設(shè)置成端到端的關(guān)系。要理解的是，可以將各段交替移動(dòng)段長(zhǎng)度的任何百分?jǐn)?shù)(fraction)。換句話說，段的移動(dòng)不限于長(zhǎng)度的50%或一半。多種實(shí)施例可以包括交替移動(dòng)了晶體管段的長(zhǎng)度的從大于0%到小于100%的任何百分比或百分?jǐn)?shù)的段。在圖4A和4B的實(shí)例中，相應(yīng)部分40a和40b中交替的晶體管段的介電區(qū)域1 被合并。在圖示的具體實(shí)施例中，與不同相鄰部分相關(guān)聯(lián)的晶體管段的圓形端重疊或被合并，使得相鄰部分的場(chǎng)板19b在各端處(沿χ方向)被合并。而且，不同部分的交替晶體管段的場(chǎng)板1%的延伸的直邊部分沿著每個(gè)段的基本長(zhǎng)度被合并。要理解的是，區(qū)域1 和 19b在相應(yīng)部分之間有或沒有偽柱(或隔離的偽硅柱)的情況下都可以被合并。圖5示出了晶片50的實(shí)例布局，其在半導(dǎo)體管芯21a_21d上分別具有管芯至管芯的棋盤式HVFET IOa-IOd0 HVFET 10的每一個(gè)包括如圖1所示的多個(gè)跑道形晶體管段，它們沿著其寬度并排設(shè)置成基本方形的塊。在該實(shí)例中，HVFET IOa-IOd均包括長(zhǎng)度基本跨越相應(yīng)管芯21a-21d的長(zhǎng)度延伸的晶體管段。在一個(gè)實(shí)施例中，每個(gè)段的寬度約為13μπι，且長(zhǎng)度在大約500μπι到2000μπι的范圍內(nèi)。其他實(shí)施例可以具有大于2000 μ m的長(zhǎng)度。段的塊或堆疊結(jié)構(gòu)也基本跨越每個(gè)管芯的寬度延伸。(注意每個(gè)管芯21的有邊的方形代表相鄰半導(dǎo)體管芯之間劃線區(qū)域的邊緣。)雖然圖5示出了兩行和兩列的HVFET 10，但可以理解的是，可以跨越整個(gè)晶片襯底重復(fù)所示出的管芯至管芯棋盤式布置。在圖5的實(shí)例中，行或列中相鄰的管芯被取向?yàn)槭沟靡粋€(gè)管芯中的晶體管段的長(zhǎng)度在一個(gè)方向上延伸，且相鄰管芯中的晶體管段的長(zhǎng)度沿第二正交方向延伸。例如，HVFET IOa被示為其晶體管段的長(zhǎng)度沿χ方向取向，而相鄰的HVFET IOb和10c。通過跨越晶片50 正交地交替每單個(gè)管芯21中的晶體管段的取向(即棋盤式布置)，將由長(zhǎng)介電區(qū)域產(chǎn)生的機(jī)械應(yīng)力沿兩個(gè)正交方向分布，由此減少了晶片50的翹曲。圖6示出了具有分段的HVFET的管芯到管芯棋盤式布置的晶片的另一實(shí)例布局。圖6的實(shí)例使用了與圖5相同的方法管芯到管芯地交替晶體管結(jié)構(gòu)的取向；然而，在圖6的實(shí)施例中，將HVFET結(jié)構(gòu)分段成多個(gè)(例如兩個(gè))部分。例如，將基本跨越半導(dǎo)體管芯21 的長(zhǎng)度和寬度延伸的每個(gè)HVFET分段成由偽柱32分開的兩個(gè)部分30a和30b。對(duì)于基本方形的管芯而言，圖6中所示的每個(gè)半導(dǎo)體管芯21具有與圖2所示的相同的布局。類似于圖5中所示的實(shí)例，相鄰管芯具有跨越晶片50正交交替的晶體管段。也就是說，管芯21a和21d的部分30a和30b中的晶體管段具有在χ方向上取向的長(zhǎng)度，而管芯21b和21c的部分30a和30b中的晶體管段具有在y方向上取向的長(zhǎng)度?？梢岳斫?，可以用多個(gè)均由一個(gè)或多個(gè)偽柱分開的晶體管部分，例如大于2個(gè)的晶體管部分形成每個(gè)管芯21的HVFET。此外，可以將圖2A-4B的實(shí)例中所示的具有多個(gè)晶體管部分的單個(gè)管芯布局中的任何一個(gè)用在圖6中所示的每個(gè)管芯21中，且各段的取向跨越晶片50管芯到管芯地交替。圖7示出了管芯25的實(shí)例矩形布局，其具有以并排布置的基本方形塊或部分36 堆疊的跑道形HVFET段的棋盤式塊。行或列中的相鄰部分被取向成使得一個(gè)部分中的晶體管段的長(zhǎng)度在一個(gè)方向上延伸，且其他相鄰部分中的晶體管段的長(zhǎng)度在第二正交方向上延伸。例如，管芯25的每個(gè)行和列包括取向?yàn)榧?xì)長(zhǎng)的晶體管段沿χ方向?qū)?zhǔn)(aligned)的晶體管部分36a和取向?yàn)榧?xì)長(zhǎng)的晶體管段沿y方向?qū)?zhǔn)的交替的晶體管部分36b。晶體管部分36a和36b之間的空間包括偽硅柱；也就是說，形成偽柱的硅不是有源晶體管區(qū)域。在圖示的實(shí)施例中，管芯25包括三行和四列的晶體管部分36。圖7的實(shí)例中所示的棋盤式布局方式可以用來在幾乎任何(在可行的限度內(nèi))直線形狀的管芯上生產(chǎn)單個(gè)分立的HVFET。圖8示出了用于圖7中所示的管芯的實(shí)例柵極金屬布線布局。利用單金屬層工藝制作圖8的柵極金屬布線方案，并且源極和柵極金屬被設(shè)置在相同的平坦水平面上。所示的實(shí)例包括在跑道形HVFET段的棋盤式塊的每行之間延伸的水平柵極金屬匯流線(bus line)41a-41d。例如，柵極金屬匯流線41a和41b被示為沿圖7的棋盤式部分36的第一 (上部)行的頂部和底部水平延伸。(應(yīng)當(dāng)理解，由于匯流線41b提供到達(dá)棋盤式部分的第一和第二行的多晶硅柵極元件的共用導(dǎo)電路徑的事實(shí)，柵極金屬匯流線41b可以是匯流線 41a的兩倍寬。) 在每行之內(nèi)，具有沿χ方向?qū)?zhǔn)的其晶體管段的長(zhǎng)度的部分36具有一半耦合到頂部匯流線的多晶硅柵極元件、和第二半耦合到底部匯流線的多晶硅柵極元件。例如，圖8中的上部左手邊塊或部分36被示為具有由線4 表示的通過接觸4 連接到柵極金屬匯流線41b的多晶硅柵極元件，而在相同部分中的由線44b表示的多晶硅柵極元件通過接觸45b 連接到柵極金屬匯流線41a。注意，每個(gè)線4 或44b實(shí)際上表示單個(gè)跑道形HVFET段的兩個(gè)柵極元件18a和18b (見圖1)。因此，在相同部分中，線4 表示兩個(gè)最左邊的HVFET段的柵極元件，并且線44b表示兩個(gè)最右邊的HVFET段的柵極元件。進(jìn)一步要注意的是，每個(gè)柵極元件僅在一端連接到匯流線(頂部或底部)。 圖8中示出的柵極金屬布線圖案也包括垂直柵極金屬短截線(stub line)42，所述垂直柵極金屬短截線42跨越棋盤式塊的每一行延伸大約一半長(zhǎng)度。在其中HVFET段的長(zhǎng)度沿y方向?qū)?zhǔn)的每個(gè)部分之內(nèi)，一半的多晶硅柵極元件耦合到一個(gè)短截線，并且另一半的多晶硅柵極元件耦合到另一個(gè)短截線。例如，圖8的上部行中的第二部分(從左邊)示出通過接觸45c連接到左側(cè)柵極金屬短截線4 的底部一半的柵極元件(由線Mc表示)， 和通過接觸45d連接到右側(cè)柵極金屬短截線42b的頂部一半的柵極元件(由線44d表示)。 類似地，在圖8的上部行中的第四部分(最右手邊)示出連接到柵極金屬短截線42c的底部一半的柵極元件和連接到柵極金屬短截線42d的頂部一半的柵極元件。注意，水平對(duì)準(zhǔn)的段的每一個(gè)柵極元件僅在一端連接到短截線(左或右側(cè))。柵極金屬短截線42跨越那些使其各段沿y方向(即水平地)對(duì)準(zhǔn)的部分僅延伸一半長(zhǎng)度的原因是允許源極金屬匯流線跨越每一行延伸并且接觸每個(gè)晶體管段的源極區(qū)。 這通過圖9的實(shí)例示出，其示出具有在頂部和底部柵極金屬跡線51之間跨越晶體管部分36 的每一行連續(xù)延伸的各個(gè)源極匯流線61的管芯25。(金屬跡線51表示與每一行相關(guān)聯(lián)的合并的金屬匯流線41和短截線42。)例如，源極匯流線61a跨越管芯25上的部分的上部行連續(xù)延伸以接觸在用于該行中的每一個(gè)HVFET段的硅柱17的頂部處的源極區(qū)14的每一個(gè)。在這樣做的過程中，源極匯流線61a在短截線42之間和周圍、以及在匯流線41之間 “曲折前進(jìn)”，其全部被圖案化在相同的單層金屬上。本領(lǐng)域技術(shù)人員將理解的是，通過使短截線42跨越每行延伸大約一半長(zhǎng)度，每個(gè)源極匯流線61的電流控制能力被最大化(即線61的最小開槽)。為了不同地安置它，由于圍繞短截線42的線61的開槽，使短截線42跨越每行垂直地(沿χ方向)延伸除一半長(zhǎng)度以外的距離將不必要地抑制或限制跨越源極匯流線61流動(dòng)的電流。同樣地，應(yīng)當(dāng)理解的是，通過將部分中的柵極元件的一半連接到一個(gè)柵極金屬匯流線(或短截線)，以及另一半連接到另一個(gè)柵極金屬匯流線(或短截線)，電遷移和電阻問題被最小化。圖10示出了圖9中所示的實(shí)例布局的展開部分，其示出用來連接?xùn)艠O金屬跡線51 與柵極元件18a和18b的一個(gè)可能的方案。在該實(shí)例中，示出分別通過接觸5 和5 連接跡線51與柵極元件18a和18b的圓形指尖部分。在柱17的頂部處位于柵極元件18a和 18b之間的源極區(qū)被示為通過接觸75連接到源極金屬匯流排61。(應(yīng)當(dāng)理解，為了清楚起見，僅示出兩個(gè)接觸75。)在替換實(shí)施例中，不是接觸柵極元件的圓形指尖部分，而是柵極金屬跡線51可以沿圓形指尖部分附近的柵極元件18a和18b的直的、線性部分連接。(注意，為了清楚起見，在圖10的實(shí)例中沒有示出場(chǎng)板。)圖11示出了具有如圖1中所示的結(jié)構(gòu)的單個(gè)HVFET段的圓形端部分的實(shí)例布局。 在所示的實(shí)施例中，柵極元件18a和18b已經(jīng)從HVFET段的圓形端或指尖部分除去。換句話說，多晶硅柵極元件18a和18b的每一個(gè)在柱17的兩個(gè)基本線性的部分的相對(duì)側(cè)上沿 HVFET段的全部長(zhǎng)度橫向延伸，但是終止于柱開始在所述段的端部周圍彎曲的點(diǎn)處或附近。 跑道形柱17的圓形端借助介電區(qū)域15在相對(duì)側(cè)上鄰接或在側(cè)面相接(flanked)，并且在圍繞柱17的端的區(qū)域中柵極元件被完全去除。即，圖11的實(shí)施例包括四個(gè)分開的柵極元件 一對(duì)被設(shè)置在柱17的一個(gè)線性部分的相對(duì)側(cè)的介電區(qū)域15中，并且第二對(duì)被設(shè)置在柱17 的另一個(gè)線性部分的相對(duì)側(cè)的介電區(qū)域15中。在圖11的實(shí)例中，柵極金屬匯流排51被示為分別通過位于柵極元件的端附近的接觸5 和55b與柵極元件18a和18b電連接。圖12示出了具有如圖1中所示的結(jié)構(gòu)的單個(gè)HVFET段的圓形端部分的另一個(gè)實(shí)例布局。在該實(shí)施例中，柵極元件被示為沿硅柱的圓形端部分從柱17往后移(move back) 0 例如，多晶硅柵極元件18a和18b被示為在HVFET段的圓形端部分處沿柱17的相對(duì)側(cè)分別回拉了(pull back)距離dl和d2。因此在端終止結(jié)構(gòu)的圓形或彎曲部分中柵極氧化物更厚得多(例如1 μ m)。應(yīng)當(dāng)理解，為了消除該布局的圓形部分中的柵極氧化物弱點(diǎn)同時(shí)保持柵極元件18a和18b與設(shè)置在介電區(qū)域1 和15b中的相應(yīng)場(chǎng)板(未示出)的適當(dāng)距離， 通常將距離dl和d2選得足夠大。柵極元件18a和18b的圓形指尖部分到柵極金屬跡線/ 匯流排的電接觸可以制作成如圖10或圖11中所示的。 雖然已經(jīng)結(jié)合具體器件類型描述了以上實(shí)施例，但是本領(lǐng)域的普通技術(shù)人員將理解多種變型和改變都在本發(fā)明的范圍內(nèi)。例如，雖然已經(jīng)描述了 HVFET，但是圖示的方法、 布局和結(jié)構(gòu)同樣適用于其他結(jié)構(gòu)和器件類型，包括肖特基、二極管、IGBT和雙極型結(jié)構(gòu)。因此，應(yīng)當(dāng)將說明書和附圖看作是示例性的而不是限制性的。
權(quán)利要求
1.一種晶體管，包括設(shè)置成跑道形布局的半導(dǎo)體材料柱，所述半導(dǎo)體材料柱具有沿第一橫向延伸的基本線性的部分和在跑道形布局的基本線性的部分的每一端處的圓形部分；分別設(shè)置在柱的相對(duì)側(cè)的第一和第二介電區(qū)域，第一介電區(qū)域被柱橫向包圍，并且第二介電區(qū)域橫向包圍所述柱；分別設(shè)置在第一和第二介電區(qū)域中的第一和第二場(chǎng)板；以及分別設(shè)置在柱的頂部處或附近的第一和第二介電區(qū)域中的第一和第二柵極元件，所述第一和第二柵極元件通過柵極氧化物與本體區(qū)分開，所述柵極氧化物在跑道形布局的基本線性的部分中具有第一厚度，所述柵極氧化物在圓形部分處具有第二厚度，第二厚度足夠厚而使得圓形部分處的柵極氧化物弱點(diǎn)被消除同時(shí)所述柵極元件與相應(yīng)場(chǎng)板之間的適當(dāng)距離被保持。
2.根據(jù)權(quán)利要求ι所述的晶體管，其中第一厚度大約是500A。
3.根據(jù)權(quán)利要求1所述的晶體管，其中第二厚度大約是1μ m。
4.根據(jù)權(quán)利要求1所述的晶體管，進(jìn)一步包括源極區(qū)，所述本體區(qū)被設(shè)置在所述源極區(qū)下面的柱中；以及設(shè)置在本體區(qū)下面的柱中的延伸漏極區(qū)。
5.根據(jù)權(quán)利要求1所述的晶體管，其中所述基本線性的部分沿第一橫向的長(zhǎng)度比跑道形布局的寬度大至少30倍，所述寬度在垂直于第一橫向的第二橫向上。
6.根據(jù)權(quán)利要求1所述的晶體管，進(jìn)一步包括第一導(dǎo)電類型的源極區(qū)，被設(shè)置在所述柱的頂表面處或附近；和第二導(dǎo)電類型的所述本體區(qū)，被設(shè)置在所述源極區(qū)下面的柱中， 其中，所述第一和第二柵極元件分別被設(shè)置在鄰近所述本體區(qū)的柱的頂表面處或附近的所述第一和第二介電區(qū)域中。
7.根據(jù)權(quán)利要求6所述的晶體管，其中第一厚度大約是500人。
8.根據(jù)權(quán)利要求6所述的晶體管，其中第二厚度大約是1μ m。
9.根據(jù)權(quán)利要求6所述的晶體管，進(jìn)一步包括設(shè)置在本體區(qū)下面的柱中的延伸漏極區(qū)。
10.根據(jù)權(quán)利要求6-9中任一項(xiàng)所述的晶體管，其中所述基本線性的部分沿第一橫向的長(zhǎng)度比跑道形布局的寬度大至少30倍，所述寬度在垂直于第一橫向的第二橫向上。
11.根據(jù)權(quán)利要求6-9中任一項(xiàng)所述的晶體管，其中第一和第二柵極元件與第一和第二場(chǎng)板完全絕緣。
12.根據(jù)權(quán)利要求1-9中任一項(xiàng)所述的晶體管，其中第二厚度大于第一厚度。
全文摘要
本發(fā)明涉及在高壓晶體管結(jié)構(gòu)的端處的柵極回拉。在一個(gè)實(shí)施例中，晶體管包括設(shè)置成跑道形布局的半導(dǎo)體材料柱，所述半導(dǎo)體材料柱具有沿第一橫向延伸的基本線性的部分和在基本線性的部分的每一端處的圓形部分。第一和第二介電區(qū)域設(shè)置在柱的相對(duì)側(cè)。第一和第二場(chǎng)板分別設(shè)置在第一和第二介電區(qū)域中。分別設(shè)置在第一和第二介電區(qū)域中的第一和第二柵極元件通過柵極氧化物與柱分開，所述柵極氧化物在基本線性的部分中具有第一厚度。柵極氧化物在圓形部分處基本上更厚。
文檔編號(hào)H01L29/423GK102412267SQ20111035626
公開日2012年4月11日 申請(qǐng)日期2008年2月18日 優(yōu)先權(quán)日2007年2月16日
發(fā)明者M·H·曼利, V·帕塔薩拉蒂 申請(qǐng)人:電力集成公司