專利名稱：改良位線電容單一性的3d陣列存儲(chǔ)器裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明為高密度存儲(chǔ)器裝置，且特別是一種存儲(chǔ)器裝置，其中多個(gè)存儲(chǔ)器單元的多平面被用以提供一 3D陣列。
背景技術(shù)：
隨著集成電路中的裝置關(guān)鍵尺寸縮小至一般存儲(chǔ)器單元技術(shù)的極限，設(shè)計(jì)者一直在尋找疊層多個(gè)存儲(chǔ)器單元平面的技術(shù)來(lái)達(dá)成更大的儲(chǔ)存容量以及更低的位單位成本。例如，Lai等人在2006年12月11-13號(hào)于電機(jī)與電子學(xué)工程會(huì)國(guó)際電子裝置會(huì)議所發(fā)表的「多層可疊層薄膜晶體管NAND型閃存」("A Multi-Layer Stackable Thin-FilmTransistor(TFT)NAND-Type Flash Memory,，，IEEE Int> I Electron Devices Meeting,11-13 Dec. 2006);以及Jung等人在2006年12月11-13號(hào)于電機(jī)與電子學(xué)工程會(huì)國(guó)際電子裝置會(huì)議所發(fā)表的「將ILD及TANOS結(jié)構(gòu)上疊層單晶硅層用于超過(guò)30納米范圍的節(jié)點(diǎn)的3D疊層NAND 閃存技術(shù)」(，，Three Dimensionally Stacked NAND Flash Memory TechnologyUsing Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond30nm Node，，，IEEE Int' I Electron Devices Meeting, 11-13 Dec. 2006),將薄膜晶體管技術(shù)應(yīng)用至電荷設(shè)陷(charge trapping)存儲(chǔ)器技術(shù)。并且，Johnson等人在2003年11月于電機(jī)與電子學(xué)工程會(huì)固態(tài)電路期刊第38冊(cè)第11號(hào)發(fā)表的「具3D 二極管/反熔絲(anti-fuse)存儲(chǔ)器單元陣列的512_Mb PR0M」( "512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse MemoryCells” IEEE J. of Solid-State Circuits, vol. 38, no. 11, Nov. 2003)，已將交叉點(diǎn)陣列技術(shù)應(yīng)用于反熔絲存儲(chǔ)器。在Johnson等人所描述的設(shè)計(jì)中，提供了多條字線與位線的層，其在交叉點(diǎn)具有存儲(chǔ)器元件。存儲(chǔ)器元件包括了連接至字線的P+型多晶硅陽(yáng)極以及連接至位線的N型多晶硅陰極，其中陽(yáng)極與陰極是用反熔絲材料來(lái)分離。在Lai等人、Jung等人以及Johnson等人所描述的工藝中，對(duì)于每個(gè)存儲(chǔ)器層有多個(gè)關(guān)鍵的平版印刷(lithography)步驟。因此，制造裝置所需的關(guān)鍵平版印刷步驟的數(shù)量與所實(shí)施的層的數(shù)量成正比。所以，雖然使用3D陣列能達(dá)成較高密度的好處，但較高的制造成本卻限制了該技術(shù)的使用。另一個(gè)提供電荷設(shè)陷存儲(chǔ)器技術(shù)中垂直NAND單元的結(jié)構(gòu)是敘述于Tanaka等人在2007年6月12-14號(hào)于2007VLSI技術(shù)文摘座談會(huì)技術(shù)文件第14-15頁(yè)所發(fā)表的「超高密度閃存具穿孔與插栓工藝的位成本可調(diào)節(jié)技術(shù)」(”Bit Cost Scalable Technology withPunch and Plug Process for Ultra High Density Flash Memory，，，2007 Symposium onVLSI Technology Digest of Technical Papers ; 12-14 June 2007,pages :14-15)oTanaka等人所敘述的結(jié)構(gòu)包括了具有像NAND柵一般運(yùn)作的垂直通道的多柵極場(chǎng)效晶體管結(jié)構(gòu)，使用了娃氧氮氧娃(silicon-oxide-nitride-oxide-silicon, S0N0S)電荷設(shè)陷技術(shù)來(lái)在每個(gè)柵/垂直通道接口創(chuàng)造儲(chǔ)存場(chǎng)所。該存儲(chǔ)器結(jié)構(gòu)為了多柵極單元而基于一諸如垂直通道設(shè)置的半導(dǎo)體材料，其中較下面的選擇柵極與襯底相鄰，而較上面的選擇柵極則在頂端上。多個(gè)水平控制柵極使用與柱交叉的平面電極層而形成。用作控制柵極的平面電極層不需關(guān)鍵平版印刷，而因此節(jié)省了成本。然而，對(duì)于每一個(gè)垂直單元仍然需要許多關(guān)鍵的平版印刷步驟。并且，可用這種方法堆積成層的控制柵極的數(shù)量有限制，其決定于例如垂直通道的導(dǎo)電性以及所使用的編程(program)及擦除(erase)程序等等因素。3D 芬格垂直柵極 NAND (3D Finger VG (vertical gate) NAND)是一種高密度 3D 可疊層NAND快閃體系結(jié)構(gòu)。然而，該結(jié)構(gòu)對(duì)于陣列的不同位置而言并不對(duì)稱，例如陣列的不同平面位置。分別耦接至陣列中不同區(qū)塊相同平面位置的位線，具有不同的位線電容(bitline capacitance, CBL)。這些不同位線的不同位線電容造成了感應(yīng)儲(chǔ)存于存儲(chǔ)器單元中數(shù)值的困難性。 因此，所提供的3D集成電路存儲(chǔ)器結(jié)構(gòu)最好能具低制造成本，并包括可靠的及非常小的存儲(chǔ)器元件，以及改善的工藝窗口(process window),其中工藝窗口指的是與具有柵極結(jié)構(gòu)的存儲(chǔ)器單元串行的相鄰疊層聯(lián)合的工藝窗口。

發(fā)明內(nèi)容
多種實(shí)施例提供3D存儲(chǔ)器陣列如3D芬格垂直柵極NAND (3D Finger VG (verticalgate)NAND)。多種實(shí)施例將位線耦接于3D存儲(chǔ)器陣列中不同層的序列做變換。舉例來(lái)說(shuō)，在位線貫穿多個(gè)相異存儲(chǔ)器區(qū)塊的配置中，位線在不同存儲(chǔ)器區(qū)塊中具有不同序列，這些不同的序列將位線耦接至3D存儲(chǔ)器陣列中的不同層。因?yàn)樵陉嚵兄胁煌钠矫嫖恢镁哂胁煌碾娙荩谖痪€貫穿多個(gè)不同存儲(chǔ)器區(qū)塊的配置中，又因在單一區(qū)塊中介于不同層之間的電容差異會(huì)橫越不同區(qū)塊被反復(fù)加總，所以每條耦接陣列中不同區(qū)塊的相同平面位置的位線將具有相異于其它位線的位線電容(bit line capacitances,CBL)。不同的序列將不同區(qū)塊的不同平面位置耦接于位線，而該多個(gè)不同的序列會(huì)橫越不同區(qū)塊把隨不同平面位置而變化的電容間的差異平均掉。這樣的平均能確保不同位線的位線電容一致，促進(jìn)了從位線對(duì)于儲(chǔ)存于存儲(chǔ)器單元中數(shù)值的感應(yīng)。相對(duì)地，在實(shí)施例中，每條位線(例如像位于金屬層3的一金屬位線)皆具有與其它位線一致的平均電容(CBL)。根據(jù)本發(fā)明的第一方面，是關(guān)于一存儲(chǔ)器裝置，包括一襯底、多個(gè)半導(dǎo)體材料帶疊層、多條字線、多個(gè)存儲(chǔ)器元件以及多條位線結(jié)構(gòu)。該多個(gè)半導(dǎo)體材料帶疊層位于該襯底之上。該多個(gè)半導(dǎo)體材料帶疊層為脊形，且包括至少兩半導(dǎo)體材料帶，該多個(gè)半導(dǎo)體材料帶是以絕緣材料分隔于多個(gè)平面位置。該多條字線是跨越該多個(gè)疊層而設(shè)置，且具有與該多個(gè)疊層共形(conformal)的表面。位于接口區(qū)域中的存儲(chǔ)器裝置是透過(guò)該多個(gè)半導(dǎo)體材料帶與該多條字線建立一存儲(chǔ)器單元的3D陣列。該多條位線結(jié)構(gòu)位于該多個(gè)疊層的末端，該多條位線結(jié)構(gòu)是將該多個(gè)平面位置耦接于多條位線。該多條位線的每條位線被耦接至該多個(gè)平面位置的至少兩相異平面位置。于一實(shí)施例中，該多條位線的每條位線被耦接至該多個(gè)半導(dǎo)體材料帶疊層中相異疊層的至少兩相異平面位置。該至少兩相異平面位置包括一第一半導(dǎo)體帶疊層的一第一平面位置以及一第二半導(dǎo)體帶疊層的一第二平面位置，使得該第一半導(dǎo)體帶疊層以及該第二半導(dǎo)體帶疊層為相異存儲(chǔ)器區(qū)塊。于 一實(shí)施例中，該多條位線的每條位線被耦接至該多個(gè)半導(dǎo)體材料帶疊層中相異疊層的至少兩相異平面位置。該至少兩相異平面位置包括一第一半導(dǎo)體帶疊層的一第一平面位置以及一第二半導(dǎo)體帶疊層的一第二平面位置，使得該第一半導(dǎo)體帶疊層以及該第二半導(dǎo)體帶疊層得以被該多條字線的相異組字線所存取。于一實(shí)施例中，該多個(gè)存儲(chǔ)器單元是在NAND串行中沿該多個(gè)半導(dǎo)體材料帶而設(shè)置。于一實(shí)施例中，該多個(gè)存儲(chǔ)器單元是沿該多條位線結(jié)構(gòu)以及多個(gè)來(lái)源線(sourceline)結(jié)構(gòu)之間的該多個(gè)半導(dǎo)體材料帶而設(shè)置。于一實(shí)施例中，相異的電容描繪了該多個(gè)平面位置的相異平面位置的特征。于一實(shí)施例中，該多個(gè)疊層是以該多條位線結(jié)構(gòu)分隔為多個(gè)存儲(chǔ)器區(qū)塊。于一實(shí)施例中，該多個(gè)半導(dǎo)體材料帶疊層的一特定半導(dǎo)體帶以及該多條字線的一條特定字線的組合選擇，用以識(shí)別該存儲(chǔ)器單元3D陣列的一特定存儲(chǔ)器單元。于一實(shí)施例中，該多個(gè)存儲(chǔ)器裝置包括電荷設(shè)陷(charge-trapping)結(jié)構(gòu)，該多個(gè)電荷設(shè)陷結(jié)構(gòu)包括一隧穿層(tunneling layer)、一電荷設(shè)陷層以及一阻擋層(blockinglayer)。于本發(fā)明的另一方面，是關(guān)于一存儲(chǔ)器裝置，包括一襯底、多個(gè)半導(dǎo)體材料帶疊層、多條字線、多個(gè)存儲(chǔ)器元件以及多條位線結(jié)構(gòu)。該多個(gè)半導(dǎo)體材料帶疊層位于該襯底之上。該多個(gè)疊層為脊形，且包括至少兩半導(dǎo)體材料帶，該多個(gè)半導(dǎo)體材料帶是以絕緣材料分隔于多個(gè)平面位置。該多條字線是跨越該多個(gè)疊層而設(shè)置，且具有與該多個(gè)疊層共形的平面。位于該多個(gè)接口區(qū)域的存儲(chǔ)器裝置，是透過(guò)該多個(gè)半導(dǎo)體材料帶與該多條字線建立一存儲(chǔ)器單元的3D陣列。該多條位線結(jié)構(gòu)位于該多個(gè)疊層的末端。該多條位線結(jié)構(gòu)是將該多個(gè)平面位置耦接至多條位線。該多條位線結(jié)構(gòu)具有該多個(gè)平面位置的多個(gè)序列中至少兩相異序列。每個(gè)該多個(gè)序列描繪了該多條位線結(jié)構(gòu)中的一位線結(jié)構(gòu)耦接至該多條位線的該多個(gè)平面位置的順序特征。于一實(shí)施例中，該多個(gè)存儲(chǔ)器單元是在NAND串行中沿該多個(gè)半導(dǎo)體材料帶而設(shè)置。于一實(shí)施例中，該多個(gè)存儲(chǔ)器單元是在該多條位線結(jié)構(gòu)與多個(gè)來(lái)源線結(jié)構(gòu)之間沿該多個(gè)半導(dǎo)體材料帶而設(shè)置。于一實(shí)施例中，相異的電容描繪了該多個(gè)平面位置的相異平面位置的特征。于一實(shí)施例中，該多條位線結(jié)構(gòu)的該多個(gè)序列的該多個(gè)相異序列，是平均了描繪耦接于該多條位線的該多個(gè)平面位置的相異平面位置特征的該多個(gè)相異電容。于一實(shí)施例中，該位線結(jié)構(gòu)與該多條位線的該多個(gè)平面位置耦接的順序，是從該位線結(jié)構(gòu)的一第一末端橫跨對(duì)應(yīng)至該位線結(jié)構(gòu)的一第二末端。于一實(shí)施例中，該多個(gè)疊層是以該多個(gè)位結(jié)構(gòu)分隔為多個(gè)存儲(chǔ)器區(qū)塊。于一實(shí)施例中，該多個(gè)半導(dǎo)體材料帶疊層的一特定半導(dǎo)體帶以及該多條字線的一條特定字線的組合選擇，用以識(shí)別該存儲(chǔ)器單元3D陣列的一特定存儲(chǔ)器單元。于一實(shí)施例中，該多個(gè)存儲(chǔ)器裝置包括電荷設(shè)陷結(jié)構(gòu)，該多個(gè)電荷設(shè)陷結(jié)構(gòu)包括一隧穿層、一電荷設(shè)陷層以及一阻擋層。根據(jù)本發(fā)明的一方面，是關(guān)于一存儲(chǔ)器裝置，包括一 3D集成電路存儲(chǔ)器陣列，具有位于多個(gè)平面位置的多個(gè)存儲(chǔ)器單元；多條位線結(jié)構(gòu)，具有多個(gè)平面位置的多個(gè)序列，該多個(gè)序列至少包括兩相異序列，每個(gè)該多個(gè)序列描繪了該多條位線結(jié)構(gòu)中的一位線結(jié)構(gòu)耦接至多條位線的該多個(gè)平面位置的順序特征。于一實(shí)施例中，該陣列的該多個(gè)存儲(chǔ)器單元是在NAND串行中沿該多個(gè)半導(dǎo)體材 料帶而設(shè)置。于一實(shí)施例中，該陣列的該多個(gè)存儲(chǔ)器單元是沿該多條位線結(jié)構(gòu)與多個(gè)來(lái)源線結(jié)構(gòu)之間的該多個(gè)半導(dǎo)體材料帶而設(shè)置。于一實(shí)施例中，相異的電容描繪了該多個(gè)平面位置的相異平面位置的特征。于一實(shí)施例中，該多條位線結(jié)構(gòu)的該多個(gè)序列的該多個(gè)相異序列，是平均了描繪該多個(gè)平面位置的相異平面位置特征的該多個(gè)相異電容。于一實(shí)施例中，該位線結(jié)構(gòu)與該多條位線的該多個(gè)平面位置耦接的順序，是從該位線結(jié)構(gòu)的一第一末端橫跨對(duì)應(yīng)至該位線結(jié)構(gòu)的一第二末端。于一實(shí)施例中，該陣列是以該多個(gè)位結(jié)構(gòu)分隔為多個(gè)存儲(chǔ)器區(qū)塊。于一實(shí)施例中，該陣列中的該多個(gè)半導(dǎo)體材料帶疊層的一特定半導(dǎo)體帶以及該陣列中的該多條字線的一條特定字線的組合選擇，用以識(shí)別該陣列中的一特定存儲(chǔ)器單元。于一實(shí)施例中，該陣列的該多個(gè)存儲(chǔ)器兀件包括電荷設(shè)陷結(jié)構(gòu)，該多個(gè)電荷設(shè)陷結(jié)構(gòu)包括一隧穿層、一電荷設(shè)陷層以及一阻擋層。根據(jù)本發(fā)明的一方面，是關(guān)于一存儲(chǔ)器裝置，包括一 3D集成電路存儲(chǔ)器陣列，具有位于多個(gè)平面位置中的多個(gè)存儲(chǔ)器單元；多條位線，每條該多條位線被耦接該多個(gè)相異平面位置的至少兩相異平面位置，并且于上述至少兩相異平面位置存取該多個(gè)存儲(chǔ)器單
J Li ο于一實(shí)施例中，該陣列的該多個(gè)存儲(chǔ)器單元是在NAND串行中沿該多個(gè)半導(dǎo)體材料帶而設(shè)置。于一實(shí)施例中，該陣列的該多個(gè)存儲(chǔ)器單元是沿該多條位線結(jié)構(gòu)與多個(gè)來(lái)源線結(jié)構(gòu)之間的該多個(gè)半導(dǎo)體材料帶而設(shè)置。于一實(shí)施例中，相異的電容描繪了該多個(gè)平面位置的相異平面位置的特征。于一實(shí)施例中，該陣列是以多條位線結(jié)構(gòu)分隔為多個(gè)存儲(chǔ)器區(qū)塊。 于一實(shí)施例中，該陣列中的該多個(gè)半導(dǎo)體材料帶疊層的一特定半導(dǎo)體帶以及該陣列中的該多條字線的一條特定字線的組合選擇，用以識(shí)別該陣列中的一特定存儲(chǔ)器單元。于一實(shí)施例中，該陣列的該多個(gè)存儲(chǔ)器元件包括電荷設(shè)陷結(jié)構(gòu)，該多個(gè)電荷設(shè)陷結(jié)構(gòu)包括一隧穿層、一電荷設(shè)陷層以及一阻擋層。多種實(shí)施例具有多種疊層層編號(hào)。舉例來(lái)說(shuō)，對(duì)于一八層垂直柵，表示位線(bitline, BL)耦接至存儲(chǔ)器區(qū)塊不同層的順序的序列BL(I)、BL(2)、BL(3)、BL(4)、BL(5)、BL (6)、BL (7)、BL (8)可在不同區(qū)塊中被變換，使得每條位線的位線電容被平均。這樣可使每條金屬位線的電容差異最小化，來(lái)獲得穩(wěn)定的感應(yīng)邊限(sensing margin)。
關(guān)于本發(fā)明的其它方面及其優(yōu)點(diǎn)，可參照于下列的圖式、實(shí)施方式以及權(quán)利要求范圍。


圖I為在此描述的3D存儲(chǔ)器結(jié)構(gòu)透視圖，包括多個(gè)平行于Y軸且設(shè)置于多個(gè)脊形疊層中的半導(dǎo)體材料帶的平面、位于半導(dǎo)體帶側(cè)面的存儲(chǔ)器層以及多條具共形底面且跨越該多個(gè)脊形疊層而設(shè)置的字線。圖2為從圖I結(jié)構(gòu)中X-Z平面所擷取的存儲(chǔ)器單元截面。圖3為從圖I結(jié)構(gòu)中X-Y平面所擷取的存儲(chǔ)器單元截面。圖4是繪示具有圖I結(jié)構(gòu)以反熔絲為基礎(chǔ)的存儲(chǔ)器概要圖。
圖5為在此描述的3D NAND閃存結(jié)構(gòu)透視圖，包括多個(gè)平行于Y軸且設(shè)置于多個(gè)脊形疊層的半導(dǎo)體帶平面、一位于半導(dǎo)體帶側(cè)面上的電荷設(shè)陷存儲(chǔ)器層以及多條具共形底面且跨越該多個(gè)脊形疊層而設(shè)置的字線。圖6為從圖5結(jié)構(gòu)中X-Z平面所擷取的存儲(chǔ)器單元截面。圖7為從圖5結(jié)構(gòu)中X-Y平面所擷取的存儲(chǔ)器單元截面。圖8系繪示具有圖5及圖23結(jié)構(gòu)的NAND閃存概要圖。圖9為類似于圖5的3D NAND閃存結(jié)構(gòu)的另一種實(shí)施方式透視圖，其中存儲(chǔ)器層從字線之間被移除。圖10為從圖9結(jié)構(gòu)中X-Z平面所擷取的存儲(chǔ)器單元截面。圖11為從圖9結(jié)構(gòu)中X-Y平面所擷取的存儲(chǔ)器單元截面。圖12是繪示制造類似于圖1、5及9存儲(chǔ)器裝置的程序的第一階段。圖13是繪示制造類似于圖1、5及9存儲(chǔ)器裝置的程序的第二階段。圖14A是繪示制造類似于圖I存儲(chǔ)器裝置的程序的第三階段。圖14B是繪示制造類似于圖5存儲(chǔ)器裝置的程序的第三階段。圖15是繪示制造類似于圖1、5及9存儲(chǔ)器裝置的程序的第三階段。圖16是繪示制造類似于圖1、5及9存儲(chǔ)器裝置的程序的第四階段，緊接著的為一硬掩膜以及一選擇性注入步驟的另一個(gè)階段。圖17為一張3D NAND閃存陣列部分的透射電子顯微鏡(transmission electronmicroscope, TEM)影像。圖18為包括具有行、列及平面譯碼電路系統(tǒng)的3D可編程電阻存儲(chǔ)器陣列的集成電路的概要圖。圖19為包括具有行、列及平面譯碼電路系統(tǒng)的3D NAND閃存陣列的集成電路的概要圖。圖20-22是繪示第一個(gè)具縱向平行于半導(dǎo)體材料帶的串行選擇線的遞高金屬層的3D NAND閃存陣列結(jié)構(gòu)、橫向平行于字線的串行選擇線以及具縱向平行于半導(dǎo)體材料帶的位線。圖23-26是繪示第二個(gè)具縱向平行于半導(dǎo)體材料帶的串行選擇線的遞高金屬層的3D NAND閃存陣列結(jié)構(gòu)、橫向平行于字線的串行選擇線以及具縱向平行于半導(dǎo)體材料帶的位線。
圖27為圖20-22的該第一 3D NAND閃存陣列結(jié)構(gòu)的設(shè)計(jì)圖。圖28為圖23-26的該第二 3D NAND閃存陣列結(jié)構(gòu)的設(shè)計(jì)圖。圖29為一 3D存儲(chǔ)器陣列的平面圖。圖30是繪示被位線存取并且具有陣列層編號(hào)標(biāo)示的位線的3D NAND閃存陣列結(jié)構(gòu)。圖31為被位線存取并且具有陣列層編號(hào)標(biāo)示的3D NAND閃存陣列結(jié)構(gòu)的設(shè)計(jì)圖。圖32為被位線存取并且具有陣列層編號(hào)標(biāo)示的3D NAND閃存陣列結(jié)構(gòu)的設(shè)計(jì)圖，并展示了具有在不同序列中耦接于陣列層的位線的相鄰區(qū)塊。主要元件符號(hào)說(shuō)明
10、110、210、212、214 :絕緣層11-14、51-56、111_114 :半導(dǎo)體帶15、115、215、315 :存儲(chǔ)器材料層16、17、60-61、116、117、160、161、260 :字線18、19、118、119、226 :硅化物20、120、220 :溝道21-24、121-124 :絕緣材料25、26:有源區(qū)30-35,40-45 :存儲(chǔ)器單元60-1 60-3 :字線延長(zhǎng)部分97、397:隧穿介電層98、398 電荷儲(chǔ)存層99、399:阻擋介電層125、126 :電荷設(shè)陷區(qū)域128-130 :源極/漏極區(qū)域70、71、73、74、76、77、80、82、84 =NAND 串行中的存儲(chǔ)器單元72、75、78、90-95 :接地選擇晶體管96 :位線85、89 :串打選擇晶體管88 :挽線106、108 :串行選擇線107 :來(lái)源線159、162 :接地選擇訊號(hào)113A、114A :半導(dǎo)體帶側(cè)面IlOA :絕緣層表面128a_130a :沿半導(dǎo)體帶側(cè)面的區(qū)域211、213:半導(dǎo)體層250 :半導(dǎo)體帶的脊形疊層225 :層858、958 :平面譯碼器
96、859、959 :位線860、960 :存儲(chǔ)器陣列861、961 :列譯碼器862、962 :字線863、963:行譯碼器864、964 :串行選擇線865、965:總線866、966 :方塊867、967:數(shù)據(jù)總線868、968 :方塊869、969 :偏壓設(shè)置狀態(tài)機(jī) 871,971 :數(shù)據(jù)輸入線872、972 :數(shù)據(jù)輸出線874、974 :其它電路系統(tǒng)875、975:集成電路402-405、412_415 :半導(dǎo)體帶402B-405B.412A-415A :階梯結(jié)構(gòu)409、419 :串行選擇線柵極結(jié)構(gòu)426、427 :接地選擇線425-1 425-N :字線428:來(lái)源線
具體實(shí)施例方式以下將提供參照附圖的實(shí)施例詳細(xì)說(shuō)明。圖I為一 3D可編程電阻存儲(chǔ)器陣列2X2部分的透視圖，其中填充材料從圖式中被移除，如此方能顯示組成3D陣列的半導(dǎo)體帶疊層以及垂直字線。在這張圖式中，僅顯示兩個(gè)平面。然而，平面的數(shù)量可以擴(kuò)展到非常大。如圖I所示，存儲(chǔ)器陣列被制造于一具有絕緣層10 (insulating layer)的集成電路襯底上,其中絕緣層10以半導(dǎo)體或其它結(jié)構(gòu)為基礎(chǔ)(未繪示)。存儲(chǔ)器陣列包括以絕緣材料21、22、23及24分離半導(dǎo)體帶11、12、13及14的多個(gè)疊層。該多個(gè)疊層為延伸于Y軸的脊形，如圖所示，如此半導(dǎo)體帶11-14可被配置為存儲(chǔ)器單元串行。半導(dǎo)體帶11及13可用作第一存儲(chǔ)器平面中的存儲(chǔ)器單元串行。半導(dǎo)體帶12及14可用作第二存儲(chǔ)器平面中的存儲(chǔ)器單元串行。存儲(chǔ)器材料層15，例如為反熔絲材料，在本例中反熔絲材料涂覆于多個(gè)半導(dǎo)體帶疊層上，而在其它例子中至少涂覆于半導(dǎo)體帶的側(cè)壁。多條字線16及17垂直跨越多個(gè)半導(dǎo)體帶疊層而設(shè)置。字線16及17具有與多個(gè)半導(dǎo)體帶疊層共形的表面，填補(bǔ)了多個(gè)疊層的邊緣所形成的溝道(也就是圖中的20)，且使介于疊層上半導(dǎo)體帶11-14側(cè)面以及字線16及17側(cè)面之間交叉點(diǎn)的接口區(qū)域的多層陣列成形。硅化物18及19 (也就是硅化鎢、硅化鈷、硅化鈦)的層可形成于字線16及17的頂面上。存儲(chǔ)器材料層15可由反熔絲材料，例如二氧化硅、氮氧化硅或其它硅的氧化物所構(gòu)成；舉例來(lái)說(shuō)存儲(chǔ)器材料層15的厚度約為I至5納米。存儲(chǔ)器材料層15也可使用其它反熔絲材料，例如氮化硅。半導(dǎo)體帶11-14可為第一導(dǎo)電類型(也就是P型)的半導(dǎo)體材料。字線16及17可為第二導(dǎo)電類型(也就是N型)的半導(dǎo)體材料。舉例來(lái)說(shuō)，半導(dǎo)體帶11-14可使用P型多晶硅制造，反之字線16及17則可使用相對(duì)應(yīng)的重?fù)诫sN+型多晶硅(heavilydoped n+-type polysilicon)制造。半導(dǎo)體帶的寬度應(yīng)提供耗盡層(depletion region)足夠的空間以支持二極管運(yùn)作。因此，包括以可編程反熔絲層P-N結(jié)(P-N junction)形成的整流器的存儲(chǔ)器單元，是形成于多晶硅帶及線之間的交叉點(diǎn)的3D陣列中。其中可編程反熔絲層位于陽(yáng)極與陰極之間。在其它實(shí)施例中，可使用不同的可編程電阻存儲(chǔ)器材料，包括像鶴上的氧化鶴或者摻雜金屬氧化物半導(dǎo)體帶之類的過(guò)渡金屬氧化物(transition metaloxide)。這些材料可被編程及擦除，且可被實(shí)施于每單元儲(chǔ)存多個(gè)位的作業(yè)。圖2顯示了從形成于字線16及半導(dǎo)體帶14交叉區(qū)的存儲(chǔ)器單元的X_Z平面所截取的截面圖。有源區(qū)25及26是形成于介于字線16及帶14之間的兩個(gè)邊上。于自然狀態(tài)下，反熔絲材料層15具有高電阻。而在編程之后，反熔絲材料分解，致使反熔絲材料中的有源區(qū)25及26 (active region)兩者或其中之一呈現(xiàn)低電阻狀態(tài)。于此描述的實(shí)施例中，每·個(gè)存儲(chǔ)器單元具有兩個(gè)有源區(qū)25及26，各位于半導(dǎo)體帶14的各個(gè)邊緣。圖3顯示形成于字線16及半導(dǎo)體帶14交叉區(qū)的存儲(chǔ)器單元的X-Y平面截面圖。圖3也繪示了從標(biāo)明為字線16的字線通過(guò)反熔絲材料層15而達(dá)半導(dǎo)體帶14的電流路徑。如圖3中以實(shí)箭頭繪示的電子流，從N+型字線16流入P型半導(dǎo)體帶，然后沿半導(dǎo)體帶(一箭頭)流至感應(yīng)放大器(sense amplifier),于其中該電子流可被測(cè)量，以指出選定存儲(chǔ)器單元的狀態(tài)。在將約I納米厚二氧化硅層用作反熔絲材料的典型實(shí)施例中，編程脈沖是在一芯片上控制電路的控制下運(yùn)用。其中該編程脈沖可包括具有約I毫秒脈沖寬度的5至7伏特脈沖，而該芯片上控制電路則描述于以下參照于圖18的部分。讀取脈沖是在一芯片上控制電路的控制下運(yùn)用。其中該讀取脈沖可包括I至2伏特脈沖，至于脈沖寬度則取決于其配置。該芯片上控制電路是描述于以下參照于圖18的部分。讀取脈沖可能遠(yuǎn)短于編程脈沖。圖4為顯示存儲(chǔ)器單元的2平面概要圖，每個(gè)平面具有6個(gè)單元。存儲(chǔ)器單元以帶有虛線的二極管符號(hào)代表，該虛線代表了介于陽(yáng)極與陰極之間的反熔絲材料層。位于字線60及61與半導(dǎo)體帶51及52的第一疊層、半導(dǎo)體帶53、54的第二疊層以及半導(dǎo)體帶55及56的第三疊層的交叉點(diǎn)使兩個(gè)平面的存儲(chǔ)器單元成形，其中字線60及61作為第一字線(word line, WL) WLn及第二字線WLn+1,而第一至第三疊層則在第一層及第二層陣列中，作為存儲(chǔ)單元串行η、η+1及η+2。存儲(chǔ)器單元的第一平面包括了半導(dǎo)體帶52上的存儲(chǔ)器單元30及31、半導(dǎo)體帶54上的存儲(chǔ)器單元32及33以及半導(dǎo)體帶56上的存儲(chǔ)器單元34及35。存儲(chǔ)器單元的第二平面包括了半導(dǎo)體帶51上的存儲(chǔ)器單元40及41、半導(dǎo)體帶53上的存儲(chǔ)器單元42及43以及半導(dǎo)體帶55上的存儲(chǔ)器單元44及45。如圖所示，作為字線WLn的字線60，包括垂直延長(zhǎng)部分60-1、60-2及60-3，其對(duì)應(yīng)介于疊層之間而位于如圖I所示的溝道20中的材料，該多個(gè)延伸部分乃是為了將字線60沿所繪示各平面中的3個(gè)材料帶耦接于存儲(chǔ)器單元。具有許多層的陣列可如于此所描述的來(lái)實(shí)施，使得非常高密度存儲(chǔ)器的方法成為可能，或者達(dá)到每芯片萬(wàn)億位(terabits per chip)。圖5為一 3D電荷設(shè)陷存儲(chǔ)器陣列2X2部分的透視圖，其中填充材料從圖式中被移除，如此方能顯示組成3D陣列的半導(dǎo)體帶疊層以及垂直字線。在這張圖式中，僅顯示兩個(gè)層。然而，層的數(shù)量可以擴(kuò)展到非常大。如圖5所示，存儲(chǔ)器陣列被制造于一具有絕緣層110的集成電路襯底上，其中絕緣層110以半導(dǎo)體或其它結(jié)構(gòu)為基礎(chǔ)(未繪示)。存儲(chǔ)器陣列包括以絕緣材料121、122、123及124分離半導(dǎo)體帶111、112、113及114的多個(gè)疊層。該多個(gè)疊層為延伸于Y軸的脊形，如圖所示，如此半導(dǎo)體帶111-114可被配置為存儲(chǔ)器單元串行。半導(dǎo)體帶111及113可用作第一存儲(chǔ)器平面中的存儲(chǔ)器單元串行。半導(dǎo)體帶112及114可用作第二存儲(chǔ)器平面中的存儲(chǔ)器單元串行。在第一疊層中介于半導(dǎo)體帶111及112之間的絕緣層121以及在第二疊層中介于半導(dǎo)體帶113及114之間的絕緣層123具有約40納米或以上的有效氧化層厚度(effectiveoxide thickness, EOT),其中有效氧化層厚度是依據(jù)二氧化娃的介電常數(shù)比率(ratio ofthe dielectric constant)以及所選擇的絕緣材 料的介電常數(shù)而正規(guī)化(normalized)的絕緣材料厚度。用于此的詞語(yǔ)「約40納米」是為了估算進(jìn)約10%左右的可能變動(dòng)，如同傳統(tǒng)上制造這型結(jié)構(gòu)所產(chǎn)生的。絕緣材料的厚度在減少該結(jié)構(gòu)的鄰近層單元間的干擾可扮演關(guān)鍵角色。在某些實(shí)施例中，絕緣材料的有效氧化層厚度可小至30納米并且同時(shí)讓層與層之間有足夠的隔離。存儲(chǔ)器材料層115，像是介電電荷設(shè)陷結(jié)構(gòu)，在本實(shí)施例中涂覆在多個(gè)半導(dǎo)體帶疊層上。多條字線116及117垂直跨越多個(gè)半導(dǎo)體帶疊層而設(shè)置。字線116及117具有與多個(gè)半導(dǎo)體帶疊層共形的表面，填補(bǔ)了多個(gè)疊層所形成的溝道(也就是圖中的120)，且使介于疊層上半導(dǎo)體帶111-114的側(cè)面以及字線116及117側(cè)面之間交叉點(diǎn)的接口區(qū)域的多層陣列成形。硅化物118及119 (也就是硅化鎢、硅化鈷、硅化鈦)的層可形成于字線116及117的頂面上。納米線金屬氧化物半導(dǎo)體場(chǎng)效晶體管(metal-oxide-semiconductor fieldeffect transistor, M0SFET)單元也可用這種方式來(lái)設(shè)置，也就是透過(guò)在字線111-114上通道區(qū)中提供納米線或者納米管結(jié)構(gòu)，如同Paul等人在2007年9月于電機(jī)與電子學(xué)工程會(huì)電子裝置期刊第54冊(cè)第9號(hào)所發(fā)表的「工藝變動(dòng)對(duì)于納米線與納米管裝置效能的影響」(，，Impact of a Process Variation on Nanowire and Nanotube Device Performance，，，IEEE Transactions on Electron Devices, Vol. 54,No. 9, September 2007)中所描述的，該文獻(xiàn)在此被納入?yún)⒖迹缤驯怀浞株U述(which article is incorporated by referenceas if fully set forth herein)。如此可制造在NAND快閃陣列中配置的娃氧氮氧娃(silicon-oxide-nitride-oxide-silicon, S0N0S)型存儲(chǔ)器單元的3D陣列。源極(source)、漏極(drain)以及通道(channel)形成于娃半導(dǎo)體帶111-114中，存儲(chǔ)器材料層115包括可以二氧化娃形成的隧穿介電層97、可用氮化硅形成的電荷儲(chǔ)存層98、可用二氧化硅形成的阻擋介電層99以及包括字線116及117的多晶硅的柵極。半導(dǎo)體帶111-114可為P型半導(dǎo)體材料。字線116及117可為具相同或相異導(dǎo)電類型(也就是P+型)的半導(dǎo)體材料。舉例來(lái)說(shuō)，半導(dǎo)體帶111-114可使用P型多晶硅或P型外延單晶硅制造，反之字線116及117則可使用相對(duì)應(yīng)的重?fù)诫sP+型多晶硅制造。另外，半導(dǎo)體帶111-114可為N型半導(dǎo)體材料。字線116及117可為具相同或相異導(dǎo)電類型(也就是P+型)的半導(dǎo)體材料。這種N型帶設(shè)置可達(dá)成隱通道(buried-channel)及消耗模式(depletion mode)電荷設(shè)陷存儲(chǔ)器單元。舉例來(lái)說(shuō)，半導(dǎo)體帶111-114可使用N型多晶娃或N型外延單晶娃(N-type epitaxial single crystal silicon)制造,反之字線116及117則可使用相對(duì)應(yīng)的重?fù)诫sP+型多晶硅制造。典型的N型半導(dǎo)體帶摻雜濃度可在IO1Vcm3附近，以可用的實(shí)施例而言約在IO1Vcm3至IO1Vcm3的范圍內(nèi)。N型半導(dǎo)體帶的使用在無(wú)結(jié)(junction-free)的實(shí)施例中特別有利于增進(jìn)沿NAND串行的導(dǎo)電度且容許較高的讀取電流。如此，包括具有電荷儲(chǔ)存結(jié)構(gòu)的場(chǎng)效晶體管的存儲(chǔ)器單元就被形成于交叉點(diǎn)的3D陣列中。使用約25納米寬度的半導(dǎo)體帶及字線，且于其中脊形間的間隙約為25納米，一個(gè)具有幾十個(gè)層(也就是32層)的裝置就可在單芯片中達(dá)到萬(wàn)億位的容量。存儲(chǔ)器材料層115可包括其它電荷儲(chǔ)存結(jié)構(gòu)。舉例來(lái)說(shuō)，可使用能隙設(shè)計(jì)SONOS (bandgap engineered SONOS, BE-S0N0S)電荷儲(chǔ)存結(jié)構(gòu)，其包括介電隧穿層97,該介電隧穿層97包括在零偏壓下形成倒「U」形價(jià)帶的材料的合成物。在一實(shí)施例中，合成隧穿介電層包括稱為空穴隧穿層(hole tunneling layer)的第一層、稱為帶偏移層(bandoffset layer)的第二層以及稱為隔離層(isolation layer)的第三層。在此實(shí)施例中層115的空穴隧穿層包括在半導(dǎo)體帶側(cè)面上的二氧化硅，其形成舉例來(lái)說(shuō)是使用具選擇性氮化物的原位蒸氣生成法(in-situ steam generation, ISSG),其在沉積的過(guò)程中在周圍環(huán)境既可使用后沉積一氧化氮退火(post deposition NO anneal)也可增加一氧化氮的使用。為二氧化硅的第一層的厚度小于20 A，且更佳地小于等于15人。具代表性的實(shí)施例的厚度可為10 A或12A。本實(shí)施例中的帶偏移層包括平置于空穴隧穿層上的氮化硅，其形成舉例來(lái)說(shuō)是使用低壓化學(xué)氣相沉積法(low-pressure chemical vapor deposition, LPCVD),例如是在的680°C溫度下使用二氯硅烷(dichlorosilane，DCS)及阿摩尼亞(NH3)前驅(qū)物。在替代的工藝中，帶偏移層包括使用帶有氧化二氮前驅(qū)物的相似工藝所制造的氮氧化硅。氮化硅帶偏移層的厚度小于30A，或更佳地小于等于25A。在此實(shí)施例中的隔離層包括二氧化硅，其平置于例如使用LPCVD高溫氧化(hightemperature oxide, HT0)沉積法而形成的氮化娃帶偏移層上。二氧化娃隔離層的厚度小于35人，或更佳地小于等于25人。如此的三層隧穿層便可達(dá)成倒U形價(jià)帶能級(jí)(band energy level)。若價(jià)帶能級(jí)所在的第一位置能使電場(chǎng)足以在介于帶有半導(dǎo)體本體的接口與第一位置之間的薄區(qū)域誘導(dǎo)空穴隧穿，則價(jià)帶能級(jí)就足將在第一位置之后的價(jià)帶能級(jí)提升至能有效地消除第一位置之后的合成隧穿介電質(zhì)中空穴隧穿勢(shì)壘的位階。這樣的結(jié)構(gòu)在三層隧穿介電層中建立了倒U形價(jià)帶能級(jí),且使得在高速下電場(chǎng)輔助(electric field assisted)的空穴隧穿成為可能，并同時(shí)有效地在沒(méi)有電場(chǎng)或有因其它作業(yè)的目的而誘導(dǎo)的小電場(chǎng)時(shí)，(例如是在從單元讀取數(shù)據(jù)或者編程相鄰接的單元時(shí))避免電荷的溢漏(leakage)通過(guò)合成隧穿介電質(zhì)，。在一具代表性的裝置中，存儲(chǔ)器材料層115包括能隙設(shè)計(jì)合成隧穿介電層，其中包括了一厚度小于2納米的二氧化硅層、一厚度小于3納米的氮化硅層以及一厚度小于4納米的二氧化硅層。在一實(shí)施例中，合成隧穿介電層包括了超薄二氧化硅層01 (也就是小于等于15A)、超薄氮化硅層NI (也就是小于等于30A)以及超薄二氧化硅層02 (也就是小于等于35人)，于是在距帶有半導(dǎo)體本體的接口小于等于15A的偏移之下增加了約2. 6eV的價(jià)帶能級(jí)。02層透過(guò)較低價(jià)帶能級(jí)(較高的空穴隧穿勢(shì)魚)以及較高傳導(dǎo)帶能級(jí)的區(qū)域在第二偏移下(也就是距接口約30A至45A)將Ni層從電荷設(shè)陷層分離。足以誘導(dǎo)空穴隧穿的電場(chǎng)將在第二位置之后的價(jià)帶能級(jí)提升至能有效消除空穴隧穿勢(shì)壘的位階，其乃因第二位置距接口較遠(yuǎn)。因此，02層并不明顯干擾電場(chǎng)輔助空穴隧穿，同時(shí)增進(jìn)了設(shè)計(jì)隧穿介電質(zhì)在低場(chǎng)(low field)期間阻擋溢漏的能力。在此實(shí)施例中的存儲(chǔ)器材料層115中的電荷設(shè)陷層包括了厚度大于50A的氮化硅，例如是使用LPCVD所形成約70A的氮化硅。也可采用其它電荷設(shè)陷材料及結(jié)構(gòu)，包括例如氮氧化娃(SixOyNz)、富娃氮化物(silicon-rich nitride)、富娃氧化物(silicon-richoxide)以及包括嵌入式納米微粒(embedded nano-particles)的設(shè)陷層等等。在此實(shí)施例中的存儲(chǔ)器材料層115中的阻擋介電層包括厚度大于50A的二氧化娃層，包括例如透過(guò)濕爐氧化(wet furnace oxidation)工藝從氮化物濕轉(zhuǎn)換(wetconversion)而形成的約90人。在其它實(shí)施例中也可使用高溫氧化或LPCVD 二氧化娃的方式實(shí)施。其它阻擋介電質(zhì)可包括高k系數(shù)的材料，如氧化鋁。在一具代表性的實(shí)施例中，空穴隧穿層可為13A厚的二氧化硅；帶偏移層可為20A厚的氮化硅；隔離層可為25A厚的二氧化硅；電荷設(shè)陷層可為70A厚的氮化硅；以及阻擋介電層可為90A厚的二氧化硅。使用于字線116及117中柵極的材料為P+型多晶硅(功函數(shù)(work function)約 5. IeV)。圖6顯示了從形成于字線116及半導(dǎo)體帶114接口的電荷設(shè)陷存儲(chǔ)器單元的X-Z平面所截取的。有源電荷設(shè)陷區(qū)域125及126形成于介于字線116及帶114之間的帶114的兩邊上。在于此描述的實(shí)施例中，如圖6所示，每個(gè)存儲(chǔ)器單元皆為具有源電荷儲(chǔ)存區(qū)域125及126的雙柵極場(chǎng)效晶體管，且位于半導(dǎo)體帶114的各邊上。在圖中以實(shí)箭頭所繪示的電子流沿著P形半導(dǎo)體帶而流動(dòng)至感應(yīng)放大器，于其中該電子流可被測(cè)量，以指出選定存儲(chǔ)器單元的狀態(tài)。圖7顯示從形成于字線116及117與半導(dǎo)體帶114的接口的電荷設(shè)陷存儲(chǔ)器單元的X-Y平面所截取的截面圖。順半導(dǎo)體帶114而下的電流路徑也繪示于圖中。即使缺乏具有與字線下通道區(qū)域相對(duì)的導(dǎo)電類型的源極與漏極摻雜，介于用作字線的字線116及117之間的源極/漏極區(qū)域128、129及130也可以是「無(wú)結(jié)」的。在無(wú)結(jié)的實(shí)施例中，電荷設(shè)陷場(chǎng)效晶體管可具有P型通道結(jié)構(gòu)。并且，在某些實(shí)施例中可在字線成形之后在自校準(zhǔn)注入(self-aligned implant)中實(shí)施源極與漏極摻雜。在替代的實(shí)施例中，半導(dǎo)體帶111-114可在無(wú)結(jié)的設(shè)置中使用輕摻雜N型半導(dǎo)體主體來(lái)實(shí)施，如此便得到可在耗盡模式下運(yùn)作的隱通道場(chǎng)效晶體管，且其具有電荷設(shè)陷單兀的自然位移較低閥值分布(naturally shifted lower threshold distribution)。圖8是顯示了具有在NAND配置中設(shè)置9個(gè)電荷設(shè)陷單元的存儲(chǔ)器單元的2平面的概要圖，其代表了可包括很多平面及很多字線的立方體。存儲(chǔ)器單元的2平面定義于用作字線WLn-I及WLn的字線160及161與半導(dǎo)體帶第一疊層、半導(dǎo)體帶第二疊層以及半導(dǎo)體帶第三疊層的交叉點(diǎn)。
存儲(chǔ)器單元的第一平面包括在半導(dǎo)體帶上的NAND串行中的存儲(chǔ)器單元70及71、在半導(dǎo)體帶上的NAND串行中的存儲(chǔ)器單元73、74以及在半導(dǎo)體帶上的NAND串行中的存儲(chǔ)器單元76、77。每個(gè)NAND串行的任一邊連接至接地選擇晶體管(也就是接地選擇晶體管90及72連接至NAND串行70及71的任一邊)。存儲(chǔ)器單元第二平面在本例中對(duì)應(yīng)至立方體中的底平面，且包括與第一平面類似的方法設(shè)置于NAND串行中的存儲(chǔ)器單元(也就是80、82及84)。如圖所示，用作字線WLn的字線161包括對(duì)應(yīng)于圖5中介于疊層之間溝道120材料的垂直延長(zhǎng)部分，這是為了將字線161耦接至所有平面中介于半導(dǎo)體帶之間溝道中的接口區(qū)域的存儲(chǔ)器單元(在第一平面中的單元71、74以及77)。在相鄰疊層中的存儲(chǔ)器單元串行在位線端-至-來(lái)源線端導(dǎo)向(bit lineend-to-source line end orientation)與來(lái)源線端-至-位線端導(dǎo)向(source lineend-to-bit line end orientation)之間交替。位線BLN及BLN-I (也就是96)為存儲(chǔ)器串行的結(jié)尾，其與串行選擇裝置相鄰。舉 例來(lái)說(shuō)，在頂部存儲(chǔ)器平面中，位線BLN為具有串行選擇晶體管85及89的存儲(chǔ)器單元串行的結(jié)尾。相比之下，位線并非連接至挽線88(traCe)，因?yàn)橄噜彲B層的串行在位線端-至-來(lái)源線端導(dǎo)向與來(lái)源線端-至-位線端之間交替。故反而對(duì)于此串行，相對(duì)應(yīng)的位線是連接至串行的其它端。在底部的存儲(chǔ)器平面中，位線BLN-I為具有相對(duì)應(yīng)串行選擇晶體管的存儲(chǔ)器單元串行的結(jié)尾。串行選擇晶體管85及89于此設(shè)置中在介于各自的NAND串行與串行選擇線(string select line, SSL) SSLn-I及SSLn之間連接。同樣地,在立方體中底部平面上類似的串行選擇晶體管于此設(shè)置中在介于各自的NAND串行與串行選擇線SSLn-I及SSLn之間連接。串行選擇線106及108將不同的脊連接至在各個(gè)存儲(chǔ)器單元串行中串行選擇晶體管的柵極，以及在此實(shí)施例中提供串行選擇訊號(hào)SSLn-1、SSLn及SSLn+1。相較之下，串行選擇晶體管并不連接至挽線88，因?yàn)橄噜彲B層的串行在介于位線端-至-來(lái)源線端導(dǎo)向與來(lái)源線端-至-位線端導(dǎo)向之間交替。故反而對(duì)于此串行，相對(duì)應(yīng)的串行選擇晶體管是連結(jié)至串行的其它端。具存儲(chǔ)器單元73及74的NAND串行也在串行的其它端上具有串行選擇裝置(并無(wú)繪示于圖中)。挽線88以來(lái)源線107做結(jié)尾。接地選擇晶體管90-95設(shè)置于NAND串行的第一端。接地選擇晶體管72、75、78以及相對(duì)應(yīng)的第二平面接地選擇晶體管設(shè)置于NAND串行的第二端。因此，接地選擇晶體管皆在存儲(chǔ)器串行的兩端上。依據(jù)存儲(chǔ)器串行特定的端，接地選擇晶體管將存儲(chǔ)器串行耦接至來(lái)源線，或耦接至串行選擇裝置以及位線。于此實(shí)施例中的接地選擇訊號(hào)GSL 159耦接于接地選擇晶體管90_95的柵極，且可使用如字線160及161的相同方法來(lái)實(shí)施(其中159與162同樣都是接地選擇訊號(hào)GSL)。串行選擇晶體管以及接地選擇晶體管可如某些實(shí)施例中的存儲(chǔ)器單元使用相同的介電疊層如柵極氧化層(gate oxide)。在其它實(shí)例中，就是使用典型的柵極氧化層。并且，通道長(zhǎng)度與寬度可依設(shè)計(jì)者的需求作調(diào)校以提供晶體管的開關(guān)功能。圖9為如圖5的替代結(jié)構(gòu)透視圖。在此圖中重復(fù)使用相似結(jié)構(gòu)的參考數(shù)字，且于此不再重復(fù)描述。圖9與圖5的不同之處在于絕緣層110的表面110A以及半導(dǎo)體帶113及114的側(cè)面113A及114A是暴露于用作字線的字線116之間，此乃形成字線的刻蝕工藝的結(jié)果。因此，存儲(chǔ)器材料層115可在不危害運(yùn)作的情況下，在字線之間被完全地或部分地刻蝕。然而，類似于此描述地透過(guò)存儲(chǔ)器層115刻蝕以形成介電電荷設(shè)陷結(jié)構(gòu)在某些結(jié)構(gòu)中并非必要。圖10為類似于圖6在X-Z平面中存儲(chǔ)器單元的截面圖。圖10相同于圖6，繪示了類似于圖9的結(jié)構(gòu)，其可得在此截面中如圖5結(jié)構(gòu)中實(shí)施的存儲(chǔ)器單元。圖11為類似于圖7在X-Y平面中存儲(chǔ)器單元的截面圖。圖11與圖7不同的地方在于沿半導(dǎo)體帶114的偵愐(也就是114A)區(qū)域128a、129a以及130a的存儲(chǔ)器材料可以被移除。圖12-16繪示了如上述實(shí)施3D存儲(chǔ)器陣列的基本流程階段，其僅利用為陣列形成的關(guān)鍵校準(zhǔn)步驟的2個(gè)圖型掩模(pattern masking)步驟。在圖12中，顯示了在例如于芯片陣列區(qū)披覆沉積(blanket deposition)中使用摻雜半導(dǎo)體形成的絕緣層210、212、214以及半導(dǎo)體層211及213交替沉積所形成的結(jié)構(gòu)。依據(jù)這樣的實(shí)施方式，半導(dǎo)體層211及213可使用具有N型或P型摻雜的多晶硅或外延單晶硅來(lái)實(shí)施?？缂?jí)(inter-level)絕緣層210、212及214可使用例如二氧化硅、其它氧化硅或氮化硅來(lái)實(shí)施。這些層可用很多不同方法來(lái)形成，包括在所屬技藝中可用的低壓化學(xué)氣相沉積工藝。圖13顯示了用于使半導(dǎo)體帶多個(gè)脊形疊層250成形的第一平板刻紋 (lithographic patterning)步驟的結(jié)果,其中半導(dǎo)體帶使用半導(dǎo)體層211及213的材料來(lái)實(shí)施，且被絕緣層212及214分離。深入地，高度高寬比(aspect ratio)且支撐許多層的溝道可使用運(yùn)用碳硬掩模(carbon hard mask)及反應(yīng)離子刻蝕(reactive ion etching)的平板印刷基礎(chǔ)的工藝來(lái)形成于疊層中。雖然圖中沒(méi)有顯示，然此步驟中存儲(chǔ)器串行交替的導(dǎo)向是被定義為位線端-至-來(lái)源線端導(dǎo)向以及來(lái)源線端-至-位線端導(dǎo)向。圖14A及14B相對(duì)地顯示了包括可編程電阻存儲(chǔ)器結(jié)構(gòu)例如為反熔絲單元結(jié)構(gòu)的實(shí)施例的下一階段，以及包括可編程電荷設(shè)陷存儲(chǔ)器結(jié)構(gòu)如S0N0S型存儲(chǔ)器單元結(jié)構(gòu)的實(shí)施例的下一階段。圖14A顯不了在一實(shí)施例中存儲(chǔ)器材料層215的披覆沉積的結(jié)果,于該實(shí)施例中，存儲(chǔ)器材料包括了類似于圖一所示的反熔絲結(jié)構(gòu)的單一層。在另一種實(shí)施例中，是運(yùn)用氧化工藝而非披覆沉積，來(lái)在半導(dǎo)體帶暴露的邊上形成氧化物，其中氧化物是被用作存儲(chǔ)器材料。圖14B顯示了層315披覆沉積的結(jié)果，包括了包含隧穿層397、電荷設(shè)陷層398以及阻擋層399的多層電荷設(shè)陷結(jié)構(gòu)，如同上述關(guān)于圖4所描述的。如圖14A及14B所示，存儲(chǔ)器層215及315以共形的方式沉積于半導(dǎo)體帶脊形疊層之上。圖15顯示了高度寬高比填充步驟的結(jié)果，其中使用導(dǎo)電材料沉積形成層225以用作字線，該導(dǎo)電材料例如為N型或P型摻雜的多晶硅。并且，硅化物層226于利用多晶硅的實(shí)施例中可形成于層225之上。如此圖所繪示，是利用于所繪示的實(shí)施例中的高度寬高比沉積技術(shù)例如多晶硅的低壓化學(xué)氣相沉積法來(lái)完全填充脊形疊層間的溝道220，即使該具高度高寬比并且非常狹窄的溝道窄至約10納米。圖16顯示用于使3D存儲(chǔ)器陣列中用作字線的多個(gè)字元線260成形的第二平板刻紋步驟的結(jié)果。第二平板刻紋步驟對(duì)于陣列關(guān)鍵的尺寸是利用單掩模來(lái)在字線之間刻蝕高度高寬比的溝道?？墒褂脤?duì)多晶硅來(lái)說(shuō)比二氧化硅與氮化硅還具高度選擇性的刻蝕工藝來(lái)刻蝕多晶娃。因此，使用交替刻蝕工藝(alternating etch process)依靠相同的掩模來(lái)蝕穿導(dǎo)電與絕緣層，并止于作為基礎(chǔ)的絕緣層210上。
于此步驟，也可使接地選擇線成形。于此步驟，也可使被串行選擇線所控制的柵極結(jié)構(gòu)成形，即使柵極結(jié)構(gòu)與個(gè)別半導(dǎo)體帶疊層共形。選擇性的制造步驟包括了在多條字線上形成硬掩模，以及在柵極結(jié)構(gòu)上形成硬掩模。硬掩?？墒褂孟鄬?duì)薄的氮化硅層或其它可阻擋離子注入程序的材料而形成。在硬掩模形成之后，可實(shí)施注入以增加半導(dǎo)體帶以及階梯結(jié)構(gòu)(stairstep structure)中的摻雜濃度，以減低沿半導(dǎo)體帶電流路徑的電阻。通過(guò)利用控制注入的能量，可致使注入物滲入至半導(dǎo)體帶底部，且各自在疊層中覆蓋半導(dǎo)體帶。隨后，移除硬掩模，暴露沿字線頂面以與柵極結(jié)構(gòu)上的硅化物層。在陣列頂部上形成一夾層介電質(zhì)(interlayer dielectric)之后,通孔(via)會(huì)被開啟，在通孔中,例如使用鎢填充的接觸栓(contact plug)被形成到達(dá)至柵極結(jié)構(gòu)的頂面。覆蓋金屬線被刻紋以如SSL線般連接至列譯碼器電路。一個(gè)三平面的譯碼網(wǎng)絡(luò)是被建立，其使用一條字線、一條位線以及一條SSL線來(lái)存取選定單元。請(qǐng)見標(biāo)題為「平面譯碼方法及3D存儲(chǔ)器裝置」(PlaneDecoding Method and Device for Three Dimensional Memories)的第6906940號(hào)美國(guó)專 利。圖17為一張已被模擬及測(cè)試過(guò)的8層垂直柵、薄膜晶體管以及BE-S0N0S電荷設(shè)陷NAND裝置的部分TEM剖面圖。該裝置是以75納米是半節(jié)距(half pitch)制造。通道為約18納米厚的N型多晶硅。不使用額外的結(jié)注入，成為無(wú)結(jié)的結(jié)構(gòu)。隔離Z方向通道而介于帶之間的絕緣材料為約40納米厚的二氧化硅。以P+多晶硅線來(lái)提供柵極。SSL與GSL裝置具有較存儲(chǔ)器單元長(zhǎng)的通道長(zhǎng)度。該測(cè)試裝置實(shí)施了 32條字線及無(wú)結(jié)的NAND串行。因?yàn)橛糜谛纬稍摻Y(jié)構(gòu)的溝道刻蝕造成具有隨溝道漸深而漸寬的帶的錐形側(cè)墻，且因?yàn)殄F形側(cè)墻具有介于相對(duì)于多晶硅被刻蝕較多的帶之間的絕緣材料，所以圖17中的較低帶的寬度大于較高帶的寬度。圖17顯示了具有不同側(cè)邊尺寸的3D結(jié)構(gòu)的不同層。這種在層之間的不同側(cè)邊尺寸是3D結(jié)構(gòu)不同層之間不同電容的來(lái)源。圖18為根據(jù)本發(fā)明實(shí)施例的集成電路簡(jiǎn)化方框圖。集成電路線路875包括了如在此描述般實(shí)施的3D可編程電阻存儲(chǔ)器陣列860 (resisted random-access memory, RRAM),其位于半導(dǎo)體襯底之上，具有位線端-至-來(lái)源線端導(dǎo)向與來(lái)源線端-至-位線端導(dǎo)向的交替存儲(chǔ)器串行導(dǎo)向，且位于在所有其它疊層之上的串行選擇線柵極結(jié)構(gòu)疊層的任一端。列譯碼器861耦接至多條字線862，且沿存儲(chǔ)器陣列860的行而設(shè)置。行譯碼器863耦接至沿對(duì)應(yīng)于存儲(chǔ)器陣列860中疊層的行而設(shè)置的多條SSL線864，以從陣列860中的存儲(chǔ)器單元讀取及編程數(shù)據(jù)。平面譯碼器858耦接至位線859上存儲(chǔ)器陣列860中的多個(gè)平面。在總線865上提供地址給行譯碼器863、列譯碼器861以及平面譯碼器858。方塊866中的感應(yīng)放大器及數(shù)據(jù)輸入(data-in)結(jié)構(gòu)在此實(shí)施例中透過(guò)數(shù)據(jù)總線867耦接至行譯碼器863。數(shù)據(jù)是從集成電路875上的輸入/輸出端口透過(guò)數(shù)據(jù)輸入線871而提供，或者從其它集成電路875內(nèi)部或外部的數(shù)據(jù)來(lái)源提供至方塊866中的數(shù)據(jù)輸入結(jié)構(gòu)。在所繪示的實(shí)施例中，集成電路包括了其它的電路系統(tǒng)874，例如一般用途處理器或特定用途應(yīng)用電路系統(tǒng)，或者是提供可編程電阻單元陣列支持的芯片上系統(tǒng)(system-on-a-chip)功能模塊的組合。數(shù)據(jù)是從方塊866中的感應(yīng)放大器透過(guò)數(shù)據(jù)輸出(data-out)線872提供至集成電路875上的輸入/輸出端，或提供至其它集成電路875內(nèi)部或外部的數(shù)據(jù)目的地。
使用偏壓設(shè)置狀態(tài)機(jī)869 (bias arrangement state machine)的本實(shí)施例中所實(shí)施的控制器，是用來(lái)控制透過(guò)方塊868中一個(gè)或多個(gè)電壓供應(yīng)器所產(chǎn)生或提供的偏壓設(shè)置供應(yīng)電壓的應(yīng)用，例如讀取及編程電壓?？刂破骺墒褂檬熘妓囍械奶囟ㄓ猛具壿嬰娐废到y(tǒng)來(lái)實(shí)施。在一替代實(shí)施例中，控制器包括了一般用途處理器，控制器可在相同的集成電路上實(shí)施，而所包括的一般用途處理器則執(zhí)行計(jì)算機(jī)程序來(lái)控制裝置的運(yùn)作。又在另一個(gè)實(shí)施例中，可利用特定用途邏輯電路系統(tǒng)及一般用途處理器的組合以實(shí)施其它控制器。圖19為依據(jù)本發(fā)明一實(shí)施例的集成電路的簡(jiǎn)化方塊圖。集成電路線路975包括了如這里所描述而實(shí)施的半導(dǎo)體襯底上具有交替存儲(chǔ)器串行導(dǎo)向的3D NAND閃存陣列960，且位于具有所有其它疊層上都有的串行選擇線柵極結(jié)構(gòu)的疊層的任一端，所謂交替存儲(chǔ)器串行導(dǎo)向?yàn)槲痪€端-至來(lái)源線端導(dǎo)向以及來(lái)源線端-至-位線端導(dǎo)向。列譯碼器961耦接至多條字線962，且沿存儲(chǔ)器陣列960中的列而設(shè)置。行譯碼器963耦接至沿對(duì)應(yīng)于存儲(chǔ)器陣列960中疊層的行而設(shè)置的多條SSL線964以從陣列960中的存儲(chǔ)器單元讀取及編程數(shù)據(jù)。平面譯碼器958透過(guò)位線959耦接至存儲(chǔ)器陣列960中的多個(gè)平面。在總線965(bus)·上提供地址給行譯碼器963 (column decoder)、列譯碼器961 (row decoder)以及平面譯碼器958 (plane decoder)。方塊966中的感應(yīng)放大器及數(shù)據(jù)輸入結(jié)構(gòu)在此實(shí)施例中透過(guò)數(shù)據(jù)總線967耦接至行譯碼器963。數(shù)據(jù)是從集成電路975上的輸入/輸出端口透過(guò)數(shù)據(jù)輸入線971而提供，或者從其它集成電路975內(nèi)部或外部的數(shù)據(jù)來(lái)源提供至方塊966中的數(shù)據(jù)輸入結(jié)構(gòu)。在所繪示的實(shí)施例中，集成電路包括了其它的電路系統(tǒng)974，例如一般用途處理器或特定用途應(yīng)用電路系統(tǒng)，或者是提供可編程電阻單元陣列支持的芯片上系統(tǒng)功能模塊的組合。數(shù)據(jù)是從方塊966中的感應(yīng)放大器透過(guò)數(shù)據(jù)輸出線972提供至集成電路975上的輸入/輸出端口，或提供至其它集成電路975內(nèi)部或外部的數(shù)據(jù)目的地。使用偏壓設(shè)置狀態(tài)機(jī)969的本實(shí)施例中所實(shí)施的控制器，是用來(lái)控制透過(guò)方塊968中一個(gè)或多個(gè)電壓供應(yīng)器所產(chǎn)生或提供的偏壓設(shè)置供應(yīng)電壓的應(yīng)用，例如讀取、擦除、編程、擦除驗(yàn)證(erase verify)以及編程驗(yàn)證(program verify)電壓?？刂破骺墒褂檬熘妓囍械奶囟ㄓ猛具壿嬰娐废到y(tǒng)來(lái)實(shí)施。在一替代實(shí)施例中，控制器包括了一般用途處理器，控制器可在相同的集成電路上實(shí)施，而所包括的一般用途處理器則執(zhí)行計(jì)算機(jī)程序來(lái)控制裝置的運(yùn)作。又在另一個(gè)實(shí)施例中，可利用特定用途邏輯電路系統(tǒng)及一般用途處理器的組合以實(shí)施其它控制器。圖20-22繪示了具有平行于半導(dǎo)體材料帶的縱向?qū)虼羞x擇線、平行于字線的橫向?qū)虼羞x擇線以及平行于半導(dǎo)體材料帶的縱向?qū)蛭痪€的漸高金屬層的第一 3DNAND閃存陣列結(jié)構(gòu)。圖20為第一 3D NAND閃存陣列結(jié)構(gòu)的透視圖。絕緣材料從圖式中被移除以暴露附加的結(jié)構(gòu)。舉例來(lái)說(shuō)，絕緣層在脊形疊層中的半導(dǎo)體帶間被移除，且在半導(dǎo)體帶的脊形疊層之間被移除。多層陣列形成于絕緣層之上，且包括了共形于多個(gè)脊形疊層的多條字線425-1、…、425-n-l及425-n，該多條字線被用作字線WLn、WLn-1、-WLl0多個(gè)脊形疊層包括了半導(dǎo)體帶412、413、414及415。在相同平面中的半導(dǎo)體帶與階梯結(jié)構(gòu)電性耦接在一起。所示的字線編號(hào)，其從結(jié)構(gòu)的后端到前端依序從I至N漸大，是應(yīng)用于偶數(shù)內(nèi)存頁(yè)。對(duì)于奇數(shù)內(nèi)存頁(yè)，字線編號(hào)從結(jié)構(gòu)的后端到前端依序則從N至I漸小。階梯結(jié)構(gòu)412A、413A、414A及415A為半導(dǎo)體帶的結(jié)尾，例如為半導(dǎo)體帶412、413、414及415的結(jié)尾。如圖所示，這些階梯結(jié)構(gòu)412A、413A、414A及415A電性連接至不同位線來(lái)將譯碼電路系統(tǒng)連接至陣列中的選擇平面。這些階梯結(jié)構(gòu)412A、413A、414A及415A可于使多個(gè)脊形疊層成形的同時(shí)被刻紋。階梯結(jié)構(gòu)402B、403B、404B及405B為半導(dǎo)體帶的結(jié)尾，例如為半導(dǎo)體帶402、403、404及405的結(jié)尾。如圖所示，這些階梯結(jié)構(gòu)402B、403B、404B及405B電性連接至不同位線來(lái)將譯碼電路系統(tǒng)連接至陣列中的選擇平面。這些階梯結(jié)構(gòu)402B、403B、404B及405B可于使多個(gè)脊形疊層成形的同時(shí)被刻紋。
任何給定的半導(dǎo)體帶疊層不是被耦接至階梯結(jié)構(gòu)412A、413A、414A及415A，就是被耦接至階梯結(jié)構(gòu)402B、403B、404B及405B，但并不耦接至兩者。半導(dǎo)體帶疊層具有位線端-至-來(lái)源線端導(dǎo)向或來(lái)源線端-至-位線端導(dǎo)向的兩相對(duì)導(dǎo)向其中之一。舉例來(lái)說(shuō)，半導(dǎo)體帶412、413、414及415的疊層具有位線端-至-來(lái)源線端導(dǎo)向，而半導(dǎo)體帶402、403、404及405的疊層則具有來(lái)源線-至-位線端導(dǎo)向。導(dǎo)體帶412、413、414及415的疊層通過(guò)階梯結(jié)構(gòu)412A、413A、414A及415A在其中一端結(jié)尾，通過(guò)SSL柵極結(jié)構(gòu)419、柵極選擇線GSL426、從字線425-1WL至425-N WL、柵極選擇線GSL427，然后透過(guò)來(lái)源線428結(jié)尾于另一端。半導(dǎo)體帶412、413、414及415的疊層并不到達(dá)階梯結(jié)構(gòu)402B、403B、404B及405B。半導(dǎo)體帶402、403、404及405的疊層通過(guò)階梯結(jié)構(gòu)402B、403B、404B及405B在其中一端結(jié)尾，通過(guò)SSL柵極結(jié)構(gòu)409、柵極選擇線GSL427、從字線425-NWL至425-1WL、柵極選擇線GSL426，然后透過(guò)來(lái)源線(被圖示的其它部分所遮蓋)結(jié)尾于另一端。半導(dǎo)體帶402,403,404及405的疊層并不到達(dá)階梯結(jié)構(gòu)412A、413A、414A及415A。如前圖所詳細(xì)描述的，存儲(chǔ)器材料層從半導(dǎo)體帶412-415以及402-405分離了字線425-1至425-n。接地選擇線GSL 426及GSL 427共形于多個(gè)脊形疊層，類似于字線。半導(dǎo)體帶的每個(gè)疊層的其中一端皆以階梯結(jié)構(gòu)做結(jié)尾，并且以來(lái)源線做為另一端的結(jié)尾。舉例來(lái)說(shuō)，半導(dǎo)體帶412、413、414及415的疊層透過(guò)階梯結(jié)構(gòu)412A、413A、414A及415A結(jié)尾于其中一端，并透過(guò)來(lái)源線428結(jié)尾于另一端。在本圖的近端，一部分的半導(dǎo)體帶疊層透過(guò)階梯結(jié)構(gòu)402B、403B、404B及405B結(jié)尾，而所有另一部分的半導(dǎo)體帶疊層則透過(guò)來(lái)源線結(jié)尾。在本圖的遠(yuǎn)程，該所有另一部分的半導(dǎo)體帶疊層透過(guò)階梯結(jié)構(gòu)412A、413A、414A及415A，而該一部分的半導(dǎo)體帶疊層則透過(guò)來(lái)源線結(jié)尾。位線及串行選擇線形成于金屬層ML1、ML2以及ML3，且討論于較明顯的下圖。晶體管于階梯結(jié)構(gòu)412A、413A、414A及字線425-1之間形成。在晶體管中，半導(dǎo)體帶(也就是413)用作裝置的通道區(qū)域。SSL柵極結(jié)構(gòu)(也就是419及409)在使字線425-1至425-n成形的相同步驟期間被刻紋。硅化物層可沿字線425-1至425_n與接地選擇線426及427的頂面形成，以及形成于柵極結(jié)構(gòu)409及419之上。存儲(chǔ)器材料415的層可用做晶體管的柵極介電質(zhì)。這些晶體管用作耦接于譯碼電路系統(tǒng)的串行選擇柵極，以選擇陣列中的特定脊形疊層。圖21及22繪示圖20所示的第一 3D NAND閃存陣列結(jié)構(gòu)的側(cè)圖。圖21顯示了所有三個(gè)金屬層ML1、ML2及ML3。圖22顯示了較低的兩個(gè)金屬層MLl及ML2，其中移除了第三金屬層ML3以使其它金屬層較容易檢視。第一金屬層MLl包括了具平行于半導(dǎo)體材料帶的縱向?qū)虻拇羞x擇線。這些MLl串行選擇線透過(guò)短通孔而連接至不同的SSL柵極結(jié)構(gòu)(也就是409及419)。第二金屬層ML2包括了具平行于字線的橫向?qū)虻拇羞x擇線。這些ML2串行選擇線透過(guò)短通孔而連接至不同的MLl串行選擇線。相結(jié)合后，這些MLl串行選擇線以及ML2串行選擇線容許了使用串行選擇訊號(hào)來(lái)選擇半導(dǎo)體帶的特定疊層。第一金屬層MLl也包括了兩條具有平行于字線的橫向?qū)虻膩?lái)源線。最后，第三金屬層ML3包括了具有平行于半導(dǎo)體材料帶的縱向?qū)虻奈痪€。不同位線電性連接至階梯結(jié)構(gòu)412A、413A、414A及415A及402B、403B、404B及405B的不同階。這些ML3位線容許了使用位線訊號(hào)來(lái)選擇半導(dǎo)體帶的特定水平平面。 因?yàn)樘囟ㄗ志€容許了字線選擇存儲(chǔ)器單元的特定列平面，字線訊號(hào)、位線訊號(hào)以及串行選擇線訊號(hào)的三重組合足以從存儲(chǔ)器單元的3D陣列中選擇特定存儲(chǔ)器單元。圖23-26繪示具有平行于字線的橫向?qū)虼羞x擇線、平行于半導(dǎo)體帶的縱向?qū)虼羞x擇線以及平行于半導(dǎo)體材料帶的縱向?qū)蛭痪€的漸高金屬層的第一3D NAND閃存陣列結(jié)構(gòu)。圖23-圖26所示的第二 3D NAND閃存陣列大致與圖20-圖22所示的第一 3D NAND閃存陣列相似。為了更利于檢視，圖26進(jìn)一步地移除所有的三個(gè)金屬層ML1、ML2及ML3。然而，圖23-圖26所示的第二 3D NAND閃存陣列顯示了 32條字線，而圖20-圖22所示的第一 3D NAND閃存陣列則顯示了 8條字線。而其它的實(shí)施例則具有不同數(shù)量的字線、位線以及串行選擇線，以及相對(duì)應(yīng)不同數(shù)量的半導(dǎo)體帶疊層等等。并且，圖23-圖26所示的第二 3D NAND閃存陣列顯示了以多晶硅栓將接觸栓連接至階梯結(jié)構(gòu)的不同階，而圖20-圖22所示的第一 3D NAND閃存陣列則顯示將ML3位線連接至階梯結(jié)構(gòu)不同階的金屬接觸栓。進(jìn)一步地，圖23-圖26所示的第二 3D NAND閃存陣列具有通往MLl譯碼器的串行選擇線以及通往ML2上SSL柵極結(jié)構(gòu)的串行選擇線，而圖20-圖22所示的第一 3D NAND閃存陣列則具有通往在ML2譯碼器的串行選擇線以及通往MLl上SSL柵極結(jié)構(gòu)的串行選擇線。圖27為圖20-圖22的第一 3D NAND閃存陣列結(jié)構(gòu)設(shè)計(jì)圖。在圖27的設(shè)計(jì)圖中，半導(dǎo)體帶疊層顯示為具點(diǎn)-破折號(hào)邊緣的垂直帶。相鄰的半導(dǎo)體帶疊層在相對(duì)的導(dǎo)向之間交替，也就是在位線端-至-來(lái)源線端導(dǎo)向以及來(lái)源線端-至-位線端導(dǎo)向之間交替。一部分的半導(dǎo)體帶疊層從頂部的位線結(jié)構(gòu)運(yùn)行至底部的來(lái)源線結(jié)構(gòu)。所有另一部分的半導(dǎo)體帶疊層則從頂部的來(lái)源線結(jié)構(gòu)運(yùn)行至底部的位線結(jié)構(gòu)。覆蓋半導(dǎo)體帶疊層的是水平字線以及水平接地選擇線GSL (偶)與GSL (奇)。覆蓋半導(dǎo)體帶疊層的并且為SSL柵極結(jié)構(gòu)。SSL柵極結(jié)構(gòu)在半導(dǎo)體帶頂端覆蓋了一部分半導(dǎo)體帶疊層，且在半導(dǎo)體帶底端覆蓋了所有其它半導(dǎo)體帶疊層。在這兩種情況下，SSL柵極結(jié)構(gòu)皆控制任何半導(dǎo)體帶疊層與對(duì)應(yīng)于疊層的位線接觸結(jié)構(gòu)之間的電性連接。所示的字線編號(hào)，其從圖頂至圖底依序從I至N漸大，是應(yīng)用于偶數(shù)內(nèi)存頁(yè)。對(duì)于奇數(shù)內(nèi)存頁(yè)，字線編號(hào)從圖頂至圖底依序則從N至I漸小。
覆蓋字線、接地選擇線以及SSL柵極結(jié)構(gòu)的是垂直運(yùn)行的MLl SSL串行選擇線。覆蓋MLl SSL串行選線的是水平運(yùn)行的ML2 SSL串行選擇線。雖然ML2 SSL串行選擇線為了能容易檢視結(jié)構(gòu)而顯示為相對(duì)應(yīng)MLl SSL串行選擇線的結(jié)尾，但ML2 SSL串行選擇線的水平運(yùn)行可以更加延長(zhǎng)。ML2 SSL串行選擇線傳送從譯碼器來(lái)的訊號(hào)，而MLl SSL串行選擇線耦接這些譯碼器訊號(hào)至特定SSL柵極結(jié)構(gòu)以選擇特定半導(dǎo)體帶疊層。覆蓋MLl SSL串行選擇線的并且是奇數(shù)號(hào)與偶數(shù)號(hào)的來(lái)源線。進(jìn)一步地，覆蓋ML2 SSL串行選擇線的是于頂端及底端連接至階梯接觸結(jié)構(gòu)(stepped contact structure)的ML3位線(并無(wú)顯示于圖中)。透過(guò)階梯接觸結(jié)構(gòu)，位線能選擇半導(dǎo)體帶的特定平面。圖28為圖23-圖26第二 3D NAND閃存陣列結(jié)構(gòu)的設(shè)計(jì)圖。圖28所示的這個(gè)第二 3D NAND閃存陣列結(jié)構(gòu)大致與圖27所示的第一 3D NAND閃存結(jié)構(gòu)設(shè)計(jì)圖相似。然而，圖28所示的第二 3D NAND閃存陣列具有通往MLl譯碼器的串行選擇線以及通往ML2上SSL柵 極結(jié)構(gòu)的串行選擇線，而圖27顯示的第一 3D NAND閃存結(jié)構(gòu)則具有通往ML2譯碼器的串行選擇線以及通往MLl上SSL柵極結(jié)構(gòu)的串行選擇線。圖29為3D存儲(chǔ)器陣列的平面圖。在所示的陣列中，Y半節(jié)距=32納米而X半節(jié)距=43納米。在3D VG NAND中有4個(gè)存儲(chǔ)器層。陣列中的核心使用率(core efficiency)約為67% (66條WL，與其上的SSL柵極、GSL、SL以及BL接點(diǎn))。以單階單元(single levelcell)運(yùn)作時(shí)(lb/c)其密度為32Gb。芯片面積大小約為76mm2。圖30繪示具有平行于字線的橫向?qū)虼羞x擇線、平行于半導(dǎo)體帶的縱向?qū)虼羞x擇線以及平行于半導(dǎo)體材料帶的縱向?qū)蛭痪€的漸高金屬層的3D NAND閃存陣列結(jié)構(gòu)。圖30相似于圖23。圖30相較于圖23的更動(dòng)為將第一組陣列層編號(hào)(1)-(4)增加至位線，以及將第二組陣列層編號(hào)(1)-(4)增加至包括階梯結(jié)構(gòu)402B、403B、404B及405B的位線結(jié)構(gòu)。這些陣列層編號(hào)組乃用以顯示特定位線電性連接至特定陣列層位置。圖30顯示了具有1、2、3及4平面位置序列的存儲(chǔ)器區(qū)塊。相對(duì)應(yīng)地，如同位線結(jié)構(gòu)從第一端橫越至第二端，連續(xù)編號(hào)的位線1_4(也就是從左至右、從右至左或其它連續(xù)的順序來(lái)編號(hào))通過(guò)階梯接觸結(jié)構(gòu)(也可稱之為位線結(jié)構(gòu))耦接至平面位置1-4 (也就是從頂?shù)降?、從底到頂或其它順序?lái)編號(hào))。圖31為具有以特定位線存取陣列層的編號(hào)標(biāo)示的位線的3D NAND閃存陣列結(jié)構(gòu)設(shè)計(jì)圖。在所示的范例中，如同依序橫越的4條位線(也就是從左至右、從右至左或其它順序來(lái)編號(hào))，也將位線以平面位置1、2、3及4來(lái)標(biāo)示。所以如同依序橫越的4條位線，也將位線通過(guò)以破折號(hào)方框顯示的階梯接觸結(jié)構(gòu)(也可稱之為位線結(jié)構(gòu))耦接至平面位置1-4 (也就是從頂至底、從底至頂或其它順序來(lái)編號(hào))。圖32為具有以位線存取的陣列層的編號(hào)標(biāo)示的位線3D NAND閃存陣列結(jié)構(gòu)設(shè)計(jì)圖，顯示了相鄰具有以不同序列耦接至陣列層的位線的區(qū)塊。圖32顯示了不同位線結(jié)構(gòu)具有平面位置的平移序列。舉例來(lái)說(shuō)，所顯示的不同位線結(jié)構(gòu)平面位置的不同序列為1、2、3及4 ;2、3、4及I ;以及3、4、1及2。相對(duì)應(yīng)地最左邊從頂運(yùn)行至底且連接于不同位線結(jié)構(gòu)的位線，被連接至平面位置1、2及3(以從頂位線結(jié)構(gòu)至底位線結(jié)構(gòu)的順序)。第二左邊從頂運(yùn)行至底且連接至不同位線結(jié)構(gòu)的位線，被連接至平面位置2、3及4(以從頂位線結(jié)構(gòu)至底位線結(jié)構(gòu)的順序)。第三左邊從頂運(yùn)行至底且連接至不同位線結(jié)構(gòu)的位線，被連接至平面位置3、4及I (以從頂位線結(jié)構(gòu)至底位線結(jié)構(gòu)的順序)。第四左邊從頂運(yùn)行至底且連接至不同位線結(jié)構(gòu)的位線，被連接至平面位置4、I及2 (以從頂位線結(jié)構(gòu)至底位線結(jié)構(gòu)的順序)。在某些實(shí)施例中，選擇位線結(jié)構(gòu)的編號(hào)以及存儲(chǔ)器區(qū)塊的編號(hào)是為了使每條字線皆如其它字線具有相同的所謂之電容，其原因?yàn)轳罱拥臑橄嗤谄渌痪€的平面位置組
口 ο多種實(shí)施例包括了不同數(shù)量的位線以及不同數(shù)量的耦接至位線的平面位置，例如兩倍或二次方。雖本發(fā)明已以較佳實(shí)施例及范例詳述如上，然需知其乃用以舉例說(shuō)明而非限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各 種的更動(dòng)與潤(rùn)飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求范圍所界定的為準(zhǔn)。
權(quán)利要求
1.一種存儲(chǔ)器裝置，包括 一存儲(chǔ)器陣列，具有位于多個(gè)平面位置的多個(gè)存儲(chǔ)器單元； 多條位線結(jié)構(gòu)，具有多個(gè)平面位置的多個(gè)序列，該多個(gè)序列至少包括兩相異序列，每個(gè)該多個(gè)序列描繪了該多條位線結(jié)構(gòu)中的一位線結(jié)構(gòu)耦接至該多條位線的該多個(gè)平面位置的順序特征。
2.根據(jù)權(quán)利要求I所述的存儲(chǔ)器裝置，其中該陣列的該多個(gè)存儲(chǔ)器單元是在NAND串行中沿多個(gè)半導(dǎo)體材料帶而設(shè)置。
3.根據(jù)權(quán)利要求I所述的存儲(chǔ)器裝置，其中該陣列的該多個(gè)存儲(chǔ)器單元是沿該多條位線結(jié)構(gòu)與多個(gè)來(lái)源線結(jié)構(gòu)之間的多個(gè)半導(dǎo)體材料帶而設(shè)置。
4.根據(jù)權(quán)利要求I所述的存儲(chǔ)器裝置，其中相異的電容描繪了該多個(gè)平面位置的相異平面位置的特征。
5.根據(jù)權(quán)利要求I所述的存儲(chǔ)器裝置，其中該多條位線結(jié)構(gòu)的該多個(gè)序列的該多個(gè)相異序列，是平均了描繪該多個(gè)平面位置的相異平面位置特征的相異電容。
6.根據(jù)權(quán)利要求I所述的存儲(chǔ)器裝置，其中該位線結(jié)構(gòu)與該多條位線的該多個(gè)平面位置耦接的順序，是從該位線結(jié)構(gòu)的一第一末端橫跨對(duì)應(yīng)至該位線結(jié)構(gòu)的一第二末端。
7.根據(jù)權(quán)利要求I所述的存儲(chǔ)器裝置，其中該陣列是以該多條位線結(jié)構(gòu)分隔為多個(gè)存儲(chǔ)器區(qū)塊。
8.根據(jù)權(quán)利要求I所述的存儲(chǔ)器裝置，其中該陣列中的該多個(gè)半導(dǎo)體材料帶疊層的一特定半導(dǎo)體帶以及該陣列中的該多條字線的一條特定字線的組合選擇，是用以識(shí)別該陣列中的一特定存儲(chǔ)器單元。
9.根據(jù)權(quán)利要求I所述的存儲(chǔ)器裝置，其中該陣列的該多個(gè)存儲(chǔ)器元件包括多個(gè)電荷設(shè)陷結(jié)構(gòu)，該多個(gè)電荷設(shè)陷結(jié)構(gòu)包括一隧穿層、一電荷設(shè)陷層以及一阻擋層。
10.根據(jù)權(quán)利要求I所述的存儲(chǔ)器裝置，包括 一襯底； 多個(gè)半導(dǎo)體材料帶疊層，為脊形，且包括至少兩個(gè)半導(dǎo)體材料帶，該多個(gè)半導(dǎo)體材料帶是以絕緣材料分隔于多個(gè)平面位置； 多條字線，該多條字線是跨越該多個(gè)疊層而設(shè)置，且具有與該多個(gè)疊層共形(conformal)的表面；以及 位于接口區(qū)域中的多個(gè)存儲(chǔ)器元件，該多個(gè)存儲(chǔ)器元件是透過(guò)該多個(gè)半導(dǎo)體材料帶與該多條字線建立該多個(gè)存儲(chǔ)器單元的存儲(chǔ)器陣列； 其中該多條位線結(jié)構(gòu)位于該多個(gè)疊層的末端。
11.一存儲(chǔ)器裝置，包括 一存儲(chǔ)器陣列，具有位于多個(gè)平面位置中的多個(gè)存儲(chǔ)器單元； 多條位線，每條該多條位線被耦接至該多個(gè)相異平面位置的至少兩相異平面位置，并且于上述至少兩相異平面位置存取該多個(gè)存儲(chǔ)器單元。
12.根據(jù)權(quán)利要求11所述的存儲(chǔ)器裝置，其中該陣列的該多個(gè)存儲(chǔ)器單元是在NAND串行中沿多個(gè)半導(dǎo)體材料帶而設(shè)置。
13.根據(jù)權(quán)利要求11所述的存儲(chǔ)器裝置，其中該陣列的該多個(gè)存儲(chǔ)器單元是沿該多條位線結(jié)構(gòu)與多個(gè)來(lái)源線結(jié)構(gòu)之間的多個(gè)半導(dǎo)體材料帶而設(shè)置。
14.根據(jù)權(quán)利要求11所述的存儲(chǔ)器裝置，其中相異的電容描繪了該多個(gè)平面位置的相異平面位置的特征。
15.根據(jù)權(quán)利要求11所述的存儲(chǔ)器裝置，其中該陣列是以該多條位線結(jié)構(gòu)分隔為多個(gè)存儲(chǔ)器區(qū)塊。
16.根據(jù)權(quán)利要求11所述的存儲(chǔ)器裝置，其中該陣列中的該多個(gè)半導(dǎo)體材料帶疊層的一特定半導(dǎo)體帶以及該陣列中的該多條字線的一條特定字線的組合選擇，是用以識(shí)別該陣列中的一特定存儲(chǔ)器單元。
17.根據(jù)權(quán)利要求11所述的存儲(chǔ)器裝置，其中該陣列的該多個(gè)存儲(chǔ)器元件包括多個(gè)電荷設(shè)陷結(jié)構(gòu)，該多個(gè)電荷設(shè)陷結(jié)構(gòu)包括一隧穿層、一電荷設(shè)陷層以及一阻擋層。
18.根據(jù)權(quán)利要求11所述的存儲(chǔ)器裝置，包括 一襯底； 多個(gè)半導(dǎo)體材料帶疊層，為脊形，且包括至少兩個(gè)半導(dǎo)體材料帶，該多個(gè)半導(dǎo)體材料帶是以絕緣材料分隔于多個(gè)平面位置； 多條字線，該多條字線跨越該多個(gè)疊層而設(shè)置，且具有與該多個(gè)疊層共形(conformal)的表面；以及 位于接口區(qū)域中的多個(gè)存儲(chǔ)器元件，該多個(gè)存儲(chǔ)器元件是透過(guò)該多個(gè)半導(dǎo)體材料帶與該多條字線建立該多個(gè)存儲(chǔ)器單元的存儲(chǔ)器陣列； 其中該多條位線結(jié)構(gòu)位于該多個(gè)疊層的末端。
19.根據(jù)權(quán)利要求18所述的存儲(chǔ)器裝置，其中該多條位線的每條位線被耦接至該多個(gè)半導(dǎo)體材料帶疊層中相異疊層的至少兩相異平面位置，其中上述的兩相異平面位置包括一第一半導(dǎo)體帶疊層的一第一平面位置以及一第二半導(dǎo)體帶疊層的一第二平面位置，使得該第一半導(dǎo)體帶疊層以及該第二半導(dǎo)體帶疊層為相異存儲(chǔ)器區(qū)塊。
20.根據(jù)權(quán)利要求18所述的存儲(chǔ)器裝置，其中該多條位線的每條位線耦接該多個(gè)半導(dǎo)體材料帶疊層中相異疊層的至少兩相異平面位置，其中上述的兩相異平面位置包括該第一半導(dǎo)體帶疊層的該第一平面位置以及該第二半導(dǎo)體帶疊層的該第二平面位置，使得該第一半導(dǎo)體帶疊層以及該第二半導(dǎo)體帶疊層得以被該多條字線的相異組字線所存取。
全文摘要
本發(fā)明公開了一種改良位線電容單一性的3D陣列存儲(chǔ)器裝置，該裝置具有多個(gè)平面位置；多條位線結(jié)構(gòu)，具有多個(gè)平面位置的多個(gè)序列，每個(gè)序列描繪了一位線結(jié)構(gòu)將該多個(gè)平面位置耦接至位線的順序特征；每條位線被耦接于至少兩相異的平面位置，使得能于兩個(gè)以上相異的平面位置存取該多個(gè)存儲(chǔ)器單元。
文檔編號(hào)H01L27/115GK102709269SQ20111034409
公開日2012年10月3日 申請(qǐng)日期2011年11月4日 優(yōu)先權(quán)日2011年1月19日
發(fā)明者呂函庭, 洪俊雄, 陳士弘 申請(qǐng)人:旺宏電子股份有限公司