專利名稱：半導(dǎo)體襯底、具有該半導(dǎo)體襯底的集成電路及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，更具體地說，涉及半導(dǎo)體襯底、具有該半導(dǎo)體襯底的集成電路以及它們的制造方法。
背景技術(shù)：
通常，集成電路(IC)包含形成在襯底上的NMOS (η型金屬-氧化物-半導(dǎo)體)晶體管和PMOS (P型金屬-氧化物-半導(dǎo)體)晶體管的組合。為了提高超大規(guī)模集成電路的效率并降低其制造成本，持續(xù)的趨勢是減小器件的特征尺寸，尤其是柵電極的長度。然而，柵電極長度的減小會(huì)導(dǎo)致短溝道效應(yīng)，從而降低半導(dǎo)體器件和整個(gè)集成電路的性能。絕緣體上娃(Silicon-on-Insulator, SOI)技術(shù)是在頂層娃和背襯底之間引入了一層埋氧化層(BOX)。由于埋氧化層的存在，實(shí)現(xiàn)了集成電路中元器件之間的完全的介質(zhì) 隔離，因此S0I-CM0S集成電路從本質(zhì)上避免了體硅CMOS電路中的寄生閂鎖效應(yīng)。而完全耗盡型SOI器件的短溝道效應(yīng)較小，能自然形成淺結(jié)，泄露電流較小。因此，具有超薄SOI和雙柵的全耗盡S0I-M0SFET吸引了廣泛關(guān)注。為了調(diào)整閾值電壓和抑制短溝道效應(yīng)，在S0I-M0SFET器件中的超薄氧化物埋層下形成接地層(ground plane,有時(shí)該層也用于接半導(dǎo)體層)，并對(duì)該接地層進(jìn)行低電阻化從而形成晶體管的背柵結(jié)構(gòu)。然而，根據(jù)傳統(tǒng)方法，為了將NMOSFET和PMOSFET的接地層連接到相應(yīng)的電壓源，需要額外的接觸和布線，導(dǎo)致器件占用面積增加。因此，需要改進(jìn)的方法來將NMOSFET和PMOSFET的接地層連接到相應(yīng)的電壓源以減小器件占用面積。

發(fā)明內(nèi)容
本發(fā)明的目的在于通過提供一種改進(jìn)的半導(dǎo)體襯底、具有該半導(dǎo)體襯底的集成電路、以及它們的制造方法，使得可以在制造集成電路時(shí)不需要為每一個(gè)晶體管單獨(dú)提供用于背柵的接觸，從而減小晶體管的占用面積。為了實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明的第一方面，提供一種半導(dǎo)體襯底，用于在其上制造具有背柵的晶體管，所述半導(dǎo)體襯底包括半導(dǎo)體基底；在所述半導(dǎo)體基底上的第一絕緣材料層；在所述第一絕緣材料層上的第一導(dǎo)電材料層；在所述第一導(dǎo)電材料層上的第二絕緣材料層；在所述第二絕緣材料層上的第二導(dǎo)電材料層；在所述第二導(dǎo)電材料層上的絕緣埋層；以及在所述絕緣埋層上的半導(dǎo)體層，其中在所述第一導(dǎo)電材料層和第二導(dǎo)電材料層之間具有至少一個(gè)貫穿所述第二絕緣材料層以便連通所述第一導(dǎo)電材料層和第二導(dǎo)電材料層的第一導(dǎo)電通路，每一個(gè)第一導(dǎo)電通路的位置由要形成相應(yīng)的一個(gè)第一組晶體管的區(qū)域限定。根據(jù)本發(fā)明的第二方面，提供一種用于在其上制造具有背柵的晶體管的半導(dǎo)體襯底，除了與根據(jù)本發(fā)明的第一方面的半導(dǎo)體襯底相同的結(jié)構(gòu)之外，還包括多個(gè)第一隔離結(jié)構(gòu)，所述第一隔離結(jié)構(gòu)的底面與所述第二絕緣材料層的下表面齊平并且頂面與所述半導(dǎo)體層的上表面齊平或略高，并且每一個(gè)要形成具有背柵的晶體管的區(qū)域由相鄰的第一隔離結(jié)構(gòu)限定。根據(jù)本發(fā)明的第三方面，提供一種用于在其上制造具有背柵的晶體管的半導(dǎo)體襯底，除了與根據(jù)本發(fā)明第一方面的半導(dǎo)體襯底相同的結(jié)構(gòu)之外，還包括在所述第一絕緣材料層和所述第一導(dǎo)電材料層之間的另一導(dǎo)電材料層；以及在所述另一導(dǎo)電材料層和所述第一導(dǎo)電材料層之間的另一絕緣材料層，其中，在所述第二導(dǎo)電材料層和所述另一導(dǎo)電材料層之間具有多個(gè)貫穿所述另一絕緣材料層、第一導(dǎo)電材料層和第二絕緣材料層以連通所述第二導(dǎo)電材料層和所述另一導(dǎo)電材料層的第二導(dǎo)電通路，所述第二導(dǎo)電通路與第一導(dǎo)電材料層之間是電絕緣的，并且所述多個(gè)第二導(dǎo)電通路分成第一組和第二組，其中第一組包含一個(gè)第二導(dǎo)電通路，第二組中的每一個(gè)第二導(dǎo)電通路由要形成相應(yīng)的一個(gè)第二導(dǎo)電類型的晶體管的區(qū)域限定。根據(jù)本發(fā)明的第四方面，提供一種用于在其上制造具有背柵的晶體管的半導(dǎo)體襯底，除了與根據(jù)本發(fā)明的第三方面的半導(dǎo)體襯底相同的結(jié)構(gòu)之外，還包括多個(gè)第一隔離結(jié) 構(gòu)，所述第一隔離結(jié)構(gòu)的底面與所述第二絕緣材料層的下表面齊平并且頂面與所述半導(dǎo)體層的上表面齊平或略高，其中每一個(gè)要形成具有背柵的晶體管的區(qū)域由相鄰的第一隔離結(jié)構(gòu)限定。根據(jù)本發(fā)明的第五方面，提供一種集成電路，除了包括根據(jù)本發(fā)明的第二方面的半導(dǎo)體襯底之外，還包括位于要形成具有背柵的晶體管的區(qū)域中的晶體管，所述晶體管包括第一組晶體管和第二組晶體管，所述晶體管的導(dǎo)電溝道位于所述半導(dǎo)體層中且其背柵由所述第二導(dǎo)電材料層形成；覆蓋在所述半導(dǎo)體襯底和所述晶體管上的介質(zhì)層；以及用于通過將所述第一導(dǎo)電材料層電連接到外部以將所述第一組晶體管的背柵電連接到外部的導(dǎo)電接觸。根據(jù)本發(fā)明的第六方面，提供一種集成電路，除了包括根據(jù)本發(fā)明的第四方面的半導(dǎo)體襯底之外，還包括位于要形成具有背柵的晶體管的區(qū)域中的晶體管，所述晶體管包括第一組晶體管和第二組晶體管，所述晶體管的導(dǎo)電溝道位于所述半導(dǎo)體層中且其背柵由所述第二導(dǎo)電材料層形成；覆蓋在所述半導(dǎo)體襯底和所述晶體管上的介質(zhì)層；用于通過將所述第一導(dǎo)電材料電連接到外部以將所述第一組晶體管的背柵電連接到外部的第一導(dǎo)電接觸；以及貫穿所述介質(zhì)層、所述半導(dǎo)體層和所述絕緣埋層以到達(dá)所述第二導(dǎo)電材料層以便與所述第一組第二導(dǎo)電通路電連通的第二導(dǎo)電接觸。根據(jù)本發(fā)明的第七方面，提供一種制造半導(dǎo)體襯底的方法，該半導(dǎo)體襯底用于在其上制造具有背柵的晶體管，該方法包括如下步驟提供半導(dǎo)體基底；在所述半導(dǎo)體基底上依次形成第一絕緣材料層、第一導(dǎo)電材料層和第二絕緣材料層；圖案化所述第二絕緣材料層以形成貫穿所述第二絕緣材料層的至少一個(gè)通孔，每一個(gè)通孔的位置由要形成相應(yīng)的一個(gè)第一組晶體管的區(qū)域限定；在所述第二絕緣材料層上沉積導(dǎo)電材料以形成第二導(dǎo)電材料層，使得所述第二導(dǎo)電材料層的導(dǎo)電材料填滿每一個(gè)所述通孔以形成導(dǎo)電通路；在所述第二導(dǎo)電材料層上沉積絕緣埋層；以及在所述絕緣埋層上結(jié)合半導(dǎo)體層。根據(jù)本發(fā)明的第十方面，提供一種制造半導(dǎo)體襯底的方法，該半導(dǎo)體襯底用于在其上制造具有背柵的晶體管，該方法包括如下步驟提供半導(dǎo)體基底；在所述半導(dǎo)體基底上依次形成第一絕緣材料層、第一導(dǎo)電材料層和第二絕緣材料層；圖案化所述第二絕緣材料層以形成貫穿所述第二絕緣材料層的多個(gè)第一通孔，所述第一通孔分為第一組和第二組，其中第一組包含一個(gè)第一通孔，第二組中的每個(gè)第一通孔的位置由要形成相應(yīng)的一個(gè)第一組晶體管的區(qū)域限定；在所述第二絕緣材料層上沉積導(dǎo)電材料以形成第二導(dǎo)電材料層，使得所述第二導(dǎo)電材料層的導(dǎo)電材料填滿每一個(gè)所述第一通孔以形成多個(gè)第一導(dǎo)電通路；圖案化所述第二導(dǎo)電材料層，使得每個(gè)所述第一導(dǎo)電通路的至少一部分被所述第二導(dǎo)電材料層的一部分覆蓋，并且覆蓋每個(gè)所述第一導(dǎo)電通路的至少一部分的所述第二導(dǎo)電材料層的部分與所述第二導(dǎo)電材料層的其它部分分離；在所述第二導(dǎo)電材料層上沉積絕緣材料以形成第三絕緣材料層，使得所述第二導(dǎo)電材料層的分離的部分之間被所述第三絕緣材料層的絕緣材料填滿；圖案化所述第三絕緣材料層，使得保留在所述第一導(dǎo)電通路上方的所述第二導(dǎo)電材料層的部分暴露，并且形成多個(gè)第二通孔，每個(gè)第二通孔的位置由要形成·相應(yīng)的一個(gè)第二組晶體管的區(qū)域限定；在所述第三絕緣材料層上沉積導(dǎo)電材料以形成第三導(dǎo)電材料層，使得所述第二通孔被所述第三導(dǎo)電材料層的導(dǎo)電材料填滿以形成第二導(dǎo)電通路，并且使得保留在所述第一導(dǎo)電通路上方的所述第二導(dǎo)電材料層上的所述暴露部分被所述第三導(dǎo)電材料層的導(dǎo)電材料填滿以形成第三導(dǎo)電通路；在所述第三導(dǎo)電材料層上沉積絕緣埋層；以及在所述絕緣埋層上結(jié)合半導(dǎo)體層。根據(jù)本發(fā)明的第十一方面，提供一種制造半導(dǎo)體襯底的方法，該半導(dǎo)體襯底用于在其上制造具有背柵的晶體管，該方法除了上述根據(jù)本發(fā)明的第十方面的方法步驟之外，還包括形成多個(gè)第一隔離結(jié)構(gòu)，所述第一隔離結(jié)構(gòu)的底面與所述第二絕緣材料層的下表面齊平，并且頂面與所述半導(dǎo)體層的上表面齊平或略高，其中每一個(gè)要形成具有背柵的晶體管的區(qū)域由相鄰的第一隔離結(jié)構(gòu)限定。使用根據(jù)本發(fā)明的方法制造的半導(dǎo)體襯底，在后續(xù)制造集成電路時(shí)不需要為每一個(gè)晶體管單獨(dú)提供用于背柵的導(dǎo)電接觸，而是，至少一些晶體管的背柵可以通過相應(yīng)的導(dǎo)電通路連接到一個(gè)共同的互連層并且利用一個(gè)接觸將該互連層連接到外部。因此，至少一些晶體管的占用面積可以大大減小，從而提高了晶片的利用率。在一個(gè)優(yōu)選實(shí)施方式中，所有的nMOSFET的背柵通過一個(gè)共同的互連層經(jīng)由一個(gè)導(dǎo)電接觸連接到外部，而所有的pMOSFET的背柵通過另一個(gè)共同的互連層經(jīng)由另一個(gè)導(dǎo)電接觸連接到外部，從而在整個(gè)集成電路上僅僅需要形成兩個(gè)用于背柵的接觸，極大地提高了晶片的利用率。通過閱讀以下結(jié)合附圖的詳細(xì)描述，本發(fā)明的特征和優(yōu)點(diǎn)將變得更加明顯。


圖I示意性地示出了根據(jù)本發(fā)明的第一實(shí)施方式的包含具有背柵的晶體管的集成電路的剖面圖。圖2-10示意性地示出了根據(jù)本發(fā)明的第一實(shí)施方式的制造用于包含具有背柵的晶體管的集成電路的各階段的剖面圖。圖11示意性地示出了根據(jù)本發(fā)明的第二實(shí)施方式的包含具有背柵的晶體管的集成電路的剖面圖。圖12-16示意性示出了根據(jù)本發(fā)明的第二實(shí)施方式的制造用于包含具有背柵的晶體管的集成電路的各階段的剖面圖。
具體實(shí)施例方式以下結(jié)合附圖描述本發(fā)明的示例性實(shí)施方式。附圖是示意性的，并未按比例繪制，且只是為了說明本發(fā)明的實(shí)施例而并不意圖限制本發(fā)明的保護(hù)范圍。貫穿附圖使用相同或類似的附圖標(biāo)記表示相同或類似的部件。為了使本發(fā)明的技術(shù)方案更清楚，本領(lǐng)域熟知的工藝步驟及器件結(jié)構(gòu)在此省略。此外，在本說明書的上下文中，一個(gè)層位于另一個(gè)層上，既包括這兩個(gè)層直接接觸的情況，也包括這兩個(gè)層之間插入有其它層或元件的情況。<第一實(shí)施方式>
圖I示出了根據(jù)本發(fā)明的第一實(shí)施方式的包含具有背柵的晶體管的集成電路10的示意性剖面圖。該集成電路10包括半導(dǎo)體基底100 ;在半導(dǎo)體基底100上的第一絕緣材料層102 ;在第一絕緣材料層102上的第一導(dǎo)電材料層104 ;在第一導(dǎo)電材料層104上的第二絕緣材料層106 ;在第二絕緣材料層106上的第二導(dǎo)電材料層108 ;在第二導(dǎo)電材料層108上·的第三絕緣材料層110 ;在第三絕緣材料層110上的第三導(dǎo)電材料層112 ;在第三導(dǎo)電材料層112上的絕緣埋層114 ;在絕緣埋層114上結(jié)合的半導(dǎo)體層116。該集成電路10進(jìn)一步包括貫穿第三絕緣材料層110以電連通第二導(dǎo)電材料層108和第三導(dǎo)電材料層112的通路(via) 107，通路107位于將要形成相應(yīng)晶體管的區(qū)域的下方。該集成電路10還包括貫穿第三絕緣材料層110、第二導(dǎo)電材料層108和第二絕緣材料層106以電連通第三導(dǎo)電材料層112和第一導(dǎo)電材料層104的通路，所述通路分為第一組通路1031和第二組通路1031’。第二組通路1031’為一個(gè)，并且第一組通路1031位于將要形成相應(yīng)晶體管的區(qū)域的下方。在通路1031和1031’貫穿第二導(dǎo)電材料層108的地方，通路1031和1031’被絕緣材料環(huán)繞以便與第二導(dǎo)電材料層108電絕緣。該集成電路10還包括形成在半導(dǎo)體層116上的晶體管。這些晶體管的導(dǎo)電溝道均形成于半導(dǎo)體層116中，且其背柵均由第三導(dǎo)電材料層112形成。作為例子，所述晶體管包括第一導(dǎo)電類型的晶體管113和第二導(dǎo)電類型的晶體管115。優(yōu)選地，第一導(dǎo)電類型不同于第二導(dǎo)電類型。介質(zhì)層118覆蓋在半導(dǎo)體層116和所述晶體管上。該集成電路10進(jìn)一步包括用于電隔離各個(gè)晶體管的第一隔離結(jié)構(gòu)111，以及第二隔離結(jié)構(gòu)111’。隔離結(jié)構(gòu)111和111’的下表面與第三絕緣材料層110的下表面齊平，且頂面與半導(dǎo)體層116的上表面齊平或略高。用于將第二導(dǎo)電材料層108電連接到外部的導(dǎo)電接觸117可以貫穿介質(zhì)層118和第二隔離結(jié)構(gòu)111’，以到達(dá)第二導(dǎo)電材料層108的上表面。可替換地，導(dǎo)電接觸117可以貫穿介質(zhì)層118、半導(dǎo)體層116、絕緣埋層114、第三導(dǎo)電材料層112和第三絕緣材料層110以到達(dá)第二導(dǎo)電材料層108的上表面，同時(shí)借助第二隔離結(jié)構(gòu)111’和第一隔離結(jié)構(gòu)111與各個(gè)晶體管隔離開。該集成電路10還包括導(dǎo)電接觸119，該導(dǎo)電接觸119貫穿介質(zhì)層118、半導(dǎo)體層
116、絕緣埋層114以到達(dá)第三導(dǎo)電材料層112，從而與第二組通路1031’電連通。導(dǎo)電接觸119用于將第一導(dǎo)電材料層104電連接到外部。當(dāng)然，該集成電路10還包含各個(gè)晶體管的頂柵接觸(未示出)和源/漏接觸等。在本實(shí)施方式中，所述第一導(dǎo)電類型的晶體管例如是nMOSFET或pMOSFET，相應(yīng)地，所述第二導(dǎo)電類型的晶體管例如是pMOSFET或nMOSFET。在根據(jù)本實(shí)施方式的集成電路10中，第一導(dǎo)電類型的晶體管113的背柵(即第三導(dǎo)電材料層112)借助通路107、第二導(dǎo)電材料層108和導(dǎo)電接觸117而被施加電壓；第二導(dǎo)電類型的晶體管115的背柵(即第三導(dǎo)電材料層112)借助第一組通路1031、第一導(dǎo)電材料層104、第二組通路1031’和導(dǎo)電接觸119而被施加電壓。由此，不需要單獨(dú)為每一個(gè)晶體管113和晶體管115制造背柵接觸，從而減小了單個(gè)器件的占地面積，提高了晶片的利用
效率 。這里需要說明的是，在本發(fā)明的其他實(shí)施例中，所有第一導(dǎo)電類型的晶體管113或者第二導(dǎo)電類型的晶體管115均可以被替換為一組需要施加特定背柵電壓的晶體管，在這種情況下不需要對(duì)每組晶體管的導(dǎo)電類型進(jìn)行限定，也就是說，每組晶體管不一定具有相同的導(dǎo)電類型，只要能夠?qū)崿F(xiàn)為每組特定的晶體管施加相同的背柵電壓而不需要增加額外的導(dǎo)電接觸即可。下面將描述根據(jù)本發(fā)明的第一實(shí)施方式的集成電路10的制造方法。首先，在半導(dǎo)體基底100上依次沉積第一絕緣材料層102、第一導(dǎo)電材料層104、以及第二絕緣材料層106,如圖2所示。然后，利用常規(guī)的光刻及蝕刻工藝對(duì)第二絕緣材料層106進(jìn)行圖案化，以在其中形成通孔(via hole)101,如圖3所示。為了簡明，圖3中僅僅示出了一個(gè)通孔101,但實(shí)際上可以形成多個(gè)通孔101，每個(gè)通孔101位于將要形成一個(gè)具有背柵的第一導(dǎo)電類型的晶體管的區(qū)域下方。優(yōu)選地，第一導(dǎo)電類型的晶體管為nMOSFET或pMOSFET。此外，還形成至少一個(gè)另外的通孔101’。優(yōu)選地，在本發(fā)明的實(shí)施例中，形成一個(gè)另外的通孔101’。接下來，在第二絕緣材料層106上沉積導(dǎo)電材料以形成第二導(dǎo)電材料層108使得第二絕緣材料層106中的通孔101和101’也被第二導(dǎo)電材料層108的導(dǎo)電材料填滿，從而分別形成第一導(dǎo)電材料層104和第二導(dǎo)電材料層108之間的通路103和103’，如圖4所示。然后，利用常規(guī)的光刻和蝕刻工藝對(duì)第二導(dǎo)電材料層108進(jìn)行圖案化，使得所述通路103和103’中每一個(gè)的至少一部分被所述第二導(dǎo)電材料層108的一部分覆蓋，并且覆蓋所述通路103和103’中每一個(gè)的至少一部分的所述第二導(dǎo)電材料層108的部分與所述第二導(dǎo)電材料層108的其它部分分離，如圖5所示。圖5示出保留在所述通路103和103’上方的第二導(dǎo)電材料層108的部分分別與通路103和103’等寬。然而，本發(fā)明不限于此，保留在所述通路103和103’上方的第二導(dǎo)電材料層108的部分可以分別比通路103和103’更窄(如圖5a所示)或更寬(如圖5b所示),或者,保留在所述通路103和103’上方的第二導(dǎo)電材料層108的部分可以分別部分地覆蓋通路103和103’(如圖5c所示)。接著，在該第二導(dǎo)電材料層108上沉積絕緣材料以形成第三絕緣材料層110，使得第二導(dǎo)電材料層的分離的部分之間被第三絕緣材料層110的絕緣材料填滿。然后，利用常規(guī)的光刻及蝕刻技術(shù)圖案化第三絕緣材料層110，使得保留在所述通路103和103’上方的第二導(dǎo)電材料層108的部分暴露，并且形成多個(gè)通孔105，如圖6所示。每個(gè)通孔105位于將要形成一個(gè)具有背柵的第二導(dǎo)電類型的晶體管的區(qū)域下方。優(yōu)選地，該第二導(dǎo)電類型不同于上述第一導(dǎo)電類型，即，第二導(dǎo)電類型的晶體管為pMOSFET或nMOSFET。優(yōu)選地，第一導(dǎo)電類型的晶體管與第二導(dǎo)電類型的晶體管交替排列。接下來，在第三絕緣材料層110上沉積導(dǎo)電材料以形成第三導(dǎo)電材料層112。同時(shí)，被蝕刻掉的第三絕緣材料層110的部分也被該導(dǎo)電材料填滿，從而在通孔105的位置形成通路107并且在通路103、103’上方的所述暴露部分的位置處形成了與通路103、103’ 一起導(dǎo)電地連接第一導(dǎo)電材料層104和第三導(dǎo)電材料層112的通路，如圖7所示。該第三導(dǎo)電材料層112可在后續(xù)的工藝步驟中用于形成晶體管的背柵。然后，在第三導(dǎo)電材料層112上沉積絕緣埋層114，如圖7所示。優(yōu)選地，該絕緣埋層114為薄氧化物層。之后，在所述絕緣埋層114上結(jié)合半導(dǎo)體層116，如圖8所示。具體來說，半導(dǎo)體層116可以通過例如SmartCut (智能剝離)技術(shù)結(jié)合到絕緣埋層114上，以形成絕緣體上半導(dǎo)體(SOI)結(jié)構(gòu)?？蛇x地，在絕緣埋層114上結(jié)合半導(dǎo)體層116之后，采用本領(lǐng)域熟知的工藝形成多個(gè)第一隔離結(jié)構(gòu)111以及第二隔離結(jié)構(gòu)111’。優(yōu)選地，第一隔離結(jié)構(gòu)111和第二隔離結(jié)構(gòu)111’均為淺溝槽隔離(STI)結(jié)構(gòu)。優(yōu)選地，第二隔離結(jié)構(gòu)111’為一個(gè)。所述隔離結(jié)構(gòu)111及111’的底面與第三絕緣材料層110的下表面齊平，并且頂面與半導(dǎo)體層116的上表面齊平或略高。將要形成晶體管的區(qū)域109位于相鄰的第一隔離結(jié)構(gòu)111之間，并且通路103’上方的通路借助第一隔離結(jié)構(gòu)111與通路107和通路103上方的通路隔開。作為示例，如 圖9所示，通路103’位于兩個(gè)相鄰的第一隔離結(jié)構(gòu)111之間，即，位于區(qū)域109’中。在形成第一隔離結(jié)構(gòu)111以及第二隔離結(jié)構(gòu)111’之前或之后，可以通過離子注入在第三導(dǎo)電材料層112中進(jìn)行低電阻化以形成背柵結(jié)構(gòu)。根據(jù)本發(fā)明的第一實(shí)施方式的用于制作包含具有背柵的晶體管的集成電路的方法，除了包括以上用于形成半導(dǎo)體襯底的步驟之外，還包括下面的步驟
在通路103上方的相應(yīng)區(qū)域109中形成第一導(dǎo)電類型的晶體管113 ;在通路107上方的相應(yīng)區(qū)域109中形成第二導(dǎo)電類型的晶體管115，如圖10所示。形成晶體管的工藝步驟在本領(lǐng)域中是公知的，為了突出本發(fā)明的特征和優(yōu)點(diǎn)，因此在此不再對(duì)其詳細(xì)描述。之后，使用本領(lǐng)域熟知的工藝步驟形成覆蓋在第一和第二導(dǎo)電類型的晶體管和所形成的半導(dǎo)體襯底上的介質(zhì)層118，以及形成各個(gè)晶體管的頂柵接觸(在圖中未示出)和源/漏極接觸。而且，利用本領(lǐng)域熟知的工藝步驟，貫穿介質(zhì)層118和第二隔離結(jié)構(gòu)111’形成將第二導(dǎo)電材料層108連接到外部的導(dǎo)電接觸117，由此導(dǎo)電接觸117被包含在第二隔離結(jié)構(gòu)111’中，并且經(jīng)由第二導(dǎo)電材料層108將部分或全部的第一導(dǎo)電類型的晶體管113的背柵(即第三導(dǎo)電材料層112)連接到外部；還在通路103’上方的相應(yīng)區(qū)域109’中貫穿介質(zhì)層118、半導(dǎo)體層116及絕緣埋層114形成與通路103’電連通以便將第一導(dǎo)電材料層104連接到外部的導(dǎo)電接觸119，由此該導(dǎo)電接觸119能夠經(jīng)由第一導(dǎo)電材料層104將部分或全部的第二導(dǎo)電類型的晶體管115的背柵(即第三導(dǎo)電材料層112)連接到外部，如圖I所示。盡管在所示的實(shí)施方式中導(dǎo)電接觸117形成在第二隔離結(jié)構(gòu)111’中，但是本發(fā)明不限于此，本領(lǐng)域技術(shù)人員可以以任何合適的方式在任何合適的地方形成導(dǎo)電接觸117，只要使其能夠?qū)⒌诙?dǎo)電材料層108電連接到外部即可。例如，導(dǎo)電接觸117也可以形成在隔離結(jié)構(gòu)之間，貫穿介質(zhì)層118、半導(dǎo)體層116、絕緣埋層114、第三導(dǎo)電材料層112、第三絕緣材料層110到達(dá)第二導(dǎo)電材料層108。在形成導(dǎo)電接觸117和/或119之前還可以由例如Ti、TiN或其組合形成接觸襯里層。<第二實(shí)施方式>
在上面描述的第一實(shí)施方式中，第一和第二導(dǎo)電類型的晶體管的背柵均通過其下方的導(dǎo)電材料層連接到外部，然而本發(fā)明不限于此，本發(fā)明還允許僅第一導(dǎo)電類型或僅第二導(dǎo)電類型的晶體管的背柵通過下方的導(dǎo)電材料層連接到外部。
圖11示出了根據(jù)本發(fā)明的第二實(shí)施方式的包含具有背柵的晶體管的集成電路20的示意性剖面圖。該集成電路20包括半導(dǎo)體基底200 ;在半導(dǎo)體基底200上的第一絕緣材料層202 ;在第一絕緣材料層202上的第一導(dǎo)電材料層204 ;在第一導(dǎo)電材料層204上的第二絕緣材料層206 ;在第二絕緣材料層206上的第二導(dǎo)電材料層208 ;在第二導(dǎo)電材料層208上的絕緣埋層214 ;在絕緣埋層214上結(jié)合的半導(dǎo)體層216。該集成電路20進(jìn)一步包括貫穿第二絕緣材料層206以電連通第二導(dǎo)電材料層208和第一導(dǎo)電材料層204的通路(via)203，通路203位于將要形成相應(yīng)晶體管的區(qū)域的下方。該集成電路20還包括形成在半導(dǎo)體層216上的晶體管。這些晶體管的導(dǎo)電溝道均形成于半導(dǎo)體層216中，且其背柵均由第二導(dǎo)電材料層208形成。作為例子，所述晶體管包括第一導(dǎo)電類型的晶體管213和第二導(dǎo)電類型的晶體管215。優(yōu)選地，第一導(dǎo)電類型不 同于第二導(dǎo)電類型。介質(zhì)層218覆蓋在半導(dǎo)體層216和所述晶體管上。該集成電路20進(jìn)一步包括用于電隔離各個(gè)晶體管的第一隔離結(jié)構(gòu)211，以及第二隔離結(jié)構(gòu)211’。隔離結(jié)構(gòu)211和211’的下表面與第二絕緣材料層206的下表面齊平，且頂面與半導(dǎo)體層216的上表面齊平或略高。用于將第一導(dǎo)電材料層204電連接到外部的導(dǎo)電接觸217可以貫穿介質(zhì)層218和第二隔離結(jié)構(gòu)211’，以到達(dá)第一導(dǎo)電材料層204的上表面?？商鎿Q地，導(dǎo)電接觸217可以貫穿介質(zhì)層218、半導(dǎo)體層216、絕緣埋層214、第二導(dǎo)電材料層208和第二絕緣材料層206以到達(dá)第一導(dǎo)電材料層204的上表面，同時(shí)借助第二隔離結(jié)構(gòu)211’和第一隔離結(jié)構(gòu)211與各個(gè)晶體管隔離開。在借助導(dǎo)電接觸217將第一導(dǎo)電材料層204電連接到外部的情況下，由于第一導(dǎo)電類型的晶體管213的背柵(即第二導(dǎo)電材料層208)與第一導(dǎo)電材料層204電連通，因此可以借助導(dǎo)電接觸217通過從外部施加電壓來控制晶體管213的背柵電壓。由此，不需要單獨(dú)為每一個(gè)晶體管213制造背柵接觸，從而減小了單個(gè)器件的占地面積，提高了晶片的利用效率。不通過導(dǎo)電接觸217被施加背柵電壓的晶體管215可以利用常規(guī)技術(shù)來制作其背柵接觸(如圖11中針對(duì)第二導(dǎo)電類型的晶體管215示例性示出的導(dǎo)電接觸220)，這是本領(lǐng)域技術(shù)人員所熟知的，在此不再贅述。當(dāng)然，該集成電路20還包含各個(gè)晶體管的頂柵接觸(未示出)和源/漏接觸等。在本實(shí)施方式中，所述第一導(dǎo)電類型的晶體管例如是nMOSFET或pMOSFET，相應(yīng)地，所述第二導(dǎo)電類型的晶體管例如是pMOSFET或nMOSFET。這里需要說明的是，在本發(fā)明的其他實(shí)施例中，所有第一導(dǎo)電類型的晶體管213可以被替換為一組需要施加特定背柵電壓的晶體管，在這種情況下不需要對(duì)該組晶體管的導(dǎo)電類型進(jìn)行限定，也就是說，該組晶體管不一定具有相同的導(dǎo)電類型，只要能夠?qū)崿F(xiàn)為該組特定的晶體管施加相同的背柵電壓而不需要增加額外的導(dǎo)電接觸即可。下面將描述根據(jù)本發(fā)明的第二實(shí)施方式的集成電路20的方法。首先，在半導(dǎo)體基底200上依次沉積第一絕緣材料層202、第一導(dǎo)電材料層204、以及第二絕緣材料層206,如圖12所示。然后，利用常規(guī)的光刻及蝕刻工藝對(duì)第二絕緣材料層206進(jìn)行圖案化，以在其中形成多個(gè)通孔201，如圖13所示，每一個(gè)通孔位于將要形成一個(gè)具有背柵的第一導(dǎo)電類型的晶體管的區(qū)域下方。優(yōu)選地，第一導(dǎo)電類型的晶體管是nMOSFET或pMOSFET。
接下來，在第二絕緣材料層206上沉積導(dǎo)電材料以形成第二導(dǎo)電材料層208，使得在第二絕緣材料層206中形成的通孔201也被第二導(dǎo)電材料層208的導(dǎo)電材料填滿，從而在第一導(dǎo)電材料層204和第二導(dǎo)電材料層208之間形成多個(gè)導(dǎo)電通路203，如圖14所示。該第二導(dǎo)電材料層208可在后續(xù)的工藝步驟中用于形成晶體管的背柵。
之后，在第二導(dǎo)電材料層208上沉積絕緣埋層214。優(yōu)選地，該絕緣埋層214為薄氧化物層。然后，在所述絕緣埋層214上結(jié)合半導(dǎo)體層216，如圖15所示。具體來說，半導(dǎo)體層216可以通過例如SmartCut (智能剝離)技術(shù)結(jié)合到絕緣埋層214上，以形成絕緣體上半導(dǎo)體(SOI)結(jié)構(gòu)?？蛇x地，在絕緣埋層214上結(jié)合半導(dǎo)體層216之后，采用本領(lǐng)域熟知的工藝形成多個(gè)第一隔離結(jié)構(gòu)211以及第二隔離結(jié)構(gòu)211’。優(yōu)選地，第一隔離結(jié)構(gòu)211和第二隔離結(jié)構(gòu)211’均為STI結(jié)構(gòu)。所述隔離結(jié)構(gòu)211及211’的底面與第二絕緣材料層206的下表面齊平，并且頂面與半導(dǎo)體層216的上表面齊平或略高。將要形成第一導(dǎo)電類型的晶體管的區(qū)域209位于相鄰的第一隔離結(jié)構(gòu)211之間，并且相鄰的區(qū)域209之間是要形成第二導(dǎo)電類型的晶體管的區(qū)域209”，所述區(qū)域209”也位于相鄰的第一隔離結(jié)構(gòu)211之間，如圖16所示。優(yōu)選地，該第二導(dǎo)電類型不同于上述第一導(dǎo)電類型，即，第二導(dǎo)電類型的晶體管是pMOSFET或nMOSFET。優(yōu)選地，第一導(dǎo)電類型的晶體管與第二導(dǎo)電類型的晶體管交替排列。在形成第一隔離結(jié)構(gòu)211以及第二隔離結(jié)構(gòu)211’之前或之后，通過離子注入，進(jìn)行離子注入以在第二導(dǎo)電材料層208中進(jìn)行低電阻化以形成背柵結(jié)構(gòu)。根據(jù)本發(fā)明的第二實(shí)施方式的用于制作包含具有背柵的晶體管的集成電路的方法，除了包括以上用于形成半導(dǎo)體襯底的步驟之外，還包括下面的步驟
在所述區(qū)域209中形成第一導(dǎo)電類型的晶體管213，以及在所述區(qū)域209”中形成第二導(dǎo)電類型的晶體管215。形成晶體管的工藝步驟在本領(lǐng)域中是公知的，為了突出本發(fā)明的特征和優(yōu)點(diǎn)，因此在此不再對(duì)其詳細(xì)描述。之后，使用本領(lǐng)域熟知的工藝步驟形成覆蓋在第一和第二導(dǎo)電類型的晶體管和所形成的半導(dǎo)體襯底上的介質(zhì)層218，以及形成各個(gè)晶體管的頂柵接觸(在圖中未示出)和源/漏極接觸。而且，利用本領(lǐng)域熟知的工藝步驟，貫穿介質(zhì)層218和第二隔離結(jié)構(gòu)211’形成將第一導(dǎo)電材料層204連接到外部的導(dǎo)電接觸217，由此導(dǎo)電接觸217被包含在第二隔離結(jié)構(gòu)211’中，并且經(jīng)由第一導(dǎo)電材料層204將部分或全部的第一導(dǎo)電類型的晶體管213的背柵(即第二導(dǎo)電材料層208)連接到外部；還在每一個(gè)第二導(dǎo)電類型的晶體管215所在的由相鄰的第一隔離結(jié)構(gòu)211限定的區(qū)域中形成貫穿介質(zhì)層218、半導(dǎo)體層216及絕緣埋層214以到達(dá)第二導(dǎo)電材料層208的導(dǎo)電接觸220，如圖11所示。為了簡明，圖11中僅示出了一個(gè)第二導(dǎo)電類型的晶體管215和相應(yīng)的一個(gè)導(dǎo)電接觸220，實(shí)際上可以存在多個(gè)第二導(dǎo)電類型的晶體管215和相應(yīng)的導(dǎo)電接觸220。每一個(gè)導(dǎo)電接觸220用于將相應(yīng)的一個(gè)第二導(dǎo)電類型的晶體管215的背柵(即第二導(dǎo)電材料層208)連接到外部。 盡管在所示的實(shí)施方式中導(dǎo)電接觸217形成在第二隔離結(jié)構(gòu)211’中，但是本發(fā)明不限于此，本領(lǐng)域技術(shù)人員可以以任何合適的方式在任何合適的地方形成導(dǎo)電接觸217，只要使其能夠?qū)⒌谝粚?dǎo)電材料層204電連接到外部即可。例如，導(dǎo)電接觸217也可以形成在隔離結(jié)構(gòu)之間，貫穿介質(zhì)層218、半導(dǎo)體層216、絕緣埋層214、第二導(dǎo)電材料層208、第二絕緣材料層206到達(dá)第一導(dǎo)電材料層204。在形成導(dǎo)電接觸217之前還可以由例如Ti、TiN或其組合形成接觸襯里層。需要說明的是，在本發(fā)明中，在技術(shù)術(shù)語前面所使用的措辭“第一”、“第二”、“第三”、“第四”等等并不是對(duì)所述技術(shù)術(shù)語的限定，而僅是為了區(qū)分開這些技術(shù)術(shù)語。此外，為了便于描述，在本發(fā)明中將晶體管分為第一導(dǎo)電類型和第二導(dǎo)電類型，第一導(dǎo)電類型的晶體管被施加相同的背柵電壓，而第二導(dǎo)電類型的晶體管被施加另一相同的背柵電壓。然而，本發(fā)明不限于此，也可以根據(jù)需要利用一個(gè)導(dǎo)電接觸將一些不同導(dǎo)電類型的晶體管的背柵連接到外部，即給一些不同導(dǎo)電類型的晶體管的背柵施加相同的電壓，而利用另一個(gè)導(dǎo)電接觸將另外的一些不同導(dǎo)電類型的晶體管的背柵連接到外部。也就是說，本發(fā)明可以根據(jù)器件要求對(duì)需要控制其背柵電壓的晶體管進(jìn)行分組。工藝和材料
在上面描述的各實(shí)施方式中，所涉及的各層的沉積可以采用本領(lǐng)域熟知的化學(xué)氣相沉積(CVD)、物理氣相沉積(PVD)、脈沖激光沉積(PLD)、原子層沉積(ALD)、等離子體增強(qiáng)原子 層沉積(PEALD)或其他適合的工藝來完成；所涉及的光刻和蝕刻工藝可以采用本領(lǐng)域熟知的反應(yīng)離子刻蝕(RIE)、電子回旋共振刻蝕(ECR)、感應(yīng)耦合等離子體刻蝕(ICP)等來完成；所涉及的半導(dǎo)體基底100和200優(yōu)選為硅晶片，當(dāng)然，也可以根據(jù)需要選擇其他任何合適的襯底；所述第一、第二、第三絕緣材料層優(yōu)選為氧化物層；所述第一、第二、第三導(dǎo)電材料層優(yōu)選為多晶硅層，并且可以通過離子注入被低電阻化，關(guān)于該離子注入，可以采用例如As、P等進(jìn)行η型離子摻雜，或者采用例如In、B等進(jìn)行ρ型離子摻雜，摻雜濃度通常為IO18 IO21CnT3 ;所述半導(dǎo)體層116,216的材料可以包含Si、SiGe, SiC和SiGeC中的一種或幾種的組合；所述隔離結(jié)構(gòu)中的隔離材料可采用氧化物、氮化物或其組合；用于形成導(dǎo)電接觸
117、119、217、220的材料可以為但不限于Cu、Al、W、多晶硅或其組合。盡管上文已經(jīng)通過各示例性實(shí)施方式詳細(xì)描述了本發(fā)明，但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，在不脫離由所附權(quán)利要求限定的本發(fā)明的精神和范圍的情況下，可以對(duì)本發(fā)明進(jìn)行多種替換和變型。
權(quán)利要求
1.一種半導(dǎo)體襯底，用于在其上制造具有背柵的晶體管，所述半導(dǎo)體襯底包括 半導(dǎo)體基底； 在所述半導(dǎo)體基底上的第一絕緣材料層； 在所述第一絕緣材料層上的第一導(dǎo)電材料層； 在所述第一導(dǎo)電材料層上的第二絕緣材料層； 在所述第二絕緣材料層上的第二導(dǎo)電材料層； 在所述第二導(dǎo)電材料層上的絕緣埋層；以及 在所述絕緣埋層上的半導(dǎo)體層， 其中在所述第一導(dǎo)電材料層和第二導(dǎo)電材料層之間具有至少一個(gè)貫穿所述第二絕緣材料層以便連通所述第一導(dǎo)電材料層和第二導(dǎo)電材料層的第一導(dǎo)電通路，每一個(gè)第一導(dǎo)電通路的位置由要形成相應(yīng)的一個(gè)第一組晶體管的區(qū)域限定。
2.根據(jù)權(quán)利要求I所述的半導(dǎo)體襯底,進(jìn)一步包括 多個(gè)第一隔離結(jié)構(gòu)，所述第一隔離結(jié)構(gòu)的底面與所述第二絕緣材料層的下表面齊平并且頂面與所述半導(dǎo)體層的上表面齊平或略高，并且 每一個(gè)要形成具有背柵的晶體管的區(qū)域由相鄰的第一隔離結(jié)構(gòu)限定。
3.根據(jù)權(quán)利要求I所述的半導(dǎo)體襯底,進(jìn)一步包括 在所述第一絕緣材料層和所述第一導(dǎo)電材料層之間的另一導(dǎo)電材料層；以及 在所述另一導(dǎo)電材料層和所述第一導(dǎo)電材料層之間的另一絕緣材料層， 其中，在所述第二導(dǎo)電材料層和所述另一導(dǎo)電材料層之間具有多個(gè)貫穿所述另一絕緣材料層、第一導(dǎo)電材料層和第二絕緣材料層以連通所述第二導(dǎo)電材料層和所述另一導(dǎo)電材料層的第二導(dǎo)電通路，所述第二導(dǎo)電通路與第一導(dǎo)電材料層之間是電絕緣的，并且 所述多個(gè)第二導(dǎo)電通路分成第一組和第二組，其中第一組包含一個(gè)第二導(dǎo)電通路，第二組中的每一個(gè)第二導(dǎo)電通路由要形成相應(yīng)的一個(gè)第二導(dǎo)電類型的晶體管的區(qū)域限定。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體襯底，其中在所述第二導(dǎo)電通路周圍，所述第二絕緣材料層向下延伸嵌入至所述第一導(dǎo)電材料層中，以便將所述第二導(dǎo)電通路與所述第一導(dǎo)電材料層進(jìn)行電絕緣。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體襯底，進(jìn)一步包括 多個(gè)第一隔離結(jié)構(gòu)，所述第一隔離結(jié)構(gòu)的底面與所述第二絕緣材料層的下表面齊平并且頂面與所述半導(dǎo)體層的上表面齊平或略高， 其中每一個(gè)要形成具有背柵的晶體管的區(qū)域由相鄰的第一隔離結(jié)構(gòu)限定。
6.根據(jù)權(quán)利要求1-5中的任一項(xiàng)所述的半導(dǎo)體襯底，其中所述半導(dǎo)體層包含選自下述中的一種或多種的組合絕緣體上娃、絕緣體上娃鍺、絕緣體上碳化娃和絕緣體上娃鍺碳。
7.根據(jù)權(quán)利要求1-5中的任一項(xiàng)所述的半導(dǎo)體襯底，其中所述第一導(dǎo)電材料層、第二導(dǎo)電材料層均為摻雜的多晶硅層。
8.一種具有根據(jù)權(quán)利要求2所述的半導(dǎo)體襯底的集成電路，包括 位于要形成具有背柵的晶體管的區(qū)域中的晶體管，所述晶體管包括第一組晶體管和第二組晶體管，所述晶體管的導(dǎo)電溝道位于所述半導(dǎo)體層中且其背柵由所述第二導(dǎo)電材料層形成；覆蓋在所述半導(dǎo)體襯底和所述晶體管上的介質(zhì)層；以及 用于通過將所述第一導(dǎo)電材料層電連接到外部以將所述第一組晶體管的背柵電連接到外部的導(dǎo)電接觸。
9.根據(jù)權(quán)利要求8所述的集成電路，其中所述導(dǎo)電接觸介于相鄰的第一隔離結(jié)構(gòu)之間并且貫穿所述介質(zhì)層、所述半導(dǎo)體層、所述絕緣埋層、所述第二導(dǎo)電材料層和所述第二絕緣材料層以到達(dá)所述第一導(dǎo)電材料層。
10.根據(jù)權(quán)利要求8所述的集成電路，其中所述半導(dǎo)體襯底還包括第二隔離結(jié)構(gòu)，所述第二隔離結(jié)構(gòu)的底面與所述第二絕緣材料層的下表面齊平，并且頂面與所述半導(dǎo)體層的上表面齊平或略高； 其中所述導(dǎo)電接觸貫穿所述介質(zhì)層和其中一個(gè)第二隔離結(jié)構(gòu)并且被包含在所述其中一個(gè)第二隔離結(jié)構(gòu)中。
11.根據(jù)權(quán)利要求8-10中的任一項(xiàng)所述的集成電路，其中所述第一組和第二組晶體管分別為pMOSFET和nMOSFET，或者分別為nMOSFET和pMOSFET。
12.根據(jù)權(quán)利要求8-10中的任一項(xiàng)所述的集成電路，其中所述導(dǎo)電接觸由Cu、Al、W或多晶硅形成。
13.—種具有根據(jù)權(quán)利要求4所述的半導(dǎo)體襯底的集成電路，包括 位于要形成具有背柵的晶體管的區(qū)域中的晶體管，所述晶體管包括第一組晶體管和第二組晶體管，所述晶體管的導(dǎo)電溝道位于所述半導(dǎo)體層中且其背柵由所述第二導(dǎo)電材料層形成； 覆蓋在所述半導(dǎo)體襯底和所述晶體管上的介質(zhì)層； 用于通過將所述第一導(dǎo)電材料電連接到外部以將所述第一組晶體管的背柵電連接到外部的第一導(dǎo)電接觸；以及 貫穿所述介質(zhì)層、所述半導(dǎo)體層和所述絕緣埋層以到達(dá)所述第二導(dǎo)電材料層以便與所述第一組第二導(dǎo)電通路電連通的第二導(dǎo)電接觸。
14.根據(jù)權(quán)利要求13所述的集成電路，其中所述第一導(dǎo)電接觸介于相鄰的第一隔離結(jié)構(gòu)之間并且貫穿所述介質(zhì)層、所述半導(dǎo)體層、所述絕緣埋層、所述第二導(dǎo)電材料層和所述第二絕緣材料層以到達(dá)所述第一導(dǎo)電材料層。
15.根據(jù)權(quán)利要求13所述的集成電路，其中所述半導(dǎo)體襯底還包括第二隔離結(jié)構(gòu)，所述第二隔離結(jié)構(gòu)的底面與所述第二絕緣材料層的下表面齊平并且頂面與所述半導(dǎo)體層的上表面齊平或略高； 其中所述第一導(dǎo)電接觸貫穿所述介質(zhì)層和其中一個(gè)第二隔離結(jié)構(gòu)并且被包含在所述其中一個(gè)第二隔離結(jié)構(gòu)中。
16.根據(jù)權(quán)利要求13-15中的任一項(xiàng)所述的集成電路，其中所述第一組和第二組晶體管分別為pMOSFET和nMOSFET，或者分別為nMOSFET和pMOSFET。
17.根據(jù)權(quán)利要求13-15中的任一項(xiàng)所述的集成電路，其中所述導(dǎo)電接觸由Cu、Al、W或多晶硅形成。
18.—種制造半導(dǎo)體襯底的方法，所述半導(dǎo)體襯底用于在其上制造具有背柵的晶體管，所述方法包括以下步驟 提供半導(dǎo)體基底；在所述半導(dǎo)體基底上依次形成第一絕緣材料層、第一導(dǎo)電材料層和第二絕緣材料層；圖案化所述第二絕緣材料層以形成貫穿所述第二絕緣材料層的至少一個(gè)通孔，每一個(gè)通孔的位置由要形成相應(yīng)的一個(gè)第一組晶體管的區(qū)域限定； 在所述第二絕緣材料層上沉積導(dǎo)電材料以形成第二導(dǎo)電材料層，使得所述第二導(dǎo)電材料層的導(dǎo)電材料填滿每一個(gè)所述通孔以形成導(dǎo)電通路； 在所述第二導(dǎo)電材料層上沉積絕緣埋層；以及 在所述絕緣埋層上結(jié)合半導(dǎo)體層。
19.根據(jù)權(quán)利要求18所述的方法，還包括 形成多個(gè)第一隔離結(jié)構(gòu)，所述第一隔離結(jié)構(gòu)的底面與所述第二絕緣材料層的下表面齊平，并且頂面與所述半導(dǎo)體層的上表面齊平或略高，并且每一個(gè)要形成具有背柵的晶體管的區(qū)域由相鄰的第一隔離結(jié)構(gòu)限定。
20.一種制造半導(dǎo)體襯底的方法，所述半導(dǎo)體襯底用于在其上制造具有背柵的晶體管，所述方法包括以下步驟 提供半導(dǎo)體基底； 在所述半導(dǎo)體基底上依次形成第一絕緣材料層、第一導(dǎo)電材料層和第二絕緣材料層；圖案化所述第二絕緣材料層以形成貫穿所述第二絕緣材料層的多個(gè)第一通孔，所述第一通孔分為第一組和第二組，其中第一組包含一個(gè)第一通孔，第二組中的每個(gè)第一通孔的位置由要形成相應(yīng)的一個(gè)第一組晶體管的區(qū)域限定； 在所述第二絕緣材料層上沉積導(dǎo)電材料以形成第二導(dǎo)電材料層，使得所述第二導(dǎo)電材料層的導(dǎo)電材料填滿每一個(gè)所述第一通孔以形成多個(gè)第一導(dǎo)電通路； 圖案化所述第二導(dǎo)電材料層，使得每個(gè)所述第一導(dǎo)電通路的至少一部分被所述第二導(dǎo)電材料層的一部分覆蓋，并且覆蓋每個(gè)所述第一導(dǎo)電通路的至少一部分的所述第二導(dǎo)電材料層的部分與所述第二導(dǎo)電材料層的其它部分分離； 在所述第二導(dǎo)電材料層上沉積絕緣材料以形成第三絕緣材料層，使得所述第二導(dǎo)電材料層的分離的部分之間被所述第三絕緣材料層的絕緣材料填滿； 圖案化所述第三絕緣材料層，使得保留在所述第一導(dǎo)電通路上方的所述第二導(dǎo)電材料層的部分暴露，并且形成多個(gè)第二通孔，每個(gè)第二通孔的位置由要形成相應(yīng)的一個(gè)第二組晶體管的區(qū)域限定； 在所述第三絕緣材料層上沉積導(dǎo)電材料以形成第三導(dǎo)電材料層，使得所述第二通孔被所述第三導(dǎo)電材料層的導(dǎo)電材料填滿以形成第二導(dǎo)電通路，并且使得保留在所述第一導(dǎo)電通路上方的所述第二導(dǎo)電材料層上的所述暴露部分被所述第三導(dǎo)電材料層的導(dǎo)電材料填滿以形成第三導(dǎo)電通路； 在所述第三導(dǎo)電材料層上沉積絕緣埋層；以及 在所述絕緣埋層上結(jié)合半導(dǎo)體層。
21.根據(jù)權(quán)利要求20所述的方法，還包括 形成多個(gè)第一隔離結(jié)構(gòu)，所述第一隔離結(jié)構(gòu)的底面與所述第二絕緣材料層的下表面齊平，并且頂面與所述半導(dǎo)體層的上表面齊平或略高， 其中每一個(gè)要形成具有背柵的晶體管的區(qū)域由相鄰的第一隔離結(jié)構(gòu)限定。
全文摘要
本發(fā)明涉及半導(dǎo)體襯底、具有該半導(dǎo)體襯底的集成電路及其制造方法。根據(jù)本發(fā)明的用于含有具有背柵的晶體管的集成電路的半導(dǎo)體襯底，包括半導(dǎo)體基底；在所述半導(dǎo)體基底上的第一絕緣材料層；在所述第一絕緣材料層上的第一導(dǎo)電材料層；在所述第一導(dǎo)電材料層上的第二絕緣材料層；在所述第二絕緣材料層上的第二導(dǎo)電材料層；在所述第二導(dǎo)電材料層上的絕緣埋層；以及在所述絕緣埋層上的半導(dǎo)體層，其中在所述第一導(dǎo)電材料層和第二導(dǎo)電材料層之間具有至少一個(gè)貫穿所述第二絕緣材料層以便連通所述第一導(dǎo)電材料層和第二導(dǎo)電材料層的第一導(dǎo)電通路，每一個(gè)第一導(dǎo)電通路的位置由要形成相應(yīng)的一個(gè)第一組晶體管的區(qū)域限定。
文檔編號(hào)H01L29/06GK102983116SQ201110263458
公開日2013年3月20日 申請(qǐng)日期2011年9月7日 優(yōu)先權(quán)日2011年9月7日
發(fā)明者朱慧瓏, 駱志炯, 尹海洲, 鐘匯才 申請(qǐng)人:中國科學(xué)院微電子研究所