專利名稱：具有局部的極薄絕緣體上硅溝道區(qū)的半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件制造，更具體地說，涉及具有局部的極薄絕緣體上硅溝道區(qū)的半導(dǎo)體器件。
背景技術(shù)：
與更常規(guī)的半導(dǎo)體器件相比，絕緣體上半導(dǎo)體(S0I， Semiconductor-on-insulator)器件，比如絕緣體上硅器件(本領(lǐng)域中也簡寫為S0I)帶來若干優(yōu)點。例如，與執(zhí)行相似任務(wù)的其它各種器件相比，SOI器件具有較低的功耗要求。SOI 器件還具有比非SOI器件低的寄生電容。這轉(zhuǎn)化為最終得到的電路的更快開關(guān)時間。另外， 當(dāng)利用SOI制備工藝來制造電路器件時，可避免互補金屬氧化物半導(dǎo)體(CM0Q器件經(jīng)常表現(xiàn)出的閂鎖現(xiàn)象。另外，SOI器件對電離輻射的有害影響不太敏感，并因此在電離輻射會導(dǎo)致操作失誤的應(yīng)用中往往會更可靠。通常由跨導(dǎo)(gm)限定的MOS晶體管的增益與晶體管溝道中的多數(shù)載流子的遷移率(μ)成比例。載流能力，從而MOS晶體管的性能與溝道中的載流子的遷移率成比例。通過對溝道施加適當(dāng)?shù)膽?yīng)力，可以增強作為P溝道場效應(yīng)(PFET)晶體管中的載流子的空穴的遷移率和作為N溝道場效應(yīng)(NFET)晶體管中的載流子的電子的遷移率。現(xiàn)有的應(yīng)力工程方法在不增大器件尺寸和器件電容的情況下，通過增大器件驅(qū)動電流來極大地增強電路性能。例如，應(yīng)用于NFET晶體管的張應(yīng)力內(nèi)襯和/或嵌入式SiC源極/漏極區(qū)在溝道中引入了縱向張應(yīng)力并增強了電子遷移率，而應(yīng)用于PFET晶體管的壓應(yīng)力內(nèi)襯和/或嵌入式SiGe 源極/漏極區(qū)在溝道中引入了縱向壓應(yīng)力并增強了空穴遷移率。形成雙應(yīng)力膜的工藝整合方法有幾種?；舅枷胧蔷鶆虺练e第一應(yīng)力層圖案，隨后利用光刻掩蔽和保護(hù)該第一應(yīng)力層圖案，蝕刻除去不需要的第一應(yīng)力層圖案，隨后沉積第二應(yīng)力層圖案。作為結(jié)果得到的增強的載流子遷移率又導(dǎo)致更高的驅(qū)動電流，從而導(dǎo)致更高的電路級性能。超薄體硅M0SFET，比如ETSOI (極薄S0I)或者FinFET被認(rèn)為是關(guān)于22納米(nm) 節(jié)點和超過22納米(nm)節(jié)點定標(biāo)的CMOS的可行選擇。然而，諸如ETSOI晶體管的薄體SOI 晶體管需要外延生長的凸起的源極/漏極區(qū)來實現(xiàn)足夠低的晶體管串聯(lián)電阻。此外，由于 ETSOI層極薄(例如，約6nm或更小)，按照常規(guī)方法形成的嵌入式源極/漏極應(yīng)力源不是引入溝道應(yīng)力的可行手段，因為用于形成嵌入式應(yīng)力源的溝槽深入SOI層中約60 80nm。 因此，把常規(guī)的應(yīng)力層技術(shù)并入這種超薄薄膜器件中是一項重大挑戰(zhàn)。

發(fā)明內(nèi)容
在一個方面，一種形成晶體管器件的方法包括在絕緣體上硅(SOI)起始襯底上形成虛擬柵極疊層結(jié)構(gòu)，所述SOI襯底包括本體層、本體層上的全局BOX層、和全局BOX層上的SOI層，SOI層具有初始厚度；形成完全穿過SOI層和全局BOX層的對應(yīng)于源極和漏極區(qū)的位置處的部分的自對準(zhǔn)溝槽；在源極和漏極區(qū)中外延再生硅；與全局BOX層相鄰，在外延再生的硅中重建局部BOX層，其中，局部BOX層的頂面低于全局BOX層的頂面；與對應(yīng)于溝道區(qū)的一部分SOI層相鄰，在源極和漏極區(qū)中形成嵌入式源極和漏極應(yīng)力源；在源極和漏極區(qū)上形成硅化物觸點；除去虛擬柵極疊層結(jié)構(gòu)；以及形成最終的柵極疊層結(jié)構(gòu)。在另一方面，一種形成晶體管器件的方法包括在絕緣體上硅(SOI)起始襯底上形成虛擬柵極疊層結(jié)構(gòu)，所述SOI襯底包括本體層、本體層上的全局BOX層、和全局BOX層上的SOI層，所述SOI層具有初始厚度；在虛擬柵極疊層結(jié)構(gòu)的側(cè)壁上形成可棄式隔離物； 形成完全穿過SOI層和全局BOX層的對應(yīng)于源極和漏極區(qū)的位置處的部分的自對準(zhǔn)溝槽； 在源極和漏極區(qū)中外延再生硅；與全局BOX層相鄰，在外延再生的硅中重建局部BOX層，其中，局部BOX層的頂面低于全局BOX層的頂面；與對應(yīng)于溝道區(qū)的一部分SOI層相鄰，在源極和漏極區(qū)中形成嵌入式源極和漏極應(yīng)力源；在可棄式隔離物就位的情況下進(jìn)行第一摻雜物注入，以建立輕微摻雜的源極/漏極區(qū)；除去可棄式隔離物并進(jìn)行第二摻雜物注入，以形成源極/漏極擴(kuò)展區(qū)；形成最終的側(cè)壁隔離物并進(jìn)行第三摻雜物注入，以建立深的源極/漏極區(qū)，并進(jìn)行退火以驅(qū)動注入的摻雜物材料；在源極/漏極區(qū)上形成硅化物觸點；除去虛擬柵極疊層結(jié)構(gòu)；把SOI層從初始厚度減薄到最終厚度；以及形成最終的柵極疊層結(jié)構(gòu)。在另一方面，一種晶體管器件包括在本體襯底上形成的埋入氧化物(BOX)層，所述BOX層包括置于溝道區(qū)和源極/漏極擴(kuò)展區(qū)下的第一部分和置于源極/漏極區(qū)下的第二部分，其中，BOX層的第二部分的頂面低于BOX層的第一部分的頂面，使得第二部分相對于第一部分凹陷；對應(yīng)于溝道區(qū)，置于BOX層的第一部分上的薄的絕緣體上硅(SOI)層；包括鄰接BOX層的第二部分的頂面的嵌入式源極/漏極區(qū)的源極漏極區(qū)，所述嵌入式源極/漏極區(qū)包括對溝道區(qū)提供應(yīng)力的半導(dǎo)體材料；厚度大于溝道區(qū)的薄SOI層的源極/漏極擴(kuò)展區(qū)；以及置于溝道區(qū)上的柵極疊層。


參考例證的附圖，附圖中相同的元件具有相同的附圖標(biāo)記圖1(a) 16(a)和圖1(b) 16(b)分別是形成具有局部的極薄絕緣體上硅 (ETSOI)溝道區(qū)的半導(dǎo)體器件的方法的第一和第二實施例的橫截面視圖，其中圖1 (a)是在第一實施例中使用的起始SOI結(jié)構(gòu)；圖1 (b)是在第二實施例中使用的起始SOI結(jié)構(gòu)；圖2(a)圖解說明了按照第一實施例的虛擬柵極疊層結(jié)構(gòu)的形成；圖2(b)圖解說明了按照第二實施例的虛擬柵極疊層結(jié)構(gòu)的形成；圖3(a)圖解說明了按照第一實施例的自對準(zhǔn)溝槽形成；圖3(b)圖解說明了按照第二實施例的自對準(zhǔn)溝槽形成；圖4(a)圖解說明了按照第一實施例的源極/漏極區(qū)中的硅的外延生長；圖4(b)圖解說明了按照第二實施例的源極/漏極區(qū)中的硅的外延生長；圖5(a)圖解說明了按照第一實施例，在Si epi S/D區(qū)下形成局部BOX層；圖5(b)圖解說明了按照第二實施例，在Si epi S/D區(qū)下形成局部BOX層；圖6(a)圖解說明了按照第一實施例的嵌入式源極/漏極應(yīng)力源區(qū)的形成；圖6(b)圖解說明了按照第二實施例的嵌入式源極/漏極應(yīng)力源區(qū)的形成；圖7(a)圖解說明了按照第一實施例的嵌入式S/D區(qū)的摻雜；
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圖7(b)圖解說明了按照第二實施例的嵌入式S/D區(qū)的摻雜；圖8(a)圖解說明了按照第一實施例的S/D擴(kuò)展區(qū)的摻雜；圖8(b)圖解說明了按照第二實施例的S/D擴(kuò)展區(qū)的摻雜；圖9(a)圖解說明了按照第一實施例的深S/D區(qū)的摻雜和通過退火來激活注入物；圖9(b)圖解說明了按照第二實施例的深S/D區(qū)的摻雜和通過退火來激活注入物；圖10(a)圖解說明了按照第一實施例，在深S/D區(qū)上的自對準(zhǔn)硅化物觸點的形成；圖10(b)圖解說明了按照第二實施例，在深S/D區(qū)上的自對準(zhǔn)硅化物觸點的形成；圖11(a)圖解說明了按照第一實施例，氮化物阻擋層和層間介電(ILD， inter-layer dielectric) fUL白勺？ ；圖11(b)圖解說明了按照第二實施例，氮化物阻擋層和層間介電(ILD)氧化物的形成；圖12(a)圖解說明了按照第一實施例的虛擬柵極疊層的去除；圖12(b)圖解說明了按照第二實施例的虛擬柵極疊層的去除；圖13(a)圖解說明了按照第一實施例，溝道區(qū)從初始UTSOI厚度到期望的ETSOI 厚度的局部減??；圖13 (b)圖解說明了按照第二實施例，溝道區(qū)從初始UTSOI厚度到期望的ETSOI 厚度的局部減??；圖14(a)圖解說明了按照第一實施例的柵極疊層結(jié)構(gòu)的形成；圖14(b)圖解說明了按照第二實施例的柵極疊層結(jié)構(gòu)的形成；圖15(a)圖解說明了按照第一實施例的柵極疊層結(jié)構(gòu)的平面化；圖15(b)圖解說明了按照第二實施例的柵極疊層結(jié)構(gòu)的平面化；圖16(a)圖解說明了按照第一實施例的接觸區(qū)(CA，contact area)形成；圖16(b)圖解說明了按照第二實施例的接觸區(qū)(CA，contact area)形成；以及圖17圖解說明了第一或第二實施例的第一金屬層(Ml)互連的形成。
具體實施例方式這里公開的是一種深源極和漏極結(jié)構(gòu)以及形成所述深源極和漏極結(jié)構(gòu)的例證方法，所述深源極和漏極結(jié)構(gòu)與極薄的絕緣體上硅(ETSOI)溝道耦接，以便最佳地控制短溝道效應(yīng)，應(yīng)力源效果較強并且寄生電容小。如上所述，ETSOI器件已被證實提供了改善的靜電性(即，更好的短溝道效應(yīng))。 然而，ETSOI結(jié)構(gòu)的兩個主要局限是串聯(lián)電阻高和通過嵌入式應(yīng)力源來施加應(yīng)力的能力有限。對給定電阻率(P)來說，高的串聯(lián)電阻源自于限制摻雜物劑量和擴(kuò)散的需要、摻雜物到下面的鄰近埋入氧化物/絕緣體(BOX)層的耗散、和薄層的天生較高的薄層電阻(Rs)的組合。盡管凸起的源極/漏極(RSD)結(jié)構(gòu)能夠使源極/漏極區(qū)變厚，它們也會導(dǎo)致寄生電容增大，因為它們使源極或漏極與柵極靜電耦合。另外，這種凸起結(jié)構(gòu)不太有效，因為“嵌入式”應(yīng)力源及其高度會干擾覆層應(yīng)力源的效果(例如，參見D. V. Singh, J. Μ. Hergenrother, J. W. Sleight, Ζ. Ren, H. Nayfeh, 0. Dokumaci, L. Black, D. Chidambarrao, R. Venigalla, J. Pan, B. L. Tessier, A. Nomura, J. A. Ott, M. Khare, K. W. Guarini, M. Ieong 禾口 I Haensch, "Effect of Contact Liner Stress in High-Performance FDSOI Devices with Ultra-Thin Silicon Channels and 30nm Gate Lengths，，，Proceedings of IEEE SOI Conference, pp. 178-179,2005中的數(shù)據(jù))。從而，本發(fā)明的實施例通過引入把這些區(qū)域降低到BOX絕緣體的凹陷區(qū)域中的實用手段，避免使源極(S)或漏極(D)凸起。如下更詳細(xì)所示，通過從超薄SOI (UTSOI)半導(dǎo)體層而不是ETSOI層(這里，在本領(lǐng)域中，“UTS0I”被認(rèn)為比“ETS0I”厚)開始的工藝序列，來實現(xiàn)晶體管結(jié)構(gòu)。這使得 UTSOI在跟隨有(源極和漏極)單晶硅層的外延再生的局部蝕穿BOX層期間，以自對準(zhǔn)的方式在若干蝕刻和清潔操作內(nèi)受到保護(hù)。隨后經(jīng)由源極和漏極下的局部注氧分離(SIM0X， separation by implantation of oxygen)來重建BOX層，從而形成其頂面低于預(yù)先存在的初始(全局)Β0Χ層的絕緣體。隨后，源極和漏極區(qū)的一部分被蝕刻，以便為外延生長的應(yīng)力源(例如，SiGe或SiC，取決于器件極性)讓路，所述應(yīng)力源厚到足以提供較強的應(yīng)力和較低的電阻率，而不需要高于初始晶片平面形成。該結(jié)構(gòu)還利用虛擬柵極來創(chuàng)建具有硅化的重?fù)诫s源極和漏極的多晶硅/氧氮化物門控晶體管或者金屬柵極/高K介電晶體管。結(jié)果，新的ETSOI晶體管器件包括比ETSOI溝道厚的擴(kuò)展區(qū)和源極/漏極區(qū)，從而提供寄生電阻的改進(jìn)。特別地，由于在硅表面之下擴(kuò)展，而不是主要在表面之上凸起，單晶半導(dǎo)體S/D區(qū)比ETSOI溝道厚。這樣，這些區(qū)域可按照比從常規(guī)的凸起S/D區(qū)獲得的應(yīng)力更有效的方式對溝道施加有益的應(yīng)力。盡管與在S/D區(qū)和擴(kuò)展區(qū)之下相比在溝道區(qū)之下其高度更大，BOX層在晶體管區(qū)域中是連續(xù)的。另外，替換柵極工藝方法的使用使得能夠以較高的厚度控制和均勻性在溝道區(qū)中局部實現(xiàn)局部BOX的形成和SOI的減薄。在下面的說明中，同時提及一系列附圖中的“圖(a) ”工藝流程和“圖(b) ”工藝流程的實施例，使得可以更容易地圖解說明兩個實施例之間的相似性和差異。如這里所述的， 圖(a)系列描述第一工藝流程的實施例，圖(b)系列描述第二工藝流程的實施例，圖中，相同的附圖標(biāo)記表示相同的結(jié)構(gòu)。首先參見圖1 (a)和圖1 (b)，起始結(jié)構(gòu)100包括本體襯底102 (例如，硅)和在本體襯底102上形成的埋入氧化物(BOX)層104。有源區(qū)之間的附加隔離區(qū)包括淺槽隔離(STI， shallow trench isolation)區(qū)106 (例如，氧化物)，在淺槽隔離(STI)區(qū)106之間，限定其中在BOX層104上形成絕緣體上硅(SOI)層108的有源區(qū)。如上所述，首先以初始厚度約10納米(nm) 約30nm的UTSOI層的形式制備SOI層108，然而也可設(shè)想另外的厚度范圍。形成圖1(a)和1(b)中的起始結(jié)構(gòu)100的例證處理步驟可包括襯墊氧化、襯墊氮化物沉積、有源區(qū)光刻和反應(yīng)離子蝕刻(RIE)、抗蝕劑剝離、STI氧化物沉積、STI氧化物化學(xué)機(jī)械平面化(CMP)、及襯墊氮化物和襯墊氧化物去除。要注意在替換柵極處理期間，SOI層108的溝道區(qū)部分將最終被進(jìn)一步減薄到 ETSOI厚度。初始SOI層108的目標(biāo)厚度反映了最終結(jié)構(gòu)的擴(kuò)展區(qū)的期望厚度。圖2(a)和2(b)分別圖解說明了第一和第二實施例的虛擬柵極疊層形成。虛擬柵極疊層包括兩個實施例的虛擬柵極氧化物110、兩個實施例的虛擬多晶硅llh/112b、第一實施例的多晶硅屏蔽氧化物IHa或第二實施例的多晶硅氧化物蓋層114b、以及兩個實施例的氮化硅(SiN)蓋層116。虛擬柵極疊層是利用虛擬柵極氧化、虛擬多晶硅沉積、多晶硅屏蔽氧化或多晶硅氧化物蓋層沉積、SiN沉積、柵極光刻和RIE、以及抗蝕劑剝離形成的。這里，虛擬多晶硅保持不被摻雜，因為整個虛擬柵極疊層經(jīng)歷后續(xù)SIMOX處理的熱預(yù)算。就圖 2(b)的第二實施例來說，多晶硅氧化物蓋層114b (例如，約10 50nm)比圖2(a)的第一實施例中的薄氧化物蓋層114a (例如，約2 4nm)厚。如后所述，厚氧化物蓋層114b將防止虛擬多晶硅112b的后續(xù)硅化，而這又將使得在工藝流程中虛擬柵極疊層的去除(蝕刻掉) 更容易。圖3(a)和3(b)圖解說明了每個實施例的自對準(zhǔn)溝槽形成，其中比如通過跟隨有氮化物RIE的氮化物沉積，在虛擬柵極疊層結(jié)構(gòu)的側(cè)壁上形成可棄式氮化物隔離物118。利用氮化物蓋層116和可棄式隔離物118，使用硅(Si) RIE和氧化物RIE來蝕刻自對準(zhǔn)溝槽 120。氧化物RIE完全蝕穿暴露的BOX區(qū)104，止于本體襯底102內(nèi)。因此，使BOX區(qū)104的免遭蝕刻的部分與柵極疊層和隔離物118的組合物自對準(zhǔn)。前進(jìn)到圖4 (a)和4 (b)，利用暴露的襯底102的硅作為模板來進(jìn)行外延生長工藝， 從而形成外延Si區(qū)122。要沉積的Si的量基于競爭因素。一方面，較薄的外延Si層可能提供對諸如均勻性的后續(xù)處理參數(shù)的更好控制、更低的氧注入能量、較小的離散度、和對虛擬柵極的增大高度的較小需求。另一方面，如果外延生長的Si區(qū)122太薄，那么這種狀況會導(dǎo)致新的BOX上的可受隨后形成的應(yīng)力源外延區(qū)影響的不夠“良好的” Si (即，具有低的氧含量)。圖5(a)和5(b)圖解說明了與BOX層104的初始部分被除去的位置相對應(yīng)的局部凹陷BOX層124的形成。這是利用氧離子注入或SIMOX來實現(xiàn)的，如圖中的箭頭所示。注意，由于SOI溝道區(qū)108被氮化物蓋層、虛擬柵極疊層和隔離物覆蓋，因此SOI溝道區(qū)108 免于接受任何氧注入(仍然在UTSOI厚度范圍內(nèi))。相反，厚的氮化物蓋層的一部分1 會被轉(zhuǎn)換成氧氮化物。另外注意，作為SIMOX處理的結(jié)果，存在于Si外延區(qū)122的頂部中的任何殘留氧將被除去，以便為隨后的外延應(yīng)力層處理讓路。在氧離子注入之后，隨后使晶片退火，以便在Si印i S/D區(qū)122下形成局部BOX 層124，如圖5(a)和5(b)中所示。為了獲得期望的應(yīng)力源益處，應(yīng)當(dāng)選擇氧注入條件，使得局部BOX層124的頂部低于初始BOX層104的頂部。然而，不存在局部BOX層124的底部淺于初始BOX層104的底部的類似約束，盡管它可以如附圖中所示?，F(xiàn)在參見圖6(a)和6(b)，圖解說明了嵌入式源極/漏極應(yīng)力源區(qū)的形成。再次地，環(huán)繞柵極疊層的可棄式(犧牲)氮化物隔離物118被用于在利用Si RIE使Si S/D區(qū) 122凹陷的同時保護(hù)溝道區(qū)，在局部BOX層IM上留下一層模板Si。隨后在凹陷的溝槽中外延再生含硅的嵌入式S/D應(yīng)力源128，之后進(jìn)行低溫氧化以形成氧化物蓋層130。氧化物蓋層130將在稍后進(jìn)行的工藝流程中的可棄式隔離物去除期間，保護(hù)摻雜S/D區(qū)避免暴露于熱磷。外延再生的S/D區(qū)128的頂面至少達(dá)到初始Si表面，視情況可以稍微升高到初始 Si表面之上。通常，再生的S/D區(qū)1 是合成物SiX，取決于期望的應(yīng)力的方向。對NFET 來說，嵌入式應(yīng)力源可以是例如碳化硅(SiC)，對PFET來說，嵌入式應(yīng)力源可以是例如鍺化硅(SiGe)。在這個階段，還可以利用可棄式氮化物隔離物118作為注入隔離物，使用光刻和離子注入來摻雜嵌入式S/D區(qū)128，如圖7(a)和7 (b)中所示。在圖7(a)和7 (b)中，摻雜的嵌入式應(yīng)力源S/D區(qū)用128'來表示。隨后，如圖8 (a)和8 (b)中所示，隨后利用濕蝕刻劑，比如熱磷酸來除去在柵極疊層之上的氮化物隔離物和氮化物蓋層。同樣地，利用氧化物蓋層130保護(hù)摻雜S/D區(qū)128' 免于熱磷酸。氮化物去除之后是利用氧化物沉積和氧化物RIE，在虛擬多晶硅llh、112b的側(cè)壁上形成偏移擴(kuò)展隔離物132。這里，要注意在圖8(a)的第一實施例中，氧化物RIE除去薄的多晶硅屏蔽氧化層IHa以暴露虛擬多晶硅112a。相反，在圖8(b)的第二實施例中，更厚的氧化物蓋層114b保留在虛擬多晶硅112b上。在偏移擴(kuò)展隔離物132就位的情況下， 使用另一個離子注入工藝來摻雜S/D擴(kuò)展區(qū)134。在圖9 (a)和9 (b)中，隨后利用氧化物內(nèi)襯沉積、氮化物沉積和氮化物RIE來形成最終的氮化物隔離物136，氮化物RIE止于氧化物內(nèi)襯。利用光刻和離子注入，把深S/D區(qū) 138摻雜到較高的摻雜水平。隨后，利用尖峰快速熱退火(RTA)來激活和擴(kuò)散所有注入物， 導(dǎo)致擴(kuò)散的S/D擴(kuò)展區(qū)140和溝道之間以及擴(kuò)散的S/D擴(kuò)展區(qū)140和深S/D區(qū)138之間的會合。此外，這種退火還確保深S/D區(qū)與它之下的凹陷的局部BOX層124的頂部鄰接，從而消除了深S/D-體結(jié)電容。圖10 (a)和10 (b)圖解說明了利用最終的隔離物136在深S/D區(qū)上形成自對準(zhǔn)的硅化物觸點142。本領(lǐng)域中已知，硅化物工藝涉及去除氧化物的預(yù)清洗、難熔金屬沉積、硅化物形成退火、和絕緣區(qū)(例如，STI氧化物和氮化物隔離物)上面的未反應(yīng)金屬的選擇性蝕亥IJ。例如可利用王水來進(jìn)行選擇性金屬蝕刻。在圖10(a)的第一實施例中，虛擬柵極多晶硅11 也被硅化，而在圖10(b)的第二實施例中，氧化物蓋層114b防止在虛擬柵極多晶硅 112b上形成硅化物接觸材料142。另外注意在圖10(b)中，由于硅化物預(yù)清洗操作，將存在一定的氧化物蓋層損失。然而，仍然留下足以防止虛擬柵極多晶硅112b的硅化的氧化物。
一旦形成了深S/D硅化物觸點，就可除去虛擬柵極疊層。為了除去虛擬柵極疊層， 沉積氮化物阻擋層144和層間介電(ILD)氧化物146。在所述沉積之后，CMP操作把ILD氧化物146向下平面化到虛擬柵極結(jié)構(gòu)上面的氮化物阻擋層144，如圖11(a)和11(b)中所示。采用一系列的蝕刻步驟來除去整個虛擬柵極疊層。在第一實施例中，利用氮化物RIE、 硅化物蝕刻、虛擬多晶硅蝕刻(例如，TMAH)和虛擬氧化物蝕刻來除去虛擬柵極疊層，從而得到圖12(a)中的結(jié)構(gòu)。在第二實施例中，利用氮化物RIE、氧化物蝕刻、虛擬多晶硅蝕刻 (例如TMAH)和虛擬氧化物蝕刻來除去虛擬柵極疊層，從而得到圖12(b)的結(jié)構(gòu)。除了第一實施例中的最后的虛擬氧化物蝕刻以及第二實施例中的多晶硅氧化物蝕刻和虛擬氧化物蝕刻之外，對氧化物來說，其余的蝕刻都是選擇性的，不會導(dǎo)致任何氧化物凹陷。由于虛擬氧化物很薄，因此該蝕刻不會導(dǎo)致ILD氧化物層146的任何明顯凹陷。在圖12(b)的第二實施例中，多晶硅氧化物蓋層去除將導(dǎo)致ILD氧化物層146的一定凹陷。此時，利用氧化和HF氧化物蝕刻，使暴露的溝道SOI區(qū)108進(jìn)一步從初始的UTSOI 厚度減薄到期望的ETSOI厚度，如圖13(a)和13(b)中所示，從而定義ETSOI溝道區(qū)108‘。 在一個例證實施例中，進(jìn)行低溫氧化，比如等離子體輔助的縫隙平面天線(SPA)氧化，以最小化熱預(yù)算，以便避免不期望的額外摻雜物擴(kuò)散。可利用高水平的厚度控制和均勻性來完成到目標(biāo)ETSOI溝道厚度的這種氧化減薄。注意，HF氧化物去除步驟將使ILD氧化物層146 凹陷，如圖13(a)和13(b)中所示。當(dāng)獲得期望的ETSOI溝道厚度時，該器件為實際的柵極疊層形成作好了準(zhǔn)備。在
10這方面，可以設(shè)想不同的選擇。例如，除了別的以外，柵極疊層結(jié)構(gòu)可包括SiON/多晶硅柵極疊層或者高K/金屬柵極疊層。在這里說明的剩余附圖中，圖解說明的實施例利用高K/ 金屬柵極疊層。參見圖14(a)和14(b)，通過沉積高K柵極介電層148、功函數(shù)設(shè)定金屬柵極(MGl)層150和金屬柵極(MG2)填充層152，來形成柵極疊層結(jié)構(gòu)。隨后用CMP來平面化MG2層，之后，MGl和MG2的部分會被保留在凹陷的ILD氧化物區(qū)146之上。在這種情況下，進(jìn)行修整RIE，以便從這些區(qū)域中去除MGl和MG2并確保柵電極的電隔離。在圖15(a) 和15(b)中圖解說明了在這些步驟之后所得到的結(jié)構(gòu)。隨后如圖16(a)和16(b)中所示，可以采用常規(guī)的CMOS處理來完成器件/芯片制備。例如，接觸區(qū)(CA)形成包括另一個ILD氧化物沉積，跟隨有用于平面化的氧化物CMP。 通過接觸區(qū)光刻，隨后的向下到S/D硅化物區(qū)142和柵極金屬152的接觸區(qū)(通孔)氧化物RIE、接觸金屬內(nèi)襯(例如，TiN)沉積(未示出)、接觸金屬(例如，鎢)填充154、接觸金屬CMP和修整RIE，來定義對于源極、漏極和柵極端子的接觸區(qū)。注意在此時，通過第一和第二工藝實施例產(chǎn)生的結(jié)構(gòu)開始顯得彼此基本上相似，如圖16(a)和16(b)中所示。最后，圖17圖解說明了利用另外的ILD氧化物沉積、互連金屬(例如，銅)沉積和金屬CMP來形成第一金屬層(Ml)互連156。由于在此時兩個實施例產(chǎn)生了基本上相似的結(jié)構(gòu)，因此使用一個附圖來圖解說明Ml金屬形成。同樣地，后續(xù)處理可以依照現(xiàn)有的后段制程(BEOL, back-end-of-line)制造技術(shù)。盡管參考一個或多個優(yōu)選實施例說明了本發(fā)明，然而本領(lǐng)域的技術(shù)人員會明白， 可以做出各種改變，并且可用等同物代替所述優(yōu)選實施例的元件，而不脫離本發(fā)明的范圍。 另外，可以做出許多修改，以使特定的情形或材料適應(yīng)于本發(fā)明的教導(dǎo)，而不脫離本發(fā)明的基本范圍。因此，本發(fā)明并不局限作為實現(xiàn)本發(fā)明的最佳模式而公開的特定實施例，相反， 本發(fā)明包括在附加權(quán)利要求的范圍內(nèi)的所有實施例。
權(quán)利要求
1.一種形成晶體管器件的方法，所述方法包括在絕緣體上硅(SOI)起始襯底上形成虛擬柵極疊層結(jié)構(gòu)，所述SOI襯底包括本體層、本體層上的全局BOX層、和全局BOX層上的SOI層，所述SOI層具有初始厚度；形成完全穿過所述SOI層和全局BOX層的對應(yīng)于源極和漏極區(qū)的位置處的部分的自對準(zhǔn)溝槽；在源極和漏極區(qū)中外延再生硅；與全局BOX層相鄰，在外延再生的硅中重建局部BOX層，其中，所述局部BOX層的頂面低于全局BOX層的頂面；與對應(yīng)于溝道區(qū)的一部分SOI層相鄰，在源極和漏極區(qū)中形成嵌入式源極和漏極應(yīng)力源；在源極和漏極區(qū)上形成硅化物觸點； 除去虛擬柵極疊層結(jié)構(gòu)；以及形成最終的柵極疊層結(jié)構(gòu)。
2.按照權(quán)利要求1所述的方法，其中，形成硅化物觸點導(dǎo)致在除去虛擬柵極疊層結(jié)構(gòu)之前，在虛擬柵極疊層結(jié)構(gòu)上形成硅化物。
3.按照權(quán)利要求2所述的方法，其中，所述虛擬柵極疊層結(jié)構(gòu)包括虛擬氧化物、虛擬氧化物上的虛擬多晶硅、虛擬多晶硅上的多晶硅屏蔽氧化物、和多晶硅屏蔽氧化物上的氮化物，其中，在形成硅化物觸點之前，所述氮化物和多晶硅屏蔽氧化物被除去。
4.按照權(quán)利要求1所述的方法，進(jìn)一步包括防止在虛擬柵極疊層結(jié)構(gòu)上形成硅化物。
5.按照權(quán)利要求4所述的方法，其中，所述虛擬柵極疊層結(jié)構(gòu)包括虛擬氧化物、虛擬氧化物上的虛擬多晶硅、虛擬多晶硅上的多晶硅氧化物蓋層、和多晶硅屏蔽氧化物上的氮化物，其中，以足以在形成硅化物觸點之前在虛擬多晶硅上保留多晶硅氧化物的初始厚度來形成多晶硅氧化物。
6.按照權(quán)利要求1所述的方法，進(jìn)一步包括在除去虛擬柵極疊層結(jié)構(gòu)之后和在形成最終的柵極疊層結(jié)構(gòu)之前，把SOI層從初始厚度減薄到最終厚度。
7.按照權(quán)利要求6所述的方法，其中，SOI層的初始厚度對應(yīng)于厚度范圍約為10納米 (nm) 30nm 的超薄 SOI (UTSOI)層。
8.按照權(quán)利要求7所述的方法，其中，SOI層的最終厚度對應(yīng)于厚度范圍約為2nm IOnm 的極薄 SOI (ETSOI)層。
9.按照權(quán)利要求1所述的方法，其中，所述晶體管器件是η型場效應(yīng)晶體管(NFET)，以及選擇嵌入式源極和漏極應(yīng)力源，以對溝道區(qū)提供張應(yīng)力。
10.按照權(quán)利要求1所述的方法，其中，所述晶體管器件是ρ型場效應(yīng)晶體管(PFET)， 以及選擇嵌入式源極和漏極應(yīng)力源，以對溝道區(qū)提供壓應(yīng)力。
11.一種形成晶體管器件的方法，所述方法包括在絕緣體上硅(SOI)起始襯底上形成虛擬柵極疊層結(jié)構(gòu)，所述SOI襯底包括本體層、本體層上的全局BOX層、和全局BOX層上的SOI層，所述SOI層具有初始厚度； 在虛擬柵極疊層結(jié)構(gòu)的側(cè)壁上形成可棄式隔離物；形成完全穿過SOI層和全局BOX層的對應(yīng)于源極和漏極區(qū)的位置處的部分的自對準(zhǔn)溝槽；在源極和漏極區(qū)中外延再生硅；與全局BOX層相鄰，在外延再生的硅中重建局部BOX層，其中，所述局部BOX層的頂面低于全局BOX層的頂面；與對應(yīng)于溝道區(qū)的一部分SOI層相鄰，在源極和漏極區(qū)中形成嵌入式源極和漏極應(yīng)力源；在可棄式隔離物就位的情況下，進(jìn)行第一摻雜物注入，以建立輕微摻雜的源極/漏極區(qū)；除去可棄式隔離物并進(jìn)行第二摻雜物注入，以形成源極/漏極擴(kuò)展區(qū)； 形成最終的側(cè)壁隔離物，并進(jìn)行第三摻雜物注入以建立深源極/漏極區(qū)，并進(jìn)行退火以驅(qū)動注入的摻雜物材料；在源極/漏極區(qū)上形成硅化物觸點； 除去所述虛擬柵極疊層結(jié)構(gòu)； 把SOI層從初始厚度減薄到最終厚度；以及形成最終的柵極疊層結(jié)構(gòu)。
12.按照權(quán)利要求11所述的方法，其中，形成硅化物觸點導(dǎo)致在除去虛擬柵極疊層結(jié)構(gòu)之前，在虛擬柵極疊層結(jié)構(gòu)上形成硅化物。
13.按照權(quán)利要求12所述的方法，其中，虛擬柵極疊層結(jié)構(gòu)包括虛擬氧化物、虛擬氧化物上的虛擬多晶硅、虛擬多晶硅上的多晶硅屏蔽氧化物、和多晶硅屏蔽氧化物上的氮化物， 其中，在形成硅化物觸點之前，氮化物和多晶硅屏蔽氧化物被除去。
14.按照權(quán)利要求11所述的方法，進(jìn)一步包括防止在虛擬柵極疊層結(jié)構(gòu)上形成硅化物。
15.按照權(quán)利要求14所述的方法，其中，虛擬柵極疊層結(jié)構(gòu)包括虛擬氧化物、虛擬氧化物上的虛擬多晶硅、虛擬多晶硅上的多晶硅氧化物蓋層、和多晶硅屏蔽氧化物上的氮化物， 其中，以足以在形成硅化物觸點之前在虛擬多晶硅上保留多晶硅氧化物的初始厚度來形成多晶硅氧化物。
16.按照權(quán)利要求11所述的方法，進(jìn)一步包括在除去虛擬柵極疊層結(jié)構(gòu)之后和在形成最終的柵極疊層結(jié)構(gòu)之前，把SOI層從初始厚度減薄到最終厚度。
17.按照權(quán)利要求11所述的方法，其中，最終的柵極疊層結(jié)構(gòu)包括高k金屬柵極疊層結(jié)構(gòu)。
18.按照權(quán)利要求17所述的方法，其中，SOI層的最終厚度對應(yīng)于厚度范圍約為2nm IOnm 的極薄 SOI (ETSOI)層。
19.按照權(quán)利要求11所述的方法，其中，晶體管器件是η型場效應(yīng)晶體管(NFET)，以及選擇嵌入式源極和漏極應(yīng)力源，以對溝道區(qū)提供張應(yīng)力。
20.按照權(quán)利要求11所述的方法，其中，晶體管器件是ρ型場效應(yīng)晶體管(PFET)，以及選擇嵌入式源極和漏極應(yīng)力源，以對溝道區(qū)提供壓應(yīng)力。
21.一種晶體管器件，包括在本體襯底上形成的埋入氧化物(BOX)層，所述BOX層包括置于溝道區(qū)和源極/漏極擴(kuò)展區(qū)下的第一部分和置于源極/漏極區(qū)下的第二部分，其中，BOX層的第二部分的頂面低于BOX層的第一部分的頂面，使得第二部分相對于第一部分凹陷；對應(yīng)于溝道區(qū)，置于BOX層的第一部分上的薄的絕緣體上硅(SOI)層； 包括鄰接BOX層的第二部分的頂面的嵌入式源極/漏極區(qū)的源極漏極區(qū)，所述嵌入式源極/漏極區(qū)包括對溝道區(qū)提供應(yīng)力的半導(dǎo)體材料；厚度大于溝道區(qū)的薄SOI層的源極/漏極擴(kuò)展區(qū)；以及置于溝道區(qū)上的柵極疊層。
22.按照權(quán)利要求21所述的晶體管器件，其中，所述晶體管器件是η型場效應(yīng)晶體管 (NFET)，以及所述嵌入式源極/漏極區(qū)對溝道區(qū)提供張應(yīng)力。
23.按照權(quán)利要求21所述的晶體管器件，其中，所述晶體管器件是ρ型場效應(yīng)晶體管 (PFET)，以及所述嵌入式源極/漏極區(qū)對溝道區(qū)提供壓應(yīng)力。
24.按照權(quán)利要求21所述的晶體管器件，其中，所述柵極疊層包括高k金屬柵極疊層結(jié)構(gòu)。
25.按照權(quán)利要求21所述的晶體管器件，其中，所述SOI層是厚度范圍約為2nm IOnm 的極薄SOI (ETSOI)層。
全文摘要
具有局部的極薄絕緣體上硅溝道區(qū)的半導(dǎo)體器件。形成晶體管器件的方法包括在SOI起始襯底上形成虛擬柵極疊層結(jié)構(gòu)，所述SOI襯底包括本體層、本體層上的全局BOX層和全局BOX層上的SOI層。在源極和漏極區(qū)形成完全穿過SOI導(dǎo)和全局BOX層的部分的自對準(zhǔn)溝槽。在源極和漏極區(qū)中外延再生硅，與全局BOX層相鄰，在外延再生的硅中重建局部BOX層。局部BOX層的頂面低于全局BOX層的頂面。與溝道區(qū)相鄰，在源極和漏極區(qū)中形成嵌入式源極和漏極應(yīng)力源。在源極和漏極區(qū)上形成硅化物觸點。除去虛擬柵極疊層結(jié)構(gòu)，并形成最終的柵極疊層結(jié)構(gòu)。
文檔編號H01L29/78GK102456579SQ201110259130
公開日2012年5月16日 申請日期2011年9月5日 優(yōu)先權(quán)日2010年10月27日
發(fā)明者M·拉馬昌德蘭, 羅伯特·J·米勒, 阿姆蘭·瑪尤姆達(dá) 申請人:國際商業(yè)機(jī)器公司, 飛思卡爾半導(dǎo)體公司, 高級微型器件公司