專利名稱：：具有三維存儲單元陣列的非易失性存儲器件的制作方法
技術領域：
：本發(fā)明構思一般涉及半導體存儲器件，具體來說，涉及非易失性存儲器件。
背景技術：
：半導體存儲器件可以根據其操作性質大致分類為易失性或非易失性。易失性存儲器件在缺少外加電源時丟失存儲的數(shù)據，并且包括靜態(tài)RAM(SRAM)、動態(tài)RAM(DRAM)、同步DRAM(SDRAM)等等。非易失性存儲器件即使在缺少外加電源時仍保持存儲的數(shù)據。非易失性存儲器件包括只讀存儲器(ROM)、電可編程ROM(EPROM)、電可擦除可編程ROM(EEPROM)、閃速存儲器、相變RAM(PRAM)、磁性RAM(MRAM)、電阻性RAM(RRAM)、鐵電RAM(FRAM)等等。目前，閃速存儲器是一種重要的非易失性存儲器類型，其包括N0R(或非)型閃速存儲器和NAND(與非)型閃速存儲器。對于半導體存儲器件所占單位面積上的數(shù)據存儲密度的需求的不斷增長，促進了具有三維(3D)存儲單元陣列架構的半導體存儲器件的發(fā)展。然而，有效設計和制造三維存儲單元陣列是困難的任務。
發(fā)明內容在一個實施例中，本發(fā)明構思提供一種非易失性存儲器件，包括三維存儲單元陣列，其包括排列成堆疊于襯底上的多個存儲單元陣列層的多個存儲單元，以使多個字線跨越多個存儲單元陣列層、從最靠近襯底的最低存儲單元陣列層向最遠離襯底的最高存儲單元陣列層延伸；電壓生成器電路，其生成第一電壓信號和第二電壓信號；以及行選擇電路，其同時將第一電壓信號施加到多個字線當中的被選字線、將第二電壓信號施加到多個字線當中的未選字線。被選字線和未選字線具有不同的電阻；但是在定義的時段內以相同的上升斜率將第一電壓信號施加到被選字線以及將第二電壓信號施加到未選字線。在另一實施例中，本發(fā)明構思提供一種非易失性存儲器件，其包括三維(3D)存儲單元陣列，其包括排列成堆疊于襯底上的多個存儲單元陣列層的多個存儲單元，以使多個字線跨越多個存儲單元陣列層、從最靠近襯底的最低存儲單元陣列層向最遠離襯底的最高存儲單元陣列層延伸，其中，所述三維存儲單元陣列包括柱，所述柱穿過多個存儲單元陣列層延伸，并且隨著其從最高存儲單元陣列層向最低存儲單元陣列層延伸，其寬度逐漸變窄；電壓生成器電路，其生成第一電壓信號和第二電壓信號；以及行選擇電路，其同時將第一電壓信號施加到多個字線當中的被選字線、將第二電壓信號施加到多個字線當中的未選字線。多個字線中的每一個以不同的橫截面積與所述柱相交，以使被選字線和未選字線具有不同的電阻；并且在定義的時段內以相同的上升斜率將第一電壓信號施加到被選字線以及將第二電壓信號施加到未選字線。從參照以下附圖的以下描述，上述及其它特征將變得清楚。圖1是示出根據本發(fā)明構思的實施例的非易失性存儲器件的框圖。圖2是進一步示出圖1的存儲單元陣列的概念框圖。圖3是進一步示出根據本發(fā)明構思的特定實施例的圖2的存儲塊的透視圖。圖4是沿圖3中的1-1’線截取的存儲塊的截面圖。圖5是進一步示出圖4的晶體管結構的截面圖。圖6是根據本發(fā)明構思的特定實施例的例如在圖3、圖4和圖5中示出的存儲塊的等效電路圖。圖7是示出典型驅動信號的上升斜率的波形圖。圖8是示出根據本發(fā)明的特定實施例的可用于生成驅動信號的高電壓生成器和斜坡邏輯的一個可能的例子的框圖。圖9是示出由圖8的第一電壓生成器生成的第一電壓信號的波形圖。圖10是示出由圖8的第二電壓生成器生成的第二電壓信號的波形圖。圖11是進一步示出圖1的行選擇電路的框圖。圖12是進一步示出圖11的驅動塊的框圖。圖13和圖14是示出當將圖1的高電壓生成器生成的電壓信號作為驅動信號提供給字線時的驅動信號的上升斜率的波形圖。圖15是示出根據本發(fā)明構思的另一實施例的非易失性存儲器件的框圖。圖16概念性地示出了可以合并到本發(fā)明構思的實施例中的多電平存儲單元的示例性電壓分布。圖17是示例性的控制信號波形的集合，圖18是概述存儲單元狀態(tài)的表，它們一起描述了由于具有不同上升斜率的驅動信號產生的讀干擾。圖19是進一步示出圖1的高電壓生成器和斜坡邏輯的框圖。圖20是進一步示出根據本發(fā)明構思的另一實施例的圖1的高電壓生成器和斜坡邏輯的框圖。圖21是示出根據本發(fā)明構思的另一示例性實施例的非易失性存儲器件的框圖。圖22是示出典型情況下驅動信號的上升斜率的波形圖。圖23是進一步示出圖21的字線驅動器和斜坡器(ramper)的框圖。圖M是進一步示出圖23的驅動塊的框圖。圖25是進一步示出圖23的斜坡塊的示圖。圖沈是進一步描述圖25的第一斜坡塊的操作的時序圖。圖27和圖觀是示出具有經第一斜坡塊調整后的上升斜率的第一驅動信號的波形圖。圖四是示出根據本發(fā)明構思的另一實施例的非易失性存儲器件的框圖。圖30是進一步示出圖四的字線驅動器的框圖。圖31是根據本發(fā)明構思的另一實施例的圖2中的存儲塊的透視圖。5圖32是沿圖31中的11-11’線截取的存儲塊的截面圖。圖33是圖31和圖32中描述的存儲塊的等效電路圖。圖34是圖31、圖32和圖33中描述的向存儲塊提供驅動信號的字線驅動器的框圖。圖35是根據本發(fā)明構思的另一實施例的在圖3、圖4和圖5中描述的存儲塊的等效電路圖。圖36是根據本發(fā)明構思的另一實施例的參照圖3、圖4和圖5描述的存儲塊的另一等效電路圖。圖37是根據本發(fā)明構思的另一實施例的參照圖3、圖4和圖5描述的存儲塊的另一等效電路圖。圖38是根據本發(fā)明構思的另一實施例的參照圖3、圖4和圖5描述的存儲塊的另一等效電路圖。圖39是進一步示出根據本發(fā)明構思的另一實施例的圖2的存儲塊之一的透視圖。圖40是進一步示出根據本發(fā)明構思的另一實施例的圖39的存儲塊的透視圖。圖41是進一步示出根據本發(fā)明構思的另一實施例的圖3的存儲塊之一的透視圖。圖42是沿圖41中的III-III’線截取的存儲塊的截面圖。圖43是進一步示出根據本發(fā)明構思的另一實施例的圖41的存儲塊的透視圖。圖44是沿圖43中的IV-IV’線截取的存儲塊的截面圖。圖45是進一步示出根據本發(fā)明構思的另一實施例的圖3的存儲塊之一的透視圖。圖46是沿圖45中的V-V’線截取的存儲塊的截面圖。圖47是進一步示出根據本發(fā)明構思的實施例的圖45的存儲塊的透視圖。圖48是沿圖47中的VI-VI’線截取的存儲塊的截面圖。圖49是進一步示出根據本發(fā)明構思的另一實施例的圖2的存儲塊之一的透視圖。圖50是沿圖49中的VII-VII，線截取的存儲塊的截面圖。圖51是包括諸如圖1、圖15、圖21和/或圖四中描述的那些類型的非易失性存儲器件的存儲系統(tǒng)的總的框圖。圖52是示出圖51的存儲系統(tǒng)的一個可能的應用的框圖。圖53是包括諸如參照圖52描述的類型的存儲系統(tǒng)的計算系統(tǒng)的總的框圖。具體實施例方式現(xiàn)在將參照附圖更加具體地描述本發(fā)明構思的特定實施例。然而，本發(fā)明構思可以以許多不同的形式實現(xiàn)，并且不應理解為僅僅局限于此處示出的實施例。相反地，提供這些實施例是為了使本公開更加全面和完整，并且充分地向本領域技術人員傳達本發(fā)明構思的范圍。在書面描述和附圖中，相同的參考數(shù)字和標記始終用于表示相同或相似的元素。將理解到，盡管此處可能使用詞語“第一”、“第二”、“第三”等來描述不同的元件、組件、區(qū)域、層和/或部分，但這些元件、組件、區(qū)域、層和/或部分不應受到這些詞語的限制。這些詞語僅僅用于將一個元件、組件、區(qū)域、層或部分于另一個元件、組件、區(qū)域、層或部分區(qū)分開來。因而，下面討論的第一元件、組件、區(qū)域、層或部分也可以被稱為第二元件、組件、區(qū)域、層或部分，而不會脫離本發(fā)明構思的教導。此處可能使用諸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空間上相對的詞語，以便描述附圖中所示的一個元件或特征與其它元件或特征的關系。將理解到，這些空間上相對的詞匯旨在包含使用中或操作中的器件的、除了附圖中描繪的方向之外的其它方向。例如，如果翻轉附圖中的器件，則被描述為在其它元件或特征“下方”或“之下”或“下面”的元件的方向將改為在其它元件或特征的“上方”。因而，示例性的詞匯“下方”和“下面”能夠包含上和下兩個方向。器件也可能具有其它朝向(旋轉90度或處于其它方向)，因此應相應地解釋此處使用的空間關系描述詞。此外，還將理解，當一層被稱為在兩層“之間”時，它可以是所述兩層之間僅有的層，或者也可以存在一個或多個介于其間的層。此處使用的術語僅僅是為了描述特定實施例，并非旨在限定本發(fā)明構思。此處使用的單數(shù)形式“一”、“該”旨在也包括復數(shù)形式，除非上下文明確給出相反指示。將進一步理解到，當本說明書中使用術語“包括”和/或“包含”時，其表明存在所述的特征、整體、步驟、操作、元件和/或組件，但是不排除存在或附加一個或多個其它特征、整體、步驟、操作、元件、組件和/或它們的組合。此處使用的詞語“和/或”包括相關的所列項目中的任何一個或其中的一個或多個的全部組合。將理解到，當元件或層被稱為在另一元件或層“上”，或者“連接到”、“耦合到”或“鄰近”另一元件或層時，其可以直接在另一元件或層“上”，或者直接連接到、耦合到或鄰近另一元件或層，或者也可以存在居間的元件或層。相反，當元件被稱為“直接”在另一元件或層上、或“直接連接到”、“直接耦合到”或“緊鄰”另一元件或層時，不存在居間的元件或層。除非另外定義，否則此處使用的所有術語(包括技術術語和科學術語)所具有的含義與本發(fā)明構思所屬
技術領域：
內的普通技術人員之一所通常理解的含義相同。還將理解，諸如通常使用的詞典中定義的那些術語應該被解釋為所具有的含義與它們在相關領域和/或本說明書的上下文中的含義一致，而不應理想化地或過分形式化地對其進行解釋，除非此處明確地如此定義。在設計和制造三維存儲單元陣列相關的挑戰(zhàn)當中，上面提到了特定的驅動信號，如在編程操作、讀操作和擦除操作期間提供給字線的那些驅動信號，可能由于制造工藝或操作因素的變化而具有不同的上升斜率(slope)。讀裕量(readmargin)可能由于驅動信號上升斜率的這些差異而減小。減小的讀裕量可能在極端環(huán)境下導致讀取失敗。根據本發(fā)明構思的特定實施例的非易失性存儲器件能夠使用斜坡(ramping)技術是驅動信號保持基本恒定的上升斜率。因此，可以避免讀裕量的損失。為描述簡單且為了避免重復，將在編程操作的上下文中描述根據本發(fā)明構思的實施例的非易失性存儲器件。在本上下文中，“編程操作”是指任何將數(shù)據輸入一個或多個非易失性存儲單元的操作。本領域技術人員將理解，如何容易地將下文描述的關于穩(wěn)定的驅動信號(即，恒定的上升斜率)的考慮應用于所有類型的驅動信號，例如類似地在讀操作和擦除操作期間使用的那些驅動信號。圖1是示出根據本發(fā)明構思的實施例的非易失性存儲器件的框圖。參照圖1，非易失性存儲器件100通常在相關部分中包括存儲單元陣列110、高電壓生成器120、行選擇電路130、讀/寫電路140、數(shù)據輸入輸出(I/O)電路150以及控制邏輯160。存儲單元陣列110經由多個字線(共同地和分別地表示為“WL”)連接到行選擇電路130。存儲單元陣列110經由多個位線(共同地和分別地表示為“BL”)連接到讀/寫電路140。存儲單元陣列110包括多個存儲單元，每個存儲單元分別能夠存儲一個或多個比特的數(shù)據。在圖1的示例中，高電壓生成器120被配置為響應于斜坡邏輯(rampinglogic)170的控制生成第一電壓信號VS_1和第二電壓信號VS_2。這里，第一電壓信號VS_1可以是指示目標電壓是編程電壓Vpgm的電壓信號，并且第二電壓信號VS_2可以是指示目標電壓是通過電壓的電壓信號。在編程操作期間，高電壓生成器120在斜坡邏輯170的控制下，使用恒定的斜坡函數(shù)(例如，在定義的時段內恒定的電壓上升)，使第一電壓信號VS_1的電壓電平增加到編程電壓Vpgm。因此，可以經由行選擇電路130將第一電壓信號VS_1提供給被選字線。也就是說，可以在第一電壓信號VS_1向編程電壓Vpgm斜坡上升的同時將第一電壓信號VS_1提供給被選字線。因此，所描述的穩(wěn)定的斜坡函數(shù)也可以被描述為具有恒定的斜坡步幅(rampingst印)(例如，在一段時間內電壓的升幅)。此外，在編程操作期間，高電壓生成器120在斜坡邏輯170的控制下，使用恒定斜坡步幅，將第二電壓信號VS_2的電壓電平增加到通過電壓Vpass。因此，可以經由行選擇電路130將第二電壓信號VS_2提供給未選字線。用于定義第一電壓信號VS_1和第二電壓信號VS_2的恒定斜坡步幅可以是相同的或不同的。行選擇電路130從高電壓生成器120接收第一電壓信號VS_1和第二電壓信號VS_2。在圖1示出的例子中，行選擇電路130包括字線驅動器131和行譯碼器133。字線驅動器131從高電壓生成器120接收第一電壓信號VS_1和第二電壓信號VS_2,并根據所施加的行地址RA，或者更具體地，根據行地址RA的第一部分RAi，向適當?shù)男盘柧€提供第一電壓信號VS_1或第二電壓信號VS_2。在編程操作期間，例如，字線驅動器131可以將第一電壓信號VS_1作為驅動信號DS提供給對應于被選字線的信號線。字線驅動器131可以將第二電壓信號VS_2作為驅動信號DS提供給各自對應于未選字線的信號線。行譯碼器133從字線驅動器131接收不同地定義的驅動信號DS，并響應于行地址RA,或者更具體地，響應于行地址RA的第二部分RAj，向存儲單元陣列110的字線施加驅動信號DS。在根據本發(fā)明構思的特定實施例中，提供給行譯碼器133的地址的第二部分RAj可以是從多個存儲塊(BLK1到BLKz)當中選擇特定存儲塊(BLKi)的地址。在這種情況下，行譯碼器133將驅動信號DS有效地傳送到與被選存儲塊相關聯(lián)的字線。因此，作為第一驅動信號DSl的第一電壓信號VS_1可以被提供給被選字線，并且作為第二驅動信號DS2的第二電壓信號VS_2可以被提供給未選字線。讀/寫電路140經由位線BL連接到存儲單元陣列110，并且經由數(shù)據線DL連接到數(shù)據I/O電路150。讀/寫電路140能夠從數(shù)據I/O電路150接收數(shù)據，以將接收的數(shù)據寫入存儲單元陣列110中。讀/寫電路140還能夠接收從存儲單元陣列110讀取的數(shù)據，并將讀取的數(shù)據傳送到數(shù)據I/O電路150。在特定實施例中，讀/寫電路140可以包括作為組成部分的、傳統(tǒng)理解的元件，如，能夠讀和/或寫數(shù)據的頁緩沖器(或，頁寄存器)、選擇位線的列選擇電路，等等。如上面提到的，數(shù)據I/O電路150經由多個數(shù)據線DL連接到讀/寫電路140。數(shù)據I/O電路150在控制邏輯160的控制下操作，以便在一個或多個外部設備與讀/寫電路140之間交換數(shù)據。在特定實施例中，數(shù)據I/O電路150可以包括作為組成部分的且傳統(tǒng)理解的元件，如數(shù)據緩沖器等等?？刂七壿?60控制包括至少高電壓生成器120、行選擇電路130、讀/寫電路140和數(shù)據I/O電路150的非易失性存儲器件100的總體操作。在圖1示出的例子中，控制邏輯160包括斜坡邏輯170，如上面提到的，斜坡邏輯170可以控制高電壓生成器120生成第一電壓信號VS_1和第二電壓信號VS_2。由于第一電壓信號VS_1和第二電壓信號VS_2按照所定義的斜坡步幅步進式地增加，因此，最終施加到字線WL的驅動信號DS可以維持恒定的上升斜率，即便例如由于不同的字線電阻導致可變負載也是如此。因此，可以避免由于字線間編程速度的差異而造成的讀裕量的損失。以下，將更具體地描述根據本發(fā)明構思的特定實施例的存儲單元陣列110。圖2是圖1的存儲單元陣列110的總體框圖。參照圖2，存儲單元陣列110包括多個存儲塊BLKl到BLKz，每個存儲塊具有三維結構或垂直結構。在本上下文中，術語“垂直”任意地假定存儲單元陣列的方向，其中，各個存儲單元層的行和列排列在X-Y平面上，然后，多個存儲單元層在正交的Z方向上一個疊一個地堆疊。因此，每個存儲塊BLK可被稱為在第一方向、第二方向和第三方向上延伸。在根據本發(fā)明構思的特定實施例中，每個存儲塊BLK包括沿第一、第二或第三方向之一延伸的多個NAND串(NS)。每個NAND串可以耦合到位線BL、串選擇線SSL、地選擇線GSL、字線WL和公共源極線CSL。也就是說，每個存儲塊可以與多個位線BL、多個串選擇線SSL、多個地選擇線GSL、多個字線WL和公共源極線CSL耦合。下面將參照圖3更具體地描述存儲塊BLKl到BLKz。在圖1和圖2所示的實施例中，例如，存儲塊BLKl到BLKz可以唯一地或共同地被行選擇電路130選擇。例如，行選擇電路130可以選擇存儲塊BLKl到BLKz當中與譯碼的行地址相對應的特定存儲塊BLKi。圖3是進一步示出根據本發(fā)明構思的實施例的圖2的存儲塊之一的透視圖。圖4是沿圖3中的1-1’線截取的存儲塊的截面圖。參照圖3和圖4，存儲塊BLKi包括在第一、第二和第三方向上延伸的結構。實現(xiàn)存儲塊BLKi的半導體器件可以在襯底111上形成。舉例來說，襯底111可以是以第一類型的雜質形成的阱區(qū)域。例如，襯底111可以是通過注入諸如硼(B)的一個或多個第五主族(group-V)元素而形成的P阱。舉例來說，襯底111可以是在N阱中提供的袋型(Pocket)P阱。在下文中，假定襯底111是P阱。然而，襯底111不局限于此?？梢栽谝r底111中提供沿第一方向延伸的多個摻雜區(qū)311到314。例如，多個摻雜區(qū)311到314可以分別具有不同于襯底111的第二類型。例如，摻雜區(qū)311到314可以是N型。在下文中，假定第一摻雜區(qū)311到第四摻雜區(qū)314是N型。然而，第一摻雜區(qū)311到第四摻雜區(qū)314不局限于此。在第一摻雜區(qū)311與第二摻雜區(qū)312之間的襯底111的區(qū)域上，可以沿第二方向順序地提供多個沿第一方向延伸的絕緣材料112。例如，多個絕緣材料112可以沿第二方向相互隔開。舉例來說，絕緣材料112可以包括諸如硅氧化物的絕緣材料。在第一摻雜區(qū)311和第二摻雜區(qū)312之間的襯底111的區(qū)域上，可以沿第一方向設置多個柱113，并且所述多個柱113可以沿第二方向穿過絕緣材料112。舉例來說，柱113中的每一個可以通過絕緣材料112連接到襯底111。舉例來說，每個柱113可以由多種材料形成。例如，每個柱113的表層114可以包括具有第一類型的硅材料。例如，每個柱113的表層114可以包括具有與襯底111相同類型的硅材料。在下文中，假定每個柱113的表層114包括P型硅。然而，每個柱113的表層114可以不局限于此。每個柱113的內層115可以由絕緣材料形成。例如，每個柱113的內層115可以包括諸如硅氧化物的絕緣材料。舉例來說，每個柱113的內層115可以包括空氣隙(airgap)。在第一摻雜區(qū)311與第二摻雜區(qū)312之間，可以沿著襯底111、絕緣材料112和柱113的暴露表面提供絕緣層116。例如，可以去除向沿第二方向上提供的最后的絕緣材料112的(向第二方向放置)的暴露表面上提供的絕緣層116。例如，絕緣層116的厚度可以小于絕緣材料112之間的距離的一半。也就是說，在絕緣材料112當中的第一絕緣材料的底面提供的絕緣層116與在位于該第一絕緣材料的下面的第二絕緣材料的頂面提供的絕緣層116之間，可以提供一區(qū)域，在該區(qū)域中布置除絕緣材料112和絕緣層116之外的材料。在第一摻雜區(qū)311和第二摻雜區(qū)312之間，可以在絕緣層116的暴露表面上提供導電材料211到四1。例如，可以在襯底111與鄰近襯底111的絕緣材料112之間提供沿第一方向延伸的導電材料211。更具體地，可以在襯底111與鄰近襯底111的絕緣材料112的底面的絕緣層116之間提供沿第一方向延伸的導電材料211。在下文中，可以定義第一導電材料211到291、212到四2以及213到四3的高度。第一導電材料211到291,212到292和213到293被定義為從襯底111起順序地具有第一高度到第九高度。也就是說，鄰近襯底111的第一導電材料211到213可以具有第一高度。鄰近第二導電材料331到333的第一導電材料291到293可以具有第九高度。當?shù)谝粚щ姴牧吓c襯底111之間的距離增加時，第一導電材料的高度可以隨之增加。在絕緣材料112當中的特定絕緣材料的頂面的絕緣層116、與布置在該特定絕緣材料的上方的絕緣材料的底面的絕緣層116之間，可以提供沿第一方向延伸的第一導電材料。舉例來說，可以在絕緣材料112之間提供沿第一方向延伸的第一導電材料221到觀1。舉例來說，第一導電材料211到291可以是金屬材料。舉例來說，第一導電材料211到291可以是諸如多晶硅的導電材料。可以在第二摻雜區(qū)312與第三摻雜區(qū)313之間提供與第一摻雜區(qū)311和第二摻雜區(qū)312上的結構相同的結構。舉例來說，在第三摻雜區(qū)313與第四摻雜區(qū)314之間，提供沿第一方向延伸的絕緣材料112、沿第一方向順序地布置的并且沿第三方向穿過絕緣材料112的柱113、提供到柱113和絕緣材料112的暴露表面的絕緣層116、以及沿第一方向延伸的第一導電材料213到四3。在第三摻雜區(qū)313與第四摻雜區(qū)314之間，可以提供與第一摻雜區(qū)311和第二摻雜區(qū)312上的結構相同的結構。舉例來說，在第三摻雜區(qū)313與第四摻雜區(qū)314之間，提供沿第一方向延伸的絕緣材料112、沿第一方向順序地布置的并且沿第三方向穿過絕緣材料112的柱113、提供到柱113和絕緣材料112的暴露表面的絕緣層116、以及沿第一方向延伸可以在柱113上分別提供漏極320。舉例來說，漏極320可以是第二類型的硅材料。例如，漏極320可以是N型硅材料。在下文中，假定漏極320包括N型硅。然而，漏極320不局限于此。舉例來說，漏極320中的每一個的寬度可以比相應的柱113的寬度寬。例如，每個漏極320可以被提供在相應的柱113的頂面，以具有墊形(pad)形狀?？梢栽诼O320上提供沿第三方向延伸的第二導電材料331到333?？梢匝氐谝环较蝽樞虻夭贾玫诙щ姴牧?31到333。第二導電材料331到333中的每一個可以分別連接到相應的漏極320。舉例來說，漏極320和沿第三方向延伸的第二導電材料333可以通過接觸插塞(contactplug)連接。舉例來說，第二導電材料331到333可以是金屬材料。舉例來說，第二導電材料331到333可以是諸如多晶硅的導電材料。在圖3和圖4中，每個柱113可以與絕緣層116的相鄰區(qū)域以及多個第一導線211到四1、212到292和213到293當中的相鄰區(qū)域一起形成串。例如，每個柱113可以與絕緣層116的相鄰區(qū)域以及多個第一導線211到291、212到292和213到四3當中的相鄰區(qū)域一起形成NAND串NS。NAND串NS可以包括多個晶體管結構TS。晶體管結構TS將在下面參照圖5更詳細地描述。圖5是進一步示出可以在圖4的配置中使用的類型的晶體管結構的截面圖。參照圖3、圖4和圖5，絕緣層116可以包括第一子絕緣層117到第三子絕緣層119。柱113的包括P型硅的表層可以用作主體。鄰近柱113的第一子絕緣層117可以用作隧穿絕緣層(tunnelinginsulationlayer)。例如，鄰近柱113的第一子絕緣層117可以包括熱氧化物層。第二子絕緣層118可以用作電荷存儲層。例如，第二子絕緣層118可以用作電荷俘獲層。例如，第二子絕緣層118可以包括氮化物層或金屬氧化物層(例如，鋁氧化物層或鉿氧化物層)。鄰近第一導電材料233的第三子絕緣層119可以用作阻擋絕緣層。舉例來說，鄰近沿第一方向延伸的導電材料233的第三子絕緣層119可以被形成為單層或多層。第三子絕緣層119可以是介電常數(shù)高于第一子絕緣層117和第二子絕緣層118的高電介質層(highdielectriclayer)(例如，鋁氧化物層，鉿氧化物層，等等)。第一導電材料233可以用作柵極(或控制柵極)。也就是說，用作柵極(或控制柵極)的第一導電材料233、用作阻擋絕緣層的第三子絕緣層119、用作電荷存儲層的第二子絕緣層118、用作隧穿絕緣層的第一子絕緣層117、以及包括P型硅且用作主體的表層114，可以構成晶體管(或存儲單元晶體管結構)。舉例來說，第一子絕緣層117到第三子絕緣層119可以形成氧化物-氮化物-氧化物(0N0)。在下文中，柱113的包括P型硅的表層114可以被稱為第二方向主體。存儲塊BLKi可以包括多個柱113。也就是說，存儲塊BLKi可以包括多個NAND串NS。更詳細地，存儲塊BLKi可以包括沿第二方向(或垂直于襯底的方向)延伸的多個NAND串NS。每個NAND串NS可以包括沿第二方向布置的多個晶體管結構TS。每個NAND串NS中的晶體管結構TS中的至少一個可以用作串選擇晶體管SST。每個NAND串NS的晶體管結構TS中的至少一個可以用作地選擇晶體管GST。柵極(或控制柵極)可以對應于沿第一方向延伸的第一導電材料211到291、212到292和213到四3。也就是說，柵極(或控制柵極)可以沿第一方向延伸，并且可以形成字線和至少兩個選擇線(例如，至少一個串選擇線SSL和至少一個地選擇線GSL)。沿第三方向延伸的第二導電材料331到333可以分別連接到NAND串NS的一端。舉例來說，沿第三方向延伸的第二導電材料331到333可以用作位線BL。也就是說，在一個存儲塊BLKi中，多個NAND串可以連接到一個位線BL?？梢韵騈AND串的另一端提供沿第一方向延伸的第二類型摻雜區(qū)311到314。沿第一方向延伸的第二類型摻雜區(qū)311到314可以用作公共源極線CSL。綜上所述，存儲塊BLKi可以包括在垂直于襯底111的方向(即，第二方向)上延伸的多個NAND串，并且當多個NAND串NS連接到一個位線BL時可以用作NAND閃速存儲塊(例如，電荷俘獲型)。在圖3、圖4和圖5中，已經描述了在九(9)層中提供第一導線211到四1、212到292以及213到293的示例情況。然而，第一導線211到291,212到292以及213到293不局限于此。例如，第一導線可以被提供在形成存儲單元的至少八層上以及形成選擇晶體管的至少兩層上。第一導線可以被提供在形成存儲單元的至少十六層上以及形成選擇晶體管的至少兩層上。并且，第一導線可以被提供在形成存儲單元的多層上以及形成選擇晶體管的至少兩層上。例如，第一導電材料可以被提供在形成偽(dummy)存儲單元的層上。在圖3、圖4和圖5中，描述了三(3)個NAND串NS連接到一(1)個位線BL的示例情況。然而，本發(fā)明構思可以不局限于此。舉例來說，在存儲塊BLKi中，m個NAND串NS可以連接到一個位線BL。在這種情況下，沿第一方向延伸的導電材料211到四1、212到292和213到四3的數(shù)量以及用作公共源極線CSL的摻雜區(qū)311到314的數(shù)量也可以被控制為與連接到一個位線BL的NAND串NS的數(shù)量成比例。在圖3、圖4和圖5中，描述了三(3)個NAND串NS連接到沿第一方向延伸的一個第一導電材料的示例情況。然而，本發(fā)明構思不局限于此。例如，η個NAND串NS可以連接到一個第一導電材料。在這種情況下，位線331到333的數(shù)量可以被控制為與連接到一個第一導電材料的NAND串NS的數(shù)量成比例。例如，越靠近襯底111，沿第一/第三方向截取的柱113的面積必然越小。例如，沿第一方向和第三方向的截取的柱113的面積可以由于處理特性或誤差而改變。舉例來說，柱113可以是通過在通過蝕刻形成的孔內提供諸如硅材料和絕緣材料之類的材料而形成的。隨著蝕刻深度增加，沿第一/第三方向截取的通過蝕刻過程形成的孔的有效面積可能減小。也就是說，隨著在第二方向上到襯底111的距離減小，柱113在第一和/或第三方向上占據的面積會縮小。圖6是根據本發(fā)明構思的實施例的、圖3、圖4和圖5中的存儲塊的等效電路。參照圖3到圖6，可以在第一位線BLl與公共源極線CSL之間提供NAND串NSll到NS31?？梢栽诘诙痪€BL2與公共源極線CSL之間提供NAND串NS12到NS32?？梢栽诘谌痪€BL3與公共源極線CSL之間提供NAND串NS13到NS33。第一位線BLl到第三位線BL3可以分別對應于沿第三方向延伸的第二導電材料331到333。每個NAND串NS的串選擇晶體管SST可以連接到相應的位線BL。每個NAND串NS的地選擇晶體管GST可以連接到公共源極線CSL?？梢栽诿總€NAND串NS中的串選擇晶體管SST和公共源極線CSL之間提供存儲單元MC(memorycell)。在下文中，可以以行和列為單位定義NAND串NS。共同連接到一個位線的NAND串NS可以形成一列。例如，連接到第一位線BLl的NAND串NSll到NS31可以對應于第一列。連接到第二位線BL2的NAND串NS12到NS32可以對應于第二列。連接到第三位線BL3的NAND串NS13到NS33可以對應于第三列。連接到一個串選擇線SSL的NAND串可以形成一行。例如，連接到第一串選擇線SSLl的NAND串NSll到NS13可以形成第一行。連接到第二串選擇線SSL2的NAND串NS21到NS23可以形成第二行。連接到第三串選擇線SSL3的NAND串NS31到NS33可以形成第三行。在每個NAND串NS中定義高度。根據示出的例子，在每個NAND串NS中，地選擇晶體管GST的高度可以被定義為層1，或簡單地“1”。鄰近地選擇晶體管GST的存儲單元MCl的高度可以被定義為2。串選擇晶體管SST的高度可以被定義為9。鄰近串選擇晶體管SST的存儲單元MC7的高度可以被定義為8。隨著存儲單元MC與地選擇晶體管GST之間的距離增加，存儲單元MC的高度可以增加。也就是說，第一存儲單元MCl到第七存儲單元MC7可以分別被定義為具有第二到第八高度。NAND串NS可以共用地選擇線GSL。地選擇線GSL可以對應于具有第一高度的第一導線211到213。也就是說，地選擇晶體管GST可以分別具有第一高度。在同一行的NAND串NS中具有相同高度的存儲單元可以共用字線WL。不同行中的NAND串NS的具有相同高度的字線WL可以公共連接。也就是說，具有相同高度的存儲單元可以共用字線WL。具有第二高度的第一導線221到223可以公共連接，以形成第一字線WL1。具有第三高度的第一導線231到233可以公共連接，以形成第二字線WL2。具有第四高度的第一導線241到243可以公共連接，以形成第三字線WL3。具有第五高度的第一導線251到253可以公共連接，以形成第四字線WL4。具有第六高度的第一導線261到263可以公共連接，以形成第五字線WL5。具有第七高度的第一導線271到273可以公共連接，以形成第六字線WL60具有第八高度的第一導線到283可以公共連接，以形成第七字線WL7。同一行的NAND串NS可以共用串選擇線SSL。不同行的NAND串NS可以分別連接到串選擇線SSLl到SSL3。第一串選擇線SSLl到第三串選擇線SSL3可以分別對應于具有第九高度的第一導線到四3。在下文中，第一串選擇晶體管SSTl可以被定義為連接到第一串選擇線SSLl的串選擇晶體管SST。第二串選擇晶體管SST2可以被定義為連接到第二串選擇線SSL2的串選擇晶體管SST。第三串選擇晶體管SST3可以被定義為連接到第三串選擇線SSL3的串選擇晶體管SST。公共源極線CSL可以共同連接到NAND串NS。例如，在襯底111的有源區(qū)中，第一摻雜區(qū)311到第四摻雜區(qū)314可以連接，以形成公共源極線CSL。如圖6所示，具有相同高度的字線WL可以公共連接。因此，當選擇了特定字線WL時，連接到該特定字線WL的所有NAND串NS可以都被選擇。不同行的NAND串NS可以分別連接到不同的串選擇線SSL。通過選擇和不選擇串選擇線SSLl到SSL3，可以將連接到相同字線札的NAND串NS當中的未選行的NAND串NS與相應的位線分開，并且被選行的NAND串可以連接到相應的位線。在前述示例結構中執(zhí)行的讀操作和編程操作期間，可以選擇串選擇線SSLl和SSL2之一。也就是說，可以按NAND串NSll到NS13、NS21到NS23和NS31到NS33的行來執(zhí)行編程和讀取。也就是說，在讀操作和編程操作中，可以向被選行中的被選字線施加選擇電壓，并且可以向未選字線施加未選擇(non-selection)電壓。例如，選擇電壓可以是編程電壓Vpgm或選擇讀電壓Vrd。舉例來說，未選擇電壓可以是通過電壓Vpass或未選擇讀電壓Vread0也就是說，可以按NAND串NSll到NS13、NS21到NS23和NS31到NS33的被選行的字線執(zhí)行編程和讀取。圖7是示出在存儲單元陣列中典型地施加到信號線的驅動信號的上升斜率的波形圖。如參照圖3、圖4和圖5所描述的，柱113占據的面積(例如，X-Y)隨著朝向襯底111的蝕刻距離(Z)而趨向減小。例如，在圖2的第一方向和第三方向所定義的平面內的柱113的面積隨著柱113在第二方向上朝襯底111的延伸而縮小。柱113的面積減小導致沿第二/第三方向截取的第一導線的面積增大。也就是說，越靠近襯底111，沿第二/第三方向截取的字線的面積越寬。例如，如圖4所示，具有第二高度的第一導線221到223的面積(沿第二/第三方向截取的)可以比具有第八高度的第一導線281到觀3(沿第二/第三方向截取的)的面積寬。參照圖6，具有第二高度的第一字線WLl的面積(沿第二/第三方向截取的)可以比具有第八高度的第七字線WL7(沿第二/第三方向截取的)的面積寬。因此，由于字線電阻與面積成反比，所以在前述條件下，第一字線WLl的電阻將小于第七字線WL7的電阻。因此，整個三維存儲單元陣列中，各個字線電阻趨向于按照結構內的相對垂直高度(或層高)的函數(shù)而變化。因此，傳統(tǒng)的包括三維存儲單元陣列的非易失性存儲器件表現(xiàn)出驅動信號具有隨字線高度而變化的不同的上升斜率。上升斜率的差異可能導致不同的編程速度，進而可能導致讀裕量損失。例如，參照圖7，并且假定進行傳統(tǒng)的編程操作，則施加到第一字線WLl的第一驅動信號DS<1>具有第一上升斜率‘Y’，直到其電平達到被定義為通過電壓Vpass的電平。相反，施加到第七字線WL7的第七驅動信號DS<7>具有第二上升斜率‘α’，直到其電平達到通過電壓Vpass，該第二上升斜率α與第一上升斜率Y相比明顯較為平緩。類似地，當從通過電壓Vpass上升到編程電壓Vpgm時，第一和第七驅動信號DS<1>和DS<7>可以具有相應的第三和第四上升斜率‘β’和‘δ’。再有，第一驅動信號DS<1>的第三上升斜率比第七驅動信號DS<7>的第四上升斜率陡得多。因此，在針對分別連接到第一和第七字線WLl和WL7的存儲單元的編程操作期間，連接到第一字線WLl的特定存儲單元將比連接到第七字線W7的其它存儲單元更快速地被編程。因此，傳統(tǒng)方式中可能會產生編程速度差，并導致讀裕量降低。為了避免上述現(xiàn)象，根據本發(fā)明構思的實施例的圖1中的非易失性存儲器件100可以被配置為響應于圖1中的斜坡邏輯170的控制，生成步進式增加到編程電壓Vpgm的第一電壓信號VS_1和步進式增加到通過電壓Vpass的第二電壓信號VS_2。非易失性存儲器件100可以將第一電壓信號VS_1提供給被選字線，并且將第二電壓信號VS_2提供給未選字線，以作為驅動信號DS。以下，將更具體地描述高電壓生成器120和斜坡邏輯170的例14子。圖8是示出與本發(fā)明的特定實施例一致的可以用于生成驅動信號的高電壓生成器和斜坡邏輯的一個可能的例子的框圖。參照圖8，高電壓生成器120包括第一高電壓生成器121和第二高電壓生成器122，并且斜坡邏輯170包括第一子斜坡邏輯171和第二子斜坡邏輯172。第一電壓生成器121可以用于在第一子斜坡邏輯171的控制下生成步進式增加到編程電壓Vpgm的第一電壓信號VS_1。在編程操作期間，第一電壓信號VS_1可以被提供給被選字線以作為驅動信號DS。第二電壓生成器122可以用于在第二子斜坡邏輯172的控制下生成步進式增加到通過電壓Vpass的第二電壓信號VS_2。在編程操作期間，第二電壓信號VS_2可以被提供給未選字線以作為驅動信號DS。圖9是示出由圖8的第一電壓生成器121生成的第一電壓信號VS_1的波形圖。參照圖7和圖9，第一電壓信號VS_1的上升斜率可以被設置為相對于傳統(tǒng)預期的(即，在未提供與第一電壓生成器121結合的圖8的第一子斜坡邏輯171的情況下)上升斜率較為緩慢，或不同于傳統(tǒng)預期的上升斜率。如圖9所示，例如，可以考慮最緩慢電壓信號(例如，第七驅動信號DS<7>)的最大實際上升斜率來設置第一電壓信號VS_1的第一上升斜率。在本上下文中，“最緩慢”電壓信號是指，在傳統(tǒng)條件下，在給定特定高度(例如，襯底之上的最高高度)的相應垂直柱的水平橫截面積下，具有最平緩斜率的電壓信號。在圖9示出的例子中，第一電壓信號VS_1(以及潛在地所有其它電壓信號VS_2到VS_7)的上升斜率可以被設置為等于提供給具有最大電阻的字線(例如，第七字線WL7)的最緩慢電壓信號(例如，第七驅動信號DS<7>)的上升斜率。因此，施加到第一字線WLl的第一電壓信號VS_1的上升斜率可以相對于施加到其它所有(或其它一些)字線(第一字線WLl到第六字線札6)的其它所有(或其它一些)電壓信號(VS_2到VS_7)而恒定地維持，與最高電阻字線(第七字線WL7)相比，所述其它所有(或其它一些)字線(第一字線WLl到第六字線WL6)中的每個都展現(xiàn)出相對小的電阻。圖10是示出由圖8的第二電壓生成器122生成的第二電壓信號VS_2的波形圖。參照圖10，可以使用圖8的第二子斜坡邏輯172，如前面描述的那樣類似地調整第二電壓信號VS_2的上升斜率。像圖9中描述的第一電壓信號VS_1那樣，可以考慮最緩慢驅動信號(例如，第七驅動信號DS<7>)來設置第二電壓信號VS_2的上升斜率。因此，以類似的方式，第二電壓信號VS_2的上升斜率可以相對于與最高電阻字線(例如第七字線WL7)相比展現(xiàn)出相對較小電阻的其它所有(或其它一些)字線(即，圖6中的第一字線WLl到第七字線WL7)保持恒定。上述所有驅動信號當中的“最緩慢”驅動信號和/或所有字線當中的最高電阻字線可以依經驗確定或從概念上確定。如圖8、圖9和圖10所描述的，第一電壓生成器121和第二電壓生成器122可以用于在第一子斜坡邏輯171和第二子斜坡邏輯172的控制下生成具有恒定的且合理定義的上升斜率的第一電壓信號VS_1和第二電壓信號VS_2。現(xiàn)在將參照圖11和圖12更詳細地描述圖1的行選擇電路130，行選擇電路130能夠將第一電壓信號vs_l和第二電壓信號VS_2作為驅動信號提供給相應的字線。圖11是進一步示出圖1的行選擇電路130的框圖。參照圖11，行選擇電路130包括字線驅動器131和行譯碼器133，其中字線驅動器131包括譯碼塊131_a以及第一驅動塊131_bl到第七驅動塊131_b7。譯碼塊131_&被配置為接收第一行地址部分RAi。然后，譯碼塊131_a譯碼第一行地址部分RAi以生成譯碼的行地址DRAi。然后，譯碼塊131_&將譯碼的行地址DRAi分別提供給第一驅動塊131_bl到第七驅動塊131_b7。第一驅動塊131_bl到第七驅動塊131_b7中的每一個接收譯碼的行地址DRAi，并響應于譯碼的行地址DRAi輸出第一電壓信號VS_1和第二電壓信號VS_2之一作為驅動信號。下面將參照圖12更具體地描述個體驅動塊131_b。在圖11示出的例子中，行譯碼器133經由信號線SLl到SL7連接到字線驅動器131。行譯碼器133還可以連接到多個存儲塊BLKl到BLKz(圖幻，每個存儲塊經由相應的字線WLl到WL7連接到行譯碼器133。行譯碼器133可以響應于第二行地址部分RAj選擇存儲塊。利用所述配置，行譯碼器133可以將分別經由信號線SLl到SL7傳送的驅動信號DS<1>到DS<7>提供給被選存儲塊的字線到札7。圖12是在第一驅動塊131_bl的上下文中進一步示出驅動塊131_bn的框圖。參照圖1和圖12，第一驅動塊131_bl包括第一開關S/W1和第二開關S/W2。第一開關S/W1從高電壓生成器120接收第一電壓信號VS_1并從控制邏輯160接收第一使能信號EN_1。第二開關S/W2從高電壓生成器120接收第二電壓信號VS_2并從控制邏輯160接收第二使能信號EN_2。第一開關S/W1和第二開關S/W2進行功能組合，以響應于從圖11的譯碼塊131_a提供的譯碼的行地址DRAil，輸出第一電壓信號VS_1和第二電壓信號VS_2之一作為第一驅動信號DS<1>。圖13和圖14是示出當將由圖1的高電壓生成器生成的電壓信號作為驅動信號提供給字線時的驅動信號的上升斜率的波形圖。在圖13中，示出了這樣的情況，其中，第一電壓信號VS_1作為驅動信號被提供給被選的第七字線WL7，并且第二電壓信號VS_2作為驅動信號被提供給未選字線(例如，第一字線WLl到第六字線札6)。在圖14中，示出了這樣的情況，其中，第一電壓信號VS_1作為驅動信號被提供給被選的第一字線WLl，并且第二電壓信號VS_2作為驅動信號被提供給未選字線(例如，第二到第七字線WL2到WL7)。如圖13所示，如果在編程操作期間第七字線WL7被選擇，則相應的第七驅動信號DS<7>在從地電壓Vss上升到通過電壓Vpass時具有上升斜率‘α’，并且在從通過電壓Vpass上升到編程電壓Vpgm時具有上升斜率‘β’。在這種情況下，未選字線WLl到WL6可以分別被提供在上升到通過電壓Vpass時具有上升斜率‘α’的驅動信號DS<1>到DS<6>。如圖14所示，如果在編程操作時選擇第一字線WLl，則第一驅動信號DS<1>在從地電壓Vss上升到通過電壓Vpass時具有上升斜率‘α’，并且在從通過電壓Vpass上升到編程電壓Vpgm時具有上升斜率‘β’。在這種情況下，未選字線WL2到WL7可以分別被提供在上升到通過電壓Vpass時具有上升斜率‘α，的驅動信號DS<2>到DS<7>。照這樣，根據本發(fā)明構思的特定實施例，非易失性存儲器件可以為多個字線提供相應的具有基本相同的上升斜率的驅動信號，而不管字線之間的電阻差異。結果，根據本發(fā)明構思的非易失性存儲器件能夠防止由于編程速度差異而導致的讀裕量損失。圖15是示出根據本發(fā)明構思的另一實施例的非易失性存儲器件的框圖。圖15中的非易失性存儲器件類似于圖1的非易失性存儲器件，除了在控制邏輯260外部提供單獨的斜坡控制單元270。在根據本發(fā)明構思的特定實施例中，斜坡控制單元270可以通過獨立于實現(xiàn)控制邏輯260的模塊或集成電路芯片的模塊或集成電路芯片來實現(xiàn)。在這樣的配置中，斜坡控制單元270可以在控制邏輯沈0的控制下操作，從而使高電壓生成器220響應于斜坡控制單元270的控制生成步進式增加的第一電壓信號VS_1和第二電壓信號VS_2。在其它情況中，高電壓生成器220可以類似于圖1的高電壓生成器120。圖1到圖15示出的實施例是示例性的非易失性存儲器件，該非易失性存儲器件可以被配置為不考慮字線電阻差異，在編程操作期間提供具有基本相同的上升斜率的字線驅動信號。這樣的非易失性存儲器件可以結合不同類型的二維和三維存儲單元陣列來使用，并且可以合并在各種存儲系統(tǒng)、主機設備中，和/或用于不同的應用?，F(xiàn)在，將參照圖16、圖17和圖18進一步描述當使用具有不同上升斜率的字線驅動信號時可能導致的讀干擾。在圖16中，示出了存儲單元MC的閾值電壓分布。示出了分別對應于4個邏輯狀態(tài)E、P1、P2和P3的四(4)個閾值電壓分布。也就是說，每個存儲單元可以存儲2比特數(shù)據，但是本發(fā)明構思的范圍不局限于僅僅使用2比特存儲單元。圖17是描述在使用具有不同上升斜率的字線驅動信號時執(zhí)行的讀操作的時序圖集合。假定越靠近襯底，提供給第一字線WLl到第七字線WL7的驅動信號的上升斜率越大。此外，假定對連接到第二字線WL2的存儲單元執(zhí)行讀操作。圖18是概述圖17中與被選串選擇線相對應的被選NAND串的溝道電壓的表。具體來說，圖18示出了在第六時間t6NAND串的溝道電壓(參照圖17)。第一存儲單元MCl到第七存儲單元MC7可以對應于第一字線WLl到第七字線WL7的存儲單元當中的同一NAND串中的存儲單元。假定第三存儲單元MC3具有與邏輯狀態(tài)P3相對應的閾值電壓，并且第一存儲單元MCl、第二存儲單元MC2以及第四存儲單元MC4到第七存儲單元MC7具有與邏輯狀態(tài)E，即擦除狀態(tài)，相對應的閾值電壓，參照圖16、圖17和圖18，位線BL可以被預充電到位線預充電電壓VBL。之后，串選擇電壓VSSL和地選擇電壓VGSL可以分別被提供給被選串選擇線和地選擇線GSL。此外，可以將第一選擇讀電壓Vrdl施加到第二字線WL2，并且可以將未選擇讀電壓Vread分別施加到未選字線以及札3到札7。越靠近襯底，上升斜率越大。由于這個原因，提供到第一字線WLl到第七字線WL7的第一驅動信號DS<1>到第七驅動信號DS<7>可以分別順序地達到第一選擇讀電壓Vrdl的電壓電平。在這種情況下，由于除了存儲單元MC3之外的存儲單元MC1、、MC2以及MC4到MC7具有擦除狀態(tài)E的閾值電壓，因此它們可以被順序地導通。例如，第一存儲單元MCl可以在第三時間t3導通，與具有擦除狀態(tài)的其它存儲單元相比，第一存儲單元MCl最快速；第七存儲單元MC7在第六時間t6導通，與具有擦除狀態(tài)的其它存儲單元相比第七存儲單元MC7最緩慢。由于第三存儲單元MC3具有與邏輯狀態(tài)P3相對應的閾值電壓，因此如果施加到第三字線WL3的第三驅動信號DS<3>達到例如未選擇讀電壓Vread，則第三存儲單元MC3導通。因此，第三存儲單元MC3可以在時間t6導通，與其余存儲單元MCl、MC2以及MC4到MC7相比最緩慢。在這種情況下，如圖18所示，可以基于第三存儲單元MC3分割包括第一存儲單元MCl到第七存儲單元MC7的NAND串的溝道電壓。也就是說，在時間t6，由于第三存儲單元MC3截止并且其余存儲單元MC1、MC2以及MC4到MC7導通，因此NAND串的溝道電壓可以基于第三存儲單元MC3被分成地電壓Vss和位線預充電電壓VBL。溝道電壓Vss與VBL之間的差可以造成由于熱電子注入而導致的讀干擾。該意味著讀裕量降低。為了避免上述讀干擾，根據本發(fā)明構思的實施例的非易失性存儲器件可以被配置為在讀操作期間生成步進式增加到目標電壓的電壓信號，其中，所述電壓信號被作為驅動信號提供給字線。將參照圖19和圖20更詳細地描述這一方法。圖19是進一步示出圖1的高電壓生成器和斜坡邏輯的框圖。參照圖19，高電壓生成器120包括第一電壓生成器121和第二電壓生成器122。斜坡邏輯170包括第一子斜坡邏輯171和第二子斜坡邏輯172。如圖19所示，第一電壓生成器121可以用于在第一子斜坡邏輯171的控制下生成第一電壓信號VS_1。第一電壓信號VS_1可以步進式增加到選擇讀電壓Vrd。也就是說，第一電壓生成器121可以生成第一電壓信號VS_1，其在編程操作期間步進式增加到編程電壓Vpgm，并在讀操作期間步進式增加到選擇讀電壓Vrd。然后，第一電壓生成器121生成的第一電壓信號VS_1可以被作為驅動信號提供給被選字線。同樣地，第二電壓生成器122可以用于在第二子斜坡邏輯172的控制下生成第二電壓信號VS_2。第二電壓生成器122可以生成第二電壓信號VS_2，其在編程操作期間步進式增加到通過電壓Vpass，并在讀操作期間步進式增加到未選擇讀電壓Vread。然后，第二電壓生成器122生成的第二電壓信號VS_2可以被作為驅動信號提供給未選字線。如上所述，第一電壓生成器121和第二電壓生成器122可以分別生成在讀操作時步進式增加的第一電壓信號VS_1和第二電壓信號VS_2，從而避免讀干擾。如圖19中所述，第一電壓生成器121和第二電壓生成器122可以被配置為在編程操作和讀操作期間都工作。然而，可替換地，高電壓生成器120也可以由在編程操作期間工作的一個電壓發(fā)生器和在讀操作期間工作的另一個電壓發(fā)生器來實現(xiàn)。將參照圖20更全面地描述所述方法。圖20是進一步示出根據本發(fā)明構思的另一實施例的圖1的高電壓生成器和斜坡邏輯的框圖。參照圖20，高電壓生成器120包括第一電壓生成器121到第四電壓生成器124，并且斜坡邏輯170包括第一子斜坡邏輯171到第四子斜坡邏輯174。如圖20所示，第一電壓生成器121和第二電壓生成器122可以分別在第一子斜坡邏輯171和第二子斜坡邏輯172的控制下在編程操作期間工作，以生成第一電壓信號VS_1和第二電壓信號VS_2。第一電壓信號VS_1可以步進式增加到編程電壓Vpgm，并且第二電壓信號VS_2可以步進式增加到通過電壓Vpass。圖20的第三電壓生成器123和第四電壓生成器IM可以分別在第三子斜坡邏輯173和第四子斜坡邏輯174的控制下在讀操作期間工作，以生成第三電壓信號VS_3和第四電壓信號VS_4。第三電壓信號VS_3可以步進式增加到選擇讀電壓Vrd，并且第四電壓信號VS_4可以步進式增加到未選擇讀電壓Vread。因此，可以避免編程操作期間的讀裕量降低以及讀操作期間的讀干擾兩者。參照圖19和圖20描述的電壓生成電路可以應用于圖1的非易失性存儲器件100和圖15的非易失性存儲器件200。在假設非易失性存儲器件100和200生成步進式增加到目標電壓的第一電壓信號VS_1和第二電壓信號VS_2的情況下示例性地描述了圖1到圖20。然而，非易失性存儲器件100和200可以被配置成使得將被提供到未選字線的第二電壓信號VS_2步進式增加到目標電壓。斜坡邏輯170可以根據非易失性存儲器件100的操作，靈活地調整第一電壓信號VS_1和第二電壓信號VS_2中的每一個的斜坡步幅的大小。例如，斜坡邏輯170可以根據第一電壓信號VS_1和第二電壓信號VS_2的目標電平控制高電壓生成器120，以使得第一電壓信號VS_1和第二電壓信號VS_2具有不同的斜坡步幅。圖21是示出根據本發(fā)明構思的另一實施例的非易失性存儲器件的框圖。參照圖21，非易失性存儲器件300包括存儲單元陣列310、高電壓生成器320、行選擇電路330、讀/寫(R/W)電路340、數(shù)據輸入/輸出電路(1/0)350以及控制邏輯360。存儲單元陣列310可以通過字線WL連接到行選擇電路330，并且通過位線BL連接到讀/寫電路340。存儲單元陣列310可以包括多個存儲單元。在示例性實施例中，存儲單元陣列310可以由每個存儲一比特或多比特數(shù)據的存儲單元形成。存儲單元陣列310可以類似于圖2到圖6的存儲單元陣列。高電壓生成器320可以生成將用于編程的編程電壓Vpgm和通過電壓Vpass，并且可以將編程電壓Vpgm和通過電壓Vpass傳送到字線驅動器331。高電壓生成器320可以響應于控制邏輯360的控制而操作。在示例性實施例中，高電壓生成器320可以由多個晶體管和多個泵浦電容器形成?？梢詮母唠妷荷善?20向行選擇電路330供應編程電壓Vpgm和通過電壓Vpass0在編程操作期間，行選擇電路330將編程電壓Vpgm提供到被選字線，并將通過電壓Vpass提供到未選字線。行選擇電路330可以包括字線驅動器331、斜坡器332和行譯碼器333。來自高電壓生成器320的編程電壓Vpgm和通過電壓Vpass可以被施加到字線驅動器331。字線驅動器331可以響應于第一行地址部分RAi，將編程電壓Vpgm或通過電壓Vpass傳送到每個信號線SL。例如，在編程操作期間，字線驅動器331可以將編程電壓Vpgm提供給與被選字線相對應的信號線，并將通過電壓Vpass提供給與未選字線相對應的信號線。斜坡器332可以被提供以來自字線驅動器331的、與每個字線相對應的編程電壓Vpgm或通過電壓Vpass。斜坡器332可以生成每個均步進式增加到目標電壓電平的驅動信號DS。例如，當被提供以編程電壓Vpgm時，斜坡器332可以生成驅動信號，該驅動信號的電壓電平步進式增加到編程電壓Vpgm。當被提供以通過電壓Vpass時，斜坡器332可以生成驅動信號，該驅動信號的電壓電平步進式增加到通過電壓Vpass。行譯碼器333可以接收來自斜坡器332的驅動信號DS。行譯碼器333可以響應于第二行地址部分RAj，選擇將向其施加驅動信號DS的字線WL。例如，接收的地址RAj可以是用于選擇存儲塊的地址。在這種情況下，行譯碼器333可以響應于第二行地址部分RAj選擇存儲塊。行譯碼器333可以將驅動信號DS分別傳送到被選存儲塊的字線。讀/寫電路340通過位線BL連接到存儲單元陣列310，并且通過數(shù)據線DL與數(shù)據I/O電路350連接。讀/寫電路340可以從數(shù)據輸入/輸出電路350接收數(shù)據，以將接收的數(shù)據寫入存儲單元陣列310中。讀/寫電路340可以從存儲單元陣列310讀取數(shù)據，以將讀取的數(shù)據傳送到數(shù)據輸入/輸出電路350。在示例性實施例中，讀/寫電路340可以包括諸如用于讀寫數(shù)據的頁緩沖器(或，頁寄存器)、用于選擇位線的列選擇電路等等的組成元件。數(shù)據I/O電路350通過數(shù)據線DL連接到讀/寫電路340。數(shù)據I/O電路350可以響應于控制邏輯360的控制而操作。數(shù)據I/O電路350可以被配置為與外部設備交換數(shù)據。數(shù)據輸入/輸出電路350可以通過數(shù)據線DL將從外部提供的數(shù)據傳送到讀/寫電路340。數(shù)據I/O電路350可以通過數(shù)據線DL將從讀/寫電路340傳送的數(shù)據輸出到外部設備。在示例性實施例中，數(shù)據I/O電路350可以包括諸如數(shù)據緩沖器等等的組成元件?？刂七壿?60可以控制非易失性存儲器件300的總體操作?？刂七壿?60可以被配置為控制組成元件320、330、340和350?？刂七壿?60可以響應于來自外部設備的控制信號CTRL而操作。非易失性存儲器件300可以被配置為向字線提供具有恒定上升斜率的驅動信號DS<n:1>。由于驅動信號DS<n:1>具有恒定的上升斜率，因此非易失性存儲器件300可以避免由于編程速度差異造成的讀裕量減小。因此，可以提高非易失性存儲器件300的可靠性。圖22是示出典型地施加到存儲單元陣列的字線的驅動信號的上升斜率的波形圖。參照圖22，在編程操作期間，施加到第一字線WLl的第一驅動信號DS<1>具有第一上升斜率‘Y’，直到其電平達到通過電壓Vpass，并且，施加到第七字線WL7的第七驅動信號DS<7>具有上升斜率‘α’，直到其電平達到通過電壓Vpass。也就是說，在驅動信號的電壓電平上升到通過電壓Vpass的同時，第一驅動信號DS<1>的上升斜率比第七驅動信號DS<7>的上升斜率陡。當從通過電壓Vpass上升到編程電壓Vpgm時，第一驅動信號DS<1>具有上升斜率‘β’，并且第七驅動信號DS<7>具有上升斜率‘δ’。也就是說，當上升到編程電壓Vpgm時，第一驅動信號DS<1>的上升斜率比第七驅動信號DS<7>的上升斜率陡。因此，在對與第一字線WLl和第七字線WL7連接的存儲單元進行編程時，與第一字線WLl連接的存儲單元將比與第七字線WL7連接的存儲單元更快速地被編程，并且編程速度差異可能導致讀裕量減小。為了避免上述現(xiàn)象，圖21的非易失性存儲器件300可以被配置為使用斜坡器(ramper)332調整各個驅動信號的一個或多個上升斜率。例如，使用斜坡器332，非易失性存儲器件300可以控制第一驅動信號DS<1>的上升斜率，以使第一驅動信號DS<1>的上升斜率(Y)與第七驅動信號DS<7>的上升斜率(α)基本相同。此外，使用斜坡器332，非易失性存儲器件300可以控制第一驅動信號DS<1>的上升斜率，以使第一驅動信號DS<1>的上升斜率(δ)與第七驅動信號DS<7>的上升斜率(β)基本相同。圖23是進一步示出圖21的字線驅動器和斜坡器的框圖。參照圖23，字線驅動器331包括譯碼塊331_a以及第一驅動塊331_bl到第七驅動塊331_b7。斜坡器332可以包括第一斜坡塊331_1到第七斜坡塊332_7。譯碼塊331_a接收行地址RAi。然后，譯碼塊33l_a譯碼第一行地址部分RAi以生成譯碼的行地址DRAi。然后，譯碼塊331_a將譯碼的行地址DRAi傳送到第一驅動塊331_bl到第七驅動塊331_b7。第一驅動塊331_bl到第七驅動塊331_b7從高電壓生成器320接收編程電壓Vpgm和通過電壓Vpass，并從譯碼塊331_a接收譯碼的行地址DRAi。然后，第一驅動塊331_bl到第七驅動塊331_b7可以分別響應于譯碼的行地址DRAi輸出編程電壓Vpgm和通過電壓Vpass中的任何一個。第一斜坡塊332_1到第七斜坡塊332_7可以分別與第一驅動塊331_bl到第七驅動塊331_b7連接。第一斜坡塊332_1到第七斜坡塊332_7可以分別從第一驅動塊131_bl到第七驅動塊131_b7接收編程電壓Vpgm或通過電壓Vpass。第一斜坡塊332_1到第七斜坡塊332_7可以分別生成第一驅動信號DS<1>到第七驅動信號DS<7>。第一斜坡塊332_1到第七斜坡塊332_7可以使用斜坡控制第一驅動信號DS<1>到第七驅動信號DS<7>的上升斜率恒定。也就是說，第一斜坡塊332_1到第七斜坡塊332_7可以生成每個都具有恒定的上升斜率的第一驅動信號DS<1>到第七驅動信號DS<7>。這里，斜坡是指電壓步進式增加。例如，參照圖3到圖6以及圖22，由于沿第二/第三方向截取的第一字線WLl的面積大于沿第二/第三方向截取的第七字線WL7的面積，因此對應的第一驅動信號DS<1>的上升斜率可能比第七驅動信號DS<7>的上升斜率陡。在這種情況下，第一斜坡塊332_1可以調整第一驅動信號DS<1>，使其具有與第七(最緩慢的)驅動信號DS<7>的上升斜率基本相同的上升斜率。同樣地，第二到第六斜坡塊332_2到332_6可以調整第二到第六驅動信號DS<2>到DS<6>，使其也具有與第七驅動信號DS<7>的上升斜率基本相同的上升斜率。圖M是在第一驅動塊331_bl連接到第一斜坡塊332_1的上下文中進一步示出圖23的驅動塊的框圖。參照圖M，第一驅動塊331_bl包括第一開關S/W1’和第二開關S/W2’。第一開關S/W1’接收來自高電壓生成器320的通過電壓Vpass和來自控制邏輯360的第一使能信號ΕΝ_Γ。第二開關S/W2’接收來自高電壓生成器320的編程電壓Vpgm和來自控制邏輯360的第二使能信號ΕΝ_2’。第一開關S/W1’和第二開關S/W2’可以響應于來自譯碼塊331_a的譯碼的行地址DRAil切換編程電壓Vpgm和通過電壓Vpass中的任何一個。第一斜坡塊332_1可以接收通過電壓Vpass或編程電壓Vpgm。第一斜坡塊332_1可以生成具有期望的輸入電壓電平的第一驅動信號DS<1>。圖25是在第一斜坡塊332_1的上下文中進一步示出圖23的斜坡塊的示圖。假定第一斜坡塊332_1從第一驅動塊331_bl接收編程電壓Vpgm。參照圖25，第一斜坡塊332_1包括第一開關S/W1到第六開關S/W6以及第一晶體管匪1到第十一晶體管匪11。第一開關S/W1到第六開關S/W6接收高電壓Vpp，并且分別響應于第一斜坡使能信號Ramp_EN_l到第六斜坡使能信號Ramp_EN_6而操作。第一開關S/W1到第六開關S/W6分別響應于相應的斜坡使能信號，將高電壓Vpp傳送到第六晶體管NM6到第十一晶體管匪11的柵極。第一晶體管匪1到第五晶體管匪5可以串聯(lián)連接。也就是說，第一晶體管匪1到第四晶體管NM4中的每一個的柵極和漏極可以與第二晶體管NM2到第五晶體管NM5中的每一個的源極連接。第一晶體管匪1的源極可以與第六晶體管匪6的漏極連接，并且第五晶體管匪5的漏極可以與編程電壓Vpgm連接。2第六晶體管NM6到第十一晶體管匪11的柵極可以分別與第一開關S/W1到第六開關S/W6連接。第六晶體管NM6到第十一晶體管匪11的漏極可以分別與第一晶體管匪1到第五晶體管匪5的源極連接。第六晶體管NM6到第十一晶體管匪11的源極可以與用于輸出第一驅動信號DS<1>的同一節(jié)點連接。圖沈是描述圖25的第一斜坡塊的一個可能的操作的時序波形的集合。假定第一驅動信號DS<1>的電壓電平從通過電壓Vpass上升到編程電壓Vpgm。參照圖25和圖沈，第一斜坡使能信號Ramp_EN_l首先被激活。然后，第一開關S/Wl響應于第一斜坡使能信號Ramp_EN_l的激活將高電壓Vpp傳送到第六晶體管NM6的柵極。因此，第六晶體管NM6被導通。第六晶體管NM6的漏極與第一晶體管匪1的漏極連接。因此，第六晶體管NM6的源極被提供以電壓Vpgm_5Vth，其中，Vth是第一晶體管匪1到第五晶體管匪5的閾值電壓。也就是說，第一驅動信號DS<1>可以具有電壓(Vpgm-5Vth)。在這種情況下，第一驅動信號DS<1>的電壓電平(Vpgm_5Vth)可以被稱為第一斜坡電平。如果第二斜坡使能信號Ramp_EN_2隨后被激活，則第七晶體管NM7導通，從而第一驅動信號DS<1>可以具有電壓(Vpgm-4Vth)。也就是說，第一驅動信號DS<1>可以具有電壓(Vpgm-4Vth)。在這種情況下，第一驅動信號DS<1>的電壓電平(Vpgm_4Vth)可以被稱為第二斜坡電平。第二斜坡電平可以比第一斜坡電平高出第一晶體管匪1的閾值電壓。隨著第三到第六使能信號Ramp_EN_3到Ramp_EN_6被順序地激活，第一驅動信號DS<1>的電壓電平可以步進式增加。因此，第一驅動信號DS<1>的電壓電平可以步進式增加到編程電壓Vpgm。在示出的實施例中，第一驅動信號DS<1>的上升斜率可以被調整為與定義的參考驅動信號(例如，最緩慢的驅動信號)的上升斜率基本相同。例如，可以通過調整各個斜坡使能信號的轉變時間tl到t6，來調整第一驅動信號DS<1>的上升斜率，使其與參考驅動信號的上升斜率相同。在另一個示例性實施例中，可以通過將第一斜坡塊332_1的晶體管的數(shù)量設置為不同于第七斜坡塊332_7的晶體管的數(shù)量，來調整第一驅動信號DS<1>的上升斜率，使其與參考驅動信號的上升斜率相同。具體來說，在傳統(tǒng)情況(參照圖22)中，由于第七字線的電阻大于第一字線的電阻，因此第七驅動信號DS<7>的上升斜率小于第一驅動信號DS<1>的上升斜率。假定由于第七驅動信號DS<7>的上升斜率小于第一驅動信號DS<1>的上升斜率，因此第七驅動信號DS<7>被設置為參考驅動信號。此外，假定第七斜坡塊332_7具有與第一斜坡塊332_1相同的結構。在這種情況下，第一斜坡塊332_1的斜坡使能信號的轉換時間tl到t6之間的間隔可以被設置為比第七斜坡塊332_7的長。因此，第一驅動信號DS<1>的上升斜率可以變得相對緩慢，從而第一驅動信號DS<1>的上升斜率被調整為與第七驅動信號DS<7>的相同。圖27和圖觀是進一步示出產生具有由第一斜坡塊調整后的上升斜率的第一驅動信號的示圖。如圖27所示，當?shù)谝或寗有盘朌S<1>上升到通過電壓Vpass時，其上升斜率與其未經斜坡處理的情況相比可以變得較為緩慢。當?shù)谝或寗有盘朌S<1>上升到編程電壓Vpgm時，其上升斜率與其未經斜坡處理的情況相比可以變得較為緩慢。因此，如圖觀所示，第一驅動信號DS<1>的上升斜率可以被調整為從地電壓Vss直到通過電壓Vpass具有上升斜率‘α’，并且從通過電壓Vpass直到編程電壓Vpgm具有上升斜率‘β’。也就是說，第一驅動信號DS<1>的上升斜率可以被調整成具有與第七驅動信號DS<7>的上升斜率相同的上升斜率。同樣地，第二驅動信號DS<2>到第六驅動信號DS<6>的上升斜率可以被調整成具有與第七驅動信號DS<7>的上升斜率相同的上升斜率。這可以用與圖M到圖觀中描述的一樣的方法來完成，因此省略對其的詳細描述。如上所述，根據本發(fā)明構思的示例性實施例的非易失性存儲器件可以使用斜坡調整施加到字線的驅動信號的上升斜率，使其恒定。因此，可以避免由于編程速度差異所致的讀裕量降低。在圖27和圖觀中，示例性地示出了上升斜率α和β不同的情況。然而，可以控制驅動信號，以使上升斜率α和β具有相同的值。在圖27和圖28中，示例性地描述了第一驅動信號DS<1>到第七驅動信號DS<7>均被斜坡處理的情況?？梢詫Φ谝或寗有盘朌S<1>到第七驅動信號DS<7>當中的鄰近襯底111的驅動信號進行斜坡處理。這將參照圖四和圖30更全面地描述。圖四是示出根據本發(fā)明構思的另一實施例的非易失性存儲器件的框圖。圖四的非易失性存儲器件400類似于圖21的非易失性存儲器，除了字線驅動器431被配置為包括斜坡器432。也就是說，圖21中的非易失性存儲器件300對所有驅動信號進行斜坡處理，而圖四中的非易失性存儲器件400對一些驅動信號進行斜坡處理。圖30是進一步示出圖四的字線驅動器的框圖。參照圖30，字線驅動器431包括譯碼塊431_a、第一驅動塊431_bl到第七驅動塊431_b7以及斜坡器432。斜坡器432可以包括第一斜坡塊432_1和第二斜坡塊432_2。除了驅動塊和斜坡塊之間的互連之外，字線驅動器431和斜坡器432可以類似于圖23中的字線驅動器331和斜坡器332。這將在下面更全面地描述。參照圖23和圖30，第一驅動塊43l_bl到第七驅動塊431_b7中的第一驅動塊431_bl和第二驅動塊431Jd2可以與第一斜坡塊432_1和第二斜坡塊432_2連接。也就是說，第一驅動信號DS<1>和第二驅動信號DS<2>的上升斜率可以被調整為具有參考驅動信號的上升斜率，而第三驅動信號DS<3>到第七驅動信號DS<7>的上升斜率可以不經調整而輸出。這里，參考驅動信號可以是第三驅動信號DS<3>到第七驅動信號DS<7>中的任何一個。參照圖4到圖23，越靠近襯底111(參照圖3)，沿第二/第三方向截取的字線的面積越大。也就是說，越靠近襯底111，字線的電阻值越小。因此，在傳統(tǒng)情況中，施加到靠近襯底111的字線的驅動信號的上升斜率與施加到遠離襯底111的字線的驅動信號相比可能較為陡峭(Sharp)。在這種情況下，由于編程速度差異所致的讀裕量降低可能主要由施加到靠近襯底111的字線的驅動信號造成。因此，如圖30所示，施加到靠近襯底111的字線的第一驅動信號DS<1>和第二驅動信號DS<2>的上升斜率可以被調整為具有參考驅動信號的上升斜率。也就是說，第一驅動塊431_bl到第七驅動塊431_b7中的第一驅動塊431_bl和第二驅動塊431Jd2可以被配置為分別與第一斜坡塊432_1和第二斜坡塊432_2連接。因此，可以避免由于編程速度差異所致的讀裕量降低。在圖30中，示例性地示出了調整第一驅動信號DS<1>和第二驅動信號DS<2>的上升斜率的情況。非易失性存儲器件400可以被實現(xiàn)為僅僅調整第一驅動信號DS<1>到第七驅動信號DS<7>中的第一驅動信號DS<1>的上升斜率。此處應注意，圖3到圖6以及圖21到圖30中示出的實施例假定穿透堆疊的水平存儲單元陣列的垂直柱結構是單個蝕刻處理的結果，所述單個蝕刻處理導致柱的面積逐漸變窄。然而，可以配置本發(fā)明構思的其它實施例，使得在襯底上堆疊兩個或更多個串聯(lián)連接但單獨形成的柱。將參照圖31到圖33更全面地描述這類配置。圖31是根據本發(fā)明構思的另一實施例的圖2中的存儲塊的透視圖。圖32是沿圖31中的11-11’線截取的存儲塊的截面圖。除了存儲塊BLKi’的一個或多個柱由第一子柱113a和第二子柱11形成之外，存儲塊BLKi’可以類似于參照圖4到圖6以及圖21到圖30描述的存儲塊。參照圖31和圖32，可以在襯底111上提供第一子柱113a。例如，第一子柱113a的表層1Ha可以包括P型硅材料，并且第一子柱113a的表層11可以用作第二方向的主體。第一子柱113a的內層11可以由絕緣材料形成?？梢栽诘谝蛔又?13a上提供第二子柱11。例如，第二子柱11的表層114b可以包括P型硅材料，并且第二子柱11的表層114b可以用作第二方向的主體。第二子柱113b的內層11可以由絕緣材料形成。在示例性實施例中，第一子柱113a的表層11和第二子柱11的表層114b可以互連。例如，如圖31和圖32所示，第一子柱113a的表層11和第二子柱11的表層114b可以通過P型硅墊SIP互連。圖33是參照圖31和圖32描述的存儲塊的等效電路圖。與圖6中的存儲塊BLKi相比，存儲塊BLKi’-Ia可以包括提供在字線WL3與WL4之間的(或，在一組字線WLl到WL3與一組字線札4到札6之間的)偽字線而L。具有第二到第四高度的存儲單元MCl到MC3可以分別公共連接到第一字線WLl到第三字線WL3。可以在第五高度提供偽存儲單元DMC，并且偽存儲單元DMC可以與偽字線DffL公共連接。具有第六到第八高度的存儲單元MC4到MC6可以與第四字線WL4到第六字線札6公共連接。在示出的實施例中，各自具有與硅墊SIP相對應的高度的第一導線可以公共連接以形成偽字線DWL。在圖33中，示例性地示出了偽字線DWL由第五高度的第一導線251到253(參照圖32)形成的情況。但是，形成偽字線DffL的第一導線的高度不局限于此。繼續(xù)參照圖31到圖33，隨著每個子柱朝向襯底111下降，與第一子柱113a和第二子柱11相對應的、沿第二/第三方向截取的字線的面積的大小增大。此外，對應于第一子柱113a的、沿第二/第三方向截取的第一字線WLl到第三字線WL3的面積可以與對應于第二子柱11的、沿第二/第三方向截取的第四字線WL4到第六字線札6的面積相同或相似。具體來說，沿第二/第三方向截取的第一字線WLl的面積可以比第二字線WL2和第三字線WL3的面積寬，并且可以與第四字線WL4的相等或相似。第二字線WL2的面積可以比第三字線WL3的寬，并且可以與第五字線WL5的相等或相似。第三字線WL3的面積可以比第六字線WL6的寬。由于第一字線WLl和第四字線WL4具有最大的面積，因此在一般情況下，對應于第一字線WLl和第四字線WL4的驅動信號的上升斜率與對應于其余字線的驅動信號的上升斜率相比較為陡峭。因此，由于編程速度差異所致的讀裕量降低可能主要由施加到第一字線WLl和第四字線WL4的驅動信號造成。為了避免這一問題，根據本發(fā)明構思的示例性實施例的非易失性存儲器件400可以被配置為調整與第一字線WLl和第四字線WL4相對應的驅動信號的上升斜率。將參照圖34更全面地對此進行描述。圖34是進一步示出圖31到圖33中描述的向存儲塊提供驅動信號的字線驅動器的框圖。參照圖34，字線驅動器531包括譯碼塊531_a、偽驅動塊531_b0、第一驅動塊531_bl到第六驅動塊531_b6、以及第一斜坡塊532_1和第二斜坡塊532_2。這里，第一斜坡塊532_1和第二斜坡塊532_2可以被稱作斜坡器。除了驅動塊與斜坡塊之間的互連之外，圖34中的字線驅動器531可以與圖30中的類似，將會在下面對此進行更全面的描述。參照圖34，第一驅動信號DS<1>到第三驅動信號DS<3>可以分別被提供給第一字線WLl到第三字線WL3(參照圖33)。第四驅動信號DS<4>到第六驅動信號DS<6>可以分別被提供給第四字線WL4到第六字線札6(參照圖33)。偽驅動信號DS<D>可以被提供給偽字線DWL(參照圖33)。第一字線WLl到第三字線WL3可以構成第一字線組，第四字線WL4到第六字線WL6可以構成第二字線組。第一斜坡塊532_1和第二斜坡塊532_2可以分別連接到第一驅動塊531_bl和第四驅動塊531_b4。如圖31到圖33中所述，由于第一字線組中的第一字線WLl具有最大的橫截面積，因此在一般情況下，與第一字線組中的其余字線相比，第一驅動信號DS<1>的上升斜率可以是最大的。同樣地，由于第二字線組中的第四字線WL4具有最大的橫截面積，因此在一般情況下，與第二字線組中的其余字線相比，第四驅動信號DS<4>的上升斜率可以是最大的。因此，如圖34所示，字線驅動器531可以被實現(xiàn)為調整第一驅動信號DS<1>和第四驅動信號DS<4>的上升斜率。通過調整第一驅動信號DS<1>和第四驅動信號DS<4>的上升斜率，可以避免由于編程速度差異所致的讀裕量損失。圖35是根據本發(fā)明構思的另一實施例的圖3到圖5中描述的存儲塊的等效電路圖。與參照圖6描述的等效電路相比，存儲塊BLKi_2還可以包括與每個NAND串相關聯(lián)的橫向晶體管LTR。在每個NAND串NS中，橫向晶體管LTR可以連接在地選擇晶體管GST與公共源極線CSL之間。橫向晶體管LTR的柵極(或，控制柵極)可以與地選擇晶體管GST的柵極(或，控制柵極)一起連接到地選擇線GSL。如參照圖3到圖6所描述的，具有第一高度的第一導線211、212和213可以對應于地選擇線GSL。如果特定電壓被施加到具有第一高度的第一導線211、212和213，在鄰近第一導線211、212和213的表層114的區(qū)域中可以形成溝道。也就是說，可以在地選擇晶體管GST中形成溝道。此外，如果特定電壓被施加到第一導線211、212和213，則在鄰近第一導線211,212和213的襯底111的區(qū)域中可以形成溝道。第一摻雜區(qū)311可以與由第一導線211的電壓在襯底111形成的溝道連接。由第一導線211的電壓形成的溝道可以與由第一導線211的電壓在表層114形成的溝道連接。25在表層114形成的溝道可以用作第二方向的主體。同樣地，第一導線211、212和213的電壓可以在襯底111形成溝道。第一摻雜區(qū)311到第四摻雜區(qū)314可以通過第一導線211、212和213的電壓在襯底111形成的溝道連接到表層114，表層114用作第二方向的主體。如參照圖3到圖6所描述的，第一摻雜區(qū)311到第四摻雜區(qū)314可以公共連接以形成公共源極線CSL。公共源極線CSL和存儲單元MCl到MC7的溝道可以通過由地選擇線GSL的電壓形成的、垂直于襯底111以及平行于襯底111的溝道電連接。也就是說，應當理解，可以在公共源極線CSL與存儲單元MCl到MC3之間，提供垂直于襯底、平行于襯底、并且由地選擇線GSL驅動的晶體管。垂直于襯底的晶體管可以被認為是地選擇晶體管GST，而平行于襯底的晶體管可以被認為是橫向晶體管LTR。圖36是根據本發(fā)明構思的另一示例性實施例的參照圖3到圖5描述的存儲塊的等效電路圖。與圖6中的存儲塊BLKi_l相比，在每個NAND串中，可以在公共源極線CSL與存儲單元MCl和MC6之間提供兩個地選擇晶體管GSTl和GST2。所述兩個地選擇晶體管GSTl和GST2可以連接到一個地選擇線GSL。圖37是根據本發(fā)明構思的另一示例性實施例的參照圖3到圖5描述的存儲塊的等效電路圖。與圖36中的存儲塊BLKi_3相比，在每個NAND串NS中，可以在存儲單元MCl到MC5與位線BL之間提供兩個串選擇晶體管SSTl和SST2。對于同一行中的NAND串，相同高度的串選擇晶體管SST可以共用一個串選擇線SSL0例如，在第一行中的NAND串NSll到NS13中，第一串選擇晶體管SSTl可以共用串選擇線SSL11，并且第二串選擇晶體管SST2可以共用串選擇線SSL21。在第二行中的NAND串NS21到NS23中，第一串選擇晶體管SSTl可以共用串選擇線SSL12，并且第二串選擇晶體管SST2可以共用串選擇線SSL22。在第三行中的NAND串NS31到NS33中，第一串選擇晶體管SSTl可以共用串選擇線SSL13，并且第二串選擇晶體管SST2可以共用串選擇線SSL23。圖38是根據本發(fā)明構思的另一示例性實施例的參照圖3到圖5描述的存儲塊的等效電路圖。與圖37的存儲塊BLKi_4相比，與同一行的NAND串NS相對應的串選擇線SSL公共連接。圖39是根據本發(fā)明構思的另一示例性實施例的圖2中的存儲塊之一的透視圖。沿線1-1’截取的存儲塊BLKj的橫截視圖與圖4中示出的相同。與圖中的存儲塊BLKi相比，存儲塊BLKj可以包括方形柱113'?？梢栽谥?13’之間的提供沿第一方向隔開的絕緣材料101。例如，絕緣材料101可以沿第二方向延伸以便與襯底111接觸。在圖3中描述的第一導電材料211到四1、212到四2以及213到293可以被絕緣材料101分成第一部分211a到291a,212a到292a和213a到293a以及第二部分211b到291b,212b到292b以及213b到293b。在第一摻雜區(qū)311與第二摻雜區(qū)312之間的區(qū)域，每個柱113’可以連同第一導電材料的第一部分211a到^la以及絕緣膜116—起形成一個NAND串NS，并且連同第一導電材料的第二部分211b到^lb以及絕緣膜116—起形成另一個NAND串NS。在第二摻雜區(qū)312與第三摻雜區(qū)313之間的區(qū)域，每個柱113’可以連同第一導電26材料的第一部分21到四加以及絕緣膜116—起形成一個NAND串NS，并且連同第一導電材料的第二部分21到四沘以及絕緣膜116—起形成另一個NAND串NS。在第三摻雜區(qū)313與第四摻雜區(qū)314之間的區(qū)域，每個柱113’可以連同第一導電材料的第一部分213a到以及絕緣膜116—起形成一個NAND串NS，并且連同第一導電材料的第二部分21到四北以及絕緣膜116—起形成另一個NAND串NS。也就是說，通過利用絕緣材料101將提供在每個柱113’兩側的第一導電材料分成第一部分211a到^la以及第二部分211b到291b，每個柱113’可以形成兩個NAND串。存儲塊BLKj可以通過圖6或圖21到圖M中描述的等效電路來實現(xiàn)?？梢院愣ǖ乇３衷诰幊滩僮髦刑峁┙o存儲塊BLKj的字線的編程電壓Vpgm和通過電壓Vpass的上升斜率。因此，可以避免由于編程速度差異所致的讀裕量降低?？梢院愣ǖ乇３衷谧x操作中提供給存儲塊BLKj的字線的選擇讀電壓Vrd和未選擇讀電壓Vread的上升斜率。因此，可以避免讀干擾。圖40是進一步示出根據本發(fā)明構思的另一示例性實施例的圖39的存儲塊的透視圖。沿線Ι-Γ截取的存儲塊BLKj’的截面圖可以與圖32中示出的相同。除了存儲塊BLKj’的一個柱包括第一子柱113a和第二子柱11之外，存儲塊BLKj’可以與圖39中描述的相同。存儲塊BLKj’中的一個柱可以包括第一子柱113a和第二子柱11北。第一子柱113a和第二子柱11可以被配置為與圖31和圖32中描述的相同。一個柱113’可以形成兩個NAND串。第一導電材料的第一部分211a到^la以及第二部分211b到291b,212b到292b和213b到293b可以對應于地選擇線GSL、字線WL和串選擇線SSL。具有相同高度的字線可以公共連接。存儲塊BLKj’可以通過圖6或圖33到圖38中描述的等效電路來實現(xiàn)?？梢院愣ǖ卣{整在編程操作中提供給存儲塊BLKj’的字線的編程電壓Vpgm和通過電壓Vpass的上升斜率。因此，可以避免由于編程速度差異所致的讀裕量降低?？梢哉{整在讀操作中提供給存儲塊BLKj’的字線的選擇讀電壓Vrd和未選擇讀電壓Vread的上升斜率。因此，可以避免讀干擾。圖41是進一步示出根據本發(fā)明構思的另一示例性實施例的圖3的存儲塊之一的透視圖。圖42是沿圖41中的III-III’線截取的存儲塊的截面圖。除了形成公共源極線CSL的N型摻雜區(qū)315被配置為具有板狀(plate)形狀之外，存儲塊BLKm可以與圖3到圖5中描述的相同。在示例性實施例中，N型摻雜區(qū)315可以由N型阱形成。存儲塊BLKm可以通過圖6或圖35到圖38中描述的等效電路來實現(xiàn)?？梢院愣ǖ乇３衷诰幊滩僮髦刑峁┙o存儲塊BLKm的字線的編程電壓Vpgm和通過電壓Vpass的上升斜率。因此，可以減少由于編程速度差異所致的讀裕量損失?？梢院愣ǖ乇３衷谧x操作中提供給存儲塊BLKm的字線的選擇讀電壓Vrd和未選擇讀電壓Vread的上升斜率。因此，可以避免讀干擾。圖43是進一步示出根據本發(fā)明構思的另一示例性實施例的圖41的存儲塊的透視圖。圖44是沿圖43中的IV-IV’線截取的存儲塊的截面圖。除了存儲塊BLKm’的一個柱可以包括第一子柱113a和第二子柱11之外，存儲塊BLKm’可以與圖41和圖42中描述的相同。存儲塊BLKm，中的一個柱可以包括第一子柱113a和第二子柱11北。第一子柱113a和第二子柱11可以被配置為與圖35和圖36中描述的相同。如圖41和圖42中所描述的，形成公共源極線CSL的N型摻雜區(qū)315可以被提供為具有板狀形狀。存儲塊BLKm’可以通過圖6或圖35到圖38中描述的等效電路來實現(xiàn)?？梢院愣ǖ卣{整在編程操作中提供給存儲塊BLKm’的字線的編程電壓Vpgm和通過電壓Vpass的上升斜率。因此，可以減少由于編程速度差異所致的讀裕量損失?？梢哉{整在讀操作中提供給存儲塊BLKm’的字線的選擇讀電壓Vrd和未選擇讀電壓Vread的上升斜率。因此，可以避免讀干擾。圖45是進一步示出根據本發(fā)明構思的另一示例性實施例的圖3的存儲塊之一的透視圖。圖46是沿圖45中的V-V，線截取的存儲塊的截面圖。參照圖45和圖46，形成公共源極線CSL的N型摻雜區(qū)315可以被提供為具有如參照圖41和圖42所描述的板狀形狀。與在圖3和圖4中描述的存儲塊BLKi相比，形成字線WLl到WL7的第一導線221’到可以被提供為具有板狀形狀。每個柱113’的表層116’可以包括絕緣膜。表層116’可以被配置為像圖5中描述的絕緣膜116那樣存儲數(shù)據。例如，表層116’可以包括隧穿絕緣膜、電荷存儲膜和阻擋絕緣膜。柱113’的中間層114’可以包括P型硅。柱113’的中間層114’可以用作第二方向的主體。柱113’的內層115’可以包括絕緣材料。在示例性實施例中，當用作串選擇線SSL時，第八高度的第一導線可以像第九高度的第一導線四1，那樣被分割。存儲塊BLKn可以通過圖6或圖35到圖38中描述的等效電路來實現(xiàn)?？梢院愣ǖ乇３衷诰幊滩僮髦刑峁┙o存儲塊BLKn的字線的編程電壓Vpgm和通過電壓Vpass的上升斜率。因此，可以減少由于編程速度差異所致的讀裕量損失?？梢院愣ǖ乇３衷谧x操作中提供給存儲塊BLKn的字線的選擇讀電壓Vrd和未選擇讀電壓Vread的上升斜率。因此，可以避免讀干擾。圖47是進一步示出根據本發(fā)明構思的示例性實施例的圖45的存儲塊的透視圖。圖48是沿圖47中的VI-VI’線截取的存儲塊的截面圖。除了一個柱包括第一子柱113a和第二子柱IHb之外，存儲塊BLKn，可以與圖45和圖46中描述的相同。存儲塊BLKn，的一個柱可以包括第一子柱113a和第二子柱113b。第一子柱113a和第二子柱IHb可以被配置為與圖35和圖36中描述的相同。存儲塊BLKn’可以通過圖6或圖35到圖38中描述的等效電路來實現(xiàn)?？梢院愣ǖ乇３衷诰幊滩僮髦刑峁┙o存儲塊BLKn’的字線的編程電壓Vpgm和通過電壓Vpass的上升斜率。因此，可以減少由于編程速度差異所致的讀裕量損失?？梢院愣ǖ乇３衷谧x操作中提供給存儲塊BLKn’的字線的選擇讀電壓Vrd和未選擇讀電壓Vread的上升斜率。因此，可以避免讀干擾。圖49是進一步示出根據本發(fā)明構思的另一示例性實施例的圖2中的存儲塊之一的透視圖。圖50是沿圖49中的VII-VII’線截取的存儲塊的截面圖。參照圖49和圖50，可以在襯底111上，沿第二方向順序地提供沿第一方向延伸的第一上字線UWl到第四上字線UW4。第一上字線UWl到第四上字線UWl可以沿第二方向相互隔開，并且可以提供沿第二方向貫穿第一上字線UWl到第四上字線UW4的第一上柱UP1?？梢栽谝r底111上沿第二方向順序地提供沿第一方向延伸的第一下字線DWl到第四下字線DW4，使其在第三方向上與第一上字線UWl到第四上字線UW4相互隔開。第一下字線DWl到第四下字線DW4可以沿第二方向相互隔開?？梢蕴峁┴灤┑谝幌伦志€DWl到第四下字線DW4的第一下柱DPl，使其在第一方向上相互隔開?？梢蕴峁┭氐诙较蜇灤┑谝幌伦志€DWl到第四下字線DW4的第二下柱DP2，使其在第一方向上相互隔開。例如，第一下柱DPl和第二下柱DP2可以被布置為沿第二方向平行。可以在襯底111上沿第二方向順序地提供沿第一方向延伸的第五上字線UW5到第八上字線UW8，使其在第三方向上與下字線DWl到DW4相互隔開。第五上字線UW5到第八上字線UW8可以沿第二方向相互隔開。沿第二方向貫穿第五上字線UW5到第八上字線UW8的第二上柱UP2可以沿第一方向相互隔開?？梢栽诘谝幌轮鵇Pl和第二下柱DP2上提供沿第一方向延伸的公共源極線CSL。例如，公共源極線CSL可以包括N型硅材料。可替換地，當用沒有極性的導電材料，例如金屬或多晶硅，形成共源線CSL時，可以在公共源極線CSL與第一下柱DPl和第二下柱DP2之間附加地提供N型源極。在示例性實施例中，公共源極線CSL與第一下柱DPl和第二下柱DP2可以分別經由接觸插塞連接?？梢栽诘谝簧现鵘Pl和第二上柱UP2上分別提供漏極320。例如，漏極320可以包括N型硅材料?？梢栽诼O320上方沿第一方向順序地提供沿第三方向延伸的多個位線BLl到BL3。舉例來說，位線BLl到BL3可以由金屬形成。位線BLl到BL3與漏極320可以通過接觸插塞連接。第一上柱UPl和第二上柱UP2中的每一個可以包括表層116”和內層114”。第一下柱DPl和第二下柱DP2中的每一個可以包括表層116”和內層114”。表層116”可以被配置為像圖5中描述的絕緣膜116那樣存儲數(shù)據。柱UP1、UP2、DP1和DP2的表層116”中的每一個可以包括阻擋絕緣膜、電荷存儲膜和隧穿絕緣膜。隧穿絕緣膜可以包括熱氧化物膜。電荷存儲膜118可以包括氮化物膜或金屬氧化物膜(例如，鋁氧化物膜、鉿氧化物膜等等)。阻擋絕緣膜119可以被形成為單層或多層結構。阻擋絕緣膜119可以是高電介質膜，具有比隧穿絕緣膜和電荷存儲膜高的介電常數(shù)，如鋁氧化物膜、鉿氧化物膜等等。隧穿絕緣膜、電荷存儲膜和阻擋絕緣膜可以構成氧化物-氮化物-氧化物(ONO)。柱UP1、UP2、DP1和DP2的內層114”中的每一個可以包括P型硅材料。內層114”可以用作第二方向的主體。第一上柱UPl和第一下柱DPl經由在襯底111形成的第一管道接觸件(pipelinecontact)PCl連接。例如，上柱UPl和DPl的表層116”可以分別通過第一管道接觸件PCl的表層連接。第一管道接觸件PCl的表層由與柱UPl和DPl的表層116”相同的材料形成。在示例性實施例中，柱UPl和DPl的內層114”可以分別經由第一管道接觸件PCl的內層連接。第一管道接觸件PCl的內層可以由與柱UPl和DPl的內層116”相同的材料形成。也就是說，第一上柱UPl與第一上字線UWl到第四上字線UW4可以構成第一上串，并且第一下柱DPl與第一下字線DWl到第四下字線DW4可以構成第一下串。第一上串和第一下串可以分別經由第一管道接觸件PCl連接。第一上串的一端可以與漏極320以及位線BLl到BL3連接。第一下串的一端可以與公共源極線CSL連接。也就是說，第一上串和第一下串可以構成連接在位線BLl到BL3與公共源極線CSL之間的多個串。同樣地，第二上柱UP2與第五上字線UW5到第八上字線UW8可以構成第二上串，并且第二下柱DPl與第一下字線DWl到第四下字線DW4可以構成第二下串。第二上串和第二下串可以分別經由第二管道接觸件PC2連接。第二上串的一端可以與漏極320以及位線BLl到BL3連接。第二下串的一端可以與公共源極線CSL連接。也就是說，第二上串和第二下串可以構成連接在位線BLl到BL3與公共源極線CSL之間的多個串。除了在一個串中提供八個晶體管以及兩個串連接到第一位線BLl到第三位線BL3中的每一個之外，存儲塊BLKo的等效電路可以與圖6中示出的相同。然而，存儲塊BLKo的字線、位線和串的數(shù)量不局限于本公開內容。可以提供第一管道接觸件柵極和第二管道接觸件柵極(未示出)，以在第一管道接觸件PCl和第二管道接觸件PC2的用作主體的內層形成溝道。例如，可以在第一管道接觸件PCl和第二管道接觸件PC2的表面上提供第一管道接觸件柵極和第二管道接觸件柵極(未示出)。為了便于描述，例如，將在第一方向上延伸的導線UWl到UW8以及DWl到DW4描述為字線。然而，鄰近位線BLl到BL3的上部字線UWl和UW8可以用作串選擇線SSL。圖51是示出包括非易失性存儲器件的存儲系統(tǒng)的框圖，所述非易失性存儲器件諸如之前關于圖1、圖15、圖21或圖四的實施例描述的類型。參照圖51，存儲系統(tǒng)1000通常包括非易失性存儲器件1100和控制器1200。非易失性存儲器件1100可以向圖1到圖50中描述的那樣配置。也就是說，非易失性存儲器件1100可以通過產生步進式增加到目標電壓的電壓(例如，Vpgm/Vpass或Vrd/Vread)來恒定地保持提供給字線的驅動信號的上升斜率。因此，可以避免讀裕量降低和讀干擾?？刂破?200可以連接到主機(未示出)和非易失性存儲器件1100。控制器1200可以被配置為響應于來自主機的請求而訪問非易失性存儲器件1100。例如，控制器1200可以被配置為控制非易失性存儲器件1100的讀操作、寫操作、擦除操作和后臺操作?？刂破?200可以被配置為提供在非易失性存儲器件1100和主機之間的接口。控制器1200可以被配置為驅動用于控制非易失性存儲器件1100的固件。在示例性實施例中，控制器1200可以包括如RAM、處理單元、主機接口、存儲器接口等等的元件。RAM可以被用作處理單元的操作存儲器、主機和非易失性存儲器件1100的高速緩沖存儲器、以及非易失性存儲器件1100與主機之間的緩沖存儲器中的至少一個。處理單元可以控制控制器1200的總體操作。主機接口可以包括用于在主機與控制器1200之間執(zhí)行數(shù)據交換的協(xié)議。例如，控制器1200可以被配置為通過多種接口協(xié)議中的至少一個與外部設備(例如，主機)通信，所述多種接口協(xié)議諸如通用串行總線(USB)協(xié)議、多媒體卡(MMC)協(xié)議、外圍組件互連(PCI)協(xié)議、高速PCI(PCI-E)協(xié)議、高級技術附件(ATA)協(xié)議、串行ATA協(xié)議、并行ATA協(xié)議、小型計算機小型接口(SCSI)協(xié)議、增強型小磁盤接口(ESDI)協(xié)議和集成驅動電子設備(IDE)協(xié)議等等。存儲器接口可以與非易失性存儲器件1100接口。例如，存儲器接口可以包括NAND(與非)接口或NOR(或非)接口。存儲系統(tǒng)1000還可以包括ECC塊，其被配置為使用ECC檢測和糾正從非易失性存儲器件讀取的數(shù)據的錯誤。在示例性實施例中，ECC塊可以作為控制器1200的元件來提供?？商鎿Q地，ECC塊可以也作為非易失性存儲器件1100的元件來提供?？刂破?200和非易失性存儲器件1100可以集成為一個半導體器件。例如，控制器1200和非易失性存儲器件1100可以被集成為一個半導體器件，以形成存儲卡，諸如PC(PCMCIA)卡、CF卡、SM卡(SMC)、記憶棒、MMC卡、RS-MMC卡、MMCmicro卡、SD卡、miniSD卡、microSD卡、SDHC卡、UFS卡，等等?？刂破?200和非易失性存儲器件1100可以集成為一個半導體器件，以形成固態(tài)驅動器(SSD)。SSD可以包括被配置為在半導體存儲器中存儲數(shù)據的存儲裝置。如果存儲系統(tǒng)1000被用作SSD，則與存儲系統(tǒng)1000連接的主機的操作速度可以顯著提高。在一些實施例中，存儲系統(tǒng)1000可以用作計算機、便攜式計算機、超移動PC(UMPC)、工作站、上網本(net-book)、PDA、上網板(webtablet)、無線電話、移動電話、智能電話、電子書、PMP(便攜式多媒體播放器)、數(shù)碼相機、數(shù)字音頻記錄器/播放器、數(shù)字圖片/視頻記錄器/播放器、便攜式游戲機、導航系統(tǒng)、黑匣子、三維電視機、能夠在無線環(huán)境發(fā)送和接收信息的設備、構成家庭網絡的各種電子設備之一、構成計算機網絡的各種電子設備之一、構成車聯(lián)網的各種電子設備之一、RFID、或構成計算系統(tǒng)的各種電子設備之一。在示例性實施例中，非易失性存儲器件1100或存儲系統(tǒng)1000可以通過各種封裝方法來封裝，諸如PoPPackageonPackage，層疊封裝)、球柵陣列(Ballgridarray,BGA)、芯片尺寸封裝(Chipscalepackage，CSP)、塑料帶引線芯片載體(PlasticLeadedChipCarrier，PLCC)、塑料雙列直插封裝(PlasticDualInLinePackage，PDIP)、疊片內裸片封裝(DieinWafflePack)、晶圓內裸片形式(DieinWaferForm)、板上芯片(ChipOnBoard,COB)、陶瓷雙列直插封裝(CeramicDualInLinePackage,CERDIP)、塑料標準四邊扁平封裝(MetricQuadFlatPack，MQFP)、薄型四邊扁平封裝(ThinQuadFlatpack,TQFP)、小外型IC(SmallOutlineIC，S0IC)、縮小的小外形封裝(ShrinkSmallOutlinePackage,SS0P)、薄型小外形(ThinSmallOoutline,TS0P)、薄型四邊扁平封裝(ThinQuadFlatpack,TQFP)、系統(tǒng)級封裝(SystemInPackage,SIP)、多芯片封裝(MultiChipPackage,MCP)、晶圓級結構封裝(Wafer-levelFabricatedPackage,WFP)、晶圓級處理堆疊封裝(Wafer-LevelProcessedStackPackage，WSP)，等等·圖52是示出圖51存儲系統(tǒng)的一個可能的應用的框圖。參照圖52，存儲系統(tǒng)2000包括非易失性存儲器件2100和控制器2200。非易失性存儲器件2100可以使用多個非易失性存儲器芯片實現(xiàn)，所述多個非易失性存儲器芯片被分成多個組(例如，在圖示的例子中是4個組)。每個組中的非易失性存儲器芯片可以被配置為經由一個公共通道與控制器2200通信。在圖52中，多個非易失性存儲器芯片經由多個通道CHl到CHk與控制器2200ififn。每個非易失性存儲器芯片可以被配置為與之前在圖1到圖50中描述的非易失性存儲器件100、200、300或400相同。也就是說，非易失性存儲器芯片可以通過產生步進式增加到目標電壓的電壓(例如，Vpgm/Vpass或Vrd/Vread)來恒定地保持提供給字線的驅動信號的上升斜率。因此，可以避免讀裕量降低和讀干擾的出現(xiàn)。在圖52中，多個非易失性存儲器芯片經由一個通道連接。然而，可以理解，也可以變更存儲系統(tǒng)2000，使得只有一個非易失性存儲器芯片經由任意給定通道連接。圖53是包括諸如參照圖52描述的存儲系統(tǒng)的計算系統(tǒng)的總的框圖。參照圖53，計算系統(tǒng)3000包括CPU3100,RAM3200、用戶接口3300、電源;3400和存儲系統(tǒng)2000。存儲系統(tǒng)2000可以經由系統(tǒng)總線3500與CPU3100,RAM3200、用戶接口3300和電源3400連接。存儲系統(tǒng)2000可以存儲由CPU3100處理的數(shù)據或經由用戶接口3300提供的數(shù)據。在圖53中，示例性地示出了這樣的例子非易失性存儲器件2100經由系統(tǒng)總線3500與控制器2200連接。然而，非易失性存儲器件2100也可以直接連接到系統(tǒng)總線3500。在圖53中，示例性地示出了提供圖52中描述的存儲系統(tǒng)2000的情況。然而，存儲系統(tǒng)200可以被替換為圖51中描述的存儲系統(tǒng)1000。在示例性實施例中，計算系統(tǒng)3000可以被配置為包括圖51和圖52中描述的存儲系統(tǒng)1000和2000中的任何一個。以上公開的主題應被看作是說明性的，而不是限制性的，并且權利要求書旨在覆蓋落入本發(fā)明范圍內的所有修改、改進以及其它實施例。因而，在法律允許的最大程度內，本發(fā)明的范圍由權利要求及其等效物的最寬泛的可允許解釋來確定，而不應受限于或局限于前述具體描述。權利要求1.一種非易失性存儲器件，包括三維存儲單元陣列，其包括多個存儲單元，所述多個存儲單元排列成堆疊于襯底上的多個存儲單元陣列層，從而使多個字線從最靠近襯底的最低存儲單元陣列層跨越所述多個存儲單元陣列層延伸到最遠離襯底的最高存儲單元陣列層；電壓生成器電路，其產生第一電壓信號和第二電壓信號；以及行選擇電路，其同時將第一電壓信號施加到所述多個字線當中的被選字線以及將第二電壓信號施加到所述多個字線當中的未選字線，其中，所述被選字線和所述未選字線具有不同的電阻，并且在定義的時段內以相同的上升斜率將第一電壓信號施加到被選字線以及將第二電壓信號施加到未選字線。2.如權利要求1所述的非易失性存儲器件，其中，在所述定義的時段內，所述電壓生成器電路將所述第一電壓信號和第二電壓信號從第一電平增加到第二電平。3.如權利要求2所述的非易失性存儲器件，其中，所述第一電平是地，并且所述第二電平是通過電壓電平。4.如權利要求2所述的非易失性存儲器件，其中，所述第一電平是通過電壓電平，并且所述第二電平是編程電壓電平。5.如權利要求1所述的非易失性存儲器件，其中，所述電壓生成器電路包括第一電壓生成器，其將第一電壓信號步進式地生成到編程電壓電平；以及第二電壓生成器，其步進式地生成步進地到達通過電壓電平的第二電壓信號。6.如權利要求1所述的非易失性存儲器件，還包括控制邏輯，其控制所述電壓生成器電路和所述行選擇電路的操作。7.如權利要求6所述的非易失性存儲器件，其中，所述控制邏輯包括斜坡邏輯，該斜坡邏輯定義所述上升斜率。8.如權利要求6所述的非易失性存儲器件，還包括與所述控制邏輯分離的斜坡控制單元，該斜坡控制單元控制所述電壓生成器電路以定義所述上升斜率。9.如權利要求6所述的非易失性存儲器件，其中，所述行選擇電路包括字線驅動器，其接收第一電壓信號和第二電壓信號；斜坡器，其被配置為調整第一電壓信號和第二電壓信號各自的第一上升斜率和第二上升斜率，以產生第一驅動信號和第二驅動信號；以及行譯碼器，其選擇性地施加所述第一驅動信號和第二驅動信號到所述多個字線。10.如權利要求9所述的非易失性存儲器件，其中，所述斜坡器被配置在所述字線驅動器內。11.如權利要求2所述的非易失性存儲器件，其中，所述第一電平是地，并且所述第二電平是未選擇讀電壓電平。12.如權利要求2所述的非易失性存儲器件，其中，所述第一電平是未選擇讀電平，并且所述第二電平是選擇讀電平。13.一種非易失性存儲器件，包括三維(3D)存儲單元陣列，其包括多個存儲單元，所述多個存儲單元排列成堆疊在襯底上的多個存儲單元陣列層，以使得多個字線從最靠近襯底的最低存儲單元陣列層跨越所述多個存儲單元陣列層延伸到最遠離襯底的最高存儲單元陣列層，其中，所述三維存儲單元陣列包括柱，所述柱延伸通過所述多個存儲單元陣列層，并且隨著所述柱從最高存儲單元陣列層向最低存儲單元陣列層延伸，其寬度逐漸變窄；電壓生成器電路，其產生第一電壓信號和第二電壓信號；以及行選擇電路，其同時將第一電壓信號施加到所述多個字線當中的被選字線以及將第二電壓信號施加到所述多個字線當中的未選字線，其中，所述多個字線中的每一個以不同的橫截面積與所述柱相交，使得被選字線和未選字線具有不同的電阻，并且在定義的時段內以相同的上升斜率將第一電壓信號施加到被選字線以及將第二電壓信號施加到未選字線。14.如權利要求13所述的非易失性存儲器件，其中，在所述定義的時段內，所述電壓生成器電路將所述第一電壓信號和第二電壓信號從第一電平增加到第二電平。15.如權利要求14所述的非易失性存儲器件，其中，所述第一電平是地，并且所述第二電平是通過電壓電平。16.如權利要求15所述的非易失性存儲器件，其中，所述第一電平是通過電壓電平，并且所述第二電平是編程電壓電平。17.如權利要求13所述的非易失性存儲器件，其中，所述電壓生成器電路包括第一電壓生成器，其將第一電壓信號步進式地生成到編程電壓電平；以及第二電壓生成器，其步進式地生成步進地到達通過電壓電平的第二電壓信號。18.如權利要求13所述的非易失性存儲器件，還包括控制邏輯，其控制所述電壓生成器電路和所述行選擇電路的操作。19.如權利要求18所述的非易失性存儲器件，其中，所述行選擇電路包括字線驅動器，其接收第一電壓信號和第二電壓信號；斜坡器，其被配置為調整第一電壓信號和第二電壓信號各自的第一上升斜率和第二上升斜率，以產生第一驅動信號和第二驅動信號；以及行譯碼器，其選擇性地施加所述第一驅動信號和第二驅動信號到所述多個字線。20.如權利要求9所述的非易失性存儲器件，其中，所述斜坡器被配置在所述字線驅動器內。全文摘要公開了一種非易失性存儲器件，其包括三維存儲單元陣列，所述的三維存儲單元陣列具有從最靠近襯底的最低存儲單元陣列層向最遠離襯底的最高存儲單元陣列層延伸的字線；電壓生成器電路，其產生第一電壓信號和第二電壓信號；以及行選擇電路，其同時施加第一電壓信號到被選字線和第二電壓信號到未選字線。被選字線和未選字線具有不同電阻；然而在定義的時段內以相同的上升斜率將第一電壓信號施加到被選字線以及將第二電壓信號施加到未選字線。文檔編號H01L27/115GK102376357SQ201110227178公開日2012年3月14日申請日期2011年8月9日優(yōu)先權日2010年8月9日發(fā)明者南尚完,姜京花,尹治元,尹盛遠,樸晸壎申請人:三星電子株式會社