專利名稱：P型otp器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路制造領(lǐng)域，特別是涉及一種P型OTP器件，本發(fā)明還涉及該P(yáng)型OTP器件的制造方法。
背景技術(shù)：
如圖I所示，是現(xiàn)有P型OTP器件結(jié)構(gòu)示意圖，在硅襯底10上形成有N型阱15，由兩個(gè)PMOS晶體管11、12串聯(lián)形成的一次性可編程器件，第一個(gè)PMOS晶體管11作為OTP器 件的選通晶體管，第二個(gè)PMOS晶體管12作為所述OTP器件的存儲單元。所述第一個(gè)PMOS晶體管11的源極包括形成于N阱中的一 P型擴(kuò)散區(qū)191和一 P型輕摻雜區(qū)域19、所述第一個(gè)PMOS晶體管11的漏極包括形成于N阱中的一 P型擴(kuò)散區(qū)192和一 P型輕摻雜區(qū)域19，所述第一個(gè)PMOS晶體管柵極17作為所述OTP器件的字線，所述第一個(gè)PMOS晶體管11源極作為所述OTP器件的源極。所述第二個(gè)PMOS晶體管12的柵極16為浮空的浮柵，所述第二個(gè)PMOS晶體管12的源極包括形成于所述N阱中的所述P型擴(kuò)散區(qū)192和一 P型輕摻雜區(qū)域19、所述第二個(gè)PMOS晶體管12的漏極包括形成于所述N阱中的所述P型擴(kuò)散區(qū)193和一 P型輕摻雜區(qū)域19，所述第二個(gè)PMOS晶體管12的漏極作為所述OTP器件的位線，所述第二個(gè)PMOS晶體管12的源極與所述PMOS第一個(gè)晶體管11的漏極共用一個(gè)P型擴(kuò)散區(qū)192。各所述P型輕摻雜區(qū)域19都向各所述P型輕摻雜區(qū)域19對應(yīng)的所述柵極13或16的底部延伸并形成第二耦合區(qū)域?，F(xiàn)有P型OTP器件與邏輯工藝完全兼容，不需要增加任何的額外的光罩，所以被廣泛的使用。但是組成P型OTP器件的兩個(gè)PMOS晶體管的源漏極與柵極的耦合電容即所述第二耦合區(qū)域和對應(yīng)的所述柵極間的耦合電容較小，導(dǎo)致該器件的編程效率較低，即該器件在編程前后可區(qū)分的電流范圍很小。如圖5所示，是現(xiàn)有P型OTP器件不加襯偏電壓時(shí)的編程前后的工作曲線；可知器件在編程前后可區(qū)分的電流范圍很小?，F(xiàn)有的解決方法通常是讀取電流時(shí)，在N型阱15上加一襯底電壓即襯偏電壓，以增加編程前后可區(qū)分的電流范圍。這將消耗大量的OTP外圍電路的面積。雖然P型OTP器件的每個(gè)單元面積很小，但較多的外圍電路將該類器件的應(yīng)用限制在需要高密度容量的應(yīng)用場合下。如圖6所示，是現(xiàn)有P型OTP器件加IV襯偏電壓時(shí)的編程前后的工作曲線；器件在編程前后可區(qū)分的電流范圍變大，但是編程前后的電流值變小。當(dāng)襯底電壓過高時(shí)，會引起讀取電流過低，讀取電路無法讀取編程完的OTP單元的電流；襯底電壓過低，則編程前的OTP單元初始電流過大，也無法區(qū)分OTP單元的狀態(tài)。所以通常要很復(fù)雜的外圍讀取電路來實(shí)現(xiàn)同時(shí)提供兩個(gè)精確的電壓給襯底和源端，這同時(shí)會消耗很大的芯片面積。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種P型OTP器件，能使所述P型OTP器件編程性能得到大幅的提高，并能提高編程完之后整個(gè)器件的導(dǎo)通電流，增加了器件在編程前后可區(qū)分的電流范圍，還能減少實(shí)現(xiàn)OTP功能的外圍電路的面積；為此，本發(fā)明還提供一種該P(yáng)型OTP器件的制造方法。為解決上述技術(shù)問題，本發(fā)明提供的P型OTP器件為由兩個(gè)PMOS晶體管串聯(lián)形成的一次性可編程器件，第一個(gè)PMOS晶體管作為OTP器件的選通晶體管，第二個(gè)PMOS晶體管作為所述OTP器件的存儲單元。所述第一個(gè)PMOS晶體管的源極和漏極都分別包括形成于N阱中的一 P型擴(kuò)散區(qū)和一 P型輕摻雜區(qū)域，所述第一個(gè)PMOS晶體管柵極作為所述OTP器件的字線，所述第一個(gè)PMOS晶體管源極作為所述OTP器件的源極。所述第二個(gè)PMOS晶體管的柵極為浮空的浮柵，所述第二個(gè)PMOS晶體管的源極和漏極都分別包括形成于所述N阱中的一 P型擴(kuò)散區(qū)和一 P型輕摻雜區(qū)域，所述第二個(gè)PMOS晶體管的漏極作為所述OTP器件的位線，所述第二個(gè)PMOS晶體管的源極與所述PMOS第一 個(gè)晶體管的漏極共用一個(gè)P型擴(kuò)散區(qū)。所述第二個(gè)PMOS晶體管的源極還包括一第一 P型雜質(zhì)離子注入?yún)^(qū)，所述第一 P型雜質(zhì)離子注入?yún)^(qū)從所述第二個(gè)PMOS晶體管的所述P型擴(kuò)散區(qū)的邊緣處延伸到所述第二個(gè)PMOS晶體管的柵極的底部、并在所述第二個(gè)PMOS晶體管的源極與所述第二個(gè)PMOS晶體管的柵極間形成一第一耦合區(qū)域；所述第一耦合區(qū)域的寬度大于各所述P型輕摻雜區(qū)域和各所述P型輕摻雜區(qū)域?qū)?yīng)的所述柵極形成的第二耦合區(qū)域的寬度，所述第一耦合區(qū)域的濃度大于所述第二耦合區(qū)域的濃度。進(jìn)一步的改進(jìn)是，所述第一個(gè)PMOS晶體管的漏極還包括一第二 P型雜質(zhì)離子注入?yún)^(qū)，所述第二 P型雜質(zhì)離子注入?yún)^(qū)從所述第一個(gè)PMOS晶體管的所述P型擴(kuò)散區(qū)的邊緣處延伸到所述第一個(gè)PMOS晶體管的柵極的底部、并在所述第一個(gè)PMOS晶體管的漏極與所述第一個(gè)PMOS晶體管的柵極間形成一第三耦合區(qū)域；所述第二P型雜質(zhì)離子注入?yún)^(qū)的工藝條件和所述第一 P型雜質(zhì)離子注入?yún)^(qū)的工藝條件相同，所述第三耦合區(qū)域的工藝條件和所述第一耦合區(qū)域的工藝條件相同。進(jìn)一步的改進(jìn)是，所述第一耦合區(qū)域的寬度比所述第二耦合區(qū)域的寬度大30納米到60納米。進(jìn)一步的改進(jìn)是，所述第一耦合區(qū)域的深度大于所述第二耦合區(qū)域的深度。進(jìn)一步的改進(jìn)是，所述第一耦合區(qū)域的寬度、濃度、深度的值要求保證所述第二個(gè)PMOS晶體管的源極與浮柵之間的耦合電容大小滿足使所述第二個(gè)PMOS晶體管在編程時(shí)達(dá)到最佳熱電子注入條件。進(jìn)一步的改進(jìn)是，所述第二個(gè)PMOS晶體管在編程時(shí)達(dá)到最佳熱電子注入條件為所述第二個(gè)PMOS晶體管的柵極耦合電壓小于所述第二個(gè)PMOS晶體管的源極電壓O. 8V I. 2V。為解決上述技術(shù)問題，本發(fā)明提供一種P型OTP器件的制造方法，包括如下步驟步驟一、在硅襯底上形成有效隔離的N型阱區(qū)和場區(qū)，在所述阱區(qū)上方形成柵介質(zhì)層，在介質(zhì)層上形成多晶娃；刻蝕所述多晶娃，形成第一個(gè)PMOS晶體管和第二個(gè)PMOS晶體管的柵極，定義出第一個(gè)PMOS晶體管和第二個(gè)PMOS晶體管的源區(qū)和漏區(qū)，并使所述第一個(gè)PMOS晶體管的漏區(qū)和第二個(gè)PMOS晶體管的源區(qū)的區(qū)域相同。
步驟二、以刻蝕后的所述多晶硅為阻擋層進(jìn)行自對準(zhǔn)注入P型輕摻雜離子、在所述第一個(gè)PMOS晶體管的柵極和所述第二個(gè)PMOS晶體管的柵極兩側(cè)分別P型輕摻雜區(qū)域。步驟三、利用光刻工藝，在所述第二個(gè)PMOS晶體管的源區(qū)中形成一光刻膠窗口，利用光刻膠做阻擋層進(jìn)行P型雜質(zhì)離子注入形成第一 P型雜質(zhì)離子注入?yún)^(qū)，去除光刻膠并退火激活，所述第一 P型雜質(zhì)離子注入?yún)^(qū)從所述第二個(gè)PMOS晶體管的源區(qū)的邊緣處延伸到所述第二個(gè)PMOS晶體管的柵極的底部、并形成所述第二個(gè)PMOS晶體管的源極與所述第二個(gè)PMOS晶體管的柵極間的第一耦合區(qū)域；所述第一耦合區(qū)域的寬度大于各所述P型輕摻雜區(qū)域和各所述P型輕摻雜區(qū)域?qū)?yīng)的所述柵極形成的第二耦合區(qū)域的寬度，所述第一耦合區(qū)域的濃度大于所述第二耦合區(qū)域的濃度。步驟四、形成所述第一個(gè)PMOS晶體管和所述第二個(gè)PMOS晶體管的柵極的側(cè)壁、利用各所述柵極及對應(yīng)的所述側(cè)壁為阻擋層進(jìn)行所述第一個(gè)PMOS晶體管和第二個(gè)PMOS晶體管P型重?fù)诫s離子注入，并退火激活，形成所述第一個(gè)PMOS晶體管和第二個(gè)PMOS晶體管的源極和漏極，在所述第一個(gè)PMOS晶體管源極和柵極、所述第二個(gè)PMOS晶體管的漏極做電極引出，所述第二個(gè)PMOS晶體管的柵極浮置。 進(jìn)一步的改進(jìn)是，步驟三中形成所述第一 P型雜質(zhì)離子注入?yún)^(qū)的步驟能放置在步驟二中形成所述P型輕摻雜區(qū)域的步驟之前。進(jìn)一步的改進(jìn)是，步驟三中還包括同時(shí)形成第二 P型雜質(zhì)離子注入?yún)^(qū)和第三耦合區(qū)域的步驟，具體步驟為在所述第一個(gè)PMOS晶體管的源區(qū)中形成一光刻膠窗口，利用光刻膠做阻擋層進(jìn)行P型雜質(zhì)離子注入形成第二 P型雜質(zhì)離子注入?yún)^(qū)，去除光刻膠并退火激活，所述第二 P型雜質(zhì)離子注入?yún)^(qū)從所述第一個(gè)PMOS晶體管的漏區(qū)的邊緣處延伸到所述第一個(gè)PMOS晶體管的柵極的底部、并形成所述第一個(gè)PMOS晶體管的漏極與所述第一個(gè)PMOS晶體管的柵極間的第三耦合區(qū)域；所述第二 P型雜質(zhì)離子注入?yún)^(qū)的工藝條件和所述第一 P型雜質(zhì)離子注入?yún)^(qū)的工藝條件相同，所述第三耦合區(qū)域的工藝條件和所述第一耦合區(qū)域的工藝條件相同。進(jìn)一步的改進(jìn)是，所述第一耦合區(qū)域的寬度比所述第二耦合區(qū)域的寬度大30納米到60納米。步驟三中的所述P型雜質(zhì)離子注入的注入角度為零度，其它工藝條件根據(jù)所述第一耦合區(qū)域的寬度、濃度、深度的值進(jìn)行選定，所述第一耦合區(qū)域的寬度、濃度、深度的值根據(jù)所述第一耦合區(qū)域形成的所述第二個(gè)PMOS晶體管的源極與浮柵之間的耦合電容大小滿足使所述第二個(gè)PMOS晶體管在編程時(shí)達(dá)到最佳熱電子注入條件進(jìn)行選定。本發(fā)明能使所述P型OTP器件的第二個(gè)PMOS晶體管的源極和柵極間的耦合電容增加，使所述P型OTP器件編程性能得到大幅的提高，并能提高編程完之后整個(gè)器件的導(dǎo)通電流，增加了器件在編程前后可區(qū)分的電流范圍，還能減少實(shí)現(xiàn)OTP功能的外圍電路的面積。


下面結(jié)合附圖和具體實(shí)施方式
對本發(fā)明作進(jìn)一步詳細(xì)的說明圖I是現(xiàn)有P型OTP器件結(jié)構(gòu)示意2是本發(fā)明實(shí)施例一 P型OTP器件結(jié)構(gòu)示意圖3是本發(fā)明實(shí)施例二 P型OTP器件結(jié)構(gòu)示意圖；圖4是PMOS晶體管熱電子注入電流和柵源電壓差的關(guān)系曲線；圖5是現(xiàn)有P型OTP器件不加襯偏電壓時(shí)的編程前后的工作曲線；圖6是現(xiàn)有P型OTP器件加IV襯偏電壓時(shí)的編程前后的工作曲線；圖7是本發(fā)明實(shí)施例P型OTP器件編程前后的工作曲線。
具體實(shí)施方式

如圖2所示，為本發(fā)明實(shí)施例一 P型OTP器件結(jié)構(gòu)示意圖，在硅襯底10上形成有N型阱15，由兩個(gè)PMOS晶體管11、12串聯(lián)形成的一次性可編程器件，第一個(gè)PMOS晶體管11作為OTP器件的選通晶體管，第二個(gè)PMOS晶體管12作為所述OTP器件的存儲單元。所述第一個(gè)PMOS晶體管11的源極包括形成于N阱中的一 P型擴(kuò)散區(qū)191和一 P型輕摻雜區(qū)域19、所述第一個(gè)PMOS晶體管11的漏極包括形成于N阱中的一 P型擴(kuò)散區(qū)192和一 P型輕摻雜區(qū)域19，所述第一個(gè)PMOS晶體管柵極17作為所述OTP器件的字線，所述第一個(gè)PMOS晶體管11源極作為所述OTP器件的源極。所述第二個(gè)PMOS晶體管12的柵極16為浮空的浮柵，所述第二個(gè)PMOS晶體管12的源極包括形成于所述N阱中的所述P型擴(kuò)散區(qū)192和一 P型輕摻雜區(qū)域19、所述第二個(gè)PMOS晶體管12的漏極包括形成于所述N阱中的所述P型擴(kuò)散區(qū)193和一 P型輕摻雜區(qū)域19，所述第二個(gè)PMOS晶體管12的漏極作為所述OTP器件的位線，所述第二個(gè)PMOS晶體管12的源極與所述PMOS第一個(gè)晶體管11的漏極共用一個(gè)P型擴(kuò)散區(qū)192。各所述P型輕摻雜區(qū)域19都向各所述P型輕摻雜區(qū)域19對應(yīng)的所述柵極13或16的底部延伸并形成第二耦合區(qū)域。所述第二個(gè)PMOS晶體管12的源極還包括一第一 P型雜質(zhì)離子注入?yún)^(qū)20，所述第一 P型雜質(zhì)離子注入?yún)^(qū)20從所述第二個(gè)PMOS晶體管12的所述P型擴(kuò)散區(qū)192的邊緣處延伸到所述第二個(gè)PMOS晶體管12的柵極16的底部、并在所述第二個(gè)PMOS晶體管12的源極與所述第二個(gè)PMOS晶體管的柵極16間形成一第一耦合區(qū)域。所述第一耦合區(qū)域的濃度大于所述第二耦合區(qū)域的濃度。所述第一耦合區(qū)域的寬度比所述第二耦合區(qū)域的寬度大30納米到60納米。所述第一耦合區(qū)域的深度大于所述第二耦合區(qū)域的深度。所述第一耦合區(qū)域的寬度、濃度、深度的實(shí)際值選擇方法為保證所述第二個(gè)PMOS晶體管的源極與浮柵之間的耦合電容大小滿足使所述第二個(gè)PMOS晶體管在編程時(shí)達(dá)到最佳熱電子注入條件。所述P型OTP器件的編程原理為所述第二個(gè)PMOS晶體管12在編程狀態(tài)下通過所述源極與浮柵16之間的耦合電容即包括所述第一耦合電容和所第二耦合電容將所述第二個(gè)PMOS晶體管12的源極的電壓耦合到所述浮柵16上，所述第二個(gè)PMOS晶體管12的源極上的電壓是從第一個(gè)PMOS晶體管11的源極上傳到過來，第一個(gè)PMOS晶體管11在編程過程中處于導(dǎo)通狀態(tài)。經(jīng)過合理的計(jì)算，可以使第二個(gè)PMOS晶體管12在編程狀態(tài)下處于PMOS晶體管熱電子注入最佳電壓條件下，從而有大量的熱電子注入到所述浮柵16上，改變了所述第二個(gè)PMOS晶體管12的閾值電壓，進(jìn)而改變OTP器件在編程前后的電流，完成OTP器件的功能。PMOS晶體管熱電子注入(CHE)區(qū)別于NMOS晶體管，發(fā)生在晶體管多晶硅至襯底縱向電場較小的情況下(可以參考Matsuoka, F. et al. “Analysis of Hot-Carrier-InducedDegradation Mode on pMOSFET’ s” · IEEE Transactions on Electron Devices, Vol 37，No. 6，June 1990，pagesl487_1495.)。如圖4所示，為PMOS晶體管熱電子注入電流和柵源電壓差的關(guān)系曲線，由注入電子所形成的注入電流有一定的峰值分布，其峰值分布在柵極與源極的電壓差為-I. 2V -O. 8V, OTP的編程效率直接依賴于產(chǎn)生的熱電子數(shù)量與能量，即在最佳熱電子注入條件OTP的編程效率最高。本發(fā)明通過調(diào)節(jié)所述第一耦合區(qū)域20的寬度、濃度、深度，從而調(diào)節(jié)所述第二個(gè)PMOS晶體管12的源極與浮柵16之間的耦合電容大小，當(dāng)該耦合電容使所述第二個(gè)PMOS晶體管12的源極與浮柵16間的耦合電壓差為IV左右時(shí)，所述第二個(gè)PMOS晶體管12在編程時(shí)達(dá)到最佳熱電子注入，能使本發(fā)明實(shí)施例一 P型OTP器件編程效率最高。如圖3所示，為本發(fā)明實(shí)施例二 P型OTP器件結(jié)構(gòu)示意圖，本發(fā)明實(shí)施例二和本發(fā)明實(shí)施例一的區(qū)別如下所述第一個(gè)PMOS晶體管11的漏極還包括一第二 P型雜質(zhì)離子注入?yún)^(qū)21，所述第二 P型雜質(zhì)離子注入?yún)^(qū)21從所述第一個(gè)PMOS晶體管11的所述P型擴(kuò)散區(qū)192的邊緣處延伸到所述第一個(gè)PMOS晶體管11的柵極13的底部、并在所述第一個(gè)PMOS晶體管11的漏極與所述第一個(gè)PMOS晶體管11的柵極13間形成一第三耦合區(qū)域；所述第二·P型雜質(zhì)離子注入?yún)^(qū)21的工藝條件和所述第一P型雜質(zhì)離子注入?yún)^(qū)21的工藝條件相同，所述第三耦合區(qū)域的工藝條件和所述第一耦合區(qū)域的工藝條件相同。本發(fā)明實(shí)施例一 P型OTP器件的制造方法包括如下步驟步驟一、在硅襯底10上形成有效隔離的N型阱15和場區(qū)，在所述阱15上方形成柵介質(zhì)層，在介質(zhì)層上形成多晶硅。刻蝕多晶硅，形成第一個(gè)PMOS晶體管柵極13和第二個(gè)PMOS晶體管的柵極16，定義出第一個(gè)PMOS晶體管和第二個(gè)PMOS晶體管的源區(qū)和漏區(qū)，并使所述第一個(gè)PMOS晶體管的漏區(qū)和第二個(gè)PMOS晶體管的源區(qū)為同一有源區(qū)即區(qū)域相同。步驟二、以刻蝕后的所述多晶硅即所述柵極13和16為阻擋層進(jìn)行自對準(zhǔn)注入P型輕摻雜離子、在所述第一個(gè)PMOS晶體管11的柵極13和所述第二個(gè)PMOS晶體管12的柵極16兩側(cè)分別P型輕摻雜區(qū)域19。各所述P型輕摻雜區(qū)域19都向各所述P型輕摻雜區(qū)域19對應(yīng)的所述柵極13或16的底部延伸并形成第二耦合區(qū)域。步驟三、利用光刻工藝，在所述第二個(gè)PMOS晶體管12的源區(qū)中形成一光刻膠窗口，利用光刻膠做阻擋層進(jìn)行P型雜質(zhì)離子注入形成第一 P型雜質(zhì)離子注入?yún)^(qū)20，去除光刻膠并退火激活，所述第一 P型雜質(zhì)離子注入?yún)^(qū)20從所述第二個(gè)PMOS晶體管12的源區(qū)的邊緣即后續(xù)將要形成的P型擴(kuò)散區(qū)192的邊緣處延伸到所述第二個(gè)PMOS晶體管12的柵極16的底部、并形成所述第二個(gè)PMOS晶體管12的源極與所述第二個(gè)PMOS晶體管12的柵極16間的第一耦合區(qū)域。所述第一耦合區(qū)域的濃度大于所述第二耦合區(qū)域的濃度。所述第一耦合區(qū)域的寬度比所述第二耦合區(qū)域的寬度大30納米到60納米。所述第一耦合區(qū)域的深度大于所述第二耦合區(qū)域的深度。所述P型雜質(zhì)離子注入的注入角度為零度，其它工藝條件根據(jù)所述第一耦合區(qū)域的寬度、濃度、深度的值進(jìn)行選定，所述第一耦合區(qū)域的寬度、濃度、深度的值根據(jù)所述第一耦合區(qū)域形成的所述第二個(gè)PMOS晶體管的源極與浮柵之間的耦合電容大小滿足使所述第二個(gè)PMOS晶體管在編程時(shí)達(dá)到最佳熱電子注入條件進(jìn)行選定。步驟四、形成所述第一個(gè)PMOS晶體管11和所述第二個(gè)PMOS晶體管12的柵極13和16的側(cè)壁17、利用各所述柵極13、16及對應(yīng)的所述側(cè)壁17為阻擋層進(jìn)行所述第一個(gè)PMOS晶體管11和第二個(gè)PMOS晶體管11的P型重?fù)诫s離子注入，并退火激活形成P型擴(kuò)散區(qū)191、192和193 ;由所述P型擴(kuò)散區(qū)191和一 P型輕摻雜區(qū)域19形成所述第一個(gè)PMOS晶體管11的源極、由所述P型擴(kuò)散區(qū)192和一 P型輕摻雜區(qū)域19形成所述第一個(gè)PMOS晶體管11的漏極，由所述P型擴(kuò)散區(qū)192和一 P型輕摻雜區(qū)域19形成所述第二個(gè)PMOS晶體管12的源極、由所述P型擴(kuò)散區(qū)193和一 P型輕摻雜區(qū)域19形成所述第二個(gè)PMOS晶體管12的漏極。在所述第一個(gè)PMOS晶體管源極和柵極、所述第二個(gè)PMOS晶體管的漏極做電極引出，所述第二個(gè)PMOS晶體管的柵極浮置。本發(fā)明實(shí)施例二 P型OTP器件的制造方法和本發(fā)明實(shí)施例一 P型OTP器件的制造方法不同之處為，步驟三中形成所述第一 P型雜質(zhì)離子注入?yún)^(qū)的步驟能放置在步驟二中形成所述P型輕摻雜區(qū)域的步驟之前。本發(fā)明實(shí)施例三P型OTP器件的制造方法和本發(fā)明實(shí)施例一 P型OTP器件的制造方法不同之處為步驟三中還包括同時(shí)形成第二P型雜質(zhì)離子注入?yún)^(qū)21和第三耦合區(qū)域的步驟，具體步驟為在所述第一個(gè)PMOS晶體管11的源區(qū)中形成一光刻膠窗口，利用光刻膠 做阻擋層進(jìn)行P型雜質(zhì)離子注入形成第二 P型雜質(zhì)離子注入?yún)^(qū)21，去除光刻膠并退火激活，所述第二 P型雜質(zhì)離子注入?yún)^(qū)21從所述第一個(gè)PMOS晶體管11的漏區(qū)的邊緣后續(xù)將要形成的P型擴(kuò)散區(qū)192的邊緣處即延伸到所述第一個(gè)PMOS晶體管11的柵極13的底部、并形成所述第一個(gè)PMOS晶體管11的漏極與所述第一個(gè)PMOS晶體管11的柵極13間的第三耦合區(qū)域；所述第二 P型雜質(zhì)離子注入?yún)^(qū)21的工藝條件和所述第一 P型雜質(zhì)離子注入?yún)^(qū)20的工藝條件相同，所述第三耦合區(qū)域的工藝條件和所述第一耦合區(qū)域的工藝條件相同。如圖7所示是本發(fā)明實(shí)施例P型OTP器件編程前后的工作曲線。和現(xiàn)有技術(shù)不同，使用本文所介紹的技術(shù)，可以使襯底上不需要任何額外的電壓，就能提高編程完之后整個(gè)器件的導(dǎo)通電流，增加了器件在編程前后可區(qū)分的電流范圍，能使所述P型OTP器件編程性能得到大幅的提高。所以本發(fā)明實(shí)施例在整個(gè)OTP控制/讀取電路設(shè)計(jì)時(shí)只需提供一個(gè)精確電壓，從而能大大的減小整個(gè)芯片的面積。使得本發(fā)明OTP器件的應(yīng)用范圍能拓展到低密度容量的應(yīng)用下。以上通過具體實(shí)施例對本發(fā)明進(jìn)行了詳細(xì)的說明，但這些并非構(gòu)成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進(jìn)，這些也應(yīng)視為本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種P型OTP器件，由兩個(gè)PMOS晶體管串聯(lián)形成的一次性可編程器件，第一個(gè)PMOS晶體管作為OTP器件的選通晶體管，第二個(gè)PMOS晶體管作為所述OTP器件的存儲單元； 所述第一個(gè)PMOS晶體管的源極和漏極都分別包括形成于N阱中的一 P型擴(kuò)散區(qū)和一P型輕摻雜區(qū)域，所述第一個(gè)PMOS晶體管柵極作為所述OTP器件的字線，所述第一個(gè)PMOS晶體管源極作為所述OTP器件的源極； 所述第二個(gè)PMOS晶體管的柵極為浮空的浮柵，所述第二個(gè)PMOS晶體管的源極和漏極都分別包括形成于所述N阱中的一 P型擴(kuò)散區(qū)和一 P型輕摻雜區(qū)域，所述第二個(gè)PMOS晶體管的漏極作為所述OTP器件的位線，所述第二個(gè)PMOS晶體管的源極與所述PMOS第一個(gè)晶體管的漏極共用一個(gè)P型擴(kuò)散區(qū)； 其特征在于所述第二個(gè)PMOS晶體管的源極還包括一第一 P型雜質(zhì)離子注入?yún)^(qū)，所述第一 P型雜質(zhì)離子注入?yún)^(qū)從所述第二個(gè)PMOS晶體管的所述P型擴(kuò)散區(qū)的邊緣處延伸到所述第二個(gè)PMOS晶體管的柵極的底部、并在所述第二個(gè)PMOS晶體管的源極與所述第二個(gè)PMOS晶體管的柵極間形成一第一耦合區(qū)域；所述第一耦合區(qū)域的寬度大于各所述P型輕摻雜區(qū)域和各所述P型輕摻雜區(qū)域?qū)?yīng)的所述柵極形成的第二耦合區(qū)域的寬度，所述第一耦合區(qū)域的濃度大于所述第二耦合區(qū)域的濃度。
2.如權(quán)利要求I所述的P型OTP器件，其特征在于所述第一個(gè)PMOS晶體管的漏極還包括一第二 P型雜質(zhì)離子注入?yún)^(qū)，所述第二 P型雜質(zhì)離子注入?yún)^(qū)從所述第一個(gè)PMOS晶體管的所述P型擴(kuò)散區(qū)的邊緣處延伸到所述第一個(gè)PMOS晶體管的柵極的底部、并在所述第一個(gè)PMOS晶體管的漏極與所述第一個(gè)PMOS晶體管的柵極間形成一第三耦合區(qū)域；所述第二 P型雜質(zhì)離子注入?yún)^(qū)的工藝條件和所述第一P型雜質(zhì)離子注入?yún)^(qū)的工藝條件相同，所述第三耦合區(qū)域的工藝條件和所述第一耦合區(qū)域的工藝條件相同。
3.如權(quán)利要求I所述的P型OTP器件，其特征在于所述第一耦合區(qū)域的寬度比所述第二耦合區(qū)域的寬度大30納米到60納米。
4.如權(quán)利要求I所述的P型OTP器件，其特征在于所述第一耦合區(qū)域的深度大于所述第二耦合區(qū)域的深度。
5.如權(quán)利要求I或3或4所述的P型OTP器件，其特征在于所述第一耦合區(qū)域的寬度、濃度、深度的值要求保證所述第二個(gè)PMOS晶體管的源極與浮柵之間的耦合電容大小滿足使所述第二個(gè)PMOS晶體管在編程時(shí)達(dá)到最佳熱電子注入條件。
6.一種P型OTP器件的制造方法，其特征在于，包括如下步驟 步驟一、在硅襯底上形成有效隔離的N型阱區(qū)和場區(qū)，在所述阱區(qū)上方形成柵介質(zhì)層，在介質(zhì)層上形成多晶硅；刻蝕所述多晶硅，形成第一個(gè)PMOS晶體管和第二個(gè)PMOS晶體管的柵極，定義出第一個(gè)PMOS晶體管和第二個(gè)PMOS晶體管的源區(qū)和漏區(qū)，并使所述第一個(gè)PMOS晶體管的漏區(qū)和第二個(gè)PMOS晶體管的源區(qū)的區(qū)域相同； 步驟二、以刻蝕后的所述多晶硅為阻擋層進(jìn)行自對準(zhǔn)注入P型輕摻雜離子、在所述第一個(gè)PMOS晶體管的柵極和所述第二個(gè)PMOS晶體管的柵極兩側(cè)分別P型輕摻雜區(qū)域； 步驟三、利用光刻工藝，在所述第二個(gè)PMOS晶體管的源區(qū)中形成一光刻膠窗口，利用光刻膠做阻擋層進(jìn)行P型雜質(zhì)離子注入形成第一 P型雜質(zhì)離子注入?yún)^(qū)，去除光刻膠并退火激活，所述第一 P型雜質(zhì)離子注入?yún)^(qū)從所述第二個(gè)PMOS晶體管的源區(qū)的邊緣處延伸到所述第二個(gè)PMOS晶體管的柵極的底部、并形成所述第二個(gè)PMOS晶體管的源極與所述第二個(gè)PMOS晶體管的柵極間的第一耦合區(qū)域；所述第一耦合區(qū)域的寬度大于各所述P型輕摻雜區(qū)域和各所述P型輕摻雜區(qū)域?qū)?yīng)的所述柵極形成的第二耦合區(qū)域的寬度，所述第一耦合區(qū)域的濃度大于所述第二耦合區(qū)域的濃度； 步驟四、形成所述第一個(gè)PMOS晶體管和所述第二個(gè)PMOS晶體管的柵極的側(cè)壁、利用各所述柵極及對應(yīng)的所述側(cè)壁為阻擋層進(jìn)行所述第一個(gè)PMOS晶體管和第二個(gè)PMOS晶體管P型重?fù)诫s離子注入，并退火激活，形成所述第一個(gè)PMOS晶體管和第二個(gè)PMOS晶體管的源極和漏極，在所述第一個(gè)PMOS晶體管源極和柵極、所述第二個(gè)PMOS晶體管的漏極做電極引出，所述第二個(gè)PMOS晶體管的柵極浮置。
7.如權(quán)利要求6所述的P型OTP器件的制造方法，其特征在于步驟三中形成所述第一 P型雜質(zhì)離子注入?yún)^(qū)的步驟能放置在步驟二中形成所述P型輕摻雜區(qū)域的步驟之前。
8.如權(quán)利要求6所述的P型OTP器件的制造方法，其特征在于步驟三中還包括同時(shí)形成第二 P型雜質(zhì)離子注入?yún)^(qū)和第三耦合區(qū)域的步驟，具體步驟為在所述第一個(gè)PMOS晶體管的源區(qū)中形成一光刻膠窗口，利用光刻膠做阻擋層進(jìn)行P型雜質(zhì)離子注入形成第二 P型雜質(zhì)離子注入?yún)^(qū)，去除光刻膠并退火激活，所述第二 P型雜質(zhì)離子注入?yún)^(qū)從所述第一個(gè)PMOS晶體管的漏區(qū)的邊緣處延伸到所述第一個(gè)PMOS晶體管的柵極的底部、并形成所述第一個(gè)PMOS晶體管的漏極與所述第一個(gè)PMOS晶體管的柵極間的第三耦合區(qū)域；所述第二 P型雜質(zhì)離子注入?yún)^(qū)的工藝條件和所述第一P型雜質(zhì)離子注入?yún)^(qū)的工藝條件相同，所述第三耦合區(qū)域的工藝條件和所述第一耦合區(qū)域的工藝條件相同。
9.如權(quán)利要求6所述的P型OTP器件的制造方法，其特征在于所述第一耦合區(qū)域的寬度比所述第二耦合區(qū)域的寬度大30納米到60納米。
10.如權(quán)利要求6所述的P型OTP器件，其特征在于步驟三中的所述P型雜質(zhì)離子注入的注入角度為零度，其它工藝條件根據(jù)所述第一耦合區(qū)域的寬度、濃度、深度的值進(jìn)行選定，所述第一耦合區(qū)域的寬度、濃度、深度的值根據(jù)所述第一耦合區(qū)域形成的所述第二個(gè)PMOS晶體管的源極與浮柵之間的耦合電容大小滿足使所述第二個(gè)PMOS晶體管在編程時(shí)達(dá)到最佳熱電子注入條件進(jìn)行選定。
全文摘要
本發(fā)明公開了一種P型OTP器件，其第二個(gè)PMOS晶體管的源極包括一第一P型雜質(zhì)離子注入?yún)^(qū)，第一P型雜質(zhì)離子注入?yún)^(qū)從第二個(gè)PMOS晶體管的P型擴(kuò)散區(qū)的邊緣處延伸到第二個(gè)PMOS晶體管的柵極的底部、并在第二個(gè)PMOS晶體管的源極與柵極間形成一第一耦合區(qū)域；第一耦合區(qū)域的寬度大于各P型輕摻雜區(qū)域和對應(yīng)的柵極形成的第二耦合區(qū)域的寬度，第一耦合區(qū)域的濃度大于第二耦合區(qū)域的濃度。本發(fā)明還公開了一種P型OTP器件的制造方法。本發(fā)明能使P型OTP器件編程性能得到大幅提高，并能提高編程完之后整個(gè)器件的導(dǎo)通電流，增加了器件在編程前后可區(qū)分的電流范圍；還能減少實(shí)現(xiàn)OTP功能的外圍電路的面積。
文檔編號H01L21/8247GK102969318SQ201110195610
公開日2013年3月13日 申請日期2011年7月13日 優(yōu)先權(quán)日2011年7月13日
發(fā)明者黃景豐, 胡曉明, 劉梅 申請人:上海華虹Nec電子有限公司