專(zhuān)利名稱(chēng)：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路封裝領(lǐng)域，更具體的說(shuō)是涉及晶片堆疊的集成電路封裝。
背景技術(shù)：
此處的聲明，本部分僅提供發(fā)明相關(guān)的背景技術(shù)，而非現(xiàn)有技術(shù)。開(kāi)關(guān)模式功率變換器廣泛應(yīng)用于消費(fèi)類(lèi)電子設(shè)備中。在眾多高功耗應(yīng)用場(chǎng)合，開(kāi)關(guān)模式功率變換器需要工作在高電源電壓或提供大電流的場(chǎng)合。因此，在這些場(chǎng)合下，開(kāi)關(guān)模式功率變換器的功率開(kāi)關(guān)需要維持高電壓或流過(guò)大電流。通常，高電壓垂直場(chǎng)效應(yīng)晶體管(FET)和功率金屬氧化物場(chǎng)效應(yīng)晶體管(MOSFET) 包括多個(gè)并聯(lián)連接的開(kāi)關(guān)元件，每個(gè)開(kāi)關(guān)元件具有大量的基本MOSFET晶體管，晶體管連續(xù)依次并聯(lián)排列，用作為功率開(kāi)關(guān)。如圖1所示，對(duì)于一個(gè)工作在高電壓或流過(guò)大電流的典型開(kāi)關(guān)功率變換器100，其包括高側(cè)功率開(kāi)關(guān)101、低側(cè)功率開(kāi)關(guān)102以及控制器103。高側(cè)功率開(kāi)關(guān)101、低側(cè)功率開(kāi)關(guān)102以及控制器103分別制作在獨(dú)立的半導(dǎo)體晶片上，再排列在引線框結(jié)構(gòu)104的同一平面上。對(duì)于這樣一個(gè)功率變換器集成電路，常規(guī)封裝方法的封裝尺寸很大。此外，常規(guī)方法需要在不同半導(dǎo)體晶片之間采用鍵合線(Bonding Wire)互連， 因此將在集成電路中引入高的互連電阻、寄生電阻和寄生電感等。

發(fā)明內(nèi)容
本發(fā)明公開(kāi)了一種半導(dǎo)體器件，其包括具有第一開(kāi)關(guān)器件的第一半導(dǎo)體晶片、具有第二開(kāi)關(guān)器件的第二半導(dǎo)體晶片、具有控制電路和其他外圍電路的第三半導(dǎo)體晶片以及支撐第一半導(dǎo)體晶片和第二半導(dǎo)體晶片的引線框結(jié)構(gòu)，其中，引線框結(jié)構(gòu)至少包括第一部分和一個(gè)第二部分。在半導(dǎo)體器件中，第一半導(dǎo)體晶片和第二半導(dǎo)體晶片的至少之一具有安靜的電氣表面，用于接收第三半導(dǎo)體晶片，使得第三半導(dǎo)體晶片垂直堆疊于具有安靜電氣表面的第一半導(dǎo)體晶片或第二半導(dǎo)體晶片上，第三半導(dǎo)體晶片的襯底粘貼在安靜的電氣表面上。本發(fā)明所述的半導(dǎo)體器件，引線框結(jié)構(gòu)的第一部分和第二部分互相電氣隔離；引線框結(jié)構(gòu)的第一部分進(jìn)一步包括第一電氣引線，用以將第一半導(dǎo)體晶片的底面電耦接至供電電壓；引線框結(jié)構(gòu)的第二部分進(jìn)一步包括第二電氣引線，用于將第二半導(dǎo)體晶片的底面電耦接至開(kāi)關(guān)節(jié)點(diǎn)。本發(fā)明所述的半導(dǎo)體器件，引線框結(jié)構(gòu)進(jìn)一步包括與第一部分和第二部分電氣隔離的第三部分，第三部分包括電連接至電氣地的第三電氣引線。本發(fā)明所述的半導(dǎo)體器件，引線框結(jié)構(gòu)進(jìn)一步包括多個(gè)輸入/輸出電氣引線，用于將第一、第二和第三半導(dǎo)體晶片電耦接至外部電路。本發(fā)明所述的半導(dǎo)體器件，第一開(kāi)關(guān)器件包括第一高電壓垂直場(chǎng)效應(yīng)晶體管，第二開(kāi)關(guān)器件包括第二高電壓垂直場(chǎng)效應(yīng)晶體管。本發(fā)明所述的半導(dǎo)體器件，第一半導(dǎo)體晶片包括下層和上層，下層具有第一高電壓垂直場(chǎng)效應(yīng)晶體管的漏極，上包括具有第一高電壓垂直場(chǎng)效應(yīng)晶體管的源極的較大區(qū)域和具有第一高電壓垂直場(chǎng)效應(yīng)晶體管的柵極的較小區(qū)域。第二半導(dǎo)體晶片包括下層和上層，下層具有第二高電壓垂直場(chǎng)效應(yīng)晶體管的漏極，上層包括具有第二高電壓垂直場(chǎng)效應(yīng)晶體管的源極的較大面積和具有第二高電壓垂直場(chǎng)效應(yīng)晶體管的柵極的較小面積。本發(fā)明所述的半導(dǎo)體器件，第一半導(dǎo)體晶片上層的較大區(qū)域通過(guò)鍵合線電耦接至引線框結(jié)構(gòu)的第二部分。本發(fā)明所述的半導(dǎo)體器件，第二半導(dǎo)體晶片上層的較大區(qū)域通過(guò)鍵合線電耦接至引線框結(jié)構(gòu)的第三部分。本發(fā)明所述的半導(dǎo)體器件，第三半導(dǎo)體晶片垂直堆疊在第二半導(dǎo)體晶片上，第三半導(dǎo)體晶片的襯底粘貼在第二半導(dǎo)體晶片上層的較大區(qū)域上。本發(fā)明所述的半導(dǎo)體器件，第三半導(dǎo)體晶片通過(guò)鍵合線電耦接至第一和第二半導(dǎo)體晶片上層的較小區(qū)域上，用于為第一和第二高電壓垂直場(chǎng)效應(yīng)晶體管的柵極提供控制信號(hào)。本發(fā)明所述的半導(dǎo)體器件，第一部分進(jìn)一步包括第一電氣引線、第二電氣引線、從第一電氣引線單向延伸的第一多個(gè)指形結(jié)構(gòu)、和從第二電氣引線單向延伸的第二多個(gè)指形結(jié)構(gòu)。第二部分進(jìn)一步包括第三電氣引線、從第二電氣引線單向延伸的第三多個(gè)指形結(jié)構(gòu)、 和從第三電氣引線單向延伸的第四多個(gè)指形結(jié)構(gòu)。本發(fā)明所述的半導(dǎo)體器件，第一開(kāi)關(guān)器件包括第一功率M0SFET，第二開(kāi)關(guān)器件包括第二功率MOSFET。本發(fā)明所述的半導(dǎo)體器件，第一和第二半導(dǎo)體晶片是倒裝晶片，所述倒裝晶片通過(guò)導(dǎo)電耦合元件粘貼在引線框結(jié)構(gòu)上。本發(fā)明所述的半導(dǎo)體器件，導(dǎo)電耦合元件包括導(dǎo)電焊錫凸點(diǎn)、支柱凸點(diǎn)、管腳、或焊盤(pán)。本發(fā)明所述的半導(dǎo)體器件，引線框結(jié)構(gòu)進(jìn)一步包括第一多個(gè)電氣引線，用于將第一、第二和第三半導(dǎo)體晶片電耦接至外部電路。本發(fā)明所述的半導(dǎo)體器件，第一多個(gè)電氣引線的每一個(gè)包括靠近指形引線末端形成的第一電接觸點(diǎn)，用于將第一和第二半導(dǎo)體晶片電耦接至外部電路；第一多個(gè)電氣引線的每一個(gè)進(jìn)一步包括靠近指形引線首端形成的第二鍵合點(diǎn)，用于將第三半導(dǎo)體晶片電耦接至外部電路。本發(fā)明所述的半導(dǎo)體器件，引線框結(jié)構(gòu)進(jìn)一步包括第二多個(gè)電氣引線，第二多個(gè)電氣引線的每一個(gè)包括接觸墊和鍵合點(diǎn)，用于將第三半導(dǎo)體晶片電耦接至外部電路。本發(fā)明還公開(kāi)了一種半導(dǎo)體器件，包括具有頂面和電氣安靜的底面的第一半導(dǎo)體倒裝晶片、具有控制電路和其他外圍電路的第二半導(dǎo)體晶片以及引線框結(jié)構(gòu)。其中，第一半導(dǎo)體倒裝晶片包括第一開(kāi)關(guān)器件和第二開(kāi)關(guān)器件；引線框結(jié)構(gòu)至少包括兩個(gè)部分，每一部分都具有多個(gè)向外單向延伸的指形結(jié)構(gòu)，用于支撐和電接觸第一半導(dǎo)體倒裝晶片；第二半導(dǎo)體倒裝晶片垂直堆疊在第一半導(dǎo)體倒裝晶片上，第二半導(dǎo)體倒裝晶片粘貼在第一半導(dǎo)體倒裝晶片電氣安靜的底面上。本發(fā)明所述的半導(dǎo)體器件，所述的至少兩個(gè)部分包括第一部分，具有第一電氣引線和向外單向延伸的第一多個(gè)指形結(jié)構(gòu)；第二部分，具有第二電氣引線和從第二部分的一邊向外單向延伸的第二多個(gè)指形結(jié)構(gòu)，以及從第二部分的另一反向邊向外單向延伸的第三多個(gè)指形結(jié)構(gòu)；第三部分，具有第三電氣引線和向外單向延伸的第四多個(gè)指形結(jié)構(gòu)。其中， 第一和第二多個(gè)指形結(jié)構(gòu)形成第一交叉指形模式，第一開(kāi)關(guān)器件和引線框結(jié)構(gòu)電接觸；第三多個(gè)指形結(jié)構(gòu)形成第二交叉指形模式，第二開(kāi)關(guān)器件和引線框結(jié)構(gòu)電接觸。本發(fā)明所述的半導(dǎo)體器件，第一半導(dǎo)體倒裝晶片進(jìn)一步包括形成在頂面的導(dǎo)電耦合元件，用于將第一半導(dǎo)體倒裝晶片與引線框結(jié)構(gòu)電耦接。本發(fā)明所述的半導(dǎo)體器件，導(dǎo)電耦合元件包括導(dǎo)電焊錫凸點(diǎn)、支柱凸點(diǎn)、管腳、或焊盤(pán)。本發(fā)明所述的半導(dǎo)體器件，第一開(kāi)關(guān)器件包括第一功率M0SFET，第二開(kāi)關(guān)器件包括第二功率MOSFET。本發(fā)明所述的半導(dǎo)體器件，引線框結(jié)構(gòu)進(jìn)一步包括第一多個(gè)電氣引線，用于將第一半導(dǎo)體倒裝晶片和第二半導(dǎo)體倒裝晶片電耦接至外部電路。本發(fā)明所述的半導(dǎo)體器件，第一多個(gè)電氣引線的每一個(gè)包括形成在靠近指形引線末端的電接觸點(diǎn)，用于將第一半導(dǎo)體倒裝晶片電耦接至外部電路；第一多個(gè)電氣引線的每一個(gè)進(jìn)一步包括形成在靠近指形引線首端的第二鍵合點(diǎn)，用于將第二半導(dǎo)體倒裝晶片電耦接至外部電路；本發(fā)明所述的半導(dǎo)體器件，引線框結(jié)構(gòu)進(jìn)一步包括第二多個(gè)指形引線，第二多個(gè)電氣引線的每一個(gè)包括接觸墊和鍵合點(diǎn)，用于將第二半導(dǎo)體晶片電耦接至外部電路。


附圖作為說(shuō)明書(shū)的一部分，對(duì)本發(fā)明實(shí)施例進(jìn)行說(shuō)明，并與實(shí)施例一起對(duì)本發(fā)明原理進(jìn)行解釋。圖1所示為開(kāi)關(guān)功率變換器的傳統(tǒng)封裝方案的俯視圖。圖2A所示為根據(jù)本發(fā)明一個(gè)實(shí)施例，一個(gè)開(kāi)關(guān)模式功率變換器的示意圖。圖2B所示為根據(jù)本發(fā)明一個(gè)實(shí)施例，另一個(gè)開(kāi)關(guān)模式功率變換器的示意圖。圖3所示為根據(jù)本發(fā)明一個(gè)實(shí)施例的集成電路(IC)的示意性實(shí)施例的俯視圖，該集成電路實(shí)現(xiàn)了如圖2A所示開(kāi)關(guān)模式功率變換器。圖4所示為根據(jù)本發(fā)明一個(gè)實(shí)施例，在圖3所示的集成電路中沿AB軸的截面圖。圖5所示為根據(jù)本發(fā)明一個(gè)實(shí)施例的集成電路(IC)的俯視圖，該集成電路實(shí)現(xiàn)了圖2B所示開(kāi)關(guān)模式功率變換器。圖6所示為根據(jù)本發(fā)明一個(gè)實(shí)施例，在圖5所示的集成電路中沿AB軸的截面圖。圖7所示為根據(jù)本發(fā)明另一個(gè)實(shí)施例的集成電路(IC)的俯視圖，該集成電路實(shí)現(xiàn)了圖2B所示開(kāi)關(guān)模式功率變換器。
具體實(shí)施例方式將在下文中結(jié)合附圖示出的例子對(duì)本發(fā)明的優(yōu)選實(shí)施例進(jìn)行詳細(xì)描述。雖然將要結(jié)合優(yōu)選實(shí)施例對(duì)本發(fā)明進(jìn)行描述，但應(yīng)理解為這并非意指將本發(fā)明限定于這些實(shí)施例。 相反，本發(fā)明意在涵蓋由所附權(quán)利要求所界定的本發(fā)明精神和范圍內(nèi)所定義的各種備選方案、修改方案和等同方案。此外，在下面對(duì)本發(fā)明的詳細(xì)描述中，為了更好的理解本發(fā)明，描述了大量的細(xì)節(jié)。然而，本領(lǐng)域技術(shù)人員將理解，沒(méi)有這些具體細(xì)節(jié)，本發(fā)明同樣可以實(shí)施。 在其他的一些實(shí)施例中，為了便于凸顯本發(fā)明的主旨，對(duì)于眾所周知的方案、流程、元器件以及電路未作詳細(xì)的描述。圖2A所示為根據(jù)本發(fā)明一個(gè)實(shí)施例，一個(gè)開(kāi)關(guān)模式功率變換器的示意。功率變換器包括控制器202、第一開(kāi)關(guān)元件204以及第二開(kāi)關(guān)元件206。在一個(gè)實(shí)施例中， 開(kāi)關(guān)元件204和206各自包括第一高電壓垂直場(chǎng)效應(yīng)晶體管(Vertical Field Effect Transistor, VFET) 204A和第二高電壓垂直場(chǎng)效應(yīng)晶體管206A。根據(jù)本發(fā)明的一個(gè)實(shí)施例，第一 VFET 204A的源極和第二 VFET 206A的漏極串聯(lián)連接?？刂破?02的輸出端208與第一 VFET 204A和第二 VFET206A的柵極耦合，在開(kāi)關(guān)模式下，分別傳遞控制信號(hào)來(lái)驅(qū)動(dòng)VFET 204A和VFET 206A。具體而言，控制器202在其輸入端210接收系統(tǒng)功率和控制信號(hào)，第一 VFET 204A的源極和第二 VFET 206A的漏極連接形成開(kāi)關(guān)端子(SW)212。第一 VFET 204A的漏極電連接至系統(tǒng)輸入端214以接收未調(diào)節(jié)的 (unregulated)輸入電壓Vin ；第二 VFET 206A的源極連接至電氣接地端216。相應(yīng)地，電氣接地端216電連接至電氣地218。在另一個(gè)實(shí)施例中，如圖2B所示，開(kāi)關(guān)元件204和206各自包括第一功率雙擴(kuò)散金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(Double Diffused Metal Oxide Semiconductor Field Effect Transistor, DM0SFET)開(kāi)關(guān) 204B 和第二功率 DM0SFET 開(kāi)關(guān) 206B。根據(jù)本發(fā)明一個(gè)實(shí)施例，第一 DM0SFET 204B的源極和第二 DM0SFET 206B的漏極串聯(lián)連接?？刂破?02的輸出端208與第一 DM0SFET 204B和第二 DM0SFET 206B的柵極耦合，在開(kāi)關(guān)模式下，分別傳遞控制信號(hào)來(lái)驅(qū)動(dòng)DM0SFET 204B和DM0SFET 206B。具體而言，控制器202在其輸入端210 接收系統(tǒng)功率和控制信號(hào)，第一 DM0SFET 204B的源極和第二 DM0SFET 206B的漏極相連形成開(kāi)關(guān)端子(SW) 212。第一 DM0SFET 204B的漏極電連接至系統(tǒng)輸入端214接收未調(diào)節(jié)的輸入電壓Vin ；第二 DM0SFET 206B的源極連接至電氣接地端216。相應(yīng)地，電氣接地端216電連接至電氣地218。在本發(fā)明權(quán)利要求范圍內(nèi)，第一器件204和第二開(kāi)關(guān)元件206可包括任何半導(dǎo)體電路。圖3為根據(jù)本發(fā)明一個(gè)實(shí)施例的集成電路(IC) 300俯視圖，該集成電路實(shí)現(xiàn)了圖 2A所示開(kāi)關(guān)模式功率變換器。如圖3所示，集成電路300包含引線框結(jié)構(gòu)301，它用于支撐 (support)第一高電壓VFET 204A和第二高電壓VFET 206A，所有器件均封裝在復(fù)合成型材料(molding compound) 302中。引線框301作為一個(gè)“金屬骨架”，用以提供機(jī)械支撐，以及作為芯片引線和封裝在芯片中的集成電路晶片之間的電氣連接。根據(jù)本發(fā)明的一個(gè)實(shí)施例，第一高電壓VFET 204A形成在第一晶片303上，第二高電壓VFET 206A形成在第二晶片 304上。引線框301作為一個(gè)金屬框包括用于支撐第一晶片303的第一部分305和支撐第二晶片304的第二部分306。具體而言，第一高電壓VFET 204A的漏極形成在第一晶片303 的下層303A上；第一高電壓VFET 204A的源極形成在第一晶片303的上層30 的一大塊區(qū)域303C上；第一高電壓VFET 204A的柵極形成在第一晶片303的上層30 內(nèi)與303C隔開(kāi)的一小塊區(qū)域303D上；第一高電壓VFET204A的漏極與引線框結(jié)構(gòu)301的第一部分305 相連于下層303A的底面。第二高電壓VFET 206A的漏極形成在第二晶片304的下層304A 上；第二高電壓VFET 206A的源極形成在第二晶片304的上層304B的一大塊區(qū)域304C上；第二高電壓VFET 206A的柵極形成在第二晶片304的上層304B內(nèi)與304C隔開(kāi)的一小塊區(qū)域304D上；第二高電壓VFET 206A的漏極與引線框結(jié)構(gòu)301的第二部分306相連于下層 304A的底面。引線框結(jié)構(gòu)301的第一部分305進(jìn)一步包括電氣引線305L，這些引線布置在與第二部分306不相鄰的第一部分305的側(cè)邊(左側(cè)、上側(cè)和底側(cè))上。電氣引線305L用于接收未調(diào)節(jié)的輸入電壓Vin，輸入電壓值很高，比如根據(jù)本發(fā)明一個(gè)實(shí)施例，其值為100V。 引線框301的第二部分306進(jìn)一步包括電氣引線306L，這些引線布置在第二部分306的上側(cè)。電氣引線306L作為如圖2A中所示開(kāi)關(guān)模式功率變換器的開(kāi)關(guān)端子(SW)212。根據(jù)本發(fā)明的一個(gè)實(shí)施例，第一晶片303上較大區(qū)域303C的頂面通過(guò)鍵合線Bl (bonding wire) 與第二部分306相連，因此第一高電壓VFET 204A的源極與開(kāi)關(guān)端子(SW) 212電耦接。在第一晶片303的大塊區(qū)域303C上，鍵合線Bl焊接在鍵合點(diǎn)(Bonding sites) 303F上，該鍵合點(diǎn)形成在較大區(qū)域303C的右側(cè)。在第二部分306上，鍵合線Bl鍵合在鍵合點(diǎn)306F上， 該鍵合點(diǎn)形成在第二部分306的左側(cè)。繼續(xù)參見(jiàn)圖3，引線框結(jié)構(gòu)301進(jìn)一步包括第三部分307，第三部分307是一個(gè)矩形金屬結(jié)構(gòu)，形成在引線框結(jié)構(gòu)301的右側(cè)。第三部分307包括金屬引線307L，作為圖2A 所示開(kāi)關(guān)模式功率變換器的電氣接地端216。根據(jù)本發(fā)明實(shí)施例，第二晶片304的較大區(qū)域 304C的頂面通過(guò)鍵合線B2與第三部分307相連，因此第二高電壓VFET 206A的源極與金屬引線307L電耦接，也即在實(shí)際應(yīng)用中與電氣地相連。在第二晶片304的較大區(qū)域304C上， 鍵合線B2與形成在較大區(qū)域304C右側(cè)的鍵合點(diǎn)304F鍵合。在第三部分307，鍵合線B2和形成在第三部分307左側(cè)的鍵合點(diǎn)307F相連。繼續(xù)參見(jiàn)圖3，在一個(gè)實(shí)施例中，第三晶片308垂直堆疊在第二晶片304上，第三晶片308可以包括用于控制第一高電壓VFET 204A和第二高電壓VFET 206A的控制電路，比如圖2A中所示的控制器202以及其他外圍電路，如保護(hù)電路、內(nèi)部基準(zhǔn)電壓產(chǎn)生電路等等。 具體而言，第三晶片308和第二晶片304的堆疊方式是第三晶片308的晶片襯底貼在第二晶片304頂面內(nèi)較大區(qū)域304上。在這個(gè)結(jié)構(gòu)中，由于第二晶片304較大區(qū)域304C的頂面電耦接至電氣地，因此具有安靜的(noise free)電氣表面，第三晶片308上的控制電路和其他外圍電路不會(huì)受到第一晶片303和第二晶片304的噪聲影響。因此，在第三晶片308和第二晶片304之間不需要特殊隔離材料。第三晶片308通過(guò)鍵合線B3和B4分別連接至第一晶片303和第二晶片304，用于提供驅(qū)動(dòng)第一高電壓VFET 204A和第二高電壓VFET206A 柵極的控制信號(hào)。第三晶片308頂面上形成的鍵合點(diǎn)通過(guò)鍵合線B3和B4分別與形成在第一晶片303內(nèi)較小區(qū)域303D上的鍵合點(diǎn)和形成在第二晶片304內(nèi)較小區(qū)域304D上的鍵合點(diǎn)鍵合，使第三晶片308與第一晶片303和第二晶片304相連。繼續(xù)參見(jiàn)圖3，引線框結(jié)構(gòu)301包括多個(gè)輸入/輸出(I/O)電氣引線309。作為一個(gè)示例性實(shí)施例，每一個(gè)電氣引線309是單獨(dú)金屬引線，包括接觸墊309P和鍵合點(diǎn)309B， 第三晶片308通過(guò)鍵合線與電氣引線309電氣連接，進(jìn)而通過(guò)電氣引線309與外圍電路電氣連接。在不同應(yīng)用場(chǎng)合，電氣引線309的數(shù)量也不同，同時(shí)，電氣引線309根據(jù)集成電路 300的不同功能接收或提供輸入/輸出信號(hào)。圖4為圖3所示集成電路300沿AB軸的截面圖。第一晶片303粘貼在引線框結(jié)構(gòu)301的第一部分305上，因此第一晶片303通過(guò)電氣引線305L與外部電路電耦接。下層303A和上層30 各自包括第一高電壓VFET204A的漏極和源極。第二晶片304粘貼在引線框結(jié)構(gòu)301的第二部分306上，因此第二晶片304通過(guò)電氣引線306L(見(jiàn)圖3)與外部電路電耦接。下層304A和上層304B各自包括第二高電壓VFET 206A的漏極和源極。第一晶片303的上層3(X3B的頂面通過(guò)鍵合線與引線框結(jié)構(gòu)301的第二部分306電耦接，使得第一高電壓VFET 204A的源極與外部電路通信。第二晶片304的上層304B的頂面通過(guò)鍵合線與引線框結(jié)構(gòu)301的第三部分307電耦接，使得第二高電壓VFET 206A的源極與外部電路通信。在這個(gè)實(shí)施例中，引線框結(jié)構(gòu)301的第一部分305電耦接至電氣引線305L， 接收未調(diào)節(jié)的供電電壓Vin ；引線框結(jié)構(gòu)301的第二部分306電耦接至作為一個(gè)開(kāi)關(guān)端的電氣引線306L ；引線框結(jié)構(gòu)301的第三部分307通過(guò)電氣引線307L電耦接至電氣地。因此，第二晶片304的頂面電耦接至電氣地同時(shí)電氣安靜。第三晶片308堆疊在第二晶片304 上，其襯底粘貼在第二晶片304的頂面，在第二晶片304和第三晶片308之間不需要特殊的隔離材料。半導(dǎo)體晶片303、304、308以及引線框結(jié)構(gòu)301均被封裝在復(fù)合成型材料302 中，并在其表面留出電氣引線305L、306L、307L和309。在一個(gè)實(shí)施例中對(duì)于功率變換器集成電路300可采用方形扁平無(wú)引腳(Quad Flat Leadless，QFN)封裝。當(dāng)然，引線框結(jié)構(gòu) 301也可采用有引線封裝結(jié)構(gòu)，比如小外形封裝(Small Outline Package, SOP)、窄間距小外形封裝(Shrink Small-Outline Package, SOP)、薄型窄間距小外形封裝(Thin Shrink Small-Outline Package, TSS0P)或其他合適的封裝形式。圖5為根據(jù)本發(fā)明一個(gè)實(shí)施例的集成電路(IC)500的俯視圖，該集成電路實(shí)現(xiàn)了圖2B所示開(kāi)關(guān)模式功率變換器。如圖5所示，集成電路500包含引線框結(jié)構(gòu)501，它用于支撐第一高電壓VFET 204B和第二高電壓VFET 206B，所有器件封裝在復(fù)合成型材料502 中。引線框501作為一個(gè)“金屬骨架”，用以提供機(jī)械支撐，以及芯片引線和封裝在芯片中的集成電路晶片之間的電氣連接。根據(jù)本發(fā)明的一個(gè)實(shí)施例，第一 DM0SFET 204B形成在第一倒裝晶片503上，第二 DM0SFET 206B形成在第二倒裝晶片504上。引線框501作為一個(gè)金屬框包括用于支撐第一倒裝晶片503的第一部分505和支撐第二倒裝晶片504的第二部分 506。應(yīng)該理解，在本發(fā)明公開(kāi)的范圍內(nèi)，引線框結(jié)構(gòu)501也可支撐包含第一 DM0SFET 204B 和第二 DM0SFET 206B的單個(gè)倒裝晶片。繼續(xù)參見(jiàn)圖5，第一部分505進(jìn)一步包括第一電氣引線510、第二電氣引線511、從第一電氣引線510向右單向延伸的第一多個(gè)指形結(jié)構(gòu)512以及從第二電氣引線511向左單向延伸的(unilaterally extended)第二多個(gè)指形結(jié)構(gòu)513。第一電氣引線510作為輸入端 214用于接收未調(diào)節(jié)的輸入電壓Vin，第二電氣引線511作為開(kāi)關(guān)端212(如圖2B所示)。根據(jù)本發(fā)明一個(gè)實(shí)施例，第一 DM0SFET 204B形成在第一倒裝晶片503上，包括多個(gè)并聯(lián)的高側(cè)開(kāi)關(guān)元件，第二 DM0SFET 206B形成在第二倒裝晶片504上，包括多個(gè)并聯(lián)的低側(cè)開(kāi)關(guān)元件。每一個(gè)高側(cè)和低側(cè)開(kāi)關(guān)元件包括多個(gè)連續(xù)并行排列的分立的DMOS晶體管。在一個(gè)實(shí)施例中，導(dǎo)電耦合單元5(X3B1和5(X3B2，粘貼在第一倒裝晶片503的頂面，電耦接至引線框結(jié)構(gòu) 501的第一部分505，分別作為高側(cè)開(kāi)關(guān)元件的漏極電接觸端和源極電接觸端。在一個(gè)實(shí)施例中，第一多個(gè)指形結(jié)構(gòu)512和第二多個(gè)指形結(jié)構(gòu)513具有各自的電接觸點(diǎn)512B和513B， 分別用于與導(dǎo)電耦合元件503B1和503B2接觸。因此，第一 DM0SFET 204B的高側(cè)開(kāi)關(guān)元件的漏極耦合至第一電氣引線510，第一 DM0SFET 204B的高側(cè)開(kāi)關(guān)元件的源極耦合至第二電氣引線511。但是，應(yīng)理解在其他一些實(shí)施例中，導(dǎo)電耦合元件(比如503B1和5(X3B2)不需要電接觸點(diǎn)(比如512B和513B)而與指形結(jié)構(gòu)512和513電接觸，這取決于導(dǎo)電耦合元件503B1和50;3B2的結(jié)構(gòu)/材料。例如，當(dāng)導(dǎo)電耦合元件(比如503B1和50!3B2)為銅/錫支柱凸點(diǎn)，則不需要電接觸點(diǎn)(比如512B和513B)；當(dāng)導(dǎo)電耦合元件(比如503B1和503B2) 為焊錫凸點(diǎn)，則需要電接觸點(diǎn)(比如512B和5i;3B)，此時(shí)電接觸點(diǎn)為常規(guī)鍍銀區(qū)。在各種實(shí)施例中，導(dǎo)電耦合元件(比如503B1和50;3B2)可包含導(dǎo)電焊錫凸點(diǎn)(Solder Bumps)、支柱凸點(diǎn)(Pillar Bumps)、管腳、焊盤(pán)(suds)或其結(jié)合等結(jié)構(gòu)用以導(dǎo)電連接。在如圖5所示實(shí)施例中，導(dǎo)電耦合元件503B1和503B2為倒裝芯片銅/錫支柱凸點(diǎn)。在其他實(shí)施例中，導(dǎo)電耦合元件503B1和503B2互相電氣隔離，使得在倒裝晶片503和引線框結(jié)構(gòu)501之間確立獨(dú)立的平行的電氣路徑。與第一部分相似，第二部分506進(jìn)一步包含第三電氣引線521、從第二電氣引線 511單向向右延伸的第三多個(gè)指形結(jié)構(gòu)522以及從第三電氣引線521單向向左延伸的第四多個(gè)指形結(jié)構(gòu)523。第三電氣引線521作為電氣接地端216(如圖2B所示)。根據(jù)本發(fā)明一個(gè)實(shí)施例，分別作為低側(cè)開(kāi)關(guān)元件的漏極電接觸端和源極電接觸端的導(dǎo)電耦合元件 504B1和504B2粘貼在第二倒裝晶片504的頂面，并且電耦接至引線框結(jié)構(gòu)501的第二部分506。在一個(gè)實(shí)施例中，第三多個(gè)指形結(jié)構(gòu)522和第四多個(gè)指形結(jié)構(gòu)523具有各自的電接觸點(diǎn)522B和523B，分別用于與導(dǎo)電耦合元件504B1和504B2接觸。因此，第二 DM0SFET 206B的高側(cè)開(kāi)關(guān)元件的漏極耦合至第二電氣引線511，第二DMOSFET 206B的低側(cè)開(kāi)關(guān)元件的源極耦合至第三電氣引線521。但是，應(yīng)理解在其他一些實(shí)施例中，導(dǎo)電耦合元件(比如 504B1和504B2)不需要電接觸點(diǎn)(比如522B和523B)而與指形結(jié)構(gòu)522和523電接觸，這取決于導(dǎo)電耦合元件504B1和504B2的結(jié)構(gòu)/材料。例如，當(dāng)導(dǎo)電耦合元件(比如504B1和 504B2)為銅/錫支柱凸點(diǎn)，則不需要電接觸點(diǎn)(比如522B和52 )；當(dāng)導(dǎo)電耦合元件(比如504B1和504B2)為焊錫凸點(diǎn)，則需要電接觸點(diǎn)(比如522B和523B)，此時(shí)電接觸點(diǎn)為常規(guī)鍍銀區(qū)。在各種實(shí)施例中，導(dǎo)電耦合元件(比如504B1和504B》可包含導(dǎo)電焊錫凸點(diǎn)、 支柱凸點(diǎn)、管腳、焊盤(pán)或其結(jié)合等結(jié)構(gòu)用以導(dǎo)電連接。在如圖5所示實(shí)施例中，導(dǎo)電耦合元件504B1和504B2為倒裝芯片銅/錫支柱凸點(diǎn)。在其他實(shí)施例中，導(dǎo)電耦合元件504B1和 504B2互相電氣隔離，使得在倒裝晶片504和引線框結(jié)構(gòu)501之間確立獨(dú)立的平行的電氣路徑。繼續(xù)參見(jiàn)圖5，集成電路500進(jìn)一步包括第三晶片507，其包括第一 DMOSFET 204B 和第二 DMOSFET 206B的控制電路，比如圖2B中所示的控制器202以及其他外圍電路，例如保護(hù)電路、內(nèi)部基準(zhǔn)電壓產(chǎn)生電路等等。根據(jù)本發(fā)明的一個(gè)實(shí)施例，第三晶片507垂直堆疊在第一倒裝晶片503上，其晶片襯底粘貼在第一倒裝晶片503的底面；在另一個(gè)實(shí)施例中， 第三晶片507垂直堆疊在第二倒裝晶片504上，其晶片襯底粘貼在第二倒裝晶片504的底面。在此結(jié)構(gòu)中，不論是第一倒裝晶片503的底面還是第二倒裝晶片504的底面均電連接至電氣地，因此電氣環(huán)境安靜，形成在第三晶片507上的控制電路和其他外圍電路不會(huì)受第一倒裝晶片503和第二倒裝晶片504噪聲的影響。因此在第三晶片507和第一倒裝晶片 503或第二倒裝晶片504之間不需要特殊隔離材料。繼續(xù)參見(jiàn)圖5，引線框結(jié)構(gòu)501進(jìn)一步包括第一多個(gè)電氣引線530和第二多個(gè)電氣引線M0，這些引線均被放置在引線框結(jié)構(gòu)501的四周(上側(cè)、下側(cè)、左側(cè)和右側(cè))。根據(jù)本發(fā)明的一個(gè)實(shí)施例，第一多個(gè)電氣引線530的每一個(gè)引線是單獨(dú)的金屬線，包括一個(gè)指形引線530F和形成在指形引線530F末端的第一電接觸點(diǎn)530B1，此處，第一倒裝晶片503和第二倒裝晶片504通過(guò)電耦合單元(如5(X3B)電連接至電氣引線530。同電接觸點(diǎn) 512B/513B類(lèi)似，有無(wú)電接觸點(diǎn)530B1取決于導(dǎo)電耦合元件50 的結(jié)構(gòu)/材料。第一多個(gè)電氣引線530的每一個(gè)引線還包括形成在指形引線530F首端的第二鍵合點(diǎn)530B2，此處， 第三晶片507通過(guò)鍵合線電連接至電氣引線530。在一個(gè)實(shí)施例中，第一多個(gè)電氣引線530 作為輸入/輸出電氣引線，用于接收來(lái)自外部電路或者第三晶片507上的控制電路及其他外圍電路的供電電壓、控制信號(hào)和驅(qū)動(dòng)信號(hào)等，并為形成在第一倒裝晶片503上的第一 DMOSFET 204B和形成在第二倒裝晶片504上的第二 DM0SFET206B提供輸入/輸出信號(hào)，比如供電電壓、控制信號(hào)和驅(qū)動(dòng)信號(hào)等。在一個(gè)實(shí)施例中，第一多個(gè)電氣引線530還作為電氣引線，接收來(lái)自外部電路或第一倒裝晶片503和第二倒裝晶片504的輸入/輸出信號(hào)，比如供電電壓、控制信號(hào)和其他電信號(hào)等，同時(shí)為第三晶片507上的控制電路和其他外圍電路提供供電電壓、控制信號(hào)及其他電信號(hào)。因此，根據(jù)本發(fā)明實(shí)施例，第一多個(gè)電氣引線530 不僅為外部電路和集成電路500之間提供電氣路徑，還為形成在第一倒裝晶片503上的第一 DMOSFET 204B與形成在第二倒裝晶片504上的第二 DMOSFET 206B和第三晶片507上的控制電路與其他外圍電路之間提供電氣路徑。根據(jù)本發(fā)明的一個(gè)實(shí)施例，第二多個(gè)電氣引線540的每一個(gè)引線是單獨(dú)的金屬線，包括一個(gè)接觸墊MOP和鍵合點(diǎn)Μ0Β，此處，第三晶片 507通過(guò)鍵合線電連接至電氣引線M0。在一個(gè)實(shí)施例中，第二多個(gè)電氣引線540作為輸入 /輸出電氣引線，為第三晶片507提供輸入/輸出信號(hào)，如供電電壓、控制信號(hào)或其他信號(hào)， 因此可在外部電路和第三晶片507上的控制電路和其他外圍電路之間提供電氣路徑。應(yīng)該理解，在不同的應(yīng)用場(chǎng)合，第一多個(gè)電氣引線530和第二多個(gè)電氣引線MO的數(shù)量是變化的，其接收和輸出的輸入/輸出信號(hào)由集成電路500的不同功能決定。
圖6為根據(jù)本發(fā)明一個(gè)實(shí)施例，在圖5所示的集成電路中沿AB軸的截面圖。第一倒裝晶片503的頂面50 朝下，通過(guò)導(dǎo)電耦合元件50;3B、503B1、503B2各自的電接觸點(diǎn) 530B1與引線框結(jié)構(gòu)501耦合，電接觸點(diǎn)530B1形成于第一多個(gè)電氣引線530中指形引線 530F的末端。512B形成在第一多個(gè)指形結(jié)構(gòu)512上，513B形成在第二多個(gè)指形結(jié)構(gòu)513 上。第二倒裝晶片504的頂面504τ朝下，通過(guò)導(dǎo)電耦合元件504Β1和504Β2各自的電接觸點(diǎn)522Β和52 與引線框結(jié)構(gòu)501耦合。第三晶片507堆疊在第二倒裝晶片504上，其襯底粘貼在第二倒裝晶片504底面504bt上。此外，第三晶片507通過(guò)鍵合線在鍵合點(diǎn)530B2 與第一多個(gè)電氣引線530電接觸，鍵合點(diǎn)530B2形成在指形引線530F的首段。第三晶片 507通過(guò)鍵合線在鍵合點(diǎn)MOB與第二多個(gè)電氣引線MO電接觸，鍵合點(diǎn)MOB形成在電氣引線討0的接觸墊MOP上。在圖5中，沿AB軸的截面中，由于第一多個(gè)指形結(jié)構(gòu)512遮擋住導(dǎo)電耦合元件503B2和電接觸點(diǎn)513B，第四多個(gè)指形結(jié)構(gòu)523遮擋住導(dǎo)電耦合元件 504B1和電接觸點(diǎn)522B，因此圖中未示出。應(yīng)該理解，圖6所示圖5中的集成電路500的截面圖只是本發(fā)明的一個(gè)實(shí)施例，同前述一樣，引線框結(jié)構(gòu)501也可不包含電接觸點(diǎn)530B1、 512B/513B、522B/523B，在這些實(shí)施例中，圖中將不會(huì)示出所述電接觸點(diǎn)。半導(dǎo)體晶片503、 504,507以及引線框結(jié)構(gòu)501均被封裝在復(fù)合成型材料502中，并在其表面留出電氣引線 510、511、521、530和MO。在一個(gè)實(shí)施例中對(duì)于功率變換器集成電路500可采用方形扁平無(wú)引腳(Quad Flat Leadless，QFN)封裝。當(dāng)然，引線框結(jié)構(gòu)501也可采用有引線封裝結(jié)構(gòu)，比如小外形封裝(Small Outline Package，SOP)、窄間距小外形封裝(Shrink Small-Outline Package，SOP)、薄型窄間距小外形封裝(Thin Shrink Small-Outline Package, TSS0P)或其他合適的封裝形式。繼續(xù)參見(jiàn)圖7，根據(jù)本發(fā)明另一個(gè)實(shí)施例的集成電路(IC)700的俯視圖，該集成電路實(shí)現(xiàn)了圖2B所示開(kāi)關(guān)模式功率變換器。集成電路700包含引線框結(jié)構(gòu)701、第一晶片702 和第二晶片703。引線框結(jié)構(gòu)701除了可支持第一DMOSFET 204B和第二DMOSFET 206B布置在一個(gè)晶片702上，其他與圖5所示引線框501基本一致。在一個(gè)實(shí)施例中，第一晶片702 為半導(dǎo)體倒裝晶片，分為兩個(gè)部分，第一部分用于制造第一 DMOSFET 204B，其包括多個(gè)并聯(lián)連接的高側(cè)開(kāi)關(guān)元件；第二部分用于制造第二 DM0SFET206B，其包括多個(gè)并聯(lián)連接的低側(cè)開(kāi)關(guān)元件。每一個(gè)高側(cè)開(kāi)關(guān)元件和低側(cè)開(kāi)關(guān)元件包含大量連續(xù)并行排列的分立的DMOS晶體管。引線框結(jié)構(gòu)701包括第一部分710和第二部分720和第三部分730。第一部分710 作為圖2B中所示的輸入端214接收未調(diào)節(jié)的輸入電壓Vin，第二部分720作為開(kāi)關(guān)端212， 第三部分730作為電氣接地端216。第一部分710包括單向向右延伸的第一多個(gè)指形結(jié)構(gòu) 711，此處，高側(cè)開(kāi)關(guān)元件的漏極通過(guò)導(dǎo)電耦合元件702B1電耦接至第一部分710。在第一多個(gè)指形結(jié)構(gòu)711上，具有與導(dǎo)電耦合元件702B1接觸的電接觸點(diǎn)711B，因此高側(cè)開(kāi)關(guān)元件的漏極耦合至第一部分710，進(jìn)而連接至未調(diào)節(jié)的輸入電壓VIN。第二部分720包括單向向左延伸的第二多個(gè)指形結(jié)構(gòu)721，此處，高側(cè)開(kāi)關(guān)元件的源極通過(guò)導(dǎo)電耦合元件702B2電耦接至第二部分720。在第二多個(gè)指形結(jié)構(gòu)721上，具有與導(dǎo)電耦合元件702B2接觸的電接觸點(diǎn)721B，因此高側(cè)開(kāi)關(guān)元件的源極耦合至第二部分720，進(jìn)而連接至開(kāi)關(guān)端。第二部分 720進(jìn)一步包括單向向右延伸的第三多個(gè)指形結(jié)構(gòu)722，此處，低側(cè)開(kāi)關(guān)元件的漏極通過(guò)導(dǎo)電耦合元件702B3電耦接至第二部分720。在第三多個(gè)指形結(jié)構(gòu)722上，具有與導(dǎo)電耦合元件702B3接觸的電接觸點(diǎn)722B，因此低側(cè)開(kāi)關(guān)元件的漏極耦合至第二部分720，進(jìn)而連接至開(kāi)關(guān)端。第三部分730包括單向向左延伸的第四多個(gè)指形結(jié)構(gòu)731，此處，低側(cè)開(kāi)關(guān)元件的源極通過(guò)導(dǎo)電耦合元件702B4電耦接至第三部分730。在第四多個(gè)指形結(jié)構(gòu)731上，具有與導(dǎo)電耦合元件702B4接觸的電接觸點(diǎn)731B，因此低側(cè)開(kāi)關(guān)元件的源極耦合至第三部分 730，進(jìn)而連接至電氣地。應(yīng)該理解，在眾多實(shí)施例中，導(dǎo)電耦合元件(比如702B1、702B2、 702B3和702B4)不需要電接觸點(diǎn)(比如711B、721B、722B和731B)而與指形結(jié)構(gòu)711、721、 722和731電接觸。這取決于導(dǎo)電耦合元件702B1、702B2、702B3和702B4的結(jié)構(gòu)/材料。 例如，當(dāng)導(dǎo)電耦合元件(比如702BU702B2.702B3和702B4)為銅/錫支柱凸點(diǎn)，則不需要電接觸點(diǎn)(比如711B、721B、722B和731B)；當(dāng)導(dǎo)電耦合元件(比如702B1、702B2、702B3和 702B4)為焊錫凸點(diǎn)，則需要電接觸點(diǎn)(711B、721B、722B和731B)，此時(shí)電接觸點(diǎn)為常規(guī)鍍銀區(qū)。在各種實(shí)施例中，導(dǎo)電耦合元件702B1-702B4可包含導(dǎo)電焊錫凸點(diǎn)、支柱凸點(diǎn)、管腳、焊盤(pán)或其結(jié)合等結(jié)構(gòu)用以導(dǎo)電連接。在如圖7所示實(shí)施例中，導(dǎo)電耦合元件702B1-702B4為倒裝芯片銅/錫支柱凸點(diǎn)。在其他實(shí)施例中，導(dǎo)電耦合元件702B1-702B4互相電氣隔離，使得在第一倒裝晶片702和引線框結(jié)構(gòu)701之間確立獨(dú)立的平行的電氣路徑。繼續(xù)參見(jiàn)圖7，電氣引線710L、720L和730L分別形成在第一部分710、第二部分 720和第三部分730上，作為外部電路的輸入端214、開(kāi)關(guān)端212和電氣接地端216，電耦接至半導(dǎo)體倒裝晶片702上。繼續(xù)參見(jiàn)圖7，第二晶片703垂直堆疊在第一晶片701上，其晶片襯底粘貼在頂面朝下的第一倒裝晶片702的底面。第二晶片703進(jìn)一步包括第一 DMOSFET 204B和第二 DMOSFET 206B的控制電路，例如圖2B所示的控制器202，以及其他外圍電路，例如保護(hù)電路、內(nèi)部基準(zhǔn)電壓產(chǎn)生電路等等。在此結(jié)構(gòu)中，因?yàn)榈谝坏寡b晶片702的底面連接至電氣地，因此電氣環(huán)境安靜，形成在第二晶片703上的控制電路和其他外圍電路不會(huì)受第一倒裝晶片702噪聲的影響。因此在第一晶片702和第二晶片703之間不需要特殊隔離材料。繼續(xù)參見(jiàn)圖7，引線框結(jié)構(gòu)701進(jìn)一步包括第一多個(gè)電氣引線740和第二多個(gè)電氣引線750被放置在引線框結(jié)構(gòu)501的四周(上側(cè)、下側(cè)、左側(cè)和右側(cè))。根據(jù)本發(fā)明的一個(gè)實(shí)施例，第一多個(gè)電氣引線740的每一個(gè)引線是單獨(dú)的金屬線，包括一個(gè)指形引線740F 和形成在指形引線740F末端的第一電接觸點(diǎn)740B1，此處，第一晶片702通過(guò)電耦合單元 702B電連接至電氣引線740。這里應(yīng)理解，有無(wú)電接觸點(diǎn)740B1取決于導(dǎo)電耦合元件702B 的結(jié)構(gòu)/材料。第一多個(gè)電氣引線740的每一個(gè)引線進(jìn)一步包括形成在指形引線740F首端的第二鍵合點(diǎn)740B2，此處，第二晶片703通過(guò)鍵合線電連接至電氣引線740。在一個(gè)實(shí)施例中，第一多個(gè)電氣引線740作為輸入/輸出電氣引線，用于接收來(lái)自外部電路或者第二晶片703上的控制電路及其他外圍電路的供電電壓、控制信號(hào)和驅(qū)動(dòng)信號(hào)等，并為形成在第一晶片702上的第一DMOSFET 204B和第二DMOSFET 206B提供輸入/輸出信號(hào)，比如供電電壓、控制信號(hào)和驅(qū)動(dòng)信號(hào)等。在一個(gè)實(shí)施例中，第一多個(gè)電氣引線740還作為電氣引線，接收來(lái)自外部電路或第一晶片702的輸入/輸出信號(hào)，比如供電電壓、控制信號(hào)和其他電信號(hào)等，以及為第二晶片703上的控制電路和其他外圍電路提供供電電壓、控制信號(hào)及其他電信號(hào)。根據(jù)本發(fā)明的一個(gè)實(shí)施例，第二多個(gè)電氣引線750的每一個(gè)引線是單獨(dú)的金屬線，包括一個(gè)接觸墊750P和鍵合點(diǎn)750B，此處，第二晶片703通過(guò)鍵合線電連接至電氣引線750。 在一個(gè)實(shí)施例中，第二多個(gè)電氣引線750作為輸入/輸出電氣引線，為第二晶片703提供輸入/輸出信號(hào)，如供電電壓、控制信號(hào)或其他信號(hào)，因此可在外部電路和第二晶片703上的控制電路和其他外圍電路之間提供電氣路徑。應(yīng)該理解，在不同的應(yīng)用場(chǎng)合，第一多個(gè)電氣引線740和第二多個(gè)電氣引線750的數(shù)量是變化的，其接收和輸出的輸入/輸出信號(hào)由集成電路700的不同功能決定。在一個(gè)實(shí)施例中，對(duì)于功率變換器集成電路700可采用方形扁平無(wú)引腳(Quad Flat Leadless,QFN)封裝。當(dāng)然，引線框結(jié)構(gòu)701也可采用有引線封裝結(jié)構(gòu)，比如小外形封裝(Small Outline Package, SOP)、窄間距小外形封裝(Shrink Small-Outline Package, SOP)、薄型窄間距小外形封裝(Thin Shrink Small-Outline Package, TSS0P)或其他合適的封裝形式。針對(duì)上面的發(fā)明技術(shù)，可能會(huì)有很多改進(jìn)和變換例。因此必須明白，在本發(fā)明所附權(quán)利要求范圍內(nèi)，可采用與以上公開(kāi)的具體描述不同的其他方式來(lái)實(shí)施本發(fā)明。當(dāng)然，應(yīng)意識(shí)到，以上公開(kāi)的內(nèi)容只是本發(fā)明的一個(gè)或多個(gè)優(yōu)選實(shí)施例，在所附權(quán)利要求書(shū)提出的本發(fā)明的精神和范圍內(nèi)尚可進(jìn)行很多修改，這種修改是可以預(yù)見(jiàn)的，對(duì)于本領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)它們顯然未超出與所附權(quán)利要求定義的本發(fā)明的精神和范圍。雖然這里只討論了該集成電路運(yùn)用于開(kāi)關(guān)模式功率變換器的情況，但是本發(fā)明同樣可以運(yùn)用在D類(lèi)音頻放大器、電機(jī)控制、冷陰極熒光燈驅(qū)動(dòng)以及小功率設(shè)備等。應(yīng)該理解到以上公開(kāi)的內(nèi)容只是對(duì)本發(fā)明的一個(gè)優(yōu)選實(shí)施例進(jìn)行的描述，在不違背本發(fā)明精神和保護(hù)范圍內(nèi)還有可修改的方案，因此本發(fā)明不被限制在所附權(quán)利要求書(shū)的范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體器件，包括第一半導(dǎo)體晶片，具有第一開(kāi)關(guān)器件；第二半導(dǎo)體晶片，具有第二開(kāi)關(guān)器件；第三半導(dǎo)體晶片，具有控制電路和其他外圍電路；以及引線框結(jié)構(gòu)，至少包括第一部分和一個(gè)第二部分，所述引線框結(jié)構(gòu)用于支撐所述第一半導(dǎo)體晶片和所述第二半導(dǎo)體晶片；其中，所述第一半導(dǎo)體晶片和所述第二半導(dǎo)體晶片中的至少之一具有安靜的電氣表面，用于接收所述第三半導(dǎo)體晶片，使得所述第三半導(dǎo)體晶片垂直堆疊于具有安靜電氣表面的所述第一半導(dǎo)體晶片或所述第二半導(dǎo)體晶片上，所述第三半導(dǎo)體晶片的襯底粘貼在所述安靜的電氣表面上。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述引線框結(jié)構(gòu)的第一部分和第二部分互相電氣隔離；所述引線框結(jié)構(gòu)的第一部分進(jìn)一步包括第一電氣引線，用以將所述第一半導(dǎo)體晶片的底面電耦接至供電電壓；所述引線框結(jié)構(gòu)的第二部分進(jìn)一步包括第二電氣引線， 用于將所述第二半導(dǎo)體晶片的底面電耦接至開(kāi)關(guān)節(jié)點(diǎn)。
3.如權(quán)利要求2所述的半導(dǎo)體器件，其中，所述引線框結(jié)構(gòu)進(jìn)一步包括與所述第一部分和所述第二部分電氣隔離的第三部分，所述第三部分包括第三電氣引線，用于電連接至電氣地。
4.如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述引線框結(jié)構(gòu)進(jìn)一步包括多個(gè)輸入/輸出電氣引線，用于將所述第一、第二和第三半導(dǎo)體晶片電耦接至外部電路。
5.如權(quán)利要求3所述的半導(dǎo)體器件，其中，所述第一開(kāi)關(guān)器件包括第一高電壓垂直場(chǎng)效應(yīng)晶體管，所述第二開(kāi)關(guān)器件包括第二高電壓垂直場(chǎng)效應(yīng)晶體管。
6.如權(quán)利要求5所述的半導(dǎo)體器件，其中，所述第一半導(dǎo)體晶片包括下層和上層，下層具有第一高電壓垂直場(chǎng)效應(yīng)晶體管的漏極，上層包括具有第一高電壓垂直場(chǎng)效應(yīng)晶體管的源極的較大區(qū)域和具有第一高電壓垂直場(chǎng)效應(yīng)晶體管的柵極的較小區(qū)域；所述第二半導(dǎo)體晶片包括下層和上層，下層具有第二高電壓垂直場(chǎng)效應(yīng)晶體管的漏極，上層包括具有第二高電壓垂直場(chǎng)效應(yīng)晶體管的源極的較大區(qū)域和具有第二高電壓垂直場(chǎng)效應(yīng)晶體管的柵極的較小區(qū)域。
7.如權(quán)利要求6所述的半導(dǎo)體器件，其中，所述第一半導(dǎo)體晶片上層的較大區(qū)域通過(guò)鍵合線電耦接至所述弓I線框結(jié)構(gòu)的第二部分。
8.如權(quán)利要求6所述的半導(dǎo)體器件，其中，所述第二半導(dǎo)體晶片上層的較大區(qū)域通過(guò)鍵合線電耦接至所述弓I線框結(jié)構(gòu)的第三部分。
9.如權(quán)利要求8所述的半導(dǎo)體器件，其中，所述第三半導(dǎo)體晶片垂直堆疊在所述第二半導(dǎo)體晶片上，所述第三半導(dǎo)體晶片的襯底粘貼在所述第二半導(dǎo)體晶片上層的較大區(qū)域上。
10.如權(quán)利要求6所述的半導(dǎo)體器件，其中，所述第三半導(dǎo)體晶片通過(guò)鍵合線電耦接至所述第一和第二半導(dǎo)體晶片上層的較小區(qū)域上，用于為所述第一和第二高電壓垂直場(chǎng)效應(yīng)晶體管的柵極提供控制信號(hào)。
11.如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述第一部分進(jìn)一步包括第一電氣引線、第二電氣引線、從所述第一電氣引線單向延伸的第一多個(gè)指形結(jié)構(gòu)、和從所述第二電氣引線單向延伸的第二多個(gè)指形結(jié)構(gòu)；所述第二部分進(jìn)一步包括第三電氣引線、從所述第二電氣引線單向延伸的第三多個(gè)指形結(jié)構(gòu)、和從所述第三電氣引線單向延伸的第四多個(gè)指形結(jié)構(gòu)。
12.如權(quán)利要求11所述的半導(dǎo)體器件，其中，所述第一開(kāi)關(guān)器件包括第一功率M0SFET， 所述第二開(kāi)關(guān)器件包括第二功率M0SFET。
13.如權(quán)利要求11所述的半導(dǎo)體器件，其中，所述第一和第二半導(dǎo)體晶片是倒裝晶片， 所述倒裝晶片通過(guò)導(dǎo)電耦合元件粘貼在所述引線框結(jié)構(gòu)上。
14.如權(quán)利要求13所述的半導(dǎo)體器件，其中，所述導(dǎo)電耦合元件包括導(dǎo)電焊錫凸點(diǎn)、支柱凸點(diǎn)、管腳、或焊盤(pán)。
15.如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述引線框結(jié)構(gòu)進(jìn)一步包括第一多個(gè)電氣引線，用于將所述第一、第二和第三半導(dǎo)體晶片電耦接至外部電路。
16.如權(quán)利要求15所述的半導(dǎo)體器件，其中，所述第一多個(gè)電氣引線的每一個(gè)包括靠近指形引線末端形成的第一電接觸點(diǎn)，用于將所述第一和第二半導(dǎo)體晶片電耦接至外部電路；所述第一多個(gè)電氣引線的每一個(gè)進(jìn)一步包括靠近所述指形引線首端形成的第二鍵合點(diǎn)，用于將所述第三半導(dǎo)體晶片電耦接至外部電路。
17.如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述引線框結(jié)構(gòu)進(jìn)一步包括第二多個(gè)電氣引線，所述第二多個(gè)電氣引線的每一個(gè)包括接觸墊和鍵合點(diǎn)，用于將所述第三半導(dǎo)體晶片電耦接至外部電路。
18.一種半導(dǎo)體器件，包括第一半導(dǎo)體倒裝晶片，具有頂面和電氣安靜的底面，所述第一半導(dǎo)體倒裝晶片包括第一開(kāi)關(guān)器件和第二開(kāi)關(guān)器件；第二半導(dǎo)體晶片，具有控制電路和其他外圍電路；引線框結(jié)構(gòu)，至少包括兩個(gè)部分，每一部分都具有向外單向延伸的多個(gè)指形結(jié)構(gòu)，用于支撐和電接觸所述第一半導(dǎo)體倒裝晶片；其中，所述第二半導(dǎo)體倒裝晶片垂直堆疊在所述第一半導(dǎo)體倒裝晶片上，所述第二半導(dǎo)體倒裝晶片粘貼在所述第一半導(dǎo)體倒裝晶片電氣安靜的底面上。
19.如權(quán)利要求18所述的半導(dǎo)體器件，其中，所述的至少兩個(gè)部分包括第一部分，具有第一電氣引線和向外單向延伸的第一多個(gè)指形結(jié)構(gòu)；第二部分，具有第二電氣引線和從所述第二部分的一邊向外單向延伸的第二多個(gè)指形結(jié)構(gòu)，以及從所述第二部分的另一反向邊向外單向延伸的第三多個(gè)指形結(jié)構(gòu)；以及第三部分，具有第三電氣引線和向外單向延伸的第四多個(gè)指形結(jié)構(gòu)；其中，所述第一和第二多個(gè)指形結(jié)構(gòu)形成第一交叉指形模式，所述第一開(kāi)關(guān)器件和所述引線框結(jié)構(gòu)電接觸；所述第三多個(gè)指形結(jié)構(gòu)形成第二交叉指形模式，所述第二開(kāi)關(guān)器件和所述引線框結(jié)構(gòu)電接觸。
20.如權(quán)利要求18所述的半導(dǎo)體器件，其中，所述第一半導(dǎo)體倒裝晶片進(jìn)一步包括形成在所述頂面的導(dǎo)電耦合元件，用于將所述第一半導(dǎo)體倒裝晶片與所述引線框結(jié)構(gòu)電耦接。
21.如權(quán)利要求19所述的半導(dǎo)體器件，其中，所述導(dǎo)電耦合元件包括導(dǎo)電焊錫凸點(diǎn)、支柱凸點(diǎn)、管腳、或焊盤(pán)。
22.如權(quán)利要求18所述的半導(dǎo)體器件，其中，所述第一開(kāi)關(guān)器件包括第一功率M0SFET， 所述第二開(kāi)關(guān)器件包括第二功率M0SFET。
23.如權(quán)利要求18所述的半導(dǎo)體器件，其中，所述引線框結(jié)構(gòu)進(jìn)一步包括第一多個(gè)電氣引線，用于將所述第一半導(dǎo)體倒裝晶片和所述第二半導(dǎo)體倒裝晶片電耦接至外部電路。
24.如權(quán)利要求23所述的半導(dǎo)體器件，其中，所述第一多個(gè)電氣引線的每一個(gè)包括形成在靠近所述指形引線末端的電接觸點(diǎn)，用于將所述第一半導(dǎo)體倒裝晶片電耦接至外部電路；所述第一多個(gè)電氣引線的每一個(gè)進(jìn)一步包括形成在靠近所述指形引線首端的第二鍵合點(diǎn)，用于將所述第二半導(dǎo)體倒裝晶片電耦接至外部電路。
25.如權(quán)利要求18所述的半導(dǎo)體器件，其中，所述引線框結(jié)構(gòu)進(jìn)一步包括第二多個(gè)指形引線，所述第二多個(gè)電氣引線的每一個(gè)包括接觸墊和鍵合點(diǎn)，用于將所述第二半導(dǎo)體晶片電耦接至外部電路。
全文摘要
公開(kāi)了一種開(kāi)關(guān)模式功率變換器的集成電路。該集成電路至少包括第一半導(dǎo)體晶片、第二半導(dǎo)體晶片以及引線框結(jié)構(gòu)。其中第一半導(dǎo)體晶片具有電氣安靜的表面，第二半導(dǎo)體晶片用于控制第一半導(dǎo)體晶片且堆疊在第一晶片上，引線框結(jié)構(gòu)用于支撐第一半導(dǎo)體晶片以及將第一半導(dǎo)體晶片和第二半導(dǎo)體晶片同外部電路電耦接。
文檔編號(hào)H01L23/495GK102376669SQ201110181339
公開(kāi)日2012年3月14日 申請(qǐng)日期2011年6月30日 優(yōu)先權(quán)日2010年9月20日
發(fā)明者周景海, 楊先慶, 蔣航 申請(qǐng)人:成都芯源系統(tǒng)有限公司