專利名稱：一種基于p型外延層的bcd集成器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體功率器件技術(shù)領(lǐng)域。
背景技術(shù)：
BCD (Bipolar CMOS DM0S)工藝技術(shù)利用Bipolar晶體管的高模擬精度、CMOS的高集成度以及DMOS(Double-diffused M0SFET)的高功率特性，實現(xiàn)了 Bipolar模擬電路、CMOS邏輯電路、CMOS模擬電路和DMOS高壓功率器件的單片集成。橫向高壓功率器件 LDMOS(Lateral Double-diffused M0SFET) % LIGBT(Lateral Insulated Gate Bipolar Trasistor)易于與傳統(tǒng)CMOS器件兼容，因此在智能功率集成電路領(lǐng)域得到了廣泛的應(yīng)用。 橫向高壓功率器件設(shè)計的首要目的是在給定的漂移區(qū)長度下實現(xiàn)額定的擊穿電壓，其擊穿電壓由橫向表面耐壓和縱向體內(nèi)耐壓的最低值決定。目前，為了提升器件表面橫向耐壓常采用的技術(shù)有場限環(huán)、場板、橫向變摻雜、降低表面場RESURF (Reduced SURface Field) 技術(shù)等。為了提高器件縱向體內(nèi)耐壓，通常采用高電阻率硅片作為襯底，但高阻片(> 100 Ω .cm)通常采用區(qū)熔法制造，增加了硅片成本，會增加芯片制造成本。本專利提出一種新型BCD集成器件結(jié)構(gòu)及其制造方法，在橫向高壓功率器件的P型襯底內(nèi)引入N型的埋層， 從而在反向阻斷狀態(tài)下，N型埋層位置引入一新的電場尖峰，在維持擊穿電壓不變的情況下可以使用更低電阻率的硅片作為襯底，避免了采用區(qū)熔FZ(Float-Zone Technique)法制造的單晶硅片帶來的芯片制造成本的增加，可降低BCD高壓芯片的制造成本。本發(fā)明所構(gòu)成的BCD器件可以用于AC-DC開關(guān)電源IC和高壓柵驅(qū)動IC等高壓功率集成電路中。

發(fā)明內(nèi)容
本發(fā)明提供一種基于P型外延層的B⑶集成器件及其制造方法，能夠在同一芯片上集成高壓η溝道LDMOS (nLDMOS)、高壓η溝道LIGBT (nLIGBT)、低壓PMOS、低壓NMOS、低壓 PNP和低壓NPN等半導(dǎo)體器件。其中，所集成的高壓半導(dǎo)體器件與常規(guī)高壓半導(dǎo)體器件相比由于可采用更低電阻率硅片作為襯底，即可采用CZ(Cz0ChraIski)法制造的硅片，因此具有更低的制造成本。本發(fā)明技術(shù)方案如下本發(fā)明提供的一種基于P型外延層的B⑶集成器件，如圖1所示，包括集成于同一 P型襯底1上的高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件、低壓NMOS器件、低壓 PNP器件和低壓NPN器件。所述高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件、低壓 NMOS器件、低壓PNP器件和低壓NPN器件制作于P型襯底表面的P型外延層4中，并通過P 型外延4形成器件之間的自隔離；在高壓nLDMOS器件下方的P型襯底1和P型外延層4之間具有第一 N型埋層2，在高壓nLIGBT器件下方的P型襯底1和P型外延層4之間具有第二 N型埋層3。本發(fā)明提供的另一種基于P型外延層的BCD集成器件，如圖8所示，包括集成于同一 P型襯底1上的高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件、低壓NMOS器件、低壓PNP器件和低壓NPN器件。所述高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件、低壓NMOS器件、低壓PNP器件和低壓NPN器件制作于P型襯底表面的P型外延層4中，并通過P型外延4形成器件之間的自隔離；所述P型外延層4包括第一 P型外延層401和第二 P型外延層402，其中第二 P型外延層402是在第一 P型外延層401表面二次外延生成的； 在高壓nLDMOS器件下方的P型襯底1和第一 P型外延層401之間具有第一 N型埋層2，在高壓nLIGBT器件下方的P型襯底1和第一 P型外延層401之間具有第二 N型埋層3，在低壓PMOS器件和低壓NMOS器件下方的第一 P型外延層401和第二 P型外延層402之間具有第三N型埋層5，在低壓PNP器件下方的第一 P型外延層401和第二 P型外延層402之間具有第四N型埋層6，在低壓NPN器件下方的第一 P型外延層401和第二 P型外延層402之間具有第五N型埋層7。上述基于P型外延層的B⑶集成器件的制造方法包括以下步驟第一步在P型襯底1中，離子注入N型雜質(zhì)擴(kuò)散形成第一、二 N型埋層2 3，P 型襯底電阻率為10 200 Ω · cm, N型雜質(zhì)注入劑量為lE12cnT2 lE16cnT2。第二步在P型襯底1上，外延形成P型外延層4，外延層濃度為IEHcm 3 lE16cm_3，外延層厚度為5 μ m 100 μ m。第三步在P型外延層4中，離子注入N型雜質(zhì)擴(kuò)散形成高壓nLDMOS器件、高壓 nLIGBT器件、低壓PMOS器件、低壓NMOS器件、低壓PNP器件和低壓NPN器件的N阱9 13， N型雜質(zhì)注入劑量為lE12cnT2 lE15cnT2，結(jié)深15 μ m 25 μ m。第四步在P型外延層4中，離子注入P型雜質(zhì)擴(kuò)散形成高壓nLDMOS器件、高壓 nLIGBT器件、低壓NMOS器件和低壓NPN器件的P阱15 18。P型雜質(zhì)注入劑量為lE12cnT2 IEHcnT2。第五步在高壓nLIGBT器件的N阱10中，離子注入N型雜質(zhì)擴(kuò)散形成高壓nLIGBT 器件的N型緩沖層14，N型雜質(zhì)注入劑量為lE12cnT2 lE15cm_2。第六步硅局部氧化LOCOS (Local Oxidation of Silicon)工藝形成場氧化層19， 0. 3ym 2ym。第七步形成高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件和低壓NMOS器件的柵氧化層20 23，柵氧化層厚度為7nm lOOnm。第八步形成高壓nLDMOS器件的多晶硅柵M和多晶硅場板28，高壓nLIGBT器件的多晶硅柵25和多晶硅場板四，低壓PMOS器件的多晶硅柵沈和低壓NMOS器件的多晶硅柵27。第九步離子注入P型雜質(zhì)(或N型雜質(zhì))形成高壓nLDMOS器件的P+阱接觸區(qū) 30，高壓nLIGBT器件的P+阱接觸區(qū)31，高壓nLIGBT器件的P+陽極區(qū)32，低壓PMOS的源極區(qū)33和漏極區(qū)34，低壓PNP的集電極區(qū)35和發(fā)射極區(qū)36，低壓NPN的基極區(qū)37。P型雜質(zhì)注入劑量為lE15cm_2 2E16cm_2 (形成高壓nLDMOS器件的源極區(qū)38和漏極區(qū)39，高壓 nLIGBT器件的陰極區(qū)40，低壓NMOS的源極區(qū)41和漏極區(qū)42，低壓PNP的基極區(qū)43，低壓 NPN的集電極區(qū)44和發(fā)射極區(qū)45。N型雜質(zhì)注入劑量為lE15cnT2 2E16cnT2)。第十步離子注入N型雜質(zhì)(或P型雜質(zhì))形成高壓nLDMOS器件的源極區(qū)38和漏極區(qū)39，高壓nLIGBT器件的陰極區(qū)40，低壓NMOS的源極區(qū)41和漏極區(qū)42，低壓PNP的基極區(qū)43，低壓NPN的集電極區(qū)44和發(fā)射極區(qū)45。N型雜質(zhì)注入劑量為lE15cnT2 2E16cnT2 (形成高壓nLDMOS器件的P+阱接觸區(qū)30，高壓nLIGBT器件的P+阱接觸區(qū)31，高壓nLIGBT器件的P+陽極區(qū)32，低壓PMOS的源極區(qū)33和漏極區(qū)34，低壓PNP的集電極區(qū)35和發(fā)射極區(qū)36，低壓NPN的基極區(qū)37。P型雜質(zhì)注入劑量為lE15cnT2 2E16cnT2)。第—^一步淀積介質(zhì)層形成金屬前介質(zhì)46，厚度0.5μπι 3μπι。第十二步金屬化形成高壓nLDMOS器件的源極金屬47和漏極金屬48 ；高壓 nLIGBT器件的陰極金屬49和陽極金屬50 ；低壓PMOS器件的源極金屬51和漏極金屬52 ； 低壓NMOS器件的源極金屬53和漏極金屬M(fèi) ；低壓PNP器件的集電極金屬55、發(fā)射極金屬 56和基極金屬57 ；低壓NPN器件的集電極金屬58、發(fā)射極金屬59和基極金屬60。本發(fā)明的有益效果是第一，所集成的高壓半導(dǎo)體器件與常規(guī)高壓半導(dǎo)體器件相比，實現(xiàn)相同擊穿電壓可以使用更低電阻率的硅片作為襯底，避免了采用區(qū)熔FZ法制造的單晶硅片帶來的芯片制造成本的增加。一方面，在反向阻斷狀態(tài)下，N型埋層2(或3)引入的電子可與更多的由P型襯底1和P型外延層4提供的空穴復(fù)合產(chǎn)生耐壓的耗盡層，即在維持器件擊穿電壓的前提下增大P型襯底1和P型外延層4的摻雜濃度(即降低P型襯底 1和P型外延層4的電阻率)，降低芯片的制造成本；另一方面，N型埋層2 (或；3)在器件體內(nèi)引入一電場尖峰，調(diào)節(jié)體內(nèi)電場分布，維持器件的擊穿電壓不變。第二，本發(fā)明在P型襯底上實現(xiàn)高壓nLDMOS器件、高壓nLIGBT器件的制造并且同時單片集成低壓PMOS器件、低壓NMOS器件、低壓PNP器件和低壓NPN器件。第三，在芯片處于工作狀態(tài)時，P型襯底1接地從而P型襯底1與P型外延層4都保持零電位，P型外延層4與N阱9 13形成的P/N 結(jié)處于反向偏置狀態(tài)，實現(xiàn)了各器件之間的自隔離，有效的降低了工藝復(fù)雜度，從而降低了芯片制造成本。


圖1是本發(fā)明提供的B⑶器件的縱向剖面圖，其中1是P型襯底，2 3是N型埋層，4是P型外延層，9 13是N阱，14是N型緩沖層，15 18是P阱，19是場氧化層，20 23是柵氧化層，24 27是多晶硅柵，28 四是多晶硅場板，30 37是P+各區(qū)，38 45 是N+各區(qū)，46是金屬前介質(zhì)，47 60是各金屬電極。圖2是本發(fā)明提供另一種實施方案的BCD器件的縱向剖面圖，其中1是P型襯底， 2 3是N型埋層，4是第一次P型外延層，5 7是N型埋層，8是第二次P型外延層，9 13是N阱，14是N型緩沖層，15 18是P阱，19是場氧化層，20 23是柵氧化層，M 27 是多晶硅柵，28 四是多晶硅場板，30 37是P+各區(qū)，38 45是N+各區(qū)，46是金屬前介質(zhì)，47 60是各金屬電極。圖3為所述高壓nLDMOS器件的縱向剖面圖，圖4為所述高壓nLIGBT器件的縱向剖面圖，圖5為所述低壓PMOS器件的縱向剖面圖，圖6為所述低壓NMOS器件的縱向剖面圖， 圖7為所述低壓PNP器件的縱向剖面圖，圖8為所述低壓NPN器件的縱向剖面圖。圖9為傳統(tǒng)高壓nLDMOS器件與本發(fā)明所述的高壓nLDMOS器件縱向剖面圖。圖10 為傳統(tǒng)高壓nLDMOS器件與本發(fā)明所述的高壓nLDMOS器件擊穿時體內(nèi)等勢線分布對比。圖 11為傳統(tǒng)高壓nLDMOS器件與本發(fā)明所述的高壓nLDMOS器件擊穿電壓對比。圖12為傳統(tǒng)高壓nLDMOS器件與本發(fā)明所述的高壓nLDMOS器件擊穿時漏極下方縱向電場分布對比。
具體實施例方式本發(fā)明提供的一種基于P型外延層的B⑶集成器件，如圖1所示，包括集成于同一 P型襯底1上的高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件、低壓NMOS器件、低壓 PNP器件和低壓NPN器件。所述高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件、低壓 NMOS器件、低壓PNP器件和低壓NPN器件制作于P型襯底表面的P型外延層4中，并通過P 型外延4形成器件之間的自隔離；在高壓nLDMOS器件下方的P型襯底1和P型外延層4之間具有第一 N型埋層2，在高壓nLIGBT器件下方的P型襯底1和P型外延層4之間具有第二 N型埋層3。本發(fā)明提供的另一種基于P型外延層的BCD集成器件，如圖8所示，包括集成于同一 P型襯底1上的高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件、低壓NMOS器件、低壓PNP器件和低壓NPN器件。所述高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件、低壓NMOS器件、低壓PNP器件和低壓NPN器件制作于P型襯底表面的P型外延層4中，并通過P型外延4形成器件之間的自隔離；所述P型外延層4包括第一 P型外延層401和第二 P型外延層402，其中第二 P型外延層402是在第一 P型外延層401表面二次外延生成的； 在高壓nLDMOS器件下方的P型襯底1和第一 P型外延層401之間具有第一 N型埋層2，在高壓nLIGBT器件下方的P型襯底1和第一 P型外延層401之間具有第二 N型埋層3，在低壓PMOS器件和低壓NMOS器件下方的第一 P型外延層401和第二 P型外延層402之間具有第三N型埋層5，在低壓PNP器件下方的第一 P型外延層401和第二 P型外延層402之間具有第四N型埋層6，在低壓NPN器件下方的第一 P型外延層401和第二 P型外延層402之間具有第五N型埋層7。所述高壓nLDMOS器件(如圖2所示)包括P型外延層4中的N阱9和P阱15，P 阱15中具有并排、且與源極金屬47相連的P+阱接觸區(qū)30和N+源極區(qū)38，N阱9中具有與漏極金屬48相連的N+漏極區(qū)39 ;N阱9和P阱15之間間隔的P型外延層4表面具有柵氧化層20，柵氧化層20的表面具有多晶硅柵M ;N阱9表面具有場氧化層19，場氧化層19與漏極金屬48之間具有多晶硅場板28 ；多晶硅柵M、源極金屬47和漏極金屬48之間具有金屬前介質(zhì)46。所述高壓nLDMOS器件下方的P型襯底1和P型外延層4之間還具有N型埋層2。N型埋層2的引入可以使器件在維持擊穿電壓不變的情況下降低P型襯底1和P型外延層4的電阻率，從而降低芯片的制造成本。所述高壓nLIGBT器件(如圖3所示)包括P型外延層4中的N阱10和P阱16，P 阱16中具有并排、且與陰極金屬49相連的P+阱接觸區(qū)31和N+陰極區(qū)40，N阱10中具有 N型緩沖層14，N型緩沖層14中具有與陽極金屬50相連的N+漏極區(qū)P+陽極區(qū)32 ；N阱10 和P阱16之間間隔的P型外延層4表面具有柵氧化層21，柵氧化層21的表面具有多晶硅柵25 ;N阱10表面具有場氧化層19，場氧化層19與陽極金屬50之間具有多晶硅場板四； 多晶硅柵25、陰極金屬49和陽極金屬50之間具有金屬前介質(zhì)46。所述高壓nLIGBT器件下方的P型襯底1和P型外延層4之間還具有N型埋層3。N型埋層3的引入可以使器件在維持擊穿電壓不變的情況下降低P型襯底1和P型外延層4的電阻率，從而降低芯片的制造成本。所述低壓PMOS器件(如圖4所示)包括P型外延層4中的N阱11，N阱11中具有分別與源極金屬51相連的P+源極區(qū)33和與漏極金屬52相連的P+漏極區(qū)34 ；P+源極區(qū)33和P+漏極區(qū)34之間的N阱11的表面具有柵氧化層22，柵氧化層22的表面具有多晶硅柵26。器件在工作狀態(tài)下，P+源極33和P+漏極區(qū)34、N阱11、P型外延層4以及P型襯底之間構(gòu)成縱向寄生PNP，由于寄生PNP管基區(qū)為結(jié)深較大的N阱區(qū)11，電流放大系數(shù)很小以至縱向的寄生效應(yīng)可忽略。所述低壓NMOS器件(如圖5所示)包括P型外延層4中的N阱11，N阱11中具有P阱17，P阱17中具有分別與源極金屬53相連的N+源極區(qū)41和與漏極金屬M(fèi)相連的 N+漏極區(qū)42 ；N+源極區(qū)41和N+漏極區(qū)42之間的N阱11的表面具有柵氧化層23，柵氧化層22的表面具有多晶硅柵27。器件在工作狀態(tài)下，P阱17、N阱11、P型外延層4以及P型襯底之間構(gòu)成縱向寄生PNP，由于寄生PNP管基區(qū)為結(jié)深較大的N阱區(qū)11，電流放大系數(shù)很小以至縱向的寄生效應(yīng)可忽略。所述低壓PNP器件(如圖6所示)包括P型外延層4中的N阱12，N阱12中具有分別與集電極金屬陽相連的P+集電極區(qū)35、與發(fā)射極金屬56相連的P+發(fā)射極區(qū)36、與基極金屬57相連的N+基區(qū)接觸區(qū)43。器件在工作狀態(tài)下，P+集電極區(qū)35和P+發(fā)射極區(qū)36、 N阱12、P型外延層4和P型襯底之間構(gòu)成縱向寄生PNP，由于寄生PNP管基區(qū)為結(jié)深較大的N阱區(qū)12，電流放大系數(shù)很小以至縱向的寄生效應(yīng)可忽略。所述低壓NPN器件(如圖7所示)包括P型外延層4中的N阱13，N阱13中具有 P阱18和與集電極金屬58相連的N+集電極接觸區(qū)44 ；P阱18中具有分別與與發(fā)射極金屬 59相連的N+發(fā)射極區(qū)45、與基極金屬60相連的P+基區(qū)接觸區(qū)37。器件在工作狀態(tài)下，P 阱18、N阱13、P型外延層4和P型襯底之間構(gòu)成縱向寄生PNP，由于寄生PNP管基區(qū)為結(jié)深較大的N阱區(qū)13，電流放大系數(shù)很小以至縱向的寄生效應(yīng)可忽略。上述基于P型外延層的B⑶集成器件的制造方法包括以下步驟第一步在P型襯底1中，離子注入N型雜質(zhì)擴(kuò)散形成第一、二 N型埋層2 3，P 型襯底電阻率為10 200 Ω · cm, N型雜質(zhì)注入劑量為lE12cnT2 lE16cnT2。第二步在P型襯底1上，外延形成P型外延層4，外延層濃度為IEHcm 3 lE16cm_3，外延層厚度為5 μ m 100 μ m。第三步在P型外延層4中，離子注入N型雜質(zhì)擴(kuò)散形成高壓nLDMOS器件、高壓 nLIGBT器件、低壓PMOS器件、低壓NMOS器件、低壓PNP器件和低壓NPN器件的N阱9 13， N型雜質(zhì)注入劑量為lE12cnT2 lE15cnT2，結(jié)深15 μ m 25 μ m。第四步在P型外延層4中，離子注入P型雜質(zhì)擴(kuò)散形成高壓nLDMOS器件、高壓 nLIGBT器件、低壓NMOS器件和低壓NPN器件P阱15 18。P型雜質(zhì)注入劑量為lE12cnT2 IEHcnT2。第五步在高壓nLIGBT器件的N阱10中，離子注入N型雜質(zhì)擴(kuò)散形成N型緩沖層 14，N型雜質(zhì)注入劑量為lE12cnT2 lE15cnT2。第六步硅局部氧化LOCOS (Local Oxidation of Silicon)工藝形成場氧化層19， 0. 3ym 2ym。第七步形成高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件和低壓NMOS器件的柵氧化層20 23，柵氧化層厚度為7nm lOOnm。第八步形成高壓nLDMOS器件的多晶硅柵M和多晶硅場板28，高壓nLIGBT器件的多晶硅柵25和多晶硅場板四，低壓PMOS器件的多晶硅柵沈和低壓NMOS器件的多晶硅柵27。第九步離子注入P型雜質(zhì)(或N型雜質(zhì))形成高壓nLDMOS器件的P+阱接觸區(qū) 30，高壓nLIGBT器件的P+阱接觸區(qū)31，高壓nLIGBT器件的P+陽極區(qū)32，低壓PMOS的源極區(qū)33和漏極區(qū)34，低壓PNP的集電極區(qū)35和發(fā)射極區(qū)36，低壓NPN的基極區(qū)37。P型雜質(zhì)注入劑量為lE15cm_2 2E16cm_2 (形成高壓nLDMOS器件的源極區(qū)38和漏極區(qū)39，高壓 nLIGBT器件的陰極區(qū)40，低壓NMOS的源極區(qū)41和漏極區(qū)42，低壓PNP的基極區(qū)43，低壓 NPN的集電極區(qū)44和發(fā)射極區(qū)45。N型雜質(zhì)注入劑量為lE15cnT2 2E16cnT2)。第十步離子注入N型雜質(zhì)(或P型雜質(zhì))形成高壓nLDMOS器件的源極區(qū)38和漏極區(qū)39，高壓nLIGBT器件的陰極區(qū)40，低壓NMOS的源極區(qū)41和漏極區(qū)42，低壓PNP的基極區(qū)43，低壓NPN的集電極區(qū)44和發(fā)射極區(qū)45。N型雜質(zhì)注入劑量為lE15cnT2 2E16cnT2 (形成高壓nLDMOS器件的P+阱接觸區(qū)30，高壓nLIGBT器件的P+阱接觸區(qū)31，高壓nLIGBT器件的P+陽極區(qū)32，低壓PMOS的源極區(qū)33和漏極區(qū)34，低壓PNP的集電極區(qū)35和發(fā)射極區(qū)36，低壓NPN的基極區(qū)37。P型雜質(zhì)注入劑量為lE15cnT2 2E16cnT2)。第—^一步淀積介質(zhì)層形成金屬前介質(zhì)46，厚度0. 5 μ m 3 μ m。第十二步金屬化形成高壓nLDMOS器件的源極金屬47和漏極金屬48 ；高壓 nLIGBT器件的陰極金屬49和陽極金屬50 ；低壓PMOS器件的源極金屬51和漏極金屬52 ； 低壓NMOS器件的源極金屬53和漏極金屬M(fèi) ；低壓PNP器件的集電極金屬55、發(fā)射極金屬 56和基極金屬57 ；低壓NPN器件的集電極金屬58、發(fā)射極金屬59和基極金屬60。本發(fā)明提供另一種實施方案，如圖8所示，新增了 P型外延層4與N型埋層5 7。 如果第三步中N阱9 13結(jié)深較小(5 15 μ m)，縱向寄生PNP管的基區(qū)寬度較窄，寄生效應(yīng)不可忽略。可在第二步與第三步之間增加兩步，所增步驟一在P型外延層4，即第一 P 型外延層401中，離子注入N型雜質(zhì)以在后續(xù)制造過程中形成第三、四、五N型埋層5 7， N型雜質(zhì)注入劑量為lE12cm_2 lE16cm_2 ；所增步驟二 在P型外延層4，即第一 P型外延層 401表面，外延形成第二 P型外延層402，外延層濃度為lE15cnT3 lE16cnT3，外延層厚度為 5 μ m 15 μ m ；后續(xù)工藝步驟中所述P型外延層4即是第二 P型外延層402。所增加N型埋層5 7增大了縱向寄生PNP管基區(qū)的摻雜濃度可有效減小電流放大系數(shù)，因而消除寄生效應(yīng)。本發(fā)明制造過程中器件參數(shù)如下P型襯底1電阻率為10 200 Ω -cm ;Ν型埋層 2 3雜質(zhì)注入劑量為IE 12cm"2 lE16cnT2 ；P型外延層4濃度為IEMcm 3 lE16cm_3，厚度為5 μ m 100 μ m ;N型埋層5 7雜質(zhì)注入劑量為lE12cnT2 lE16cnT2 ；P型外延層8濃度為IEHcnT3 lE16cnT3，厚度為5μπι 15μπι;Ν講9 13雜質(zhì)注入劑量為lE12cnT2 lE15cnT2，結(jié)深5μπι 25μπι ;N型緩沖層14雜質(zhì)注入劑量為lE12cnT2 lE15cnT2 ;P阱 15 18雜質(zhì)注入劑量為lE12cnT2 lE14cm 2 ；場氧化層19厚度0. 3μπι 2μπι ；柵氧化層 20 23厚度為7nm IOOnm ；P+各區(qū)30 37雜質(zhì)注入劑量為lE15cnT2 2E16cnT2 ；N+各區(qū)38 45雜質(zhì)注入劑量為lE15cnT2 2E16cnT2 ；金屬前介質(zhì)46厚度0. 5 μ m 3 μ m。通過二維仿真軟件MEDICI驗證，傳統(tǒng)高壓nLDMOS器件，如圖9 (a)所示，主要參數(shù)如下漂移區(qū)長度70μπι，結(jié)深7μπι，注入劑量2E12cm_2 ；襯底電阻率100Ω · cm。本發(fā)明集成的高壓nLDMOS器件，如圖9 (b)所示，主要參數(shù)如下漂移區(qū)長度70 μ m,結(jié)深7 μ m，注入劑量2E12cm_2 ；襯底濃度電阻率50 Ω ^m ；N型埋層2長度20 μ m,結(jié)深2 μ m，位于器件體內(nèi)20 μ m 處，注入劑量 1. 7E12cnT2。通過仿真，傳統(tǒng)高壓nLDMOS器件與所述高壓nLDMOS器件擊穿時等勢線分布如圖 10所示。襯底電阻率的降低雖然引起向襯底方向耗盡區(qū)寬度變窄，N型埋層的引入會使P 型外延層與N型埋層界面的P/N結(jié)處電勢分布較密，即引入新的電場尖峰，補(bǔ)償了襯底電阻率降低引起的擊穿電壓的減小。傳統(tǒng)高壓nLDMOS器件與所述高壓nLDMOS器件擊穿電壓仿真結(jié)果對比如圖11所示，傳統(tǒng)nLDMOS可以在100 Ω · cm的襯底電阻率下實現(xiàn)700V的耐壓，本發(fā)明引入N型埋層， 在50Ω · cm的襯底電阻率下即可實現(xiàn)相同的耐壓，降低了硅片的制造成本。傳統(tǒng)高壓nLDMOS器件與所述高壓nLDMOS器件擊穿時漏極下方縱向電場分布對比如圖12所示，N型埋層的引入使得所述高壓nLDMOS器件在P型外延層與N型埋層界面的 P/N結(jié)處產(chǎn)生一個新的電場峰值。擊穿電壓為電場與坐標(biāo)軸所圍圖形的面積。盡管襯底電阻率的降低造成電場斜率的增大，從而導(dǎo)致部分區(qū)域電場與縱坐標(biāo)所圍的面積減小，但新的電場峰值的引入，使得增加的面積抵消掉減小的面積，從而維持縱向擊穿電壓幾乎不變。本發(fā)明中所集成的高壓器件與與常規(guī)高壓器件相比，有更低的制造成本。將高壓 nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件、低壓NMOS器件、低壓PNP器件和低壓NPN 器件單片集成，減小芯片面積，增大了芯片的應(yīng)用領(lǐng)域。本發(fā)明所構(gòu)成的BCD器件可以用于 AC-DC開關(guān)電源IC和高壓柵驅(qū)動IC等高壓功率集成電路中。
權(quán)利要求
1.一種基于P型外延層的BCD集成器件，包括集成于同一 P型襯底(1)上的高壓 nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件、低壓NMOS器件、低壓PNP器件和低壓NPN 器件；其特征在于所述高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件、低壓NMOS器件、低壓PNP器件和低壓NPN器件制作于P型襯底表面的P型外延層(4)中，并通過P型外延⑷形成器件之間的自隔離；在高壓nLDMOS器件下方的P型襯底⑴和P型外延層⑷ 之間具有第一 N型埋層O)，在高壓nLIGBT器件下方的P型襯底(1)和P型外延層(4)之間具有第二 N型埋層(3)。
2.根據(jù)權(quán)利要求1所述的基于P型外延層的BCD集成器件，其特征在于，所述P型外延層(4)包括第一 P型外延層(401)和第二 P型外延層002)，其中第二 P型外延層(402)是在第一 P型外延層(401)表面二次外延生成的；第一 N型埋層( 位于高壓nLDMOS器件下方的P型襯底(1)和第一 P型外延層(401)之間，第二 N型埋層C3)位于高壓nLIGBT器件下方的P型襯底(1)和第一 P型外延層(401)之間，在低壓PMOS器件和低壓NMOS器件下方的第一 P型外延層(401)和第二 P型外延層(40 之間還具有第三N型埋層(5)，在低壓 PNP器件下方的第一 P型外延層001)和第二 P型外延層(40 之間還具有第四N型埋層 (6)，在低壓NPN器件下方的第一 P型外延層(401)和第二 P型外延層(40 之間還具有第五N型埋層(7)。
3.根據(jù)權(quán)利要求1或2所述的基于P型外延層的BCD集成器件，其特征在于所述高壓nLDMOS器件包括P型外延層⑷中的N阱(9)和P阱(15)，P阱(15)中具有并排、且與源極金屬G7)相連的P+阱接觸區(qū)(30)和N+源極區(qū)(38)，N阱(9)中具有與漏極金屬(48)相連的N+漏極區(qū)(39) ；N講(9)和P阱(15)之間間隔的P型外延層(4)表面具有柵氧化層(20)，柵氧化層00)的表面具有多晶硅柵04) ；N阱(9)表面具有場氧化層(19)，場氧化層(19)與漏極金屬08)之間具有多晶硅場板08)；多晶硅柵(M)、源極金屬G7)和漏極金屬08)之間具有金屬前介質(zhì)G6)；所述高壓nLIGBT器件包括P型外延層⑷中的N阱(10)和P阱(16)，P阱16)中具有并排、且與陰極金屬G9)相連的P+阱接觸區(qū)(31)和N+陰極區(qū)G0)，N阱(10)中具有N 型緩沖層(14)，N型緩沖層(14)中具有與陽極金屬(50)相連的N+漏極區(qū)P+陽極區(qū)(32)； N阱(10)和P阱(16)之間間隔的P型外延層⑷表面具有柵氧化層(21)，柵氧化層的表面具有多晶硅柵05) ；N阱(10)表面具有場氧化層(19)，場氧化層(19)與陽極金屬 (50)之間具有多晶硅場板(29)；多晶硅柵(25)、陰極金屬(49)和陽極金屬(50)之間具有金屬前介質(zhì)(46)；所述低壓PMOS器件包括P型外延層(4)中的N阱(11)，N阱(11)中具有分別與源極金屬(51)相連的P+源極區(qū)(33)和與漏極金屬(52)相連的P+漏極區(qū)(34) ；P+源極區(qū)(33) 和P+漏極區(qū)(34)之間的N阱(11)的表面具有柵氧化層(22)，柵氧化層0 的表面具有多晶硅柵(26)；所述低壓NMOS器件包括P型外延層(4)中的N阱(11)，N阱(11)中具有P阱(17)， P講(17)中具有分別與源極金屬(53)相連的N+源極區(qū)和與漏極金屬(54)相連的N+ 漏極區(qū)(42) ；N+源極區(qū)(41)和N+漏極區(qū)(42)之間的N阱(11)的表面具有柵氧化層(23), 柵氧化層0 的表面具有多晶硅柵(XT)；所述低壓PNP器件包括P型外延層中的N阱(12)，N阱(12)中具有分別與集電極金屬(55)相連的P+集電極區(qū)(35)、與發(fā)射極金屬(56)相連的P+發(fā)射極區(qū)(36)、與基極金屬(57)相連的N+基區(qū)接觸區(qū)(43)；所述低壓NPN器件包括P型外延層(4)中的N阱(13)，N阱(13)中具有P阱(18)和與集電極金屬(58)相連的N+集電極接觸區(qū)04) ；P阱(18)中具有分別與與發(fā)射極金屬(59) 相連的N+發(fā)射極區(qū)(45)、與基極金屬(60)相連的P+基區(qū)接觸區(qū)(37)。
4.一種基于P型外延層的B⑶集成器件的制造方法，包括以下步驟第一步在P型襯底(1)中，離子注入N型雜質(zhì)擴(kuò)散形成第一、二 N型埋層0 3)，P 型襯底電阻率為10 200 Ω · cm，N型雜質(zhì)注入劑量為lE12cnT2 lE16cnT2 ；第二步在P型襯底(1)上，外延形成P型外延層G)，外延層濃度為IEHcm 3 lE16cm_3，外延層厚度為5 μ m 100 μ m ；第三步在P型外延層中，離子注入N型雜質(zhì)擴(kuò)散形成高壓nLDMOS器件、高壓 nLIGBT器件、低壓PMOS器件、低壓NMOS器件、低壓PNP器件和低壓NPN器件的N阱(9 13)，N型雜質(zhì)注入劑量為lE12cnT2 lE15cnT2，結(jié)深15 μ m 25 μ m ；第四步在P型外延層(4)中，離子注入P型雜質(zhì)擴(kuò)散形成高壓nLDMOS器件、高壓nLIGBT器件、低壓NMOS器件和低壓NPN器件的P阱(15 18)，P型雜質(zhì)注入劑量為 lE12cnT2 lE14cnT2 ；第五步在高壓nLIGBT器件的N阱(10)中，離子注入N型雜質(zhì)擴(kuò)散形成高壓nLIGBT 器件的N型緩沖層(14)，N型雜質(zhì)注入劑量為lE12cnT2 lE15cnT2 ；第六步硅局部氧化LOCOS工藝形成場氧化層(19)，厚度0. 3 μ m 2 μ m ； 第七步形成高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件和低壓NMOS器件的柵氧化層OO 23)，柵氧化層厚度為7nm IOOnm ；第八步形成高壓nLDMOS器件的多晶硅柵04)和多晶硅場板( )，高壓nLIGBT器件的多晶硅柵05)和多晶硅場板( )，低壓PMOS器件的多晶硅柵06)和低壓NMOS器件的多晶硅柵(XT)；第九步離子注入P型雜質(zhì)或N型雜質(zhì)形成高壓nLDMOS器件的P+阱接觸區(qū)(30)，高壓 nLIGBT器件的P+阱接觸區(qū)(31)，高壓nLIGBT器件的P+陽極區(qū)(32)，低壓PMOS的源極區(qū) (33)和漏極區(qū)(34)，低壓PNP的集電極區(qū)(35)和發(fā)射極區(qū)(36)，低壓NPN的基極區(qū)(37)； P型雜質(zhì)注入劑量為lE15cnT2 2E16cnT2 ；N型雜質(zhì)注入劑量為lE15cnT2 2E16cnT2 ；第十步離子注入N型雜質(zhì)或P型雜質(zhì)形成高壓nLDMOS器件的源極區(qū)(38)和漏極區(qū) (39)，高壓nLIGBT器件的陰極區(qū)(40)，低壓NMOS的源極區(qū)(41)和漏極區(qū)(42)，低壓PNP的基極區(qū)(43)，低壓NPN的集電極區(qū)04)和發(fā)射極區(qū)05) ；N型雜質(zhì)注入劑量為lE15cm_2 2E16cnT2，P型雜質(zhì)注入劑量為lE15cnT2 2E16cnT2 ；第—^一步淀積介質(zhì)層形成金屬前介質(zhì)G6)，厚度0. 5 μ m 3 μ m。 第十二步金屬化形成高壓nLDMOS器件的源極金屬07)和漏極金屬08)；高壓 nLIGBT器件的陰極金屬09)和陽極金屬(50)；低壓PMOS器件的源極金屬(51)和漏極金屬 (52)；低壓NMOS器件的源極金屬(53)和漏極金屬(54)；低壓PNP器件的集電極金屬(55)、 發(fā)射極金屬(56)和基極金屬(57)；低壓NPN器件的集電極金屬(58)、發(fā)射極金屬(59)和基極金屬(60)。
5.根據(jù)權(quán)利要求4所述的基于P型外延層的BCD集成器件的制造方法，其特征在于，在第二步與第三步之間增加兩個步周；所增步驟一在P型外延層(4)，即第一 P型外延層 (401)中，離子注入N型雜質(zhì)以在后續(xù)制造過程中形成第三、四、五N型埋層(5 7)，N型雜質(zhì)注入劑量為lE12cm_2 lE16cm_2 ；所增步驟二 在P型外延層(4)，即第一 P型外延層 (401)表面，外延形成第二 P型外延層002)，外延層濃度為lE15cnT3 lE16cnT3，外延層厚度為5 μ m 15 μ m ；后續(xù)工藝步驟中所述P型外延層即是第二 P型外延層(402)。
全文摘要
一種基于P型外延層的BCD集成器件及其制造方法，屬于半導(dǎo)體功率器件技術(shù)領(lǐng)域。本發(fā)明在同一襯底上集成了高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件、低壓NMOS器件、低壓PNP器件和低壓NPN器件，各器件制作于P型襯底表面的P型外延層中，并通過P型外延層實現(xiàn)自隔離；在高壓器件下方的P型襯底和P型外延層之間具有N型埋層，在低壓器件下方的兩側(cè)P型外延層可有(或沒有)N型埋層。本發(fā)明通過引入N型埋層實現(xiàn)相同擊穿電壓下可以使用更低電阻率的硅片作為襯底，避免了采用區(qū)熔FZ法制造的單晶硅片帶來的芯片制造成本的增加，從而降低了芯片的制造成本。
文檔編號H01L27/06GK102194818SQ20111010554
公開日2011年9月21日 申請日期2011年4月26日 優(yōu)先權(quán)日2011年4月26日
發(fā)明者喬明, 何逸濤, 莊翔, 王猛, 胡曦, 趙遠(yuǎn)遠(yuǎn), 銀杉 申請人:電子科技大學(xué)