專利名稱：模擬緩沖電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種模擬緩沖電路，且特別是有關(guān)于一種使用一共用電極的模擬緩沖電路。
背景技術(shù)：
顯示面板通常具有一基板以及形成于其上的多個像素元件。這些像素元件基本上是以矩陣方式配置，而矩陣的列上具有柵極線，而矩陣的行上則具有數(shù)據(jù)線。顯示面板是由包含一柵極驅(qū)動器及一數(shù)據(jù)驅(qū)動器的驅(qū)動電路所驅(qū)動。柵極驅(qū)動器產(chǎn)生多個柵極信號(掃描信號)依序作用于柵極在線以逐列依序開啟像素元件。數(shù)據(jù)驅(qū)動器產(chǎn)生多個源極信號 (數(shù)據(jù)信號)，即循序取樣的影像信號，這些信號同時被傳遞至該數(shù)據(jù)在線，并與柵極信號協(xié)同作用以顯示影像于面板上。在此種驅(qū)動電路中，具有多級的移位緩存器是用于柵極驅(qū)動器中，以產(chǎn)生前述多個柵極信號以依序驅(qū)動?xùn)艠O線。為了降低成本，過去已有許多作法嘗試將移位緩存器與門極驅(qū)動器整合進顯示面板。例如，其中一種作法便是將移位緩存器與門極驅(qū)動器制作于面板的玻璃基板上，亦即所謂矩陣基板行驅(qū)動技術(shù)(gate driver on array, GOA)，其主要是使用非晶硅(a-Si)薄膜晶體管，及/或低溫多晶硅(LTPQ薄膜晶體管。圖4是一顯示面板10，具有一 GOA架構(gòu)11，其上形成具有多級電路12的移位緩存器。每一級電路12產(chǎn)生一掃描信號，以驅(qū)動顯示面板10對應(yīng)的像素列。為了提升移位緩存器的驅(qū)動能力，通常將模擬緩沖器20耦接于每一級電路12以及對應(yīng)的像素列14之間， 以增加移位緩存器輸出信號的電流推力。在GOA架構(gòu)11中，各模擬緩沖器20形成于基板 13上，且各模擬緩沖器20具有布局線寬H，而線寬H基本上與顯示面板10的像素列14的寬度相等。由于高畫質(zhì)影像顯示器對于分辨率的要求很高，移位緩存器通常設(shè)計為具有很多級電路。因此，基板上每一級電路12的可布局空間減小，因而模擬緩沖器20的面積亦必須被迫縮小。如圖5所示，模擬緩沖器20包含一 η型通道薄膜晶體管(NTFT)21以及一 ρ型通道薄膜晶體管(PTFT) 22。η型通道薄膜晶體管21及ρ型通道薄膜晶體管22各自具有形成于基板13上的源極區(qū)21a、2h及漏極區(qū)21b、22b，源極區(qū)以及漏極區(qū)之間界定有通道區(qū)21c、 22c。η型通道薄膜晶體管21的漏極區(qū)21b以及ρ型通道薄膜晶體管22的漏極區(qū)22b間隔一距離w，漏極區(qū)21b、22b的寬度為d，其間并以互連層25相互電性連接。如圖5所示，模擬緩沖器20具有寬度Wc= (wl+2d+w+W)。一般而言，薄膜晶體管的通道寬度及長度的縮小會造成飽和電流的降低并損害薄膜晶體管的穩(wěn)定性。因此，有必要針對上述缺點進行改善處理。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種模擬緩沖器電路?？梢蚨s小在顯示面板上使用的模擬緩沖電路的布局面積。
為實現(xiàn)本發(fā)明的目的而提供一種模擬緩沖器電路，包括一 ρ型通道薄膜晶體管以及一 η型通道薄膜晶體管。前述ρ型通道薄膜晶體管及η型通道薄膜晶體管中每一者均包含一源極區(qū)及一漏極區(qū)、一第一絕緣層、一柵極層、一第二絕緣層、一源極電極、一共用漏極電極。前述源極區(qū)及漏極區(qū)形成于一基板上，兩者間界定出一通道區(qū)，使P型通道薄膜晶體管的漏極區(qū)及η 型通道薄膜晶體管的漏極區(qū)相互接觸，而界定出一空乏區(qū)于P型通道薄膜晶體管的漏極區(qū)與η型通道薄膜晶體管的漏極區(qū)接觸的一接面。前述第一絕緣層形成于基板上并覆蓋對應(yīng)的源極區(qū)、漏極區(qū)以及通道區(qū)。前述柵極層形成于第一絕緣層上，并覆蓋對應(yīng)的通道區(qū)。前述第二絕緣層形成于第一絕緣層上，并覆蓋對應(yīng)的柵極層。前述源極電極形成于第二絕緣層上且電性連接至對應(yīng)的源極區(qū)。前述共用漏極電極形成于第二絕緣層上，并透過一界定于空乏區(qū)之上的通孔電性連接至P型通道薄膜晶體管及η型通道薄膜晶體管的漏極區(qū)。P型通道薄膜晶體管及該η型通道薄膜晶體管各自的通道區(qū)是以多晶硅形成。ρ型通道薄膜晶體管的源極區(qū)及漏極區(qū)是以ρ型重?fù)诫s半導(dǎo)體形成，η型通道薄膜晶體管的源極區(qū)及漏極區(qū)是以η型重?fù)诫s半導(dǎo)體形成。η型通道薄膜晶體管進一步包含一第一 η型輕摻雜區(qū)以及一第二 η型輕摻雜區(qū)，第一 η型輕摻雜區(qū)形成于源極區(qū)及通道區(qū)之間，該第二 η型輕摻雜區(qū)形成于通道區(qū)及漏極區(qū)之間。ρ型通道薄膜晶體管及η型通道薄膜晶體管的漏極之間的接面包含一 ρη接面。該通孔具有一大于該空乏區(qū)的寬度，使得該共用漏極電極橫跨該空乏區(qū)且與ρ型通道薄膜晶體管的漏極區(qū)及η型通道薄膜晶體管的漏極區(qū)接觸。為實現(xiàn)本發(fā)明的目的還提供一模擬緩沖電路。包括一 P型通道薄膜晶體管以及一 η型通道薄膜晶體管，其中該ρ型通道薄膜晶體管及該η型通道薄膜晶體管每一者均包含一源極區(qū)及一漏極區(qū)、一柵極層、一源極電極以及一共用漏極電極。源極區(qū)及一漏極區(qū)形成于一基板上，兩者間界定出一通道區(qū)，使P型通道薄膜晶體管的漏極區(qū)及η型通道薄膜晶體管的漏極區(qū)基本上相互接觸，而界定出一空乏區(qū)于P型通道薄膜晶體管的漏極區(qū)與η型通道薄膜晶體管的漏極區(qū)接觸的一接面。前述柵極層，形成于對應(yīng)的通道區(qū)的上，并與對應(yīng)的該通道區(qū)絕緣隔離。前述源極電極，與柵極層絕緣隔離，并電性連接至對應(yīng)的源極區(qū)。前述共用漏極電極，與柵極層及該源極電極絕緣隔離，并透過一界定于該空乏區(qū)之上的通孔，電性連接至P型通道薄膜晶體管的漏極區(qū)及η型通道薄膜晶體管的漏極區(qū)。ρ型通道薄膜晶體管的漏極及η型通道薄膜晶體管的漏極之間的接面包含一 ρη接前述模擬緩沖電路進一步包含一第一絕緣層，形成于基板上并覆蓋P型通道薄膜晶體管及η型通道薄膜晶體管的源極區(qū)、漏極區(qū)以及通道區(qū)。前述模擬緩沖電路進一步包含一第二絕緣層，形成于該第一絕緣層上且覆蓋ρ型通道薄膜晶體管的柵極層及η型通道薄膜晶體管的柵極層。ρ型通道薄膜晶體管及η型通道薄膜晶體管各自的該通道區(qū)是以多晶硅形成。ρ型通道薄膜晶體管的源極區(qū)以及漏極區(qū)是以ρ型重?fù)诫s半導(dǎo)體形成，η型通道薄膜晶體管的源極區(qū)及漏極區(qū)是以η型重?fù)诫s半導(dǎo)體形成。 η型通道薄膜晶體管進一步包含一第一 η型輕摻雜區(qū)以及一第二 η型輕摻雜區(qū)，其中第一 η型輕摻雜區(qū)形成于源極區(qū)及通道區(qū)之間，該第二 η型輕摻雜區(qū)形成于通道區(qū)及漏極區(qū)之間。該通孔具有一大于空乏區(qū)的寬度，使得共用漏極電極橫跨空乏區(qū)且與P型通道薄膜晶體管及η型通道薄膜晶體管的漏極區(qū)接觸。為實現(xiàn)本發(fā)明的目的，還提供一種模擬緩沖電路。包括形成于一基板上的一圖樣層，其中前述圖樣層具有一第一 P型重?fù)诫s區(qū)、一第二 P型重?fù)诫s區(qū)、一形成于前述第一 P 型重?fù)诫s區(qū)及前述第二 P型重?fù)诫s區(qū)之間的P型通道區(qū)、一第一 η型重?fù)诫s區(qū)、一第二 η型重?fù)诫s區(qū)、一形成于前述第一 η型重?fù)诫s區(qū)及前述第二 η型重?fù)诫s區(qū)之間的η型通道區(qū)，其中前述第二 P型重?fù)诫s區(qū)及前述第一 η型重?fù)诫s區(qū)相互接觸而界定出一空乏區(qū)于前述第二 P型重?fù)诫s區(qū)及前述第一 η型重?fù)诫s區(qū)接觸的一接面。前述模擬緩沖電路亦包括一第一絕緣層、一第一導(dǎo)電層以及一第二絕緣層，其中第一絕緣層形成于基板上并覆蓋該圖樣層，第一導(dǎo)電層具有彼此相距的一第一部及一第二部，前述第一導(dǎo)電層形成于第一絕緣層上，而使該第一部及該第二部分別覆蓋該P型通道區(qū)及該η型通道區(qū)，前述第二絕緣層形成于第一絕緣上且覆蓋該第一導(dǎo)電層。前述模擬緩沖電路進一步包括一第二導(dǎo)電層，具有彼此相距的一第一部、一第二部及一第三部，前述第二導(dǎo)電層形成于第二絕緣層上，其中第一部及第二部分別電性連接至第一 P型重?fù)诫s區(qū)及第二 η型重?fù)诫s區(qū)，且第三部透過界定于該空乏區(qū)上的一通孔電性連接至第二 P型重?fù)诫s區(qū)以及第一 η型重?fù)诫s區(qū)。因此，第一及第二 ρ型重?fù)诫s區(qū)、ρ型通道區(qū)、第一導(dǎo)電層的第一部以及第二導(dǎo)電層的第一部及第三部構(gòu)成一 P型通道薄膜晶體管，且第一及第二 η型重?fù)诫s區(qū)、η型通道區(qū)、 第一導(dǎo)電層的第二部以及第二導(dǎo)電層的第二部及第三部構(gòu)成一η型通道薄膜晶體管。ρ型通道區(qū)以及η型通道區(qū)的每一個是以多晶硅形成。該圖樣層具有一第一 η型輕摻雜區(qū)以及一第二 η型輕摻雜區(qū)，該第一 η型輕摻雜區(qū)形成于該第一 η型重?fù)诫s區(qū)及該η型通道區(qū)之間，該第二 η型輕摻雜區(qū)形成于該η型通道區(qū)及該第二 η型輕摻雜區(qū)之間。該通孔具有一大于空乏區(qū)的寬度，使得第二導(dǎo)電層的第三部橫跨空乏區(qū)且與第二 P型重?fù)诫s區(qū)及第一 η型重?fù)诫s區(qū)相互接觸。以下結(jié)合附圖和具體實施例對本發(fā)明進行詳細(xì)描述，但不作為對本發(fā)明的限定。


圖1是依照本發(fā)明一實施方式的模擬緩沖電路示意圖；圖2是圖1的模擬緩沖電路的部分透視圖；圖3Α至圖3F是圖1的模擬緩沖電路的制作流程示意圖；圖4是具有GOA架構(gòu)的顯示面板；圖5是現(xiàn)有的模擬緩沖電路。其中，附圖標(biāo)記10 顯示面板11:G0A 架構(gòu)12 移位緩存器
13、101:基板14:像素20 模擬緩沖器21 :n型通道薄膜晶體管22 φ型通道薄膜晶體管21a、22a、lll、121 源極區(qū)21b、22b、113、123 漏極區(qū)21c、22c、112、122 通道區(qū)25 互連層100:模擬緩沖電路102 氧化硅層/緩沖層104:第一絕緣層106 第二絕緣層110 φ型通道薄膜晶體管114 柵極層(第一柵極電極)115、125:源極電極116 漏極電極117、118、128 通孔119:電洞120 :n型通道薄膜晶體管124 柵極層126 第一 η型輕摻雜區(qū)域127 第二 η型輕摻雜區(qū)域1 :電子130 空乏區(qū)131:pn 接面 ρ 端132 :pn 接面 η 端133 :ρη 接面142 第一光阻層144 第二光阻層143 第三光阻層145:第四光阻層
具體實施例方式在本發(fā)明中使用的用語“矩陣基板行驅(qū)動技術(shù)(gate driver on array) ”或其簡稱“G0A”，主要是指使用非晶硅(a-Si)薄膜晶體管及(或)低溫多晶硅(LTPS)薄膜晶體管以在顯示面板的玻璃基板上制作移位緩存器及(或)柵極驅(qū)動器的電路布局或其架構(gòu)。請參照圖1及圖2，其是依照本發(fā)明實施方式的模擬緩沖電路100。模擬緩沖電路100包含相互電性耦接的ρ型通道薄膜晶體管(PTFT) 110及η型通道薄膜晶體管
8(NTFT)120。前述ρ型通道薄膜晶體管110具有一源極區(qū)111以及一漏極區(qū)113，兩者間界定有一通道區(qū)112，且該ρ型通道薄膜晶體管110形成于基板101上。前述η型通道薄膜晶體管120具有一源極區(qū)121以及一漏極區(qū)123，兩者間界定有一通道區(qū)122，且該η型通道薄膜晶體管120形成于基板101上。在此實施方式中，ρ型通道薄膜晶體管110的漏極區(qū)113 以及η型通道薄膜晶體管120的漏極區(qū)123具有一寬度d。ρ型通道薄膜晶體管110的通道區(qū)112是以多晶硅(poly-Si)形成，而其源極區(qū)111以及漏極區(qū)113是以ρ型重?fù)诫s半導(dǎo)體形成。η型通道薄膜晶體管120的通道區(qū)122是以多晶硅形成，而其源極區(qū)121以及漏極區(qū)123是以η型重?fù)诫s半導(dǎo)體形成。η型通道薄膜晶體管120亦可具有一第一 η型輕摻雜區(qū)126以及一第二 η型輕摻雜區(qū)127，前述第一 η型輕摻雜區(qū)1 位于源極區(qū)121及通道區(qū)122之間，前述第二 η型輕摻雜區(qū)127位于通道區(qū)122以及漏極區(qū)123之間。此外，在前述η型通道薄膜晶體管120以及ρ型通道薄膜晶體管110各自的源極區(qū)、漏極區(qū)以及通道區(qū)形成之前，一緩沖層102可先形成于基板101之上。ρ型通道薄膜晶體管110的漏極區(qū) 113以及η型通道薄膜晶體管120的漏極區(qū)123可以相同的或不同的多晶硅或以其它種類的硅(例如非晶硅或微晶硅)形成。因此，ρ型通道薄膜晶體管110的漏極區(qū)113以及η型通道薄膜晶體管120的漏極區(qū)123基本上相互接觸而形成一 ρη接面133。如此一來，一空乏區(qū)130因而立即形成，該空乏區(qū)130跨越ρη接面133且為一絕緣區(qū)，該空乏區(qū)130中移動電荷載子擴散漂離或被一電場驅(qū)離，而僅留下離子化的施體離子及受體離子雜質(zhì)?？辗^(qū)130具有一寬度D。如圖2 所示，該以η型重?fù)诫s半導(dǎo)體形成的漏極區(qū)123具有比ρ型重?fù)诫s半導(dǎo)體形成的漏極區(qū)113 更多的自由電子129。相對地，ρ型重?fù)诫s的漏極區(qū)113具有比η型重?fù)诫s的漏極區(qū)123更多的電洞119。于橫跨ρη接面133的情形下，電子1 移動進入ρ型重?fù)诫s的漏極區(qū)113， 而電洞119移動進入η型重?fù)诫s的漏極區(qū)123。電子1 從η型重?fù)诫s的漏極區(qū)123移動至P型重?fù)诫s的漏極區(qū)113會留下一帶正電的施體離子「+」于空乏區(qū)130的η端132，同樣地，電洞119會留下帶負(fù)電的受體離子「_」于空乏區(qū)130的ρ端131。在ρ型通道薄膜晶體管110及η型通道薄膜晶體管120各自的源極區(qū)111及121、 漏極區(qū)113及123以及通道區(qū)112及122之上，一第一絕緣層(亦稱為柵絕緣層，GI) 104形成于其上并延伸至基板101之上。該閘絕緣層104是由絕緣材料形成，其包括但不限定于 SiNx, SiOx, or SiON。此外，ρ型通道薄膜晶體管110及η型通道薄膜晶體管120各具有一柵極層(或電極)114、124，各柵極層114、1Μ形成于該閘絕緣層104之上并各自與對應(yīng)的通道區(qū)112、 122重迭。柵極層114、1Μ是由導(dǎo)電性材料形成，例如金屬或合金。在柵極層114及IM之上，形成有一第二絕緣層106(又稱為層間介電層 (interlayer dielectric layer，ILD))，第二絕緣層106并延伸于閘絕緣層104之上。具有相互分離的三部115、116以及125的導(dǎo)電層是形成于第二絕緣層106上，以作為P型通道薄膜晶體管110及η型通道薄膜晶體管120的源極電極和漏極電極。如圖1 所示，導(dǎo)電層的第一部115及第二部125分別電性連接至源極區(qū)111以及源極區(qū)121以分別作為P型通道薄膜晶體管110及η型通道薄膜晶體管120的源極電極。類似于圖5所示現(xiàn)有的模擬緩沖電路20，源極電極115及125與源極區(qū)111及121的電性連接是分別透過通孔118及通孔128實現(xiàn)。然而，導(dǎo)電層的第三部116被配置為ρ型通道薄膜晶體管110 及η型通道薄膜晶體管120的共同電極，并且透過一界定于空乏區(qū)130上的通孔117電性連接至P型通道薄膜晶體管110的漏極區(qū)113及η型通道薄膜晶體管120的漏極區(qū)123。如圖1及圖2所示的實施方式，通孔117具有一寬度D，寬度D大于空乏區(qū)130的寬度D1。因此，填進通孔117的共用漏極電極116的通孔部分橫跨空乏區(qū)130，并基本上接觸P型通道薄膜晶體管110的漏極區(qū)113以及η型通道薄膜晶體管120的漏極區(qū)123，而使P型通道薄膜晶體管110的漏極區(qū)113以及η型通道薄膜晶體管120的漏極區(qū)123透過共用漏極電極116的通孔部分電性連接。對于此種配置而言，ρ型通道薄膜晶體管110的漏極區(qū)113以及η型通道薄膜晶體管120的漏極區(qū)123的電性連接不需要使用互連層，因而可縮小模擬緩沖電路100的布局面積大小。例如，依據(jù)圖1所示實施例的模擬緩沖電路 100具有寬度Wn = (wl+2d+w2)，其與圖5所示的一般模擬緩沖電路20相比，寬度至少縮小了距離W。圖3A至圖3F圖是透過基本CMOS制程來制作模擬緩沖電路100的方式。如圖3A所示，該制程首先進行硅基板101的氧化，而在基板表面產(chǎn)生一相對較薄的緩沖層102，亦稱為氧化硅層(或場氧化層)。接著，在上述薄的緩沖層102之上，沉積一多晶硅層。該多晶硅層被圖案化(或蝕刻)以界定一第一部(通道區(qū)11 以及與第一部 (通道區(qū)112)分隔的一第二部(通道區(qū)122)。之后，如圖:3B所示，鋪設(shè)一光阻材料于多晶硅層的第一部(通道區(qū)112)上并暴露第二部(通道區(qū)12 以形成一第一光阻層142，第一光阻層142覆蓋多晶硅層的第一部 (通道區(qū)112)，而通道的摻雜是施加于多晶硅層的第二部(通道區(qū)12 以界定出η型通道薄膜晶體管120的通道區(qū)122。接著如圖3C所示，在該步驟之后，沉積光阻材料于多晶硅層的第二部(通道區(qū) 122)之上以形成第二光阻層144，第二光阻層144覆蓋多晶硅層的第二部(通道區(qū)122)； 覆蓋第一部(通道區(qū)11 的第一光阻層142被選擇性地蝕刻以暴露區(qū)域111及113的多晶硅層的表面；以及將P型重?fù)诫s半導(dǎo)體施加在暴露的區(qū)域111以及113，以界定ρ型通道薄膜晶體管110的漏極區(qū)113以及源極區(qū)111。之后，如圖3D所示，分別自通道區(qū)112以及122上去除第一光阻層142以及第二光阻層144，并沉積一閘絕緣層104于其上。進一步，形成一金屬層于柵絕緣層104之上，并將其圖案化以界定出一第一柵極電極114以及一第二柵極電極124，其中第一柵極電極114 重迭對應(yīng)的通道區(qū)112，第二柵極重迭對應(yīng)的通道區(qū)122。此外，第三光阻層143以及第四光阻層145是分別沉積并覆蓋第一柵極電極114以及第二柵極電極124。之后，η型重?fù)诫s施加于圍繞第二柵極電極124以及第四光阻層145未被覆蓋的區(qū)域，以界定η型通道薄膜晶體管120的源極區(qū)121以及漏極區(qū)123。在這些步驟之后，空乏區(qū)130是形成于橫跨ρ型通道薄膜晶體管110的ρ型重?fù)诫s區(qū)域113以及η型通道薄膜晶體管120的η型重?fù)诫s區(qū)域123兩者間的ρη接面133。進一步，分別于第二柵極電極124以及第四光阻層145的左右兩邊進行側(cè)邊蝕刻，以分別暴露出其下的區(qū)域。隨后，如圖3Ε所示，于暴露出來的η型重?fù)诫s區(qū)域施加η型輕摻雜，以界定出形成于源極區(qū)121以及通道區(qū)122之間的一第一 η型輕摻雜區(qū)域126，并界定出形成于η型通道薄膜晶體管120的通道區(qū)122以及漏極區(qū)123之間的一第二 η型輕摻雜區(qū)域127。
接著，如圖3F所示，自柵極電極114以及IM移除第三光阻層143及第四光阻層 145，并隨后沉積一層層間介電層105于柵極電極114以及IM之上。層間介電層105延伸并覆蓋柵絕緣層104。之后，對層間介電層105進行圖案化，以界定出多個連接通孔117、 118以及128，其中通孔118及1 分別形成在ρ型通道薄膜晶體管110的源極區(qū)111以及 η型通道薄膜晶體管120的源極區(qū)121之上。通孔117形成在空乏區(qū)130的上并具有一大于空乏區(qū)的寬度。換句話說，P型通道薄膜晶體管110的漏極區(qū)113以及η型通道薄膜晶體管120的漏極區(qū)123至少部分被暴露出來。在這些步驟之后，在其上進行濺鍍(sputtering deposition, SD)以形成源極電極115和125以及漏極電極116。源極電極115以及125分別透過通孔118以及128電性連接至ρ型通道薄膜晶體管110的源極區(qū)111以及η型通道薄膜晶體管120的源極區(qū)121，漏極電極116透過通孔117電性連接至ρ型通道薄膜晶體管 110的漏極區(qū)113以及η型通道薄膜晶體管120的漏極區(qū)123。依照本發(fā)明另一實施例，模擬緩沖電路可包含一圖樣層、一第一絕緣層、一第一導(dǎo)
電層、一第二絕緣層以及一第二導(dǎo)電層。圖樣層形成于一基板上，且具有一第一 ρ型重?fù)诫s區(qū)、一第二 ρ型重?fù)诫s區(qū)、形成于第一 P型重?fù)诫s區(qū)及第二 P型重?fù)诫s區(qū)之間的P型通道區(qū)、一第一 η型重?fù)诫s區(qū)、一第二 η型重?fù)诫s區(qū)、形成于第一 η型重?fù)诫s區(qū)及第二 η型重?fù)诫s區(qū)之間的η型通道區(qū)，其中第二 P型重?fù)诫s區(qū)及第一 η型重?fù)诫s區(qū)基本上相互接觸而界定出一空乏區(qū)于第二 ρ型重?fù)诫s區(qū)與第一 η型重?fù)诫s區(qū)接觸的接面。此外，第一絕緣層形成于基板上，并覆蓋圖樣層。第一導(dǎo)電層具有彼此相距的第一部及第二部，第一導(dǎo)電層形成于第一絕緣層上，使得第一部及第二部各自覆蓋P型通道區(qū)及η型通道區(qū)。其次，第二絕緣層形成于第一絕緣層上且覆蓋第一導(dǎo)電層。第二導(dǎo)電層具有彼此相距的第一部、第二部及第三部，第二導(dǎo)電層形成于第二絕緣層上，其中第一部及第二部分別電性連接至第一 P型重?fù)诫s區(qū)及第二 η型重?fù)诫s區(qū)，且第三部透過界定于空乏區(qū)上的一通孔電性連接至第二 P型重?fù)诫s區(qū)以及第一 η型重?fù)诫s區(qū)。第一 ρ型重?fù)诫s區(qū)及第二 ρ型重?fù)诫s區(qū)、ρ型通道區(qū)、第一導(dǎo)電層的第一部以及第二導(dǎo)電層的第一部和第三部構(gòu)成一 P型通道薄膜晶體管，而第一 η型重?fù)诫s區(qū)及第二 η型重?fù)诫s區(qū)、η型通道區(qū)、第一導(dǎo)電層的第二部以及第二導(dǎo)電層的第二部和第三部則構(gòu)成一 η 型通道薄膜晶體管。在本發(fā)明一實施例中，各ρ型通道區(qū)以及各η型通道區(qū)是以多晶硅形成。在本發(fā)明另一實施例中，上述圖樣層進一步具有一第一 η型輕摻雜區(qū)以及一第二 η型輕摻雜區(qū)，第一 η型輕摻雜區(qū)形成于第一 η型重?fù)诫s區(qū)及η型通道區(qū)之間，第二 η型輕摻雜區(qū)形成于η型通道區(qū)及第二 η型輕摻雜區(qū)之間。在本發(fā)明又一實施例中，上述通孔具有大于空乏區(qū)的一寬度，使得第二導(dǎo)電層的第三部橫跨空乏區(qū)，且與第二 P型重?fù)诫s區(qū)及第一 η型重?fù)诫s區(qū)基本上相互接觸。由上述本發(fā)明實施方式可知，應(yīng)用上述利用共用漏極電極以連接ρ型通道薄膜晶體管以及η型通道薄膜晶體管的模擬緩沖電路，可因而縮小在顯示面板上使用的模擬緩沖電路的布局面積。當(dāng)然，本發(fā)明還可有其它多種實施例，在不背離本發(fā)明精神及其實質(zhì)的情況下，熟
11悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護范圍。
權(quán)利要求
1.一種模擬緩沖電路，包括一P型通道薄膜晶體管以及一 η型通道薄膜晶體管，其特征在于，該P型通道薄膜晶體管及該η型通道薄膜晶體管中每一者均包含一源極區(qū)及一漏極區(qū)，兩者間界定出一通道區(qū)，該源極區(qū)及漏極區(qū)形成于一基板上，使該P型通道薄膜晶體管的該漏極區(qū)及該η型通道薄膜晶體管的該漏極區(qū)相互接觸，而界定出一空乏區(qū)于該P型通道薄膜晶體管的該漏極區(qū)與該η型通道薄膜晶體管的該漏極區(qū)接觸的一接面；一第一絕緣層，形成于該基板上并覆蓋對應(yīng)的該源極區(qū)、該漏極區(qū)以及該通道區(qū)； 一柵極層，形成于該第一絕緣層上，并覆蓋對應(yīng)的該通道區(qū)； 一第二絕緣層，形成于該第一絕緣層上，并覆蓋對應(yīng)的該柵極層； 一源極電極，形成于該第二絕緣層上且電性連接至對應(yīng)的該源極區(qū)；以及一共用漏極電極，形成于該第二絕緣層上而使該共用漏極電極透過一界定于該空乏區(qū)之上的通孔，電性連接至該P型通道薄膜晶體管的該漏極區(qū)及該η型通道薄膜晶體管的該漏極區(qū)。
2.根據(jù)權(quán)利要求1所述的模擬緩沖電路，其特征在于，該ρ型通道薄膜晶體管及該η型通道薄膜晶體管各自的該通道區(qū)是以多晶硅形成。
3.根據(jù)權(quán)利要求2所述的模擬緩沖電路，其特征在于，該ρ型通道薄膜晶體管的該源極區(qū)及該漏極區(qū)是以P型重?fù)诫s半導(dǎo)體形成，該η型通道薄膜晶體管的該源極區(qū)及該漏極區(qū)是以η型重?fù)诫s半導(dǎo)體形成。
4.根據(jù)權(quán)利要求3所述的模擬緩沖電路，其特征在于，該η型通道薄膜晶體管進一步包含一第一 η型輕摻雜區(qū)以及一第二 η型輕摻雜區(qū)，該第一 η型輕摻雜區(qū)形成于該源極區(qū)及該通道區(qū)之間，該第二 η型輕摻雜區(qū)形成于該通道區(qū)及該漏極區(qū)之間。
5.根據(jù)權(quán)利要求3所述的模擬緩沖電路，其特征在于，該ρ型通道薄膜晶體管的漏極區(qū)及該η型通道薄膜晶體管的漏極區(qū)的間的接面包含一 ρη接面。
6.根據(jù)權(quán)利要求1所述的模擬緩沖電路，其特征在于，該通孔具有一大于該空乏區(qū)的寬度，使得該共用漏極電極橫跨該空乏區(qū)且與該P型通道薄膜晶體管的漏極區(qū)及該η型通道薄膜晶體管的漏極區(qū)接觸。
7.一種模擬緩沖電路，包括一ρ型通道薄膜晶體管以及一 η型通道薄膜晶體管，其特征在于，該P型通道薄膜晶體管及該η型通道薄膜晶體管中每一者均包含一源極區(qū)及一漏極區(qū)，兩者間界定出一通道區(qū)，該源極區(qū)及漏極區(qū)形成于一基板上，使該P型通道薄膜晶體管及該η型通道薄膜晶體管的漏極區(qū)相互接觸，而界定出一空乏區(qū)于該P型通道薄膜晶體管的該漏極區(qū)與該η型通道薄膜晶體管的該漏極區(qū)接觸的一接面； 一柵極層，形成于對應(yīng)的該通道區(qū)之上，并與對應(yīng)的該通道區(qū)絕緣隔離； 一源極電極，與該柵極層絕緣隔離，并電性連接至對應(yīng)的該源極區(qū)；以及一共用漏極電極，與該柵極層及該源極電極絕緣隔離，并透過一界定于該空乏區(qū)之上的通孔，電性連接至該P型通道薄膜晶體管的漏極區(qū)及該η型通道薄膜晶體管的漏極區(qū)。
8.根據(jù)權(quán)利要求7所述的模擬緩沖電路，其特征在于，進一步包含一第一絕緣層，形成于該基板上并覆蓋該P型通道薄膜晶體管及該η型通道薄膜晶體管各自的該源極區(qū)、該漏極區(qū)以及該通道區(qū)。
9.根據(jù)權(quán)利要求8所述的模擬緩沖電路，其特征在于，進一步包含一第二絕緣層，形成于該第一絕緣層上且覆蓋該P型通道薄膜晶體管的該柵極層及該η型通道薄膜晶體管的該柵極層。
10.根據(jù)權(quán)利要求7所述的模擬緩沖電路，其特征在于，該ρ型通道薄膜晶體管及該η 型通道薄膜晶體管各自的該通道區(qū)是以多晶硅形成。
11.根據(jù)權(quán)利要求10所述的模擬緩沖電路，其特征在于，該P型通道薄膜晶體管的該源極區(qū)及該漏極區(qū)是以P型重?fù)诫s半導(dǎo)體形成，該η型通道薄膜晶體管的該源極區(qū)及該漏極區(qū)是以η型重?fù)诫s型半導(dǎo)體形成。
12.根據(jù)權(quán)利要求11所述的模擬緩沖電路，其特征在于，該η型通道薄膜晶體管進一步包含一第一 η型輕摻雜區(qū)以及一第二 η型輕摻雜區(qū)，其中該第一 η型輕摻雜區(qū)形成于該源極區(qū)及該通道區(qū)之間，該第二 η型輕摻雜區(qū)形成于該通道區(qū)及該漏極區(qū)之間。
13.根據(jù)權(quán)利要求11所述的模擬緩沖電路，其特征在于，該ρ型通道薄膜晶體管的漏極及該η型通道薄膜晶體管的漏極之間的接面包含一 ρη接面。
14.根據(jù)權(quán)利要求7所述的模擬緩沖電路，其特征在于，該通孔具有一大于該空乏區(qū)的寬度，使得該共用漏極電極橫跨該空乏區(qū)且與該P型通道薄膜晶體管的漏極區(qū)及該η型通道薄膜晶體管的漏極區(qū)基本相互接觸。
15.一種模擬緩沖電路，其特征在于，包括一圖樣層，形成于一基板上，其中該圖樣層具有一第一 P型重?fù)诫s區(qū)、一第二 P型重?fù)诫s區(qū)、一形成于該第一 P型重?fù)诫s區(qū)及該第二 P型重?fù)诫s區(qū)之間的P型通道區(qū)、一第一 η型重?fù)诫s區(qū)、一第二 η型重?fù)诫s區(qū)、一形成于該第一 η型重?fù)诫s區(qū)及該第二 η型重?fù)诫s區(qū)之間的η型通道區(qū)，其中該第二 P型重?fù)诫s區(qū)及該第一 η型重?fù)诫s區(qū)相互接觸而界定出一空乏區(qū)于該第二 P型重?fù)诫s區(qū)與該第一 η型重?fù)诫s區(qū)接觸的一接面；一第一絕緣層，形成于該基板上并覆蓋該圖樣層；一第一導(dǎo)電層，具有彼此相距的一第一部及一第二部，該第一導(dǎo)電層形成于該第一絕緣層上，而使該第一部及該第二部分別覆蓋該P型通道區(qū)及該η型通道區(qū)；一第二絕緣層，形成于該第一絕緣層上且覆蓋該第一導(dǎo)電層；一第二導(dǎo)電層，具有彼此相距的一第一部、一第二部及一第三部，該第二導(dǎo)電層形成于該第二絕緣層上，其中該第一部及該第二部分別電性連接至該第一 P型重?fù)诫s區(qū)及該第二 η型重?fù)诫s區(qū)，且該第三部透過界定于該空乏區(qū)上的一通孔電性連接至該第二 ρ型重?fù)诫s區(qū)以及該第一η型重?fù)诫s區(qū)；其中該第一及第二 P型重?fù)诫s區(qū)、該P型通道區(qū)、該第一導(dǎo)電層的該第一部以及該第二導(dǎo)電層的該第一部及該第三部構(gòu)成一 P型通道薄膜晶體管，且該第一及第二 η型重?fù)诫s區(qū)、 該η型通道區(qū)、該第一導(dǎo)電層的該第二部以及該第二導(dǎo)電層的該第二部及該第三部構(gòu)成一 η型通道薄膜晶體管。
16.根據(jù)權(quán)利要求15所述的模擬緩沖電路，其特征在于，各該ρ型通道區(qū)以及各該η型通道區(qū)是以多晶硅形成。
17.根據(jù)權(quán)利要求16所述的模擬緩沖電路，其特征在于，該圖樣層進一步具有一第一η 型輕摻雜區(qū)以及一第二 η型輕摻雜區(qū)，該第一 η型輕摻雜區(qū)形成于該第一 η型重?fù)诫s區(qū)及該η型通道區(qū)之間，該第二 η型輕摻雜區(qū)形成于該η型通道區(qū)及該第二 η型輕摻雜區(qū)之間。
18.根據(jù)權(quán)利要求15所述的模擬緩沖電路，其特征在于，該通孔具有一大于該空乏區(qū)的寬度，使得該第二導(dǎo)電層的該第三部橫跨該空乏區(qū)且與該第二P型重?fù)诫s區(qū)及該第一η 型重?fù)诫s區(qū)相互接觸。
全文摘要
本發(fā)明公開了一種模擬緩沖電路，包含p型及n型通道薄膜晶體管。p型通道薄膜晶體管以及n型通道薄膜晶體管各包含源極區(qū)、漏極區(qū)、柵極層、源極電極以及共用漏極電極，其中源極區(qū)以及漏極區(qū)兩者中間界定了一通道區(qū)，p型通道薄膜晶體管以及n型通道薄膜晶體管各自的漏極區(qū)基本上彼此相互接觸，柵極層形成并絕緣隔離于前述對應(yīng)的通道區(qū)上，源極電極與柵極層絕緣隔離并電性連接至對應(yīng)的源極區(qū)，共用漏極電極與柵極層以及源極電極絕緣隔離并透過界定于空乏區(qū)上的通孔電性連接至p型通道薄膜晶體管以及n型通道薄膜晶體管兩者的漏極區(qū)。
文檔編號H01L27/02GK102263101SQ20111010472
公開日2011年11月30日 申請日期2011年4月22日 優(yōu)先權(quán)日2010年11月3日
發(fā)明者丁友信, 傅春霖, 盧朝文, 徐偉鈞, 林男穎, 陳沛樺 申請人:友達光電股份有限公司