專利名稱：Soi晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路制造工藝，特別涉及一種SOI晶體管及其制造方法。
背景技術(shù)：
集成電路尤其超大規(guī)模集成電路中的主要器件是金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管(metal oxide semiconductor field effect transistor,簡稱MOSFET)。自 MOSFET被發(fā)明以來，其幾何尺寸一直在不斷縮小，目前其特征尺寸已進(jìn)入亞十分之一微米區(qū)。在此區(qū)域，各種實(shí)際的和基本的限制開始出現(xiàn)，器件尺寸的進(jìn)一步縮小正變得越來越困難。就常規(guī)的互補(bǔ)型金屬 _氧化物 _半導(dǎo)體(complementary metal oxide semiconductor,簡稱 CMOS)集成電路技術(shù)而言，隨著MOS器件特征尺寸的不斷減小，為抑制短溝道效應(yīng)，其它部分的幾何尺寸也必須相應(yīng)縮小。其中最具挑戰(zhàn)性的是源漏結(jié)深的減小。MOSFET通常可分兩類，一類是體娃型，即器件制作在體娃襯底上；另一類是絕緣襯底上娃(siliconon insulator,簡稱S0I)型，即器件制作在SOI襯底上。在體硅情況下，源漏區(qū)通常由離子注入或擴(kuò)散摻雜來形成，實(shí)踐發(fā)現(xiàn)這些技術(shù)是很難在體硅襯底上實(shí)現(xiàn)超淺結(jié)源漏區(qū)的。而在SOI情況下，源漏結(jié)深總是小于或等于硅層的厚度，這樣當(dāng)娃層的厚度極度減小，即為超薄體(ultra thinbody,簡稱UTB)時(shí),源漏區(qū)自然形成超淺結(jié)深。因此，SOI技術(shù)使得超淺結(jié)源漏的形成難度顯著降低。然而，當(dāng)SOI的硅層為超薄體時(shí)，如何減小SOI晶體管源漏區(qū)，尤其是源漏擴(kuò)展區(qū)的寄生串聯(lián)電阻成為一個(gè)主要技術(shù)挑戰(zhàn)。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種SOI晶體管及其制造方法，以解決現(xiàn)有的SOI晶體管源漏區(qū)和源漏擴(kuò)展區(qū)的寄生串聯(lián)電阻大的問題。為解決上述技術(shù)問題，本發(fā)明提供一種SOI晶體管的制造方法，包括提供SOI基板，所述SOI基板包括氧化層以及覆蓋所述氧化層的頂層硅；在所述頂層硅上形成虛擬柵極，并在所述虛擬柵極兩側(cè)形成第一側(cè)墻；在所述第一側(cè)墻兩側(cè)的頂層硅上形成第一硅層；在所述第一側(cè)墻兩側(cè)形成第二側(cè)墻，并以所述第二側(cè)墻為掩膜，進(jìn)行重?fù)诫s離子注入工藝，以形成源漏區(qū)；去除所述第二側(cè)墻；以所述第一側(cè)墻為掩膜，進(jìn)行輕摻雜離子注入工藝，以形成源漏擴(kuò)展區(qū)；在所述源漏區(qū)和源漏擴(kuò)展區(qū)表面形成金屬硅化物，并在所述金屬硅化物上形成層間介質(zhì)層；去除所述虛擬柵極形成開口，并在所述開口內(nèi)形成柵極結(jié)構(gòu)?？蛇x的，在所述的SOI晶體管的制造方法中，在所述頂層硅上形成虛擬柵極的工藝包括在所述頂層硅上依次形成多晶硅層、氮化硅層和二氧化硅層；依次刻蝕所述多晶硅層、氮化硅層和二氧化硅層，形成虛擬柵極?？蛇x的，在所述的SOI晶體管的制造方法中，利用選擇性外延工藝在所述第一側(cè)墻兩側(cè)的頂層硅上形成第一硅層。可選的，在所述的SOI晶體管的制造方法中，利用自對(duì)準(zhǔn)工藝在所述源漏區(qū)和源漏擴(kuò)展區(qū)表面形成金屬硅化物。可選的，在所述的SOI晶體管的制造方法中，在所述金屬硅化物上形成層間介質(zhì)層的工藝包括在所述虛擬柵極和金屬硅化物上形成第一層間介質(zhì)層；進(jìn)行化學(xué)機(jī)械研磨工藝，去除所述虛擬柵極上的第一層間介質(zhì)層，減薄所述金屬硅化物上的第一層間介質(zhì)層?？蛇x的，在所述的SOI晶體管的制造方法中，在所述開口內(nèi)形成柵極結(jié)構(gòu)的工藝包括在頂層硅、第一側(cè)墻和層間介質(zhì)層上形成高k介質(zhì)層；在所述高k介質(zhì)層上形成金屬層；對(duì)所述高k介質(zhì)層和金屬層進(jìn)行化學(xué)機(jī)械研磨，以形成柵極結(jié)構(gòu)。
可選的，在所述的SOI晶體管的制造方法中，所述重?fù)诫s離子注入的注入量為IX IO13CnT2 5 X IO15CnT2 ;所述重?fù)诫s離子注入的注入深度為300 1000埃。可選的，在所述的SOI晶體管的制造方法中，所述輕摻雜離子注入的注入量為IX IO12CnT2 5 X IO14CnT2 ;所述輕摻雜離子注入的注入深度為300 700埃。本發(fā)明還提供一種如上述SOI晶體管的制造方法制造的SOI晶體管，所述SOI晶體管包括=SOI基板，所述SOI基板包括氧化層以及覆蓋所述氧化層的預(yù)層硅；形成于所述頂層硅上的柵極結(jié)構(gòu)；形成于所述柵極結(jié)構(gòu)兩側(cè)的第一側(cè)墻；形成于所述第一側(cè)墻兩側(cè)的頂層硅上的第一硅層；形成于所述柵極結(jié)構(gòu)兩側(cè)的源漏區(qū)和源漏擴(kuò)展區(qū)；形成于所述源漏區(qū)和源漏擴(kuò)展區(qū)上的金屬硅化物；形成于所述金屬硅化物上的層間介質(zhì)層?？蛇x的，在所述的SOI晶體管中，所述柵極結(jié)構(gòu)包括高k介質(zhì)層以及位于高k介質(zhì)層表面的金屬層。通過本發(fā)明提供的SOI晶體管及其制造方法，能夠帶來如下一些有益效果I、通過在第一側(cè)墻兩側(cè)的頂層硅上形成第一硅層，即增加了源漏區(qū)和源漏擴(kuò)展區(qū)的硅薄膜層的厚度，從而在進(jìn)行離子注入工藝時(shí)，能夠形成比較深的離子注入深度；進(jìn)一步的，能在源漏區(qū)和源漏擴(kuò)展區(qū)表面形成有效的金屬硅化物，從而減小了 SOI晶體管源漏區(qū)和源漏擴(kuò)展區(qū)的寄生串聯(lián)電阻；此外，防止了源漏擴(kuò)展區(qū)表面的金屬硅化物穿透離子注入?yún)^(qū)，避免了漏電流的產(chǎn)生；2、通過先進(jìn)行重?fù)诫s離子注入工藝，然后再進(jìn)行輕摻雜離子注入工藝，可提高輕摻雜離子注入工藝的離子注入深度，即源漏擴(kuò)展區(qū)的離子注入深度；進(jìn)一步的，能在源漏擴(kuò)展區(qū)表面形成有效的金屬硅化物，從而減小了 SOI晶體管源漏擴(kuò)展區(qū)的寄生串聯(lián)電阻；此夕卜，防止了源漏擴(kuò)展區(qū)表面的金屬硅化物穿透離子注入?yún)^(qū)，避免了漏電流的產(chǎn)生；3、通過本發(fā)明提供的SOI晶體管的制造方法，在完成對(duì)源漏擴(kuò)展區(qū)的離子注入工藝后，即可進(jìn)行在源漏區(qū)和源漏擴(kuò)展區(qū)表面形成金屬硅化物的工藝，無需進(jìn)行側(cè)墻的去除工藝，從而提高了形成金屬硅化物的工藝的可靠性；進(jìn)一步的，減小了 SOI晶體管源漏區(qū)和源漏擴(kuò)展區(qū)的寄生串聯(lián)電阻。


圖I是本發(fā)明實(shí)施例的SOI晶體管的制造方法的流程圖；圖2a 2g是本發(fā)明實(shí)施例的SOI晶體管的制造方法的示意圖。
具體實(shí)施例方式以下結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明提出的SOI晶體管及其制造方法作進(jìn)一步詳細(xì)說明。根據(jù)下面說明和權(quán)利要求書，本發(fā)明的優(yōu)點(diǎn)和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準(zhǔn)的比例，僅用以方便、明晰地輔助說明本發(fā)明實(shí)施例的目的。請(qǐng)參考圖I和圖2a 2g，其中，圖I為本發(fā)明實(shí)施例的SOI晶體管的制造方法的流程圖；圖2a 2g為本發(fā)明實(shí)施例的SOI晶體管的制造方法的示意圖。本發(fā)明實(shí)施例提供的SOI晶體管的制造方法包括以下步驟 首先，執(zhí)行步驟S10，如圖2a所示，提供SOI基板10，所述SOI基板包括氧化層110以及覆蓋所述氧化層110的頂層硅120。當(dāng)然，所述SOI基板10還可進(jìn)一步包括背襯底100，所述氧化層110覆蓋所述背襯底100表面。在本實(shí)施例中，所述頂層硅120的厚度為150 500埃。在本發(fā)明的其他實(shí)施例中，所述頂層硅120的厚度也可以更薄或者更厚。其次，執(zhí)行步驟SI I，在所述SOI基板10的頂層硅120上形成虛擬柵極20，并在所述虛擬柵極20兩側(cè)形成第一側(cè)墻30。具體請(qǐng)參考圖2b-l至圖2b-4 如圖2b_l所示，首先，在頂層硅120上形成多晶硅層200，所述多晶硅層200的厚度為500 2000埃；然后，在多晶硅層200上形成氮化硅層210，所述氮化硅層210的厚度為50 200埃；接著，在所述氮化硅層210上形成二氧化硅層220，所述二氧化硅層220的厚度為50 500埃；如圖2b_2所示，依次刻蝕所述多晶硅層200、氮化硅層210和二氧化硅層220，即可形成虛擬柵極20。其中，所述二氧化硅層220可作為后續(xù)形成第一側(cè)墻工藝的蝕刻停止層，以進(jìn)一步提高刻蝕工藝的精度；所述氮化硅層210可作為后續(xù)去除二氧化硅層220時(shí)，多晶硅層200的保護(hù)層。在本發(fā)明的其他實(shí)施例中，在形成所述虛擬柵極20的過程中，也可不沉積二氧化硅層220以及氮化硅層210，而僅僅形成多晶硅層200并刻蝕所述多晶硅層200，從而形成虛擬柵極20 ；如圖2b_3所述，接著，在頂層硅120和虛擬柵極20上形成第一氮化硅層300 ；如圖2b_4所述，然后，刻蝕所述第一氮化硅層300，形成第一側(cè)墻30，所述第一側(cè)墻30的寬度為50 300埃。在本實(shí)施例中，由于在形成虛擬柵極20的過程中，沉積有一層二氧化硅層220，即虛擬柵極20中包含有二氧化硅層，當(dāng)刻蝕所述第一氮化硅層300以形成第一側(cè)墻30時(shí)，所述二氧化硅層可作為蝕刻停止層，從而提高了此步刻蝕工藝的刻蝕精度。接著，執(zhí)行步驟S12，如圖2c所示，在所述第一側(cè)墻30兩側(cè)的頂層硅120上形成第一硅層101。所述第一硅層101可通過選擇性外延工藝形成，其厚度例如為150 500埃。通過在第一側(cè)墻30兩側(cè)的頂層硅120上形成第一硅層101，一方面增加了源漏區(qū)和源漏擴(kuò)展區(qū)的硅薄膜層的厚度，從而在后續(xù)進(jìn)行離子注入工藝時(shí)，能夠形成比較深的離子注入深度；另一方面能在源漏區(qū)和源漏擴(kuò)展區(qū)表面形成有效的金屬硅化物，從而減小了 SOI晶體管源漏區(qū)和源漏擴(kuò)展區(qū)的寄生串聯(lián)電阻；此外，防止了源漏擴(kuò)展區(qū)表面的金屬硅化物穿透離子注入?yún)^(qū)，避免了漏電流的產(chǎn)生。接著，執(zhí)行步驟S13，在第一側(cè)墻30兩側(cè)形成第二側(cè)墻31，并以所述第二側(cè)墻31為掩膜，進(jìn)行重?fù)诫s離子注入工藝，以形成源漏區(qū)40 ;去除所述第二側(cè)墻31。具體請(qǐng)參考圖2d-1 至圖 2d-3 如圖2d-l所示，首先，在第一側(cè)墻30兩側(cè)形成第二側(cè)墻31，所述第二側(cè)墻31的寬度例如為100 500埃，所述第二側(cè)墻31的材料優(yōu)選為二氧化硅；如圖2d-2所示，接著，以第二側(cè)墻31為掩膜，進(jìn)行重?fù)诫s離子注入工藝，以形成源漏區(qū)40。所述重?fù)诫s離子注入工藝的注入量例如為1父1013(^_2 5\1015(^_2，注入深度例如為300埃 1000埃。接著，對(duì)源漏區(qū)40進(jìn)行快速熱退火工藝，所述快速熱退火工藝可以選擇工藝條件為溫度例如為900°C 1100°C，時(shí)間例如為5秒 60秒。如圖2d-3所示，然后，去除所述第二側(cè)墻31。由于在本實(shí)施例中所述第二側(cè)墻31的材料也是二氧化硅，因此，在去除第二側(cè)墻31的過程中，去除第二側(cè)墻31的同時(shí)可將虛擬柵極20中的二氧化硅層一并去除，即將所述虛擬柵極20轉(zhuǎn)變成只包含多晶硅層和氮化硅層的第二虛擬柵極20’。
隨后，執(zhí)行步驟S14，如圖2e所示，以所述第一側(cè)墻30為掩膜，進(jìn)行輕摻雜離子注入工藝，以形成源漏擴(kuò)展區(qū)41。所述輕摻雜離子注入的注入量例如為IXlO12cnT2 5X 1014cm_2，注入深度例如為300 700埃。接著，對(duì)所述源漏擴(kuò)展區(qū)41進(jìn)行快速熱退火工藝，所述快速熱退火工藝可以選擇工藝條件為溫度例如是900°C 1100°C，時(shí)間例如為5秒 60秒。本發(fā)明實(shí)施例通過先進(jìn)行重?fù)诫s離子注入工藝，然后再進(jìn)行輕摻雜離子注入工藝，可提高輕摻雜離子注入工藝的離子注入深度(即源漏擴(kuò)展區(qū)41的離子注入深度)，進(jìn)一步的，后續(xù)能在源漏擴(kuò)展區(qū)41表面形成有效的金屬硅化物，從而減小了 SOI晶體管源漏擴(kuò)展區(qū)41的寄生串聯(lián)電阻，此外，防止了源漏擴(kuò)展區(qū)41表面的金屬硅化物穿透離子注入?yún)^(qū)，避免了漏電流的產(chǎn)生。接著，執(zhí)行步驟S15，在所述源漏區(qū)40和源漏擴(kuò)展區(qū)41表面形成金屬硅化物50，并在所述金屬硅化物50上形成層間介質(zhì)層600’。具體請(qǐng)參考圖2f-l至圖2f-4 如圖2f_l所示，首先，在所述源漏區(qū)40、源漏擴(kuò)展區(qū)41和第二虛擬柵極20’上形成金屬層500，所述金屬層500的材料可以是Ti、Co、NiPt等；如圖2f_2所述，通過所述金屬層500的自對(duì)準(zhǔn)工藝過程，在所述源漏區(qū)40和源漏擴(kuò)展區(qū)41表面形成金屬硅化物50，同時(shí)去除第二虛擬柵極20’上未進(jìn)行自對(duì)準(zhǔn)工藝過程的
金屬層；如圖2f_3所示，接著，在所述第二虛擬柵極20’和金屬硅化物50上形成第一層間介質(zhì)層600,所述第一層間介質(zhì)層600的材料可以為二氧化娃,其厚度可以為1000 4000埃； 如圖2f_4所示，然后，對(duì)所述第一層間介質(zhì)層600進(jìn)行化學(xué)機(jī)械研磨，去除所述第二虛擬柵極20’上的第一層間介質(zhì)層，同時(shí)，減薄金屬娃化物50上的第一層間介質(zhì)層,最終，僅在金屬硅化物50上形成層間介質(zhì)層600’，所述層間介質(zhì)層600’的厚度為500 3000埃。由于本步驟是緊接著步驟S14執(zhí)行的，中間沒有其他工藝步驟，例如去除側(cè)墻等，因此，可利用執(zhí)行步驟S14時(shí)的工藝條件，如快速熱退火中的工藝溫度等，提高了本步驟中形成金屬硅化物50的工藝的可靠性，進(jìn)一步的，減小了 SOI晶體管源漏區(qū)40和源漏擴(kuò)展區(qū)41的寄生串聯(lián)電阻。最后，執(zhí)行步驟S16，去除所述第二虛擬柵極20’形成開口 21，并在所述開口 21內(nèi)形成柵極結(jié)構(gòu)70。具體請(qǐng)參考圖2g-l至圖2g-3
如圖2g_l所示，去除所述第二虛擬柵極20’形成開口 21 ；如圖2g_2所示，在頂層硅120、第一側(cè)墻30和層間介質(zhì)層600’上形成高k介質(zhì)層700 ;在所述高k介質(zhì)層700上形成金屬層710 ；
如圖2g_3所示，對(duì)所述高k介質(zhì)層700和金屬層710進(jìn)行化學(xué)機(jī)械研磨，去除所述層間介質(zhì)層600’上的高k介質(zhì)層和金屬層，形成柵極結(jié)構(gòu)70。通過執(zhí)行上述步驟,得到了 SOI晶體管2。如圖2g_3所示,所述SOI晶體管2包括S0I基板10，所述SOI基板10包括氧化層110以及覆蓋所述氧化層110的頂層硅120 ；形成于所述頂層硅120上的柵極結(jié)構(gòu)70 ;形成于所述柵極結(jié)構(gòu)70兩側(cè)的第一側(cè)墻30 ;形成于所述第一側(cè)墻30兩側(cè)的頂層硅120上的第一硅層(圖2g-3中未示出)；形成于所述柵極結(jié)構(gòu)70兩側(cè)的源漏區(qū)40和源漏擴(kuò)展區(qū)41 ;形成于所述源漏區(qū)40和源漏擴(kuò)展區(qū)41上的金屬娃化物50 ;形成于所述金屬娃化物50上的層間介質(zhì)層600’。在本實(shí)施例中，所述SOI基板10還包括背襯底100 ;所述柵極結(jié)構(gòu)70包括高k介質(zhì)層以及位于高k介質(zhì)層表面的金屬層。通過本發(fā)明實(shí)施例提供的SOI晶體管的制造方法制得的SOI晶體管，同樣具備了前述所描述的各種優(yōu)點(diǎn)，在此不再贅述。上述描述僅是對(duì)本發(fā)明較佳實(shí)施例的描述，并非對(duì)本發(fā)明范圍的任何限定，本發(fā)明領(lǐng)域的普通技術(shù)人員根據(jù)上述揭示內(nèi)容做的任何變更、修飾，均屬于權(quán)利要求書的保護(hù)范圍。
權(quán)利要求
1.一種SOI晶體管的制造方法，其特征在于，包括 提供SOI基板，所述SOI基板包括氧化層以及覆蓋所述氧化層的頂層硅； 在所述頂層硅上形成虛擬柵極，并在所述虛擬柵極兩側(cè)形成第一側(cè)墻； 在所述第一側(cè)墻兩側(cè)的頂層硅上形成第一硅層； 在所述第一側(cè)墻兩側(cè)形成第二側(cè)墻，并以所述第二側(cè)墻為掩膜，進(jìn)行重?fù)诫s離子注入工藝，以形成源漏區(qū)；去除所述第二側(cè)墻； 以所述第一側(cè)墻為掩膜，進(jìn)行輕摻雜離子注入工藝，以形成源漏擴(kuò)展區(qū)； 在所述源漏區(qū)和源漏擴(kuò)展區(qū)表面形成金屬硅化物，并在所述金屬硅化物上形成層間介質(zhì)層； 去除所述虛擬柵極形成開口，并在所述開口內(nèi)形成柵極結(jié)構(gòu)。
2.如權(quán)利要求I所述的SOI晶體管的制造方法，其特征在于，在所述頂層硅上形成虛擬柵極的工藝包括 在所述頂層硅上依次形成多晶硅層、氮化硅層和二氧化硅層； 依次刻蝕所述多晶硅層、氮化硅層和二氧化硅層，形成虛擬柵極。
3.如權(quán)利要求I或2所述的SOI晶體管的制造方法，其特征在于，利用選擇性外延工藝在所述第一側(cè)墻兩側(cè)的頂層硅上形成第一硅層。
4.如權(quán)利要求I或2所述的SOI晶體管的制造方法，其特征在于，利用自對(duì)準(zhǔn)工藝在所述源漏區(qū)和源漏擴(kuò)展區(qū)表面形成金屬硅化物。
5.如權(quán)利要求I或2所述的SOI晶體管的制造方法，其特征在于，在所述金屬硅化物上形成層間介質(zhì)層的工藝包括 在所述虛擬柵極和金屬硅化物上形成第一層間介質(zhì)層； 進(jìn)行化學(xué)機(jī)械研磨工藝，去除所述虛擬柵極上的第一層間介質(zhì)層，減薄所述金屬硅化物上的第一層間介質(zhì)層。
6.如權(quán)利要求I或2所述的SOI晶體管的制造方法，其特征在于，在所述開口內(nèi)形成柵極結(jié)構(gòu)的工藝包括 在頂層硅、第一側(cè)墻和層間介質(zhì)層上形成高k介質(zhì)層； 在所述高k介質(zhì)層上形成金屬層； 對(duì)所述高k介質(zhì)層和金屬層進(jìn)行化學(xué)機(jī)械研磨，以形成柵極結(jié)構(gòu)。
7.如權(quán)利要求I所述的SOI晶體管的制造方法，其特征在于，所述重?fù)诫s離子注入的注入量為IX IO13CnT2 5 X IO15CnT2 ;所述重?fù)诫s離子注入的注入深度為300 1000埃。
8.如權(quán)利要求I或7所述的SOI晶體管的制造方法，其特征在于，所述輕摻雜離子注入的注入量為IX IO12CnT2 5 X IO14CnT2 ;所述輕摻雜離子注入的注入深度為300 700埃。
9.一種利用權(quán)利要求I至8中任意一項(xiàng)所述的SOI晶體管的制造方法制造的SOI晶體管，其特征在于，包括 SOI基板，所述SOI基板包括氧化層以及覆蓋所述氧化層的頂層硅； 形成于所述頂層硅上的柵極結(jié)構(gòu)； 形成于所述柵極結(jié)構(gòu)兩側(cè)的第一側(cè)墻； 形成于所述第一側(cè)墻兩側(cè)的頂層硅上的第一硅層； 形成于所述柵極結(jié)構(gòu)兩側(cè)的源漏區(qū)和源漏擴(kuò)展區(qū)；形成于所述源漏區(qū)和源漏擴(kuò)展區(qū)上的金屬硅化物； 形成于所述金屬硅化物上的層間介質(zhì)層。
10.如權(quán)利要求9所述的SOI晶體管，其特征在于，所述柵極結(jié)構(gòu)包括高k介質(zhì)層以及位于高k介質(zhì)層表面的金屬層。
全文摘要
本發(fā)明提供一種SOI晶體管及其制造方法，所述方法包括提供SOI基板，所述SOI基板包括氧化層以及覆蓋所述氧化層的頂層硅；在頂層硅上形成虛擬柵極，并在虛擬柵極兩側(cè)形成第一側(cè)墻；在第一側(cè)墻兩側(cè)的頂層硅上形成第一硅層；在第一側(cè)墻兩側(cè)形成第二側(cè)墻，并以第二側(cè)墻為掩膜，進(jìn)行重?fù)诫s離子注入工藝，形成源漏區(qū)；去除第二側(cè)墻；以第一側(cè)墻為掩膜，進(jìn)行輕摻雜離子注入工藝，形成源漏擴(kuò)展區(qū)；在源漏區(qū)和源漏擴(kuò)展區(qū)表面形成金屬硅化物，并在金屬硅化物上形成層間介質(zhì)層；去除虛擬柵極形成開口，并在開口內(nèi)形成柵極結(jié)構(gòu)。通過本發(fā)明提供的SOI晶體管及其制造方法，能夠減小SOI晶體管源漏區(qū)和源漏擴(kuò)展區(qū)的寄生串聯(lián)電阻。
文檔編號(hào)H01L21/28GK102655110SQ201110051900
公開日2012年9月5日 申請(qǐng)日期2011年3月4日 優(yōu)先權(quán)日2011年3月4日
發(fā)明者劉金華 申請(qǐng)人:中芯國際集成電路制造(上海)有限公司